KR100407084B1 - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

불휘발성 반도체 기억 장치는 반도체 기판(20)과 반도체 기판내에 형성된 불순물 확산층으로 이루어지는 소스 영역(20S) 및 드레인 영역(20D), 반도체 기판상에 형성된 터널 절연층(25), 이 터널 절연층상에 적층하여 형성된 플로팅 게이트(24), 유전체층(23) 및 제어 게이트(22)로 이루어지는 적층 구조의 게이트 전극(20G)을 갖는 기억 트랜지스터(100)를 포함한다. 플로팅 게이트(24)는 불순물의 농도가 1×1019내지 1×1020cm-3인 폴리실리콘층으로 이루어진다. 플로팅 게이트(24)를 구성하는 폴리실리콘층의 불순물 농도를 CFG로 하고, 제어 게이트(22)를 구성하는 폴리실리콘층의 불순물 농도를 CCG로 하면 하기식이 성립하는 것이 바람직하다.
이 불휘발성 반도체 기억 장치에 의하면, 플로팅 게이트를 구성하는 폴리실리콘층의 불순물 농도가 특정한 범위에 있음으로써, 플로팅 게이트에 포함되는 불순물에 의한 터널 절연층의 막질의 열화를 방지하여 소거 특성, 데이터 유지 특성 등을 높일 수 있다.

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{Nonvolatile semiconductor memory device and method of producing the same}
플래시형 EEPROM에는 다수의 기억 트랜지스터가 포함된다. 도 16에 이 기억 트랜지스터의 1개의 단면을 도식적으로 도시한다. 기억 트랜지스터(200)는 반도체 기판(50)내에 형성된 불순물 확산층으로 이루어지는 소스 영역(55) 및 드레인 영역(56), 반도체 기판(50)상에 적층하여 형성된 터널 산화막(51), 플로팅 게이트(52), 유전체층(53) 및 제어 게이트(54)를 갖는다. 그리고, 플로팅 게이트(52), 유전체층(53) 및 제어 게이트(54)의 적층체 측면에는 절연체로 이루어지는 사이드 월(57)이 형성되어 있다.
이 기억 트랜지스터(200)에 있어서는 정보는 플로팅 게이트(52)에 전자(58)를축적시키는 것(이것을 「기록 동작」이라고 하며, 도면 중의 화살표(59)로 나타낸다)과, 플로팅 게이트(52)로부터 전자를 빼내는 것(이것을 「소거 동작」이라고 하며, 도면 중의 화살표(59’)로 나타낸다)에 의해 기억된다.
플래시형 EEPROM에서는 소거가 일괄적으로 복수의 기억 트랜지스터에 대하여 행하여진다. 소거는 EEPROM 전체에 대하여, 또는 복수의 기억 트랜지스터의 집합인 페이지 단위로 행하여지는 경우가 많다. 소거는 예를 들면 이하의 방법으로 행하여진다.
소스 영역(55)에 고전압(예를 들면 12V)의 소스 전압(Vs)을 인가한다. 이 때 제어 게이트(54)와 반도체 기판(50)은 접지 전위로 한다. 또한, 드레인 영역(56)은 개방 상태로 한다. 이 상태에서, 플로팅 게이트(52)중에 축적되어 있던 전자(58)는 화살표(59’)와 같이, 얇은 터널 산화막(51)을 통해서 파울러 노드하임 터널에 의해 소스 영역(55)으로 빼내어진다. 이 결과, 기억 트랜지스터(200)의 임계값 전압(Vg)은 통상의 MOS 트랜지스터의 임계값 전압과 같게 된다.
플래시형 EEPROM을 기억 소자로서 사용하는 경우, 상기 소거 동작이 고속인 것이 바람직하다. 따라서, 일괄해서 행하여지는 소거 동작에 요하는 시간의 장단(이하, 「소거 특성」이라고도 한다.)이 플래시형 EEPR0M에 있어서 중요한 특성의 하나가 된다.
또한, 소거 특성은 각 기억 소자에 있어서 균일한 것이 요구된다. 소거 특성이 각 기억 소자에서 균일하지 않은 경우에는 이하와 같이 기억 소자로서의 오동작을 발생시키기 때문에, 여러 가지의 문제가 생긴다.
예를 들면, 일부의 기억 트랜지스터에서 소거에 요하는 시간이 소정 시간보다 긴 경우에는 이들 일부의 기억 트랜지스터의 플로팅 게이트 중에는 전자가 축적된 채로 된다. 이것을 과소 소거라고 한다. 한편, 일부의 기억 트랜지스터에서 소거에 요하는 시간이 소정 시간보다 짧은 경우에는 이들 일부의 기억 트랜지스터에서는 플로팅 게이트로부터 과도하게 전자가 빠져나가고 만다. 이것을 과잉 소거라고 한다.
기억 트랜지스터의 소거 특성의 편차가 작으면, 어느 쪽의 기억 트랜지스터도 바르게 소거 되는 소거 시간(T)을 선택할 수 있다. 그러나, 소거 특성의 편차가 큰 경우에는 일부의 셀이 과소 소거가 되거나 과잉 소거로 되거나 할 가능성이 커진다. 나아가 소거 특성의 편차가 극히 큰 경우에는 어떤 소거 시간(T)을 선택하여도 과소 소거나 과잉 소거로 되는 기억 트랜지스터가 항상 발생하게 되어, 모든 기억 트랜지스터를 적절히 소거하는 것이 불가능하게 된다.
또한, 고속인 플래시형 EEPROM을 실현하기 위해서는 소거 시간(T)은 될 수 있는 한 짧게 하는 것이 바람직하다. 소거 동작은 상기한 바와 같이 플로팅 게이트(52)로부터 소스 영역(55)에 전자를 빼냄으로써 행하여지기 때문에, 양자의 중첩 면적이 크면 고속의 소거가 가능하게 된다. 한편, 이 중첩 면적을 너무나 크게 하면 오동작 등의 원인이 된다.
따라서, 고속으로 동작하는 플래시형 EEPROM의 실현에는 소스 영역과 플로팅 게이트의 중첩 면적을 오동작이 발생하지 않는 범위에서 될수 있는 한 크게 하고, 또한 그 면적의 편차를 작게 하는 것이 요구된다.
본 발명은 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다. 본 발명은 특히, 각 기억 트랜지스터에 대한 소거 동작이 일괄적으로 행하여지고, 소거 동작에 걸리는 시간의 편차가 적은 것 등을 특징으로 하는 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
도 1은 본 발명에 따른 불휘발성 반도체 기억 장치를 적용한 플래시형 EEPROM의 기억 트랜지스터의 예를 도식적으로 도시하는 단면도.
도 2는 도 1에 도시하는 기억 트랜지스터의 제조 공정을 도식적으로 도시하는 단면도.
도 3은 도 1에 도시하는 기억 트랜지스터의 제조 공정을 도식적으로 도시하는 단면도.
도 4는 도 1에 도시하는 기억 트랜지스터의 제조 공정을 도식적으로 도시하는 단면도.
도 5는 도 1에 도시하는 기억 트랜지스터의 제조 공정을 도식적으로 도시하는 단면도.
도 6은 도 1에 도시하는 기억 트랜지스터의 제조 공정을 도식적으로 도시하는 단면도.
도 7은 도 1에 도시하는 기억 트랜지스터의 제조 공정을 도식적으로 도시하는 단면도.
도 8은 불순물 이온의 도즈량과 소거 특성의 관계를 도시하는 도.
도 9는 불순물 이온의 도즈량과 게이트 디스터브 특성의 관계를 도시하는 도.
도 10은 소거시의 파울러 노드하임 도면을 도시하는 도.
도 11은 기록시의 파울러 노드하임 도면을 도시하는 도.
도 12는 소거시의 파울러 노드하임 도면을 도시하는 도.
도 13은 기록시의 파울러 노드하임 도면을 도시하는 도.
도 14는 터널 절연막이 파괴에 이르는 통과 전하량과 플로팅 게이트의 도즈량과의 관계를 도시하는 도.
도 15는 메모리 셀의 데이터 유지 특성과 플로팅 게이트의 도즈량과의 관계를 도시하는 도.
도 16은 플래시형 EEPROM의 일반적인 기억 트랜지스터의 예를 도식적으로 도시하는 단면도.
본 발명의 목적은 각 기억 트랜지스터의 소거 특성을 균일하게 하여, 고속으로 일괄 소거를 할수 있는 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 따른 불휘발성 반도체 기억 장치는,반도체 기판과,
상기 반도체 기판내에 형성된 불순물 확산층으로 이루어지는 소스 영역 및 드레인 영역, 상기 반도체 기판상에 형성된 터널 절연층, 및 이 터널 절연층상에 적층하여 형성된, 플로팅 게이트, 유전체층 및 제어 게이트를 갖는 적층 구조의 게이트 전극을 포함하는 기억 트랜지스터를 포함하고,
상기 플로팅 게이트는 불순물의 농도가 1×1019내지 1× 1020cm-3인 폴리실리콘층으로 이루어진다.
이 불휘발성 반도체 기억 장치에 있어서는 플로팅 게이트를 구성하는 폴리실리콘층의 불순물 농도가 특정한 범위에 있음으로써, 플로팅 게이트에 포함되는 불순물에 의한 터널 절연층 막질의 열화를 방지하여, 소거 특성, 데이터 유지 특성 등을 높일 수 있다. 상기 플로팅 게이트를 구성하는 폴리실리콘층의 불순물 농도는 또한 1×1019내지 5×1019cm-3인 것이 바람직하다.
또한, 상기 플로팅 게이트를 구성하는 제1 폴리실리콘층의 불순물 농도를 CFG로 하고, 상기 제어 게이트를 구성하는 제2 폴리실리콘층의 불순물 농도를 CCG로 하면 하기 식이 성립하는 것이 바람직하다.
이러한 관계가 성립함으로써, 상기 플로팅 게이트와 상기 제어 게이트를 구성하는 폴리실리콘층의 불순물 농도를 근사시킬 수 있다. 그 결과, 상기 플로팅 게이트, 상기 유전체층 및 상기 제어 게이트로 이루어지는 전극을 에칭에 의해 형성할 때에 각 층의 끝부를 두께 방향으로 일치시키는 것이 가능하고, 이상적인 적층 구조의 게이트 전극을 얻을 수 있다. 본 발명자들에 의하면, 이러한 적층 게이트 구조가 예컨대 데이터 유지 특성을 높이는 데 크게 기여하고 있는 것이 확인되고 있다.
상기 소스 영역은 상기 플로팅 게이트와 겹치는 영역이 상기 플로팅 게이트의 저면의 25 내지 45% 인 것이 바람직하다. 이와 같이, 상기 소스 영역과 상기 플로팅 게이트가 오동작을 발생시키지 않는 범위에서 충분히 겹치는 상태로 형성됨으로써 고속의 소거가 가능해진다.
또한, 상기 소스 영역은 불순물 농도가 높은 제1 확산 영역과, 이 제1 확산 영역의 외측에 존재하며, 또한 이 제1 확산 영역보다 불순물 농도가 낮은 제2 확산 영역으로 이루어지는 것이 바람직하다. 이와 같이, 소스 영역을 2중 확산 구조로 함으로써 전자가 플로팅 게이트로부터 소스 영역으로 이동할 때의 전자의 이동 속도를 조절할 수 있다.
본 발명에 따른 불휘발성 반도체 기억 장치의 제조 방법은 이하의 공정(a) 내지 (c)를 포함한다.
(a) 적어도 기억 트랜지스터 형성 영역의 반도체 기판상에 터널 절연층, 플로팅 게이트를 위한 제1 폴리실리콘층, 유전체층 및 제어 게이트를 위한 제2 폴리실리콘층을 형성하는 공정,
(b) 상기 제2 폴리실리콘층, 유전체층 및 제1 폴리실리콘층을 패턴화하여 플로팅 게이트, 유전체층 및 제어 게이트를 갖는 적층 구조의 게이트 전극을 형성하는 공정 및
(c) 상기 반도체 기판에 불순물을 도핑하여 소스 영역 및 드레인 영역을 형성하는 공정을 포함하고,
상기 공정(a)에 있어서, 상기 제1 폴리실리콘층은 불순물이 1×1019내지 1×1020cm­3의 농도로 도핑된다.
상기 불순물의 농도는 또한 1×1019내지 5×1019cm-3인 것이 바람직하다.
이 불순물 농도를 얻기 위한 불순물의 도즈량은 폴리실리콘층의 막 두께에 의존하기 때문에 일률적으로 규정할 수 없다. 예컨대, 상기 제1 폴리실리콘층은 그 막 두께가 80 내지 200nm인 경우, 불순물 이온이 바람직하게는 1×1014내지 1×1015cm-2, 보다 바람직하게는 l×1014내지 5×1015cm-2의 도즈량으로 폴리실리콘층에 도핑되어 형성된다.
본 발명에 따른 제조 방법에 있어서는 또한 상기 공정(c)전에 적어도 상기 터널 절연층 및 상기 게이트 전극의 노출면을 덮기 위한 보호용 산화막을 형성하는 공정(d)을 갖는 것이 바람직하다.
상기 공정(a)에 있어서, 제1 폴리실리콘층의 불순물 농도가 상기 범위에 설정됨으로써, 상기 공정(d)에서 적어도 플로팅 게이트의 노출면(측벽)에 형성되는 보호용 산화막의 막 두께를 얇게 할 수 있다. 그 결과, 이하의 작용 효과를 갖는다.
통상, 예컨대 열산화에 의해서 플로팅 게이트의 노출면에 형성되는 보호용 산화막은 15 내지 20nm이고, 이 보호용 산화막의 막 두께의 분만큼, 플로팅 게이트와 소스 영역과의 중첩 면적이 작아진다. 그러나, 상기 공정(a)에서 제1 폴리실리콘층의 불순물 농도를 통상보다 낮게 함으로써 플로팅 게이트의 노출면에 형성되는 보호용 산화막의 막 두께를 예컨대 5 내지 15nm, 보다 바람직하게는 8 내지 12nm으로 할 수 있다. 그 결과, 플로팅 게이트와 소스 영역과의 중첩 면적(터널 절연층의 실효 면적)을 보다 크게 또한 균일하게 할 수 있어, 뛰어난 소거 특성을 얻을 수 있다.
본 발명의 불휘발성 반도체 기억 장치는, 대표적인 용도로서, 소거 프로그램가능한 판독 전용 메모리(EPROM), 전기적 소거 프로그램가능한 판독 전용 메모리(EEPROM), 플래시 EEPROM, 이들의 불휘발성 메모리를 갖는 내장형(Embedded) 메모리, PLD(Programable Logic Device) 등을 들 수 있다.
(반도체 장치)
도 1은 본 발명에 따른 불휘발성 반도체 기억 장치를 플래시형 EEPROM에 적용한 경우의 기억 트랜지스터의 일례를 도식적으로 도시하는 단면도이다.
기억 트랜지스터(100)는 P형의 반도체 기판(20)위에 필드 산화 영역(21)과 터널 산화막(터널 절연층)(25)가 형성되어 있다. 터널 산화막(25)위에는 플로팅 게이트(24), 실리콘 산화막-실리콘 질화막-실리콘 산화막으로 이루어지는 3층구조의 ONO막(유전체층)(23) 및 제어 게이트(22)가 적층되어, 적층 구조의 게이트 전극(20G)이 형성되어 있다.
반도체 기판(20)내에는 게이트 전극(20G)의 양 사이드에 각각 소스 영역(20S) 및 드레인 영역(20D)이 형성되어 있다. 소스 영역(20S)은 불순물 농도가 높은 N+형의 제1 확산 영역(26)과, 이 제1 확산 영역(26)의 외측에 존재하며, 또한 이 제1 확산 영역보다 불순물 농도가 낮은 N­형의 제2 확산 영역(27)을 갖는다. 드레인 영역(20D)은 불순물 농도가 높은 N+형의 제1 확산 영역(28)과 이 제1 확산 영역(28)의 외측에 존재하며, 또한 이 제1 확산 영역보다 불순물 농도가 낮은 N­형의 제2 확산 영역(29)을 갖는다. 이와 같이, 소스 영역(20S)을 2중 확산 구조로 함으로써 전자가 플로팅 게이트(24)로부터 소스 영역(20S)으로 이동할 때 전자의 이동 속도를 조절할 수 있다.
플로팅 게이트(24)는 그 불순물 농도가 1×1019내지 1×1020cm-3, 바람직하게는 1×1019내지 5×1019cm-3인 폴리실리콘층으로 이루어진다. 플로팅 게이트(24)를 구성하는 폴리실리콘층의 불순물 농도가 상기의 특정 범위에 있음으로써 플로팅 게이트(24)에 포함되는 불순물에 의한 터널 절연층 막질의 열화를 방지하고, 소거 특성, 게이트 디스터브(disturb) 특성 및 데이터 유지 특성 등을 높일 수 있다. 이들의 특성에 관한 데이터에 대해서는 후술한다.
또한, 플로팅 게이트(24)를 구성하는 폴리실리콘층의 불순물 농도가 상기 범위로 설정됨으로써 후술하는 바와 같이, 플로팅 게이트의 노출면(측벽)에 형성되는 보호용 산화막의 막 두께를 얇게 할 수 있다. 그 결과, 보호용 산화막의 막 두께가 얇게 된 분만큼, 플로팅 게이트(24)와 소스 영역(20S)와의 중첩 면적을 보다 크게할 수 있어, 터널 절연층의 실효 면적을 크게 할 수 있다. 또한, 플로팅 게이트(24)를 구성하는 폴리실리콘층의 불순물 농도가 상기 범위로 설정됨으로써 플로팅 게이트의 노출면(측벽)에 형성되는 보호용 산화막의 막 두께의 편차를 작게 할 수 있다. 그 결과, 플로팅 게이트(24)와 소스 영역(20S)의 중첩 면적의 편차를 작게 할 수 있어 소거 특성을 균일하게 할 수 있다.
그리고, 플로팅 게이트(24)를 구성하는 제1 폴리실리콘층의 불순물 농도를 CFG로 하고, 제어 게이트(22)를 구성하는 제2 폴리실리콘층의 불순물 농도를 CCG로 하면, 하기 식(1)이 성립하는 것이 바람직하다.
(1)
이러한 관계가 성립함으로써, 즉, 플로팅 게이트(24)를 구성하는 폴리실리콘층의 불순물 농도를 제어 게이트(22)를 구성하는 폴리실리콘층의 불순물 농도보다 작게 또는 근사시킴으로써 플로팅 게이트, ONO막 및 제어 게이트를 에칭할 때에 각 층의 끝부를 두께 방향으로 정돈할 수 있어 이상적인 적층 구조의 게이트 전극(20G)을 얻을 수 있다.
제어 게이트(22)는 도전성을 높이기 위해서, 도핑된 폴리실리콘층위에 금속실리사이드층을 갖는 공지의 적층 구조를 갖는 것이 바람직하다.
소스 영역(20S)은 플로팅 게이트(24)와 겹치는 영역(30)이 상기 플로팅 게이트(24) 저면의 25 내지 45%인 것이 바람직하다. 이와 같이, 소스 영역(20S)과 플로팅 게이트(24)가 넓은 범위로 겹침으로써 플로팅 게이트(24)로부터 소스 영역(20S)에의 전자 빼기를 빨리 할 수 있어, 고속의 소거 동작이 가능해진다.
(반도체 장치의 제조 방법)
도 2 내지 도 7은 도 1에 도시하는 기억 트랜지스터(100)의 제작 공정을 도식적으로 도시하는 단면도이다.
(A) 우선, 도 2에 도시하는 바와 같이 반도체 기판(20)상에 필드 산화막(21)을 형성하고, 그 후에 터널 산화막(25)을 형성한다. 필드 산화막(21)은 공지 방법으로 형성할 수 있다. 터널 산화막(25)은 산화 온도가 약 750 내지 1000℃의 드라이 산소분위기, 혹은 산화 온도가 약 750℃ 내지 850℃의 습윤 산소 분위기속에서 산화를 함으로써 형성한다. 터널 산화막(25)의 두께는 6 내지 12nm정도이다.
(B) 계속해서 도 3에 도시하는 바와 같이, 플로팅 게이트가 되는 제1 폴리실리콘층(400)을 퇴적시킨다. 제1 폴리실리콘층(400)의 퇴적은 예컨대 화학 기상 성장법(CVD법)에 의해 모노실란(SiH4)을 원료 가스로서 550 내지 620℃의 온도로 할 수 있다. 제1 폴리실리콘층(400)의 막 두께는 바람직하게는 80 내지 200nm, 보다 바람직하게는 l00 내지 130nm이다.
또한, 제1 폴리실리콘층(400)에 도전성을 부여하기 위해서, 이 폴리실리콘층 (400)에 비소 또는 그 화합물을 이온 주입한다. 주입의 조건은 주입 전압 20 내지 30kev, 도즈량 1×1014cm-2내지 1×1015cm-2이다. 또, 이온 주입하는 불순물은 비소의 이외에, 인 등의 N형의 도전 특성을 주는 것이면, 모두 사용 할 수 있다.
또한, 본 실시예에서는 이 폴리실리콘층(400)을 노출한 채로, 이온 주입을 하였지만, 이 방법 대신에 소위 스루 임플랜트(through implant)에 의한 방법을 채용할 수도 있다.　이　방법은 이온 주입시에 폴리실리콘층이 손상받지 않도록 하기 위해서, 이 층의 위에 예를 들면 얇은 산화막 등을 형성하여, 이것을 투과막으로하여 주입되는 이온의 운동 에너지를 조절함으로써 원하는 층에만 이온 주입을 할 수 있도록 하는 수법이다.
이 공정에서는 다른 수법에 비해 도핑되는 불순물 농도를 낮게 할 수　있는 점에서 이온 주입법을 쓰는 것이 바람직하다. 　후의 소스 영역 및 드레인 영역을 형성하기 전의 공정에서 열산화에 의해 보호용 산화막을 제조하면 통상 불순물 이온의 영향으로 주표면상의 보호용 산화막보다도 게이트 전극 측벽의 보호용 산화막의 막 두께가 두텁게 되어 버릴 때가 많다. 　그러나, 본 발명에서는 플로팅 게이트를 위한 제1 폴리실리콘층(400)의 불순물 농도를 낮게 함으로써, 열산화에 의해 형성되는 플로팅 게이트 측벽의 보호용 산화막의 막 두께를 될수 있는 한 얇게 하도록 하고 있다.
이 폴리실리콘층(400)의 형성에서는 불순물을 도핑하는 방법으로서, 이온 주입　외에 폴리실리콘층을 형성한 뒤에 염화 포스포릴(POC13)를 포함한 캐리어 가스를 도입하는 방법, 또는　폴리실리콘층을 형성할　때에 포스포릴(PH3)를 포함한 캐리어 가스를 도입하는 방법 등을 사용할 수 있다.
계속해서, 이방성의 포토에칭에 의해 이 폴리실리콘층(400)을 에칭하여 플로팅 게이트가 되는 폴리실리콘층(400)의 일부를 잔류시킨다.
(C)　다음으로 도 4에 도시하는 바와 같이, 유전체층이 되는 ONO막(산화막－질화막－산화막)(500)을 형성한다. 　산화막은 예컨대 열산화법이나 CVD법으로 퇴적할 수 있고, 질화막은 예컨대 CVD법으로 퇴적할 수 있다.　 ONO막(500)을 구성하는 최하층의 산화막은 6 내지 20nm의 막 두께를 갖고, 질화막은 8 내지 20nm의 막 두께를 갖으며, 최상층의 산화막은 2 내지 6nm의 막 두께를 갖는다.　 ONO막(500)의 막 두께는 합계 약　10 내지 40nm의 막 두께(산화막　환산)를 갖는 것이 바람직하다.
계속해서, 상술의 플로팅 게이트를 위한 제1 폴리실리콘층(400)의 작성과 같은 조건으로, 제어 게이트가 되는 제2 폴리실리콘층(600）을 퇴적한다. 　이 제2 폴리실리콘층（600）은 상술한 이유에 의해, 제1 폴리실리콘층(400)에 대하여 상기식(1)이 성립하는 농도의 불순물이 포함되는 것이 바람직하다.
(D)　이어서 도 5에 도시하는 바와 같이, 제2 폴리실리콘층（600）위에 포토레지스트를 도포하고, 이 포토레지스트를 패턴화하여 레지스트층(도시하지 않음)을 형성한다.　 이 레지스트층을 마스크로서 제2 폴리실리콘층（600）을 에칭하여 제어 게이트(22)를 형성한다. 　이 에칭에는 이방성의 드라이에칭을 사용하는 것이 바람직하다.
계속해서, 제어 게이트(22)를 마스크로서 자기 정합적으로 에칭을 하고, ONO막（23）및 플로팅 게이트(24)를 형성한다. 　이 에칭에는 이방성의 드라이에칭을 사용하는 것이 바람직하다.
이 공정에서의 각 층의 가로방향의 치수　가공　정밀도, 요컨대 게이트　길이 또는 게이트 폭의 설계　치수에 대한 오차는 ±0.03 내지 0.05μm정도이다.
(E)　이어서 도 6에 도시하는 바와 같이, 웨이퍼　표면, 즉, 터널 산화막(25), 게이트 전극(20G) 및 필드 산화막(21) 표면에 보호용 산화막（19）을 형성한다. 　이 보호용 산화막（19）은 후의 공정(F)에서 이온 주입시의 반도체 기판(20)의 주표면이나 터널 산화막(25)이 받는 손상을 억제하고, 주입 이온의 에너지 확대의 영향을 억제하는 역할을 갖는다. 보호용 산화막（19)의 형성은 예를 들면 열산화에 의한 방법이나 CVD에 의한 방법이 있다.
열산화에 의한 방법에서는 온도는 800℃ 내지 950℃정도로 설정된다. 이 때에 형성되는 보호용 산화막의 두께는 5 내지 15nm정도이다. 상술한 바와 같이, 열산화에 의한 방법에서는 플로팅 게이트(24) 측벽의 보호용 산화막의 두께가 주표면상의 보호용 산화막의 두께보다도 두텁게 되는 경우가 많지만, 플로팅 게이트(24)의 주입 이온의 농도를 조절함으로써 이 두께를 될 수 있는 한 주표면상의 산화막과 같은 정도로 하는 것이 가능하다. 플로팅 게이트(24) 측벽의 보호용 산화막의 두께는 바람직하게는 5 내지 15nm, 보다 바람직하게는 8 내지 12nm이다.
또한, 이 보호용 산화막의 형성을 CVD법에 의해 행하면, 주표면상의 보호 산화막의 두께와 플로팅 게이트 측벽의 보호용 산화막의 두께는 거의 같아지는 것이 대부분이다. CVD법으로 막 두께 5 내지 15nm의 산화막의 퇴적을 하는 경우의 조건을 예시하면 이하와 같다.
기판온도; 350 내지 450℃,
모노실란(SiH4)의 유량; 60 내지 90sccm,
산소(O2)의 유량; 400 내지 500sccm.
HTO(High Temperature 0xide)를 사용하여 막 두께 5 내지 15nm인 산화막의 퇴적을 할 경우의 조건을 예시하면, 이하와 같다.
기판온도; 750 내지 850℃,
압력; 100파스칼,
모노실란(SiH4)의 유량; 30 내지 50sccm,
일산화질소(N20)의 유량; 1500 내지 2000sccm.
(F) 이어서, 게이트 전극(20G)를 마스크로 하여 이온을 주입함으로써 2중 확산 구조를 갖는 소스 영역(20S)와 드레인 영역(20D)를 형성한다. 주입하는 이온은 비소, 인 또는 이들 화합물의 이온을 사용할 수 있다.
2중 확산 구조의 영역은 이온 주입과정에서 복수 종류의 이온을 주입하는 등, 공지의 수단에 의해 형성할 수 있다. 예컨대, 소스 영역(20S) 및 드레인 영역(20D)을 구성하는 N­형의 제2 확산 영역은 제2 N형 이온(인)을 가속 전압 50 내지 l00kev에서 2×1014내지 8×1014cm-2의 도즈량으로 이온 주입을 하고, N+형의 제1 확산 영역은 또한 제1 N형 이온(비소)을 가속 전압 40 내지 60kev에서 2×1015내지 6×1015cm­2의 도즈량으로 이온 주입을 함으로써 형성할 수 있다. 이와 같이, 적어도 소스 영역을 2중 확산 구조로 함으로써 전자 빼낼 때의 이동 속도를 조정할 수 있다.
다음에, 소스 영역(20S)과 플로팅 게이트(24)의 중첩 면적을 확보하기 위해서, 드라이브인 확산법을 사용해 주입 이온을 활성화시켜 확산시킨다.
확산시의 온도는 900 내지 950℃로 한다. 소스 영역(20S)과 플로팅 게이트(24)의 중첩 면적은 플로팅 게이트(24) 저면의 25 내지 45%인 것이 바람직하다.
이 중첩 면적은 제조되는 플래시형 EEPROM의 사용 조건에 의해 설계 단계에서 정할 수 있지만, 상기한 바와 같이 이온 주입시의 마스크로서 적층 구조의 게이트 전극(20G)을 사용하기 때문에, 중첩 면적을 매우 정확히 제어할 수 있다. 또한, 상기 공정(E)에서 형성되는 게이트 전극(20G) 측벽의 보호용 산화막(19)의 막 두께를 있는 범위에서 작게 할 수 있으므로, 이 점으로부터도 상기 중첩 면적을 크게 또한 균일하게 할 수 있다. 이것은 각 기억 트랜지스터에 있어서의 상기 중첩 면적의 편차가 작은 것을 의미하여, 나아가서는 소거 특성이 균일한 것을 의미한다. 또한, 종래의 장치보다도 넓은 중첩 면적을 확보할 수 있으므로, 일괄 소거에 필요한 시간도 감소한다.
발명자들에 의한 실험에서는, 비교를 위한 플래시형 EEPROM에서는 일괄소거에 5ms정도의 시간을 필요로 하는 데 대하여, 본 발명에 따른 플래시형 EEPROM에서는 50ns정도의 시간으로 할 수 있음을 확인하고 있다. 여기서, 비교를 위한 플래시형 EEPROM은 측벽의 보호용 산화막의 막 두께가 18 내지 25nm, 소스 영역과 플로팅 게이트의 중첩 면적은 플로팅 게이트 저면의 10 내지 20%인 구성을 갖는다.
이후의 제조 공정에서는 통상의 제작 방법을 사용할 수 있다.
이상과 같이, 본 발명에 의하면 플로팅 게이트(24)의 불순물을 저농도화함으로써 적층 구조의 게이트 전극(20G), 특히 플로팅 게이트(24) 측벽의 보호용 산화막（19）을 얇게 형성할 수 있다. 플로팅 게이트(24)의 불순물 농도가 1×1019내지 1×1020cm-3의 범위에 있는 경우에는 게이트 전극(20G) 측벽의 보호용 산화막（19）의 막 두께를 5 내지 15nm정도로 형성할 수 있다. 또한, 플로팅 게이트(24)의 불순물 농도가 1×1019내지 5×1019cm-3의 경우에는 게이트 전극(20G) 측벽의 보호용 산화막(19）의 막 두께를 8 내지 12nm으로 할 수 있다. 이와 같이 게이트 전극(20G) 측벽의 보호용 산화막（19)의 막 두께를 제어함으로써 소스 영역(20S)과 플로팅 게이트(24)의 중첩 면적을 확보할 수가 있어, 터널 절연층의 실효 면적을 크게 할 수 있다.
(그 외의 실시예)
상기 실시예에 있어서의 공정(E) 뒤에 형성된 보호용 산화막（19）중, 게이트 전극(20G)의 측벽에 피착한 보호용 산화막을 소거하는 공정을 포함하고 있을 수 있다. 보호용 산화막의 소거는 예컨대, 30% 불산 용액(HF)을 1에 대하여 30% 불화 암모늄 용액(NH4F)을 50의 비율로 작성한 완충 불산 용액(BHF)에 의한 에치 오프에 의할 수 있다. 완충 불산 용액에 의한 에칭은 등방성이기 때문에, 게이트 전극 측벽의 보호용 산화막만을 소거하기 위해서는 마스크를 이용하는 것이 바람직하다. 게이트 전극의 측벽 부분이 개구한 마스크를 공지 방법으로 형성한 후 에칭을 하면 측벽의 보호용 산화막만을 소거하는 것이 가능하다. 마스크를 형성할 때는 제어 게이트 위에도 보호용 산화막이 남도록 할 수 있다.
이 공정에 의해, 보호용 산화막중 소스 영역과 플로팅 게이트와의 중첩 면적을 작게 하는 원인이 되는 게이트 전극의 측벽상의 보호용 산화막을 소거할 수 있다. 그 결과, 터널 절연층의 실효 면적을 보다 크고, 또한 균일하게 할 수 있다.
(실험예)
(a) 도 8 및 도 9에는 플로팅 게이트에 도전성을 주기 위한 불순물 이온의 도즈량과 소거 특성 및 불순물 이온의 도즈량과 게이트 디스터브 특성의 관계를 조사하기 위한 실험 결과를 도시하였다. 도 8은 횡축이 소거시에 소스에 인가되는 펄스폭을 도시하며, 세로축이 소거시의 게이트 전극의 임계값을 도시한다. 도 9는 횡축이 기록시에 선택 워드선(게이트)에 인가되는 펄스폭을 도시하며, 세로축이 기록시의 비선택 셀 게이트의 임계값을 도시한다. 실험에 사용한 샘플의 플래시형 EEPROM은 기억 트랜지스터의 터널 산화막의 막 두께가 10nm, 플로팅 게이트는 막 두께가 130nm으로 불순물로서 인을 도즈량을 바꾸어 20kev에서 이온 주입한 것이다.
도 8에서, 도즈량을 저하시킴으로써 소거속도가 빨라짐을 알 수 있다. 또한, 도 9에서, 도즈량을 저하시킴으로써 게이트 디스터브를 받기 어렵게 됨을 알 수 있다.
소거 특성과 게이트 디스터브 특성은 서로 한쪽을 양호하게 하면 다른쪽이 나쁘게 된다고 하는 배반 관계를 갖는다. 그러나, 도 8 및 도 9에서 분명하듯이, 플로팅 게이트의 이온 주입시의 도즈량이 1×1014cm-2로부터 1×1015cm-2범위에서는 이 양자를 문제없이 양립시킬 수 있다. 특히, 상기 도즈량이 1×1014cm-2에서 5×1014cm-2의 범위에서는 이 양자의 특성을 양호하게 양립시킬 수 있다.
(b) 도 10은 게이트에 음의 바이어스 전압이 인가되어 있을 때, 즉, 소거시의 파울러 노드하임 도면을 도시한다. 도 10은 그 횡축이 전계 강도의 역수를 도시하며, 세로축은 파울러 노드하임 전류를 도시한다. 실험에 사용한 샘플은 실험(a)의 경우와 같다.
소거시에 있어서는 파울러 노드하임 전류가 많이 흐르는 쪽이 소거가 빨라지므로, 이 점에서는 큰 전류가 흐르는 쪽이 좋다. 도 10에서 플로팅 게이트의 이온 주입시의 도즈량이 적은 쪽이 보다 큰 전류가 흐르고 소거 특성이 좋음을 알 수 있다.
(c) 도 11은 게이트에 양의 바이어스 전압이 인가되어 있을 때, 즉, 기록시의 파울러 노드하임 도면을 도시한다. 도 11은 그 횡축이 전계 강도의 역수를 도시하며, 세로축은 파울러 노드하임 전류를 도시한다. 실험에 사용한 샘플은 실험(a) 샘플과 같다.
기록시에 있어서는 게이트 디스터브가 일어나지 않도록, 즉, 전류가 될수 있는 한 흐르지 않는 편이 좋다. 도 11에서, 플로팅 게이트의 이온 주입시의 도즈량이 적은 쪽이 게이트 디스터브 특성이 좋음을 알 수 있다.
(d) 도 12는 게이트에 음의 바이어스 전압이 인가되어 있을 때, 즉, 소거시의 파울러·노드하임 도면을 도시한다. 도 12는 그 횡축이 플로팅 게이트의 도즈량을 도시하며, 세로축은 파울러·노드하임 전류를 도시한다.
실험에 사용한 샘플의 플래시형 EEPROM의 기억 트랜지스터는 터널 산화막의 막 두께가 10nm, 플로팅 게이트는 막 두께가 130nm으로 불순물로서 인을 도즈량을 바꾸어 20kev에서 이온 주입한 것이다. 또한, 전계 강도는 9MV/cm로 하였다.
도 12에서, 소거시에는 도즈량이 증대하면 파울러 노드하임 전류는 감소함을 알 수 있다. 그리고, 도즈량이 증대함에 따라서, 파울러 노드하임 전류의 편차가 커진다. 이 편차는 소거 특성이 균일한 것이 요구되는 관점에서, 파울러 노드하임 터널 전류의 편차가 적은 것이 바람직하다. 이 점을 고려하면 플로팅 게이트의 도즈량은 1×1014cm-2내지 1×1015cm-2인 것이 바람직하다.
(e) 도 13은 게이트에 양의 바이어스 전압이 인가되어 있을 때, 즉, 기록시의 파울러 노드하임 도면을 도시한다. 도 13은 그 횡축이 플로팅 게이트의 도즈량을 도시하며, 세로축은 파울러 노드하임 전류를 도시한다. 실험에 사용한 샘플은 실험(d)과 같다.
도 13에서, 기록시에는 도즈량이 증대하면 파울러 노드하임 전류는 증대함을 알 수 있다. 그리고, 도즈량이 증대함에 따라서, 파울러 노드하임 전류의 편차가 커진다. 이 편차는 기록 특성이 균일한 것이 요구되는 관점에서, 파울러 노드하임 전류의 편차는 작은 것이 바람직하다. 이 점을 고려하면, 플로팅 게이트의 도즈량은 역시 1×1014cm-2내지 l×1015cm-2인 것이 바람직하다.
(f) 도 14는 터널 산화막의 수명, 요컨대 터널 산화막이 파괴에 이르는 통과 전하량(Qbd)과 플로팅 게이트의 도즈량과의 관계를 도시한다. 실험에 사용한 샘플은 실험(d)과 같다.
상기 통과 전하량(Qbd)은 터널 산화막의 형성후의 제조 공정에서 터널 산화막을 통과하는 전하량 Qp(Process-Induced Charge)에 상당하는 분만큼, 산화막의 형성 방법 등으로 결정되는 본래의 전하량(Qi)보다 저하해 버린다. 그 결과, 상기 통과 전하량(Qbd)의 크기가 관계하는 플래시형 EEPE0M가 가능한 기록/소거 회수에 한계가 있고, 또한 데이터 유지 특성의 열화(단비트 전하 손실)가 발생할 가능성이 있다.
도 14에서, 플로팅 게이트의 도즈량이 1×1014내지 5×1015cm-2의 범위에서는 통과 전하량(Qbd)이 저하하지 않고, 기록/소거 회수 및 데이터 유지 특성이 양호함을 알 수 있다.
(g) 도 15은 메모리 셀의 데이터 유지 특성과, 플로팅 게이트의 도즈량과의 관계를 도시한다. 실험에 사용한 샘플은 실험(d)에서 사용된 샘플과 같은 1M 비트의 플래시형 EEPROM이다.
실험은 샘플에 데이터를 기록한 뒤, 250℃의 항온조에서 샘플 온도를 일정하게 유지하면서 데이터 유지율을 구하였다.
도 15에서, 플로팅 게이트의 도즈량이 1×1014내지 5×1015cm-2의 범위에서는 데이터 유지 특성이 저하하지 않음을 알 수 있다.
이상, 본 발명의 실시예에 관해서 서술하였지만, 본 발명은 이것에 한정되지 않고, 본 발명의 기술 사상의 범위에서 여러가지의 형태를 취할 수 있다.

Claims (13)

  1. 반도체 기판과,
    상기 반도체 기판내에 형성된 불순물 확산층으로 이루어지는 소스 영역 및 드레인 영역, 상기 반도체 기판상에 형성된 터널 절연층, 및 이 터널 절연층상에 적층하여 형성된, 플로팅 게이트, 유전체층 및 제어 게이트를 갖는 적층 구조의 게이트 전극을 포함하는 기억 트랜지스터를 포함하고,
    상기 플로팅 게이트는 불순물의 농도가 1×1019내지 1×1020cm-3인 폴리실리콘층으로 이루어지며,
    상기 플로팅 게이트를 구성하는 폴리실리콘층의 불순물 농도를 CFG로 하고, 상기 제어 게이트를 구성하는 폴리실리콘층의 불순물 농도를 CCG로 하면, 식 0.3×CFG≤CCG≤0.8×CFG이 성립하는, 불휘발성 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 불순물의 농도는 1×1019내지 5×1019cm-3인, 불휘발성 반도체 기억 장치.
  3. 삭제
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 소스 영역은 상기 플로팅 게이트와 겹치는 영역이 상기 플로팅 게이트의 저면의 25 내지 45%인, 불휘발성 반도체 기억 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 소스 영역은 불순물 농도가 높은 제1 확산 영역과, 이 제1 확산 영역의 외측에 존재하며, 이 제1 확산 영역보다 불순물 농도가 낮은 제2 확산 영역으로 이루어지는, 불휘발성 반도체 기억 장치.
  6. (a) 적어도 기억 트랜지스터 형성 영역의 반도체 기판상에, 터널 절연층, 플로팅 게이트를 위한 제1 폴리실리콘층, 유전체층 및 제어 게이트를 위한 제2 폴리실리콘층을 형성하는 공정,
    (b) 상기 제2 폴리실리콘층, 상기 유전체층 및 상기 제1 폴리실리콘층을 패터닝(patterning)하여, 플로팅 게이트, 유전체층 및 제어 게이트로 이루어지는 적층 구조의 게이트 전극을 형성하는 공정, 및
    (c) 상기 반도체 기판에 불순물을 도핑하여, 소스 영역 및 드레인 영역을 형성하는 공정을 포함하고;
    상기 공정(a)에서, 상기 제1 폴리실리콘층은 불순물이 1×1019내지 1×1020cm-3의 농도로 도핑되며,
    상기 플로팅 게이트를 구성하는 폴리실리콘층의 불순물 농도를 CFG로 하고, 상기 제어 게이트를 구성하는 폴리실리콘층의 불순물 농도를 CCG로 하면, 식 0.3×CFG≤CCG≤0.8×CFG이 성립하는, 불휘발성 반도체 기억장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 불순물의 농도는 1×1019내지 5×1019cm-3인, 불휘발성 반도체 기억 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 제1 폴리실리콘층은 폴리실리콘층에 대하여 불순물 이온이 1×1014내지 1×1015cm-2의 도즈량으로 도핑됨으로써 형성되는, 불휘발성 반도체 기억 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제1 폴리실리콘층은 폴리실리콘층에 대하여 불순물 이온이 1×1014내지 5×1015cm-2의 도즈량으로 도핑됨으로써 형성되는, 불휘발성 반도체 기억 장치의 제조 방법.
  10. 삭제
  11. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 소스 영역은 불순물 농도가 높은 제1 확산 영역과, 이 제1 확산 영역의 외측에 존재하고, 이 제1 확산 영역보다 불순물 농도가 낮은 제2 확산 영역으로 이루어지는, 불휘발성 반도체 기억 장치의 제조 방법.
  12. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 공정(c) 전에, 적어도, 상기 터널 절연층, 상기 게이트 전극의 노출면을 덮기 위한 보호용 산화막을 형성하는 공정(d)을 더 갖는, 불휘발성 반도체 기억 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 공정(d)에서, 상기 보호용 산화막중, 적어도 상기 게이트 전극의 측벽 부분의 보호용 산화막을 형성하지 않는, 불휘발성 반도체 기억 장치의 제조 방법.
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