KR960015936B1 - 플레쉬 메모리 및 그 제조방법 - Google Patents

플레쉬 메모리 및 그 제조방법 Download PDF

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Abstract

내용없음.

Description

플레쉬 메모리 및 그 제조방법
제1도는 종래 기술에 따른 플레쉬 메모리의 일실시예의 단면도.
제2도는 종래 기술에 따른 플레쉬 메모리의 다른 실시예의 단면도.
제3도는 본 발명에 따른 플레쉬 메모리의 레이 아웃도.
제4도는 본 발명에 의해 플레쉬 메모리를 제조하되 제3도에서의 선 Ⅳ-Ⅳ에 따라 도시한 단면도.
제5도(a)∼(i)는 본 발명에 따른 플레쉬 메모리의 제조공정도.
제6도(a) 및 (b)는 본 발명에 따른 플레쉬 메모리의 기록 및 소거 동작을 설명하기 위한 개략도.
제7도는 본 발명에 따른 플레쉬 메모리의 다른 실시예의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11, 21, 31 : 반도체 기판 12, 22, 32 : 소오스
13, 23, 33 : 드레인 14, 24, 34 : 게이트 산화막
15, 25, 35 : 플루팅 게이트 16, 26, 36 : 층간 산화막
17, 27, 37 : 조절 게이트 18 : N-영역
28, 38 : 선택채널 39 : 산화막
40 : 질화막 41, 42 : 감광막 패턴
43 : 폴리 실리콘층 44 : P+영역
45 : 플루팅 게이트 및 드레인 이온주입을 위한 영역
본 발명은 플레쉬(Flash) 메모리 및 그 제조방법에 관한 것으로서, 특히 반도체 기판상에 일정간격으로 마주보는 스페이서 형상의 플루팅 게이트들을 형성하고, 상기 플루팅 게이트의 일측 반도체 기판에 드레인을 형성하며, 타측에 선택채널 및 소오스를 형성하여 데이터의 기록 및 소거등의 신뢰성이 높고 고집적화할 수 있는 플레쉬 메모리 및 그 제조방법에 관한 것이다.
일반적으로 데이터의 기록 및 소거가 전기적으로 가능한 메모리소자를 플레쉬 메모리 또는 플레쉬 이.이.피.롬(Electrically Erasable Programmabel ROM ; 이하 E2PROM이라 칭함)이라 한다. 이러한 플레쉬 E2PROM은 게이트와 게이트 산화막의 사이에 전하가 축적되는 플루팅 게이트가 개재되어 있어, 게이트전극과 드레인에 정방향의 고전압이 인가되면 드레인 부근에서 고에너지를 갖는 전자들이 발생되며, 상기의 고에너지를 갖는 전자는 핫 케리어 인잭션(hot carrier injection) 효과에 의해 두께가 얇은 게이트 산화막의 포텐셜장벽을 넘어 플루팅 게이트에 주입된다.
상기 플루팅 게이트에 주입된 전하량에 따라 트랜지스터의 문턱(threshold) 전압이 변화되어 데이터가 기록된다. 또한 게이트 전극과 드레인에 역방향 전압을 인가하면 상기 플루팅 게이트에 주입된 전자들이 반도체 기판으로 F-N 터널링(Fowler-Nordheim tunneling)되어 기억된 데이터가 소거된다.
이러한 플레쉬 메모리는 기록 및 소거가 진행되는 플루팅 채널상의 게이트 산화막이 전하의 터널링이 가능하도록 충분히 얇게 형성되어야 하며, 트랜지스터의 펀치스루나 문턱전압 등의 특성도 고려되어야 한다.
제1도는 종래기술에 따른 플레쉬 메모리의 일실시예의 단면도로서, 스택(stacked) 게이트형 플레쉬 메모리의 예이다.
P형 반도체 기판(11)의 양측 표면에 N+형의 소오스(12) 및 드레인(13)이 형성되어 있으며, 상기 반도체기판(11)의 표면에 터널 산화막이 되는 게이트 산화막(14)이 도포되어 있다. 이때 상기 소오스(12)의 하부에는 디.디.디(double diffused drain : DDD) 구조의 N-영역(18)이 형성되어 있다.
또한 상기 소오스(12) 및 드레인(13) 사이의 게이트 산화막(14) 상부에 폴리실리콘으로 된 플루팅 게이트(15)와, 조절 게이트(17)가 형성되어 있으며, 상기 플루팅 게이트(15)와 조절 게이트(17)의 사이에 산화막으로된 층간 절연막(16)이 개재되어 있다.
상기와 같은 스택 게이트형 플레쉬 메모리는 전하가 축적되는 플루팅 게이트(15)와 전압이 인가되는 조절게이트(17)가 서로 중첩되어 있어 소자의 크기가 작아 고집적화에 유리한 장점이 있다.
그러나 게이트 절연막(14)을 통하여 데이터의 기록 및 소거가 진행되므로 그 두께가 충분히 얇아야 하는데, 이로 인하여 데이터 소거시 과잉소거가 발생되어 소자동작의 신뢰성이 떨어지는 문제점이 있다.
이러한 문제점을 해결하기 위하여, 제2도에 도시되어 있는 바와 같은 스프릿(split) 게이트형 플레쉬 메모리가 제안되어 있다.
N+형의 소오스(22) 및 드레인(23)이 형성되어 있는 P형 반도체 기판(21)상에 좌우측 두께가 다른 게이트 산화막(24)이 형성되어 있고, 그 상부에 드레인(23)측으로 치우쳐 있는 플루팅 게이트(25)와, 층간 산화막(26) 및 조절 게이트(27)가 순차적으로 형성되어 있다. 이때 상기 소오스(22)측 반도체 기판(21)에 문턱전압 조절을 위하여 P형 선택 채널(28)이 형성되어 있다.
상기와 같은 스프릿 게이트형 플레쉬 메모리는 플루팅 게이트(25)와 조절게이트(27)가 드레인(23)측이 상부에서 중첩되어 있는 구조로서, 데이터의 기록 및 소거시에는 플루팅 게이트(25) 하부의 얇은 게이트 산화막(24)이 사용되며, 소자 동작시에는 선택채널(28) 상부의 두꺼운 게이트 산화막(24)이 사용되고, 선택채널(28)이 문턱전압을 조절한다. 따라서 과잉 소거를 방지할 수 있는 장점이 있으나, 스택 게이트형 플레쉬 메모리에 비해 소자의 크기가 증가되어 고집적화가 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 반도체 기판상에 한쌍의 플루팅 게이트들을 형성하고, 상기 플루팅 게이트들 사이의 반도체 기판에 선택채널 및 소오스를 형성하며, 인접한 다른 플루팅 게이트쌍과의 사이에는 드레인을 형성하여 과잉소거를 방지함과 동시에 소자의 크기를 감소시켜 고집적화를 실현할 수 있는 플레쉬 메모리를 제공함에 있다.
본 발명의 다른 목적은 과잉소거 방지 및 고집적화할 수 있는 플레쉬 메모리의 제조 방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 플레쉬 메모리의 특징은, 제1도전형의 반도체 기판 상에 형성된 게이트 산화막과, 상기 게이트 산화막 상에 스페이서 형상으로 형성된 플루팅 게이트와, 상기 플루팅 게이트 측벽의 반도체 기판에 제1도전형의 불순물로 형성된 선택채널과, 상기 선택채널과 인접한 반도체 기판에 제2도전형의 불순물로 형성된 소오스와, 상기 플루팅 게이트를 중심으로 상기 소오스와는 반대측에 제2도전형의 불순물로 드레인과, 상기 플루팅 게이트의 상부 표면에 도포되어 있는 층간산화막과, 상기 게이트 산화막 및 층간산화막 상에 형성된 조절게이트를 구비함에 있다.
다른 목적을 달성하기 위한 본 발명에 따른 플레쉬 메모리 제조방법의 특징은, 제l도전형의 반도체 기판표면에 제1절연막을 형성하는 단계와, 상기 제1절연막 표면에 제2절연막을 형성하는 단계와, 드레인과 플루팅 게이트가 형성될 부분의 제2절연막 및 제2절연막을 순차적으로 제거하여 제1절연막 및 제2절연막 패턴을 형성하는 단계와, 상기 제2절연막 패턴과 노출된 반도체 기판상에 플루팅 게이트 산화막을 형성하는 단계와, 상기 제2절연막 패턴 측벽의 게이트 산화막상에 스페이서 형상의 플루팅 게이트들을 형성하는 단계와, 상기 게이트 산화막 하부의 반도체 기판으로 제2도전형의 불순물이 이온주입하여 상기 플루팅 게이트와 일정부분 중첩되는 드레인을 형성하는 단계와, 상기 제2절연막 패턴과 그 상부에 형성된 게이트 산화막을 순차적으로 제거하여 제1절연막을 노출시키는 단계와, 상기 제1절연막 패턴 하부의 반도체 기판에 문턱전압 조절을 위해 제1도전형 불순물을 이온주입하여 선택채널을 형성하는 단계와, 마스크를 사용하여 상기 선택채널들의 소오스 영역으로 예정된 반도체 기판에 제2도전형의 불순물을 이온주입하여 소오스를 형성하는 단계와, 상기 플루팅 게이트의 표면에 층간 산화막을 형성하는 단계와, 상기 제1절연막과 층간 산화막상에 조절 게이트를 형성하는 단계를 포함함에 있다.
이하, 본 발명에 따른 플레쉬 메모리 및 그 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
제3도 및 제4도는 본 발명에 따른 플레쉬 메모리를 설명하기 위한 도면들로서, 서로 연관시켜 설명한다.
제1도전형, 예를들어 P형의 실리콘 반도체 기판(31)상에 일정간격씩 이격되어 있는 소오스(32)들이 제2도전형, 예를들어 N+형 불순물로 세로 방향으로 형성되어 있으며, 상기 소오스(32)들 사이의 반도체 기판(31)상에 일정간격으로 드레인(33)들이 N+형 불순물로 형성되어 있다. 또한 상기 소오스(32)의 양측과 접하는 반도체 기판(31)에 P형 불순물로 선택채널(38)들이 형성되어 있으며, 상기 반도체 기판(31)의 표면에 게이트 산화막(34)이 형성되어 있다. 또한 상기 선택채널(33) 양측의 게이트 산화막(34)상에 마주보는 막대 스페이서 형상의 플루팅 게이트(35)들이 폴리 실리콘으로 형성되어 있으며, 상기 플루팅 게이트(35)들의 상부표면에는 층간산화막(36)이 형성되어 있으며, 이때 상기 게이트 산화막(34)은 제조공정의 특성상 부위에 따라 그 두께가 다르다. 즉, 선택채널(38) 및 소오스(32)의 상측은 두껍고, 플루팅 게이트(35) 하부 및 드레인(33) 상측은 얇게 형성되어 있다. 상기 게이트 산화막(34) 및 층간산화막(36)상에 상기 소오스(32) 및 드레인(33)과 중첩 되는 세로방향으로는 폴리 실리콘으로된 조절 게이트(37)들이 구비되어 있다. 또한 플루팅게이트(35) 및 드레인(33)으로의 이온주입을 위한 영역(45)이 세로로 배열된다.
상기와 같은 구조의 플레쉬 메모리의 제조 방법을 제5도(a)∼(i)를 참조하여 살펴보면 다음과 같다.
먼저, 제1도전형, 예를들어 P형의 반도체 기판(31)상에 열산화 또는 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함)등의 방법으로 제1절연막인 산화막(39)을 형성한 후, 상기 산화막(39)상에 CVD방법으로 제2절연막인 질화막(40)을 형성한다. (제5도(a)참조). 이때 상기 제1 및 제2절연막은 후속 식각 공정을 용이하게 하기 위하여 서로 다른 재질로 형성되며, 증착순서를 바꿀수도 있다.
그다음 상기 질화막(40)상에 드레인 영역 및 플루팅 게이트로 예정된 부분을 노출시키는 창영역을 갖는 감광막패턴(41)을 형성한 후, 상기 감광막패턴(41)에 의해 노출되어 있는 질화막(40) 및 산화막(39)을 통상의 이방성 식각 방법으로 순차적으로 제거하여 상기 반도체 기판(31)을 노출시킨다.(제5도(b)참조).
그후, 상기 감광막 패턴(41)을 제거하고, 상기 구조의 전표면에 게이트 산화막(34)을 성장시키고, 폴리 실리콘층(43)을 CVD방법으로 형성한다.(제5도(c)참조).
그 다음 상기 폴리 실리콘층(42)을 전면 이방성 식각하여 상기 질화막(39) 측벽의 게이트 산화막(39) 측벽의 게이트 산화막(34)상에 단면이 사분원인 막대 스페이서 형상의 플루팅 게이트(39)들을 형성한다.(제5도(d)참조). 상기 플루팅 게이트(35)의 결과적인 구조는 수직면이 마주보는 막대 형상이 된다.
그후, 상기 질화막(39)이 형성되어 있지 않은 부분의 반도체 기판(31)으로 제2도전형, 예를들어 N형 불순물을 이온주입하여 N+형 드레인(33)들을 형성한다.(제5도(e)참조).
그다음 상기 질화막(39)과 그 상부의 게이트 산화막(34)을 순차적으로 제거하여 산화막(39)을 노출시킨후(제5도(f)참조), 상기 구조의 전표면에 P형 불순물을 이온주입하여 상기 노출시킨 산화막(39) 하부의 반도체 기판(31)에 선택채널(38)들을 형성한다.(제5도(g)참조). 이때 상기 드레인(33)도 함께 이온주입이 되지만 먼저 N+형으로 도핑되어 있어 별다른 영향을 받지 않는다.
그후, 상기 선택채널(38)의 소오스 영역으로 예정된 부분이 노출되도록 감광막패턴(42)을 형성한 후, N형 불순물을 이온주입하여 N+형 소오스(32)들을 형성한다.(제5도(h)참조).
그다음 상기 감광막패턴(42)을 제거하고, 상기 플루팅 게이트(35)의 상부표면에 열산화 방법으로 층간산화막(36)을 형성한 후, 상기 산화막(39)과 게이트 산화막(34) 및 층간산화막(36)상에 폴리 실리콘으로된 조절게이트(37)들을 형성한다.(제5도(i)참조).
이와 같이 반도체 기판상에는 마주보는 스페이서 형상의 플루팅 게이트를 형성하고, 그 하부에 소오스, 드레인 및 선택채널을 형성한 플레쉬 메모리의 데이터 기록 및 소거 과정을 제6도(a) 및 (b)를 참조하여 살펴보자. 상기 제6도(a) 및 (b)는 제4도와 동일한 부분은 동일한 참조부호를 부여하였다.
먼저, 데이터 기록과정은 소오스(32)를 접지하고, 드레인(33)에 5∼7V, 조절게이트(37)에 12V 이상의 고전압을 인가하면, 반도체 기판(31)에서 발생된 고에너지를 갖는 전자들이 게이트 산화막(34)을 거쳐 플루팅 게이트(35)로 주입되며, 주입된 전하량에 따라 셀의 문턱 전압이 변화되어 데이터가 기록된다.(제6도(a)참조).
또한 조절게이트(37)에 -10V의 역고전압을 인가하고, 소오스(32)를 플루트(float)시키며, 드레인(33)에 5V를 인가하면, 플루팅 게이트(35)에서 전하들이 게이트 산화막(34)을 터널링하여 드레인(33)으로 방출되어 데이터가 소거된다.(제6도(b)참조).
이러한 플레쉬 메모리의 다른 실시예가 제7도에 도시되어 있으며, 제4도와 동일한 부분은 동일한 참조부호를 부여하였다.
P형 반도체 기판(31)에 형성되어 있는 N+형 드레인(33) 하부의 반도체 기판(31)에 P+영역(44)을 형성하였다. 이는 데이터 기록시 드레인(33) 부근에서 고에너지 전자의 발생을 용이하게 하여 기록 효율을 증가시킨 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 플레쉬 메모리 및 그 제조 방법은 반도체 기판상에 사각형상의 질화막을 형성하고, 그 측벽에 폴리 실리콘으로 스페이서 형상의 플루팅 게이트를 형성한다. 그 다음 상기 질화막을 제거하고, 상기 플루팅 게이트의 일측에 드레인을 형성한 후, 타측에 선택채널과 소오스를 형성하며, 그 상부에 조절게이트를 형성하였으므로, 이웃한 소자끼리 소오스를 공유하며 플루팅 게이트가 스페이서 형상을 가지기 때문에 종래 스프릿 게이트형 플레쉬 메모리에 비하여 소자의 크기가 작아 고집적화를 실현할수 있는 효과가 있다. 또한 데이터의 기록은 드레인과 접한 플루팅 게이트 하부의 게이트 산화막을 통하여 진행되며, 소거는 드레인과 중첩되어 있는 플루팅 게이트와 접한 게이트 절연막을 통하여 진행되고, 선택채널에 의해 문턱전압이 조절되므로 과잉소거를 방지함은 물론, 동작의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (7)

  1. 플레쉬 메모리에 있어서, 제1도전형의 반도체 기판상에 형성된 게이트 산화막과, 상기 게이트 산화막상에 스페이서 형상으로 형성된 플루팅 게이트와, 상기 플루팅 게이트 측벽의 반도체 기판에 제1도전형의 불순물로 형성된 선택채널과, 상기 선택채널과 인접한 반도체 기판에 제2도전형의 불순물로 형성된 소오스와, 상기 플루팅 게이트를 중심으로 상기 소오스와는 반대측에 제2도전형의 불순물로 드레인과, 상기 플루팅 게이트의 상부 표면에 도포되어 있는 층간산화막과 상기 게이트 산화막 및 층간산화막 상에 형성된 조절게이트를 구비해야 되는 플레쉬 메모리.
  2. 제1항에 있어서, 상기 제1 및 제2도전형이 서로 반대 도전형인 것을 특징으로 하는 플레쉬 메모리.
  3. 플레쉬 메모리의 제조방법에 있어서, 제1도전형의 반도체 기판 표면에 제1절연막을 형성하는 단계와, 상기 제1절연막 표면에 제2절연막을 형성하는 단계와, 드레인과 플루팅 게이트가 형성될 부분의 제2절연막 및 제1절연막을 순차적으로 제거하여 제1절연막 및 제2절연막 패턴을 형성하는 단계와, 상기 제2절연막 패턴과 노출된 반도체 기판상에 게이트 산화막을 형성하는 단계와, 상기 제2절연막 패턴 측벽의 게이트 산화막상에 스페이서 형상의 플루팅 게이트들을 형성하는 단계와, 상기 게이트 산화막 하부의 반도체 기판으로 제2도전형의 불순물을 이온주입하여 상기 플루팅 게이트와 일정부분 중첩되는 드레인을 형성하는 단계와, 상기 제2절연막 패턴과 그 상부에 형성된 게이트 산화막을 순차적으로 제거하여 제1절연막을 노출시키는 단계와, 상기 제1절연막 패턴 하부 반도체 기판에 문턱전압 조절을 위해 제1도전형의 불순물을 이온주입하여 선택채널을 형성하는 단계와, 상기 선택채널들의 소오스 영역으로 예정된 반도체 기판에 제2도전형의 불순물을 이온주입하여 소오스를 형성하는 단계와, 상기 플루팅 게이트의 표면에 층간산화막을 형성하는 단계와, 상기 제1절연막과 층간 산화막상에 조절 게이트를 형성하는 단계를 포함하는 플레쉬 메모리 제조방법.
  4. 제3항에 있어서, 상기 제1 및 제2도전형이 서로 다른 도전형인 것을 특징으로 하는 플레쉬 메모리 제조방법.
  5. 제3항에 있어서, 상기 제1절연막이 산화막이고, 제2절연막이 질화막인 것을 특징으로 하는 플레쉬 메모리의 제조방법.
  6. 제3항에 있어서, 상기 플루팅 게이트가 상기 게이트 산화막상에 폴리 실리콘층을 형성한 후, 이방성 식각 방법으로 전면 식각하여 형성하는 것을 특징으로 하는 플레쉬 메모리의 제조방법.
  7. 제3항에 있어서, 상기 층간산화막을 플루팅 게이트 표면의 열산화 방법으로 형성하는 것을 특징으로 하는 플레쉬 메모리 제조방법.
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