KR970003842B1 - 플레쉬 메모리 및 그 제조방법 - Google Patents

플레쉬 메모리 및 그 제조방법 Download PDF

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Abstract

요약없음

Description

플레쉬 메모리 및 그 제조방법
제1도는 종래 기술에 따른 플레쉬 메모리의 일실시예의 단면도.
제2도는 종래 기술에 따른 플레쉬 메모리의 다른 실시예의 단면도.
제3도는 본 발명에 따른 플레쉬 메모리의 평면도.
제4도는 본 발명에 따른 플레쉬 메모리를 제조하되 제3도에서의 t j s Ⅳ-Ⅳ에 따라 도시한 단면도.
제5도는 (A)~(G)는 본 발명에 따른 플레쉬 메모리의 제조공정도.
제6도 (A) 및 (B)는 본 발명에 따른 플레쉬 메모리의 데이타 기록 및 소거 동작을 설명하기 위한 개략도이다.
*도면의 주요부분에 대한 부호 설명*
11,21,31 : 반도체 기판12,22,32 : 소오스
13,23,33 : 드레인14,24,34 : 게이트 산화막
15,25,35 : 플루팅 게이트16,26 : 층간 절연막
17,27,37 : 조절 게이트18 : N-영역
28,38 : 선택채널41 : N+형 매립층
42,44 : 감광막 패턴43 : 폴리 실리콘층
본 발명은 플레쉬(Flash)메모리 및 그 제조방법에 관한 것으로서, 특히 반도체 기판상에 일정간격으로 트랜치들을 형성하고, 상기 트랜치의 측벽에 스페이서 형상의 플루팅(floating)게이트들을 형성한 후, 트랜치 저면의 반도체 기판과 반동체 기판의 최상부에 각각 소오스 및 드레인을 형성하여 신뢰성이 높고 고집적화 할 수 있는 플레쉬 메모리 및 그 제조 방법에 관한 것이다.
일반적으로 데이타의 기록 및 소거가 전기적으로 가능한 메모리소자를 플레쉬 메모리 또는 플레쉬 이.이.피.롬(Electrically Erasable Programmable ROM: 이하 EEPROM이라 칭함)이라 한다. 이러한 플레쉬 EEPROM은 게이트와 게이트 산화막의 사이에 전하가 축적되는 플루팅 게이트가 개재되어 있어, 게이트전극과 드레인에 정방향의 고전압이 인가되면 드레인 부근에서 고에너지를 갖는 전자들이 발생되며, 상기 고에너지 전자는 두께가 얇은 게이트 산화막의 포텐셜장벽을 넘어 플루팅 게이트에 주입된다(hot carrier injection). 상기 플루팅게이트에 주입된 전하량에 따라 트랜지스터의 문턱(threshold)전압이 변화되어 데이타가 기록된다. 또한 역방향전압을 게이트와 드레인에 인가하면 상기 플루팅 게이트에 주입된 전자들이 반도체 기판으로 F-N터널링(Fowler-Nordheim tunneling)하여 기억된 데이타가 소거된다.
이러한 플레쉬 메모리는 기록 및 소거가 진행되는 플루팅 게이트 하부의 게이트 산화막이 전하의 터널링이 가능하도록 충분히 얇게 형성되어야 하며, 트랜지스터의 펀치스루 전압이나 문턱전압 등의 특성도 고려되어야 한다.
제1도는 종래기술에 따른 플레쉬 메모리의 일실시예의 단면도로서, 스택(stacked)게이트형 플레쉬메모리의 예이다.
P형 반도체기판(11)의 양측 표면에 N+형의 소오스(12) 및 드레인(13)이 형성되어 있으며, 상기 반도체 기판(11)의 표면에 터널 산화막이 되는 게이트 절연막(14)이 도포되어 있다. 이때 상기 소오스(12)의 하부에는 접합파괴 전압을 높이기 위한 디.디.디(double diffused drain ; DDD)구조의 N-영역(18)이 형성되어 있다. 또한 상기 소오스(12) 및 드레인(13)사이의 게이트 산화막(14)상부에 폴리실리콘으로 된 플로팅 게이트(15)와, 조절 게이트(17)가 형성되어 있으며, 상기 플루팅 게이트(15)와, 조절 게이트(17)가 형성되어 있으며, 상기 플루팅 게이트(15)와 조절 게이트(17)의 사이에 산화막으로 된 층간 절연막(16)이 개재되어 있다.
상기와 같은 스택 게이트형 플레쉬 메모리는 전하가 축적되는 플로팅 게이트(15)와 전압이 인가되는 조절 게이트(17)가 서로 중첩되어 있는 소자의 크기가 작아 고집적화에 유리한 장점이 있다.
그러나 게이트 절연막(14)을 통하여 데이타의 기록 및 소거가 진행되므로 그 두께가 충분히 얇아야 하는데, 이로인하여 데이타 소거시 문턱전압이 너무 낮아져 오동작되는 과잉소거가 발생되는 문제점이 있다.
이러한 문제점을 해결하기 위하여, 제2도에 도시되어 있는 바와같은, 스프릿(split) 게이트형 플레쉬 메모리가 제안되어 있다.
N+형 소오스(22) 및 드레인(23)이 형성되어 있는 P형 반도체 기판(21)상에 좌우측 두께가 다른 산화막으로된 게이트 절연막(24)이 형성되어 있고, 그 상부에 드레인(23)측으로 치우쳐 있는 플루팅 게이트(25)와, 산화막으로된 층간 절연막(26)및 조절 게이트(27)가 순차적으로 형성되어 있다. 이때 상기 소오스(22)측 반도체 기판(21)어 문턱전압을 조절을 위하여 P-형 선택 채널(28)이 형성되어 있다.
상기와 같은 스프릿 게이트형 플레쉬 메모리는 플루팅 게이트(25)와 조절게이트(27)가 일측이 중첩되어 있는 구조로서, 데이타의 기록 및 소거시에는 플루팅 게이트(25)하부의 얇은 게이트 산화막(24)이 사용되며, 소자 동작시에는 선택채널(28) 상부의 두꺼운 게이트 절연막(24)이 사용되고, 선택채널(28)에 의해 문턱전압이 조절되어 과잉소거를 방지할 수 있는 장점이 있다. 그러나 스택 게이트형 플레쉬 메모리에 비해 소자의 크기가 증가되어 고집적화가 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 반도체 기판에 트랜치를 형성하고, 상기 트랜치 내외측의 반도체 기판에 소오스 및 드레인을 형성하며, 상기 트랜치의 측벽에 스페이서 현상의 플루팅 게이트를 형성하여 과잉소거를 방지함과 동시에 소자의 크기를 감소시켜 고집적화를 실현할 수 있는 플레쉬 메모리를 제공함에 있다.
본 발명의 다른 목적은 과잉소거 방지 및 고집적화할 수 있는 플레쉬 메모리의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 플레쉬 메모리의 특징은, 제1도전형의 반도체 기판상에 형성된 트랜치와, 상기 트랜치 이외의 반도체 기판 최상부에 제2도전형의 불순물로 형성된 드레인들과, 상기 드레인이 형성되어 있는 반도체 기판 상에 형성된 절연막들과, 상기 트랜치의 내측면에 형성된 게이트 절연막 상에 스페이서 형상으로 형성된 플루팅 게이트들과, 상기 플루팅 게이트들의 표면에 형성된 층간 절연막들과, 상기 플루팅 게이트들 사이의 트랜치 저면의 반도체 기판으로 제1도전형의 불순물을 이온주입하여 형성된 선택채널들과, 상기 선택채널의 소오스 영역으로 예정된 부분에 제2도전형의 불순물을 이온주입하여 형성된 소오스와, 상기 노출되어 있는 절연막과 게이트 절연막 및 층간 절연막 상에 상기 소오스 및 드레인과 중첩되는 부분을 갖도록 형성되어 있는 조절게이트를 구비함에 있다.
또한 다른 목적을 달성하기 위한 본 발명에 따른 플레쉬 메모리 제조방법의 특징은, 제1도전형의 반도체 기판으로 제2도전형의 불순물을 이온주입하여 불순물 매립층을 형성하는 단계와, 상기 불순물을 매립층이 형성되어 있는 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막과 반도체 기판의 트랜치로 예정된 부분을 순차적으로 식각하여 트랜치들을 형성하며, 드레인을 한정하는 단계와, 상기 구조의 전표면에 게이트 절연막을 형성하는 단계와, 상기 트랜치 양측벽의 게이트 절연막상에 스페이서 형상의 플루팅 게이트들을 형성하는 단계와, 상기 트랜치 저면의 반도체 기판으로 제1도전형의 불순물을 이온주입하여 문턱전압을 조절을 위한 선택채널을 형성하는 단계와, 상기 선택채널의 소오스 영역으로 예정된 부분에 제2도전형의 불순물로 소오스를 형성하는 단계와, 상기 플루팅 게이트의 표면에 층간 절연막을 형성하는 단계와, 상기 소오스와 드레인 및 플루팅 게이트와 소정부분 중첩되도록 폴리실리콘으로 조절게이트를 형성하는 단계를 구비함에 있다.
이하, 본 발명에 따른 플레쉬 메모리 및 그 제조방법에 대하여 첨부 도면을 참조하여 상세히 설명한다.
제3도 및 제4도는 본 발명에 따른 플레쉬 메모리를 설명하기 위한 도면들로서, 서로 연관시켜 설명한다.
먼저, 제1도전형, 예들들어 p형의 실리콘 반도체 기판(31)상에 일정 간격으로 세로 방향으로 트랜치(39)들이 형성되어 있으며, 상기 트랜치(39)이외의 반도체 기판(31) 최상부에 제2도전형, 예를들어 N형의 드레인(33)이 형성되어 있고, 상기 드레인(33)상에 산화막 또는 질화막으로된 제1절연막(40)이 도포되어 있다. 또한 상기 트랜치(39) 저면의 반도체 기판(31) 상에 문턱전압 조절을 위하여 P형의 선택채널(38)이 형성되어 있으며, 상기 선택채널(38)의 중심부분에 N형 불순물로 소오스 (32)가 형성되어 있고, 상기 트랜치(39)의 측벽과 반도체 기판(31)표면에는 산화막 또는 질화막으로된 게이트 절연막(34)이 도포되어 있다. 또한 상기 트랜치(39)측벽의 게이트 절연막(34)이 도포되어 있다. 또한 상기 트랜치(39)측벽의 게이트 절연막(34)상에 단면이 사분원인 스페이서 형상의 플루팅 게이트(35)가 폴리 실리콘으로 형성되어 있고, 상기 플루팅 게이트(35)들의 표면에 산화막 또는 질화막으로된 층간 절연막(36)이 형성되어 있다. 또한 상기 노출되어 있는 게이트 절연막(34)와 층간절연막(36)상부에 조절게이트(37)가 형성되되, 소오스(32) 및 드레인(33)방향과는 수직으로 교차되어 형성되어 있다.
상기와 같이 트랜치의 상하측 반도체 기판에 소오스 및 드레인을 배치하고, 트랜치의 측벽에 스페이서 형상의 게이트를 형성한 플레쉬 메모리는 데이타 소거시 트랜치 측벽의 게이트를 절연막을 통하여 전하의 터널링이 일어나고, 소자 동작시에는 소오스 및 드레인 사이의 선택채널을 통하여 전하가 이동되며, 선택채널에 의해 문턱전압이 조절되므로 과잉소거가 발생되지 않는다. 또한 플루팅 게이트가 트랜치 측벽에 스페이서 형상으로 배치되어 있으므로 소자의 크기가 감소된다.
이러한 스플릿 게이트형 플레쉬 메모리의 제조방법을 제5도 (A)~(G)를 참조하여 설명하면 다음과 같다.
먼저, 제1도전형, 예를들어 P형 반도체 기판(31)의 전표면에 제2도전형, 예를들어 N형 불순물을 이온주입하여 드레인이 될 N+형 매립층(41)을 형성한 후, 상기 반도체 기판(31)상에 소정의 방법, 예를들어 열산화 또는 화학기상증착(chemical vapor deposition;이하 CVD라 칭함)방법으로 절연막(40)을 산화막 또는 질화막으로 형성한다.(제5도 (A) 참조)
그다음 상기 절연막(40)상에 트랜치로 예정된 부분이 열려있는 감광막 패턴(42)을 형성한 후, 상기 감광막패턴(42)을 마스크로하여 노출되어 있는 반도체 기판(31)을 순차적으로 식각하여 트랜치(39)를 형성한다. 이때 상기 N+형 매립층(41)들이 한정되어 드레인(33)들이 된다.(제5도 (B)참조)
그후, 상기 감광막패턴(42)을 제거하고, 상기 구조의 전표면에 게이트 절연막(34)와 폴리 실리콘층(43)을 순차적으로 형성한다. 이때 상기 게이트 절연막(34)은 소정의 방법, 예를들어 열산화 또는 CVD등의 방법으로 산화막 또는 질화막으로 형성되며, 상기 폴리실리콘층(53)은 CVD방법으로 형성된다.(제5도 (C)참조)
그다음 상기 폴리실리콘층(43)을 이방성 식각 방법으로 전면 식각하여 상기 트랜치(39)들 양측벽의 게이트 절연막(34)상에 단면이 사분원인 스페이서 형상의 풀루팅게이트(35)들을 형성한다. (제5도 (D)참조) 이때 상기 게이트 절연막(34)은 전하의 터널링이 일어나므로 충분히 얇게 형서되어 있다.
그후, 상기 트랜치(39)저면의 반도체 기판(31)으로 P형 불순물을 적당량 이온주입하여 문턱전압 조절을 위한 선택채널(38)을 형성한다. (제5도 (E) 참조)
그다음 상기 트랜치(39)저면의 소오스 영역으로 예정된 부분의 반도체 기판(31)이 노출되도록 감광막패턴(44)을 형성한 후, N형 불순물 이온을 주입하여 산기 선택채널(38)의 중앙부분에 소오스(32)들을 형성한다. (제5도 (F)참조).
그후, 상기 감광막패턴(44)을 제거하고, 상기 플루팅 게이트(35)의 표면에 층간 절연막(36)을 열산화방법으로 형성하고, 상기 플루팅 게이트(35)와 소오스(32) 및 드레인(33)과 소정 부분 중첩되는 조절 게이트(37)를 폴리실리콘으로 형성한다. (제5도 (G)참조) 상기 트랜치(39)저면의 게이트 절연막(34)은 이온주입 및 사진 식각 공정으로 오염되므로 이를 제거하고, 상기 층간 절연막(36)을 CVD방법으로 전표면에 형성하여 트랜치(39)저면의 반도체 기판(31)표면을 덮을 수도 있다.
상기와 같이 매립 드레인, 트랜치 및 스페이서 형상의 플루팅 게이트들을 구비하는 플레쉬 메모리의 데이타 기록 및 소거 과정을 제6도 (A) 및 (B)를 참조하여 살펴보면 다음과 같다.
먼저, 데이타 기록 과정은 매립되어 있는 드레인(33)에 5-7V, 조절게이트(37)에 12V의 고전압을 인가하고, 소오스(32)를 접지하면, 트랜치(39)측벽의 반도체 기판(31)에서 게이트 절연막(34)을 통하여 고에너지 전자들이 플루팅게이트(35)로 주입되어 문턱전압이 변화하여 데이타가 기록된다.(제6도 (A)참조)
또한 상기 매립 드레인(33)에 5V, 조절게이트(37)에 -12V의 역고전압을 인가하면, 상기 플루팅게이트(35)의 전자들이 게이트 절연막(34)을 통하여 매립 드레인(33)으로 터널링하여 데이타가 소거된다.(제6도 (B)참조)
이상에서 설명한 바와 같이, 본 발명에 따른 플레쉬 메모리는 반도체 기판의 표면에 매립 드레인과 트랜치를 형성하고, 상기 트랜치 저면의 반도체 기판에 소오스 및 선택채널을 형성하였다. 또한 상기 트랜치의 측벽에 스페이서 형상의 플루팅게이트들을 설치한 후, 조절게이트를 형성하였으므로, 데이타의 기록 및 소거는 플루팅 게이트와 접한 게이트 절연막을 통하여 진행되며, 선택채널에 의해 문턱전압이 조절되므로 과잉소거를 방지할 수 있음은 물론, 트랜치 상하의 반도체 기판을 사용하고, 스페이서 형상의 플루팅 게이트를 형성하므로 소자의 크기가 작아져 고집적화를 실현할 수 있다.

Claims (6)

  1. 플레쉬 메모리에 있어서, 제1도전형의 반도체 기판으로 제2도전형의 불순물을 이온주입하여 불순물 매립층을 형성하는 단계와, 상기 불순물 매립층 상부에 절연막을 형성하는 단계와, 상기 절연막과 반동체 기판에 트랜치로 예정된 부분을 순차적으로 식각하여 트랜치를 형성하며, 상기 불순물 매립층으로 드레인을 한정하는 단계와, 게이트 절연막을 형성하는 단계와, 상기 트랜치 양측벽의 게이트 절연막상에 스페이서 형상의 플루팅 게이트를 형성하는 단계와, 상기 트랜치 저면으로 제2도전형 불순물을 주입하여 소오스를 형성하는 단계와, 층간절연막을 형성하는 단계와, 상기 층간절연막 상부에 상기 소오스, 드레인 및 플루팅 게이트와 중첩되는 조절 게이트를 형성하는 단계를 포함하는 플레쉬 메모리 제조방법.
  2. 제1항에 있어서, 상기 제1 및 제2 도전형은 서로 반대 타입인 것을 특징으로 하는 플레쉬 메모리 제조방법.
  3. 제1항에 있어서, 상기 플루팅 게이트는 상기 게이트 절연막의 폴리실리콘층을 형성한 후, 폴리실리콘층을 이방성식각 방법으로 전면식각하여 스페이서 형상으로 형성하는 것을 특징으로 하는 플레쉬 메모리 제조방법.
  4. 제1항에 있어서, 상기 소오스를 형성한 다음, 트렌치 저면에서 노출된 게이트 절연막을 제거하는 단계를 추가하는 것을 특징으로 하는 플레쉬 메모리 제조방법.
  5. 제1항에 있어서, 상기 층간 절연막은 상기 플루팅 게이트를 열산화시키는 방법으로 형성하는 것을 특징으로 하는 플레쉬 메모리 제조방법.
  6. 제1항에 있어서, 상기 절연막 및 게이트 절연막은 열산화 또는 화학기상증착 방법으로 형성하는 것을 특징으로 하는 플레쉬 메모리 제조방법.
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