KR100350819B1 - 전계효과장치 - Google Patents
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- 230000005669 field effect Effects 0.000 title description 3
- 230000003647 oxidation Effects 0.000 claims abstract description 11
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000002800 charge carrier Substances 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 239000002210 silicon-based material Substances 0.000 claims description 3
- 230000005641 tunneling Effects 0.000 claims description 3
- 230000005684 electric field Effects 0.000 abstract description 25
- 238000009826 distribution Methods 0.000 abstract description 9
- 238000012546 transfer Methods 0.000 abstract description 9
- 239000002784 hot electron Substances 0.000 abstract description 7
- 230000005689 Fowler Nordheim tunneling Effects 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 125000006850 spacer group Chemical group 0.000 description 8
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 241000293849 Cordylanthus Species 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 125000004437 phosphorous atom Chemical group 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000008719 thickening Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
본 발명은 일반적인 드레인 측 대신 채널의 소스 측에서의 채널 전류에서 발생된 열 전자에 의해 정보가 기록되는 (E)EPROM 에 관한 것이다. 이것을 위해 필요한 채널(6)내 전계 분포를 획득하기 위해, 더 높은 게이트 전압에서 채널 내에 국부적으로 강한 횡방향 전계가 유도되도록 소스 구역(4)에 인접한 두꺼운 부분(13)이 게이트 산화물(10)에 제공된다. 부동 게이트(9)로의 전자의 효과적 전하 전송은 채널 내의 이 횡방향 전계와 게이트 산화물에서의 비교적 높은 전계를 통해 획득된다. 게이트 산화물의 두꺼운 부분은 열적 산화를 통한 간단한 방법으로 획득될 수도 있다. 채널의 드레인 측에 강한 전계의 형성을 방지하기 위해, 양호하게는 얇은 게이트 산화물에 인접한 LDD 구조(5a)가 드레인에 제공된다. 따라서, 이 얇은 게이트 산화물을 통한 파울러-노르드하임(Fowler-Nordheim) 터널링이 소거를 위해 사용될 수 있다.
Description
본 발명은, 소스 구역과 드레인 구역 및, 소스 구역과 드레인 구역 사이에 위치하는 채널 영역을 갖는 전계 효과 트랜지스터를 포함하는 메모리 소자가 표면에 제공되며, 제어 전극 및, 제어 전극과 채널 영역 사이에 위치하며 중간 게이트 유전체에 의해 상기 표면으로부터 분리된 부동 게이트 전극이 제공되는 반도체 본체를 가지며, 열 전하 캐리어의 생성을 통해 소스 구역에서 또는 그 근처에서 부동 게이트 전극 상에 전하를 제공하는 수단이 제공되는 반도체 장치에 관한 것이다. 본 발명은 또한 상기 메모리 소자가 행과 열의 시스템으로 배열되어 다수 제공되는 비휘발성 메모리에 관한 것이다. 그런 메모리는 예컨대 (E)EPROM 또는 플래쉬 EPROM 분야에서 공지되어 있다. 상기 장치는 특히, IEEE ELECTRON DEVICE LETTERS 에서 출판된 Wu 등에 의한 "A source-side injection erasable programmable read-only memory(SI-EPROM) 장치"란 논문(Vol. EDL-7, No. 9, 1986 년 9 월, pp. 540-542)으로부터 공지되어 있다.
이런 유형의 종래의 메모리에서, 부동 게이트 전극은, 채널의 드레인 측에서 고전계에 의해 발생되어 게이트 산화물을 통해 부동 게이트로 주입되는 열 전자에 의해 전기적으로 충전된다. 소스 구역 근처에서 소거를 위해 파울러-노르드하임 터널링 처리(fowler- Nordheim tunnelling process)가 종종 사용된다.
EPROM 소자의 주요 파라미터 중 하나는 소자가 프로그램될 수 있는 속도이다. 부동 게이트로의 효과적 전하 전송을 위한 조건은, 반도체 본체에서 열 전자의 효과적 발생, 반도체 본체와 게이트 유전체 사이의 경계에서 또는 경계에 아주 가까운 부분에서 열 전자의 발생, 게이트 유전체내의 전계가 부동 게이트로의 전하 전송을 증진시켜야 한다는 것이다. 종래의 소자에서, 열 전자는 드레인 구역에 충분히 높은 전압을 제공할 경우, 트랜지스터의 채널 전류를 통해 효과적으로 형성될 수 있다. 그러나, 이것과 동시에 나머지 두 조건을 충족시키는 것은 매우 어렵다. 예컨대, 보통 부동 게이트 전극 위쪽에 제공되는 제어 전극에 비교적 고전압이 인가된다는 점에서 적절한 전계가 획득될 수 있다. 그러나, 그런 고전압은 드레인 구역 근처의 채널에서 전계 감소를 초래하며, 따라서, 열 전자의 발생에 악영향을 준다.
인용된 Wu 등의 논문에서는, 전술된 단점을 극복하기 위해 드레인 구역 대신 트랜지스터의 소스 구역 근처에서 열 전자의 발생 및 주입이 일어나는 비휘발성 메모리 소자가 기술되어 있다. 표면에서 볼 때 소스 구역이 부동 게이트와 제어 전극에 의해 형성된 적층으로부터 소정 거리에서 제공되므로 전자를 가속시키는데 필요한 전계가 획득된다. 제조 시에는 부가적 부동 게이트 전극을 형성하도록 소스 구역과 게이트 전극의 적층 사이에 위치하는 폴리스페이서(poly spacer)가 사용된다. 종래의 셀(cell)과 비교할 때 이 셀의 제조에는 또다른 폴리층이 필요하다. 또한, 적층의 드레인 측에서 동시에 획득된 스페이서는 별도의 에칭 단계에서 부가적 마스크를 사용하여 제거되어야 한다.
본 발명의 목적은, 특히, 열 전하 캐리어의 전하 전송이 채널의 소스 측에서 발생하며, 비교적 간단한 방법으로 제조될 수 있는 덜 복잡한 비휘발성 메모리를 제공하는 것이다.
본 발명에 따라, 서두에서 언급된 유형의 반도체 장치는, 상기 수단이 소스 구역에 인접한 게이트 유전체의 두꺼운 부분을 포함하며, 소스 구역의 pn 접합이 두꺼운 부분 아래에 있는 반도체 본체의 표면을 가로지르며, 소스 구역과 부동 게이트 전극은, 표면에서 볼 때, 거의 일치하는 에지를 가지며, 드레인 구역의 Pn 접합이 표면을 가로지르는 영역에서의 게이트 유전체가 두꺼운 부분의 영역에서의 게이트 유전체보다 더 얇은 것을 특징으로 한다. 게이트 유전체의 두꺼운 부분은 예컨대 열적 산화를 통해 획득될 수도 있다. 이때, 부동 게이트와 채널 사이에는 소스 구역을 향해 채널 방향으로 점점 더 두꺼워지며 소위 새부리(bird's beak) 형상을 갖는 게이트 산화물이 생성된다. 이 형상은, 채널의 아랫부분에, 부동 게이트 전극으로의 전송에 필요한 에너지를 갖는 전자를 채널에 공급하기에 충분한 크기와 폭을 갖는 횡방향 전계 성분을 초래한다. 이 전하 전송은 또한 제어 전극과 채널 사이의 위치에 제공되며 소스 측에서보다 드레인 측에서 더 작은 전압에 의해 유리한 영향을 받는다.
산화 중에, 산화에 대한 마스크 보호가 사용되지 않으면, 산화물은 드레인 측에서도 더 두꺼워진다. 드레인측에서의 산화물 농후부(thickening)가 채널 내 전계 분포에 전혀 또는 거의 영향을 주지 않는다는 장점을 갖는 실시예는, 게이트 유전체와 부동 게이트 전극이 드레인 구역 위쪽까지 확장되고, 게이트 유전체는, 드레인 구역 위쪽에 위치하며, 표면에서 볼 때 채널로부터 소정 거리에 있는 제 2 의 두꺼운 부분을 갖는 것을 특징으로 한다. 간단한 방법으로 부동 게이트 아래의 두꺼운 산화물 너머까지 확장되는 드레인 구역이 획득되는 실시예는, 드레인 구역에 제 2 의 두꺼운 부분 아래에서 채널 영역까지 확장되는 확장부가 제공되는 것을 특징으로 한다.
상기 셀은 자체 공지된 다양한 방식으로 소거될 수 있다. 양호한 실시예는 채널의 드레인 측에 있는 게이트 유전체가, 부동 게이트 전극에 저장된 정보가 부동 게이트 전극과 드레인 구역 사이의 전하 캐리어의 터널링에 의해 소거될 수 있도록 하는 두께를 갖는 것을 특징으로 한다.
본 발명은 실시예 및 첨부된 도면을 참조하여 더 상세히 설명될 것이다.
제 1 도는 본 발명에 따른 반도체 장치의 단면도.
제 2 내지 4 도는 제 1 도에 도시된 장치의 제조 단계를 도시하는 도면.
제 5 도는 2 종류의 게이트 전압에 대한 채널에서의 횡방향 전계 분포를 도시하는 도면.
제 6 도는 제 1 도의 장치에서 채널의 소스 측과 드레인측에서의 최대 전계 강도를 나타내는 그래프.
제 7 도는 본 발명에 따른 반도체 장치의 제 2 실시예의 단면도.
도면은 도식적인 것으로 각 성분이 정확한 측량으로 도시된 것은 아니다. 제 1 도의 반도체 장치는 표면(2)에 인접하여 예컨대 p 형인, 제 1 도전형(conductivity)의 표면 영역(3)이 제공되는, 예컨대 실리콘으로 이루어진,반도체 본체(1)를 포함한다. 표면 영역에는 비휘발성 메모리 소자가 소스 구역(4), 드레인 구역(5) 및, 소스 구역과 드레인 구역 사이에 위치한 채널(6)을 갖는 전계 효과 트랜지스터 형태로 제공된다. 소스 구역과 드레인 구역은 n 형 표면 구역으로 형성되며, 소스 전극(7)과 드레인 전극(8)이 각각 제공된다. 채널(6) 위에는, 보통 실리콘 산화물에 의해 형성되는 유전층(10)에 의해 채널(6)로부터 분리되는 실리콘의 부동 게이트 전극(floating gate electrode : 9)이 존재한다. 게이트 전극(9)은 전면이 전기적 절연 재료로 둘러싸이므로, 전하 형태의 비휘발성 정보가 전극(9) 상에 저장될 수 있다. 부동 게이트 전극(9) 상에는 중간 유전층(12)에 의해 부동 게이트 전극으로부터 절연되는 일반적 제어 전극(11)이 존재한다.
소스 구역(4)에 인접하여 발생되는 열 전자에 의해 소스에서 드레인 구역으로 전자 전류가 흐르는 식으로 기록이 수행된다. 이것을 위해, 상기 장치에는 소스 구역(4) 근처에서 소스 측 채널 내에 전자가 가속되는 높은 전계를 발생시키는 수단이 제공된다. 본 발명에 따라, 이 수단은 게이트 유전체(10)의 두꺼운 부분(13)을 포함하며, 소스 구역(4)의 pn 접합(25)은 두꺼운 부분(13) 아래에서 반도체 본체(1)의 표면(2)을 가로지른다. 적어도 게이트 전극(10)이 두꺼운 부분(13) 아래의 소스 구역에 인접한 채널의 부분까지 확장되도록 부동 게이트 전극과 소스 구역(4)의 상호 대향 에지는 거의 일치한다. 트레인 구역(5)의 pn 접합(26)은, 제 1 도에서 명백하듯이, 게이트 산화물(10)이 두꺼운 부분(13)의 영역에서보다 얇아지는 채널(6)내 위치에서 표면(2)을 교차하므로, 채널의 드레인 측에 큰 전계가 형성되는 것이 방지된다. 본 예에서, 부동 게이트 전극과 제어 전극은 적층(stack) 형태로제공되므로, 이들 전극은 적어도 채널의 세로 방향으로 일치하는 에지를 가지며, 두 전극 모두 소스 구역(4)과 드레인 구역(5) 사이의 전 채널(6)을 덮는다.
게이트 산화물의 두꺼운 부분(13)은 자체 공지된 다양한 방법으로 획득할 수 있다. 반도체 본체와 부동 게이트 전극(9)이 실리콘으로 이루어지고, 게이트 전극(10)이 실리콘 산화물로 이루어지는 본 실시예에서, 두꺼운 부분(13)은 소스 구역(4)의 영역에서 실리콘 재료의 열적 산화를 통해 적어도 일부가 획득되는 산화물층에 의해 형성된다. 그 산화물은 소스 구역(4)을 향해 채널 방향으로 점점 더 두꺼워지는데, 이것은 채널 내 전계 분포에 유리하다. 이 산화 단계 동안 채널의 다른 측면, 드레인 측, 에서는 제 2 의 두꺼운 부분으로 불리는 산화물 내의 농후부(14)가 또한 형성될 것이다. 이 두꺼운 부분은 채널로부터 일정거리 떨어진 드레인 구역(5) 상에 위치하므로, 채널 내 전계 분포에 전혀 또는 거의 영향을 주지 않는다. 본 실시예에서 소스 구역과 드레인 구역간의 대칭성은 드레인 구역에, 제 2 의 두꺼운 부분(14) 아래에 채널(6) 까지 존재하는 확장부(5a)를 제공함으로써 획득된다.
상기 장치의 제조 단계를 제 2 도 내지 4 도를 참조로 설명한다. 적어도 그 표면 영역(3)이 1017at/cm3의 도핑 농도로 p 형이 되는 실리콘 기판(1)이 시작점이다. 상기 표면상에는 산화를 통해, 제조될 트랜지스터의 게이트 유전체를 형성하는 약 12nm 의 두께를 갖는 산화물 층(10)이 획득된다. 산화물 층(10) 상에는 먼저, 약 0.3 ㎛ 두께의 다결정 실리콘(polycrystalline silicon; 이하, 간단히 폴리라칭함) 층(15)이 CVD 에 의해 증착되고 이 증착 과정 중에 또는 증착 후 별도의 도핑 단계에서 n 형으로 도핑된다. 부동 게이트 전극(9)은 이후 단계에서 제 1 폴리층으로부터 제조된다. 우선 폴리층(15) 상에는 중간 폴리 유전체(12)가 형성된다. 단순한 실시예에서 이 층은, 예컨대 25nm 의 두께를 갖는 실리콘 산화물 층으로 형성될 수 있다. 다른 실시예에서, 이층은, 예컨대 옥시니트라이드(oxynitride) 또는 산화물-질화물-산화물(ONO)과 같은 다양한 층의 결합체 등등의 다른 재료를 포함할 수도 있다. 층(12) 상에는 이후의 단계에서 제어 전극(11)이 제조될 제 2 의 n 형 도핑된 폴리층(16)이 자체 공지된 방법으로 형성된다. 제 2 도는 제 2 폴리층(16) 증착 후의 장치를 도시한다. 공지된 기술에 의해 폴리층(15 및 16)으로부터 제어 전극(11) 및 부동 게이트 전극(9)이 형성되고(제 3 도), 그후 표면 구역(17)에는 자가 정렬 방식(self-aligned manner)으로 이온 주입을 통해 인원자(phosphorus atom)가 제공된다.
제 4 도에 도시된 다음 단계에서, 장치가 열적 산화 처리됨으로써 부동 게이트 전극(9)의 에지 아래에는, 게이트(9)의 새의 부리(bird's beak) 형태의 에지에서 부동 게이트 아래까지 확장되는 약 50nm 의 두꺼운 부분이 형성된다. 동시에 소스 및 드레인 주입 중에 스페이서 또는 스페이서의 일부로 기능 하도록 폴리 적층(9,11)의 측면 상에는 산화물 층(18)이 형성된다. 반도체 본체의 표면상에는 다결정 실리콘과 단결정 실리콘간의 산화율의 차이 때문에 층(18)의 두께보다 더 얇아질 수도 있는 두께로 산화물 층(19)이 제공된다. 횡방향 산소 확산으로 부동 게이트 전극 아래의 실리콘 재료는 또한 실리콘 산화물로 변환하고, 산화물(14)은채널의 에지에서 부동 게이트 전극 아래로 확장되어 채널 내 전계 분포를 획득하는데 유용한 소위 새부리(bird's beak) 형태를 제공한다. 산화 단계 동안 또는 별도의 가열 단계 동안, 표면 구역(17)에 제공된 인 원자는 실리콘 본체로 더 확산되어 얇은 게이트 산화물(11) 아래로 까지 확장되는 n 형 구역(5a)을 형성한다. 다음 단계에서, 적층(9,11)의 측면에는 원하는 폭의 스페이서가 형성될 수 있는데, 이를 위해, 우선, 산화물 층이 공지된 방식으로 증착되고 이것으로부터 이방성 에칭백(anisotropic etching-back)에 의해 스페이서가 획득된다. 이 에칭 단계 중에, 스페이서를 갖는 적층(9,11) 다음의 산화물(19)은 일부 또는 전부 제거될 수도 있는데 이것은 소스 및 드레인 주입에 유리하다. 다음에 상기 장치는 주입 처리되고 이로써 예컨대 비소(arsenic)의 도핑을 통해 강하게 도핑된 n 형 구역(4 및 5)이 형성된다. 적층(9,11)의 에지 상의 스페이서는 채널(6)에 대향하는 구역(4)(제 1 도)의 에지가 게이트 전극(9 및 11)의 에지와 거의 일치하여, 채널(6)부분이 새부리의 두꺼운 산화물(13) 아래에 위치하도록 한다. 또한 상기 장치는 산화물 층(14) 내에 접촉창의 제공 및 접촉부(7 및 8)의 제공과 같은 일반적 동작으로 처리될 수도 있다. 그런 동작은 이 분야에서 일반적으로 공지되어 있으므로 더 이상의 설명은 생략한다.
제 5 도는 제어 전극에서의 두 종류의 전압에 대한 채널 내 전계 분포를 도시한다. 두 경우 모두 드레인 구역의 전압은 5V 이다. 소스 구역에 대한 채널 내 거리(d)가 가로축 상에 도시되고 횡방향 전계 강도가 세로축 상에 도시된다. 곡선(20)은 낮은 게이트 전압, 예컨대 3V 에서의 상황을 도시한다. 이 경우 채널의드레인 측의 전계강도는 채널의 소스 측에서보다 훨씬 더 크다. 고전계로 인해 채널의 드레인 측에는 열 전자가 형성된다. 그러나 부동 게이트로의 이 전자의 전송은 매우 약한 게이트 산화물 내 전계에 의해 중화되고, 또는 심지어 드레인 구역의 전압에 의해 잘못된 방향을 가질 수도 있다. 곡선(21)은 동일한 드레인 전압에서 훨씬 더 높은 게이트 전압, 예컨대 10V 의 게이트 전압에 대한 채널 내 전계 분포를 도시한다. 이 경우, 채널의 소스 측에는 강한 전계가 획득되고 드레인 측에는 비교적 약한 전계가 획득된다. 이제 채널 내의 전자는 소스 측에서 가속된다. 이제 소스 구역과 제어 전극 간의 고전압에 의해서도 부동 게이트로의 효과적 전하 전송이 발생하므로, 게이트 산화물 내에는 전하 전송에 알맞은 전계가 형성된다. 제 6 도는 본원에서 기술되는 메모리 셀에서 (부동) 게이트 전압에 따른 채널의 드레인측(곡선 22) 및 소스 측(곡선 23)에서의 (계산된) 최대 횡방향 전계 강도를 도시한다. 그래프에서, 제어 전극에 고전압이 인가될수록 드레인 측의 전계 강도는 작아지고 소스 측의 전계 강도는 커진다는 것을 알 수 있다.
얇은 게이트 산화물(10)의 상기 두께에서, 드레인 구역에 높은 양의 전압이 인가되고 제어 전극에 낮은 전압이 인가되는 파울러-노르드하임 터널링 효과(Fowler-Nordheim tunrelling effect)가 소거에 사용될 수도 있다. 이런 상황하에서 전자는 부동 게이트 전극에서 게이트 산화물(10)을 통해 드레인 구역(5)으로 터널링할 수 있다.
전술된 장치는 표준 기술에 의해 단지 두개의 폴리층으로부터 제조될 수도 있다.
제 7 도는 게이트 전극에 대해 두개의 폴리층을 갖는 본 발명에 따른 반도체 장치의 다른 실시예의 단면도이다. 이 실시예에서 부동 게이트 전극(9)과 제어 전극(11)은 전술된 실시예에서 처럼 적층을 형성하지 않으며, 채널 길이 방향으로 상호 독립적으로 규정된다. 부동 게이트(9)는 비교적 얇은 게이트 산화물(10) 상에 제공된다. 제어 전극(11)은 부동 게이트 전극(9)에 중첩되며, 게이트 산화물의 두꺼운 부분(13 및 14) 위로 부동 게이트 전극의 한쪽 측면 상으로 확장된다. 마찬가지로 소스 구역(4)의 에지가 부동 게이트 전극(11)의 에지와 거의 일치하여, 게이트 산화물의 인접 부분(13) 아래로 강한 전계가 발생될 수 있는데, 이 전계에서는 기록을 위해 열 전하 캐리어가 형성된다. 채널(6)의 드레인 측에 전계 분포의 첨두(peak)의 형태는 드레인 확장부(5a)에 의해 방지된다.
본 발명은 지금까지 제시된 실시예에 한정되는 것이 아니며, 당업자라면 본 발명의 범위 내에서 다양한 변형이 가능할 것이다. 따라서, 상술된 실시예의 도전형은 바뀔 수도 있다. 게이트 유전체의 두께는 산화 단계에 의해서가 아니라, 예컨대 증착 및 사진 석판술에 의해 획득될 수도 있다. 터널링 효과가 아닌 예컨대 부동 게이트 전극으로의 정공 주입과 같은 다른 메커니즘이 소거에 사용될 수도 있다. 이 정공은 드레인 구역의 pn 접합의 애벌랜치 항복(avalanche breakdown)을 통해 형성되어, 부동 게이트상의 전자 전하를 보상할 수 있다.
Claims (6)
- pn 접합에 의해 반도체 본체의 외곽부로부터 각각 분리된 소스 구역 및 드레인 구역과, 상기 소스 구역과 드레인 구역 사이에 위치한 채널 영역을 갖는 전계 효가 트랜지스터를 포함하는 메모리 소자가 표면에 제공되며, 제어 전극 및, 상기 제어 전극과 상기 채널 영역 사이에 위치하며 중간 게이트 유전체에 의해 상기 표면으로부터 분리된 부동 게이트 전극이 제공되는 반도체 본체를 가지며, 열 전하 캐리어의 생성을 통해 상기 소스 구역에서 또는 그 근처에서 상기 부동 게이트 전극 상에 전하를 제공하는 수단이 제공되는 반도체 장치에 있어서,상기 수단은 상기 소스 구역에 인접한 상기 게이트 유전체의 두꺼운 부분을 포함하며, 상기 소스 구역의 pn 접합은 상기 두꺼운 부분 아래에 있는 반도체 본체의 표면을 가로지르며, 상기 소스 구역과 상기 부동 게이트 전극은, 상기 표면에서 볼 때, 거의 일치하는 에지를 가지며, 상기 드레인 구역의 pn 접합이 상기 표면을 가로지르는 영역에서의 게이트 유전체가 두꺼운 부분의 영역에서의 게이트 유전체 보다 더 얇은 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 반도체 본체는 실리콘으로, 상기 유전체층은 실리콘 산화물로, 상기 부동 게이트 전극은 실리콘으로 각각 이루어지며, 상기 게이트 유전체의 두꺼운 부분은, 상기 소스 구역의 영역에서 실리콘 재료의 열적 산화를 통해 적어도 일부가 획득되는 산화물 층에 의해 형성되는 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 게이트 유전체와 상기 부동 게이트 전극은 상기 드레인 구역의 위쪽까지 확장되며, 상기 게이트 유전체는, 상기 드레인 구역 위쪽에서, 표면에서 볼 때, 상기 채널로부터 소정거리에 위치한 제 2 의 두꺼운 부분을 갖는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 드레인 구역에는 상기 제 2 의 두꺼운 부분에서 상기 채널 영역까지 확장되는 확장부가 제공되는 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 채널의 드레인 측에 있는 게이트 유전체는, 상기 부동 게이트 전극에 저장된 정보가 상기 부동 게이트 전극과 상기 드레인 구역 사이의 전하 캐리어의 터널링을 통해 소거될 수 있도록 하는 두께를 갖는 것을 특징으로 하는 반도체 장치.
- 공통 반도체 본체에 행과 열의 시스템으로 배열된 제 1 항 또는 제 2 항의 메모리 소자를 다수 포함하는 비휘발성 메모리.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP94203146 | 1994-10-28 | ||
| EP94203146.9 | 1994-10-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100350819B1 true KR100350819B1 (ko) | 2003-01-15 |
Family
ID=8217325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960703446A KR100350819B1 (ko) | 1994-10-28 | 1995-10-20 | 전계효과장치 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5828099A (ko) |
| EP (1) | EP0737366B1 (ko) |
| JP (1) | JP3762433B2 (ko) |
| KR (1) | KR100350819B1 (ko) |
| DE (1) | DE69526328T2 (ko) |
| TW (1) | TW490082U (ko) |
| WO (1) | WO1996013863A2 (ko) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5837584A (en) * | 1997-01-15 | 1998-11-17 | Macronix International Co., Ltd. | Virtual ground flash cell with asymmetrically placed source and drain and method of fabrication |
| US6417539B2 (en) * | 1998-08-04 | 2002-07-09 | Advanced Micro Devices, Inc. | High density memory cell assembly and methods |
| US6172392B1 (en) * | 1999-03-29 | 2001-01-09 | Vantis Corporation | Boron doped silicon capacitor plate |
| US6060742A (en) * | 1999-06-16 | 2000-05-09 | Worldwide Semiconductor Manufacturing Corporation | ETOX cell having bipolar electron injection for substrate-hot-electron program |
| US6087695A (en) * | 1999-08-20 | 2000-07-11 | Worldwide Semiconductor Mfg | Source side injection flash EEPROM memory cell with dielectric pillar and operation |
| US6521958B1 (en) | 1999-08-26 | 2003-02-18 | Micron Technology, Inc. | MOSFET technology for programmable address decode and correction |
| US6518122B1 (en) | 1999-12-17 | 2003-02-11 | Chartered Semiconductor Manufacturing Ltd. | Low voltage programmable and erasable flash EEPROM |
| US6933554B1 (en) * | 2000-07-11 | 2005-08-23 | Advanced Micro Devices, Inc. | Recessed tunnel oxide profile for improved reliability in NAND devices |
| US6674667B2 (en) * | 2001-02-13 | 2004-01-06 | Micron Technology, Inc. | Programmable fuse and antifuse and method therefor |
| US20020185673A1 (en) | 2001-05-02 | 2002-12-12 | Ching-Hsiang Hsu | Structure of a low-voltage channel write/erase flash memory cell and fabricating method thereof |
| CN1293640C (zh) * | 2001-06-11 | 2007-01-03 | 力晶半导体股份有限公司 | 无接触点信道写入/抹除的闪存存储单元结构与制造方法 |
| DE60226571D1 (de) * | 2002-02-20 | 2008-06-26 | St Microelectronics Srl | Elektrisch programmierbare nichtflüchtige Speicherzelle |
| EP1349205A1 (en) * | 2002-03-28 | 2003-10-01 | eMemory Technology Inc. | Structure of a low-voltage channel write/erase flash memory cell and fabricating method thereof |
| KR100628642B1 (ko) * | 2004-12-31 | 2006-09-26 | 동부일렉트로닉스 주식회사 | 고전압 모스 트랜지스터 및 고전압 모스 트랜지스터의형성방법 |
| US7361551B2 (en) * | 2006-02-16 | 2008-04-22 | Freescale Semiconductor, Inc. | Method for making an integrated circuit having an embedded non-volatile memory |
| CN103633118B (zh) * | 2012-08-24 | 2016-12-21 | 上海华虹宏力半导体制造有限公司 | 浮栅电可擦除型只读存储器及制造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4577295A (en) * | 1983-05-31 | 1986-03-18 | Intel Corporation | Hybrid E2 cell and related array |
| US4769340A (en) * | 1983-11-28 | 1988-09-06 | Exel Microelectronics, Inc. | Method for making electrically programmable memory device by doping the floating gate by implant |
| US5036375A (en) * | 1986-07-23 | 1991-07-30 | Texas Instruments Incorporated | Floating-gate memory cell with tailored doping profile |
| JPH088314B2 (ja) * | 1989-10-11 | 1996-01-29 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| US5019879A (en) * | 1990-03-15 | 1991-05-28 | Chiu Te Long | Electrically-flash-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area |
| JP2602575B2 (ja) * | 1990-07-06 | 1997-04-23 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| US5102814A (en) * | 1990-11-02 | 1992-04-07 | Intel Corporation | Method for improving device scalability of buried bit line flash EPROM devices having short reoxidation beaks and shallower junctions |
| FR2690008B1 (fr) * | 1991-05-29 | 1994-06-10 | Gemplus Card Int | Memoire avec cellule memoire eeprom a effet capacitif et procede de lecture d'une telle cellule memoire. |
| US5274588A (en) * | 1991-07-25 | 1993-12-28 | Texas Instruments Incorporated | Split-gate cell for an EEPROM |
| US5284784A (en) * | 1991-10-02 | 1994-02-08 | National Semiconductor Corporation | Buried bit-line source-side injection flash memory cell |
| US5270980A (en) * | 1991-10-28 | 1993-12-14 | Eastman Kodak Company | Sector erasable flash EEPROM |
| KR940009644B1 (ko) * | 1991-11-19 | 1994-10-15 | 삼성전자 주식회사 | 불휘발성 반도체메모리장치 및 그 제조방법 |
| US5294819A (en) * | 1992-11-25 | 1994-03-15 | Information Storage Devices | Single-transistor cell EEPROM array for analog or digital storage |
| JPH0799251A (ja) * | 1992-12-10 | 1995-04-11 | Sony Corp | 半導体メモリセル |
| US5432740A (en) * | 1993-10-12 | 1995-07-11 | Texas Instruments Incorporated | Low voltage flash EEPROM memory cell with merge select transistor and non-stacked gate structure |
| US5404037A (en) * | 1994-03-17 | 1995-04-04 | National Semiconductor Corporation | EEPROM cell with the drain diffusion region self-aligned to the tunnel oxide region |
-
1995
- 1995-10-20 EP EP95933573A patent/EP0737366B1/en not_active Expired - Lifetime
- 1995-10-20 WO PCT/IB1995/000897 patent/WO1996013863A2/en active IP Right Grant
- 1995-10-20 DE DE69526328T patent/DE69526328T2/de not_active Expired - Lifetime
- 1995-10-20 JP JP51442396A patent/JP3762433B2/ja not_active Expired - Fee Related
- 1995-10-20 KR KR1019960703446A patent/KR100350819B1/ko not_active IP Right Cessation
- 1995-11-01 TW TW088217923U patent/TW490082U/zh not_active IP Right Cessation
-
1997
- 1997-09-22 US US08/935,335 patent/US5828099A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0737366B1 (en) | 2002-04-10 |
| US5828099A (en) | 1998-10-27 |
| JP3762433B2 (ja) | 2006-04-05 |
| TW490082U (en) | 2002-06-01 |
| WO1996013863A2 (en) | 1996-05-09 |
| DE69526328T2 (de) | 2002-11-21 |
| EP0737366A1 (en) | 1996-10-16 |
| WO1996013863A3 (en) | 1996-06-27 |
| JPH09507616A (ja) | 1997-07-29 |
| DE69526328D1 (de) | 2002-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130729 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20140730 Year of fee payment: 13 |
|
| EXPY | Expiration of term |