KR100628642B1 - 고전압 모스 트랜지스터 및 고전압 모스 트랜지스터의형성방법 - Google Patents

고전압 모스 트랜지스터 및 고전압 모스 트랜지스터의형성방법 Download PDF

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Abstract

게이트의 절연막의 두께가 서로 다른 모스 트랜지스터들 및 그 형성방법이 개시된다. 본 발명에 따른 고전압 영역의 모스 트랜지스터는 기판에 활성영역을 정의하는 필드영역, 활성영역의 소정영역에 게이트 절연막을 개재하여 형성된 게이트 전극, 및 게이트 전극에 인접한 활성영역에 형성된 소오스 및 드레인 영역을 포함하되, 게이트 절연막의 가장자리는 스페이서 형상으로 두꺼워져, 게이트 전극과 드레인 영역 사이에 항복 전압이 높아지며, 소오스 및 드레인 영역을 감싸는 드리프트 영역을 포함할 수 있다.
모스 트랜지스터, 고전압 영역, 저전압 영역, 항복

Description

고전압 모스 트랜지스터 및 고전압 모스 트랜지스터의 형성방법{High Voltage MOS Transistor and Method for Forming the Same}
도 1 내지 도 4는 종래기술에 따른 고전압 영역의 모스 트랜지스터와 저전압 영역의 모스 트랜지스터를 동일 기판에 구현하는 방법을 나타내는 단면도들이다.
도 5는 종래기술에 따른 고전압 영역의 모스 트랜지스터를 나타내는 단면도이다.
도 6은 본 발명에 따른 고전압 영역의 모스 트랜지스터를 나타내는 단면도이다.
도 7 내지 도 11은 본 발명에 따른 고전압 영역의 모스 트랜지스터와 저전압 영역의 모스 트랜지스터를 동일 기판에 구현하는 방법을 나타내는 단면도들이다.
<도면의 주요 부호에 대한 설명>
1, 101: 기판 3, 103: 필드영역
5, 111: 제1 게이트 절연막 7, 113: 제2 게이트 절연막
109a : 스페이서 117a, 117b: 소오스 및 드레인 영역
본 발명은 모스 트랜지스터들 및 그 형성방법에 관한 것으로서, 좀 더 구체적으로는 게이트의 절연막의 두께가 서로 다른 모스 트랜지스터들 및 그 형성방법에 관한 것이다.
반도체 집적회로(IC)에서는 트랜지스터, 캐패시터, 저항 등의 다양한 소자가 단일 칩 상에 집적되어 있으며, 이들 소자들을 효과적으로 구현하는 방법이 다양하게 개발되어 왔다.
현재 실리콘 반도체 기술은 정보 처리를 주 기능으로 하는 CPU(Central Processing Unit)로 대표되는 로직 기술과 정보 저장을 목적으로 하는 메모리 기술을 동시에 구현하는 방법이 다양하게 개발되고 있다. 더 나아가 로직 기술과 메모리 기술의 통합뿐만 아니라, 아날로그, RF기술이 통합되고 있다.
그런데, 실리콘 반도체 기술의 가장 중요한 요소로서 로직 기술과 메모리 기술에 모두 중요하게 사용되는 트랜지스터 기술을 살펴보면, 로직 기술에서는 트랜지스터의 전류 구동 능력이 핵심을 이루나, 메모리 기술에서는 트랜지스터의 낮은 누설저항과 높은 항복(breakdown) 전압이 중요한 핵심을 이루고 있다. 따라서, 단일 칩 상에서 게이트 절연막의 두께가 서로 다른 모스 트랜지스터들을 효과적으로 구현하는 것이 요구되고 있다.
도 1 내지 도 4는 종래기술에 따른 고전압 영역의 모스 트랜지스터와 저전압 영역의 모스 트랜지스터를 동일 기판에 구현하는 방법을 나타내는 단면도들이다. 도면부호 ‘A’ 영역에서는 고전압 모스 트랜지스터가 형성되는 영역이고, 도면부호 ‘B’ 영역에서는 저전압 모스 트랜지스터가 형성되는 영역이다.
도 1을 참조하면, 기판(1)에 활성영역을 정의하는 필드영역(3)을 형성한다. 즉, 기판(1)의 소정 영역을 선택적으로 식각하여 트렌치를 형성하고, 트렌치를 충분히 채우는 절연물을 매립하고 화학기계적 연마하여 필드영역(3)을 형성한다.
필드영역(3)이 형성된 기판 상에 고전압 영역(A)에는 두꺼운 제1 게이트 절연막(5)을 형성하고, 저전압 영역(B)에는 고전압 영역(A)보다 상대적으로 얇은 제2 게이트 절연막(7)을 형성한다. 기판에 서로 다른 게이트 절연막을 형성하는 방법은 다양한 방법을 사용할 수 있다. 예컨대, 기판 전면에 질화막을 형성하고, 통상의 사진 식각공정을 사용하여 고전압 영역(A)의 질화막을 제거한 후에, 열산화를 시켜 고전압 영역(A)에 두꺼운 게이트 절연막을 형성한 후에 질화막을 제거한다. 이어서, 다시 기판 전면에 얇은 제2 게이트 절연막(7)을 형성할 수 있다.
이어서, 기판 전면에 게이트 도전막(9, 11)을 형성한 후에, 통상의 사진 공정을 사용하여 고전압 영역(A)에 패턴이 정의된 감광막 패턴(13)을 형성한다.
도 2를 참조하면, 감광막 패턴(13)을 식각마스크로 사용하여 고전압 영역(A)의 게이트 도전막(9)을 제1 게이트 절연막(5)이 노출될 때까지 선택적으로 식각하여 제1 게이트 전극(9a)을 형성한다.
도 3을 참조하면, 계속하여 감광막 패턴(13)을 식각마스크로 사용하여 노출된 제1 게이트 절연막(5)을 식각한다. 이 때, 제1 게이트 절연막은 일부분이 잔류할 수 있다. 도면부호 ‘5a’는 게이트 전극(9a)에 개재된 게이트 절연막을 나타낸다. 도면부호 ‘5b’는 기판에 잔류하는 게이트 절연막을 나타내며, 후속 이온주입 공정의 버퍼 작용을 한다.
여기서, 계속하여 노출된 제1 게이트 절연막(5)을 식각하는 이유는 얕은 이온주입공정(shallow implantation)을 실시하여 저도핑 영역(14)을 형성하여, 모스 트랜지스터의 게이트 전극(9a)의 가장자리에 인가되는 고전압(high electric field)에 의한 항복(breakdown)을 예방하기 위해서이다.
도 4를 참조하면, 감광막 패턴(13)을 제거한 후에, 통상의 사진공정을 사용하여 저전압 영역(B)에 패턴이 정의된 감광막 패턴(15)을 형성한다. 이어서, 감광막 패턴(15)을 식각마스크로 사용하여 저전압 영역(B)의 게이트 도전막을 제2 게이트 절연막(7)이 노출될 때까지 선택적으로 식각하여 제2 게이트 전극(11a)을 형성한다.
이어서, 도면에는 도시되어 있지 않지만, 고전압 영역(A)과 저전압 영역(B)에 소오스 드레인 영역을 형성하여 모스 트랜지스터들을 형성한다.
도 5는 종래기술에 따른 고전압 영역(A)의 모스 트랜지스터를 나타내는 단면도이다.
도 5를 참조하면, 게이트 전극(9a)의 측벽에 스페이서(17)가 형성되어 있으며, 기판에는 소오스 영역 및 드레인 영역(21)이 형성되어 있다. 소오스 및 드레인 영역(21)은 저도핑 영역(14)과 고도핑 영역(19)으로 구성된다.
상술한 종래기술에 따른 고전압 영역의 모스 트랜지스터와 저전압 영역의 모스 트랜지스터를 동일 기판에 구현하는 방법은 고전압 영역(A)에서 얕은 이온주입을 위하여 두꺼운 제1 게이트 절연막(5)을 제거하는 추가적인 공정이 필요하다.
또한, 게이트 전극(9a)과 드레인 영역(25)의 사이에서 고전압에 의한 항복 (breakdown)이 발생되는 문제점이 있었다.
본 발명의 목적은 게이트 전극의 가장자리 부분의 고전압을 완화시키는 고전압 모스 트랜지스터 및 그 제조방법을 제공하는 것이다.
또한, 동일 기판에 공정이 간단하게 저전압 모스 트랜지스터 및 고전압 모스 트랜지스터를 형성하는 방법 및 그 방법으로 형성된 모스 트랜지스터들을 제공하는 것이다.
본 발명에 따른 모스 트랜지스터들의 형성방법은 기판 상에 고전압 영역과 저전압 영역의 활성영역을 정의하는 필드영역을 형성하고, 기판 전면에 질화막을 형성하고, 선택적으로 패터닝하여 고전압 영역의 게이트 전극 형성 영역에 개구부를 형성한다. 개구부의 측면에 스페이서를 형성하고, 개구부의 하부에 제1 게이트 절연막을 형성한다. 질화막을 제거하고, 저전압 영역에 제1 게이트 절연막과 대비하여 상대적으로 얇은 제2 게이트 절연막을 형성한다. 기판 전면에 게이트 도전막을 적층하고 선택적으로 패터닝하여 고전압 영역 및 저전압 영역에 게이트전극을 형성한 후에, 고전압 영역 및 저전압 영역의 게이트 전극에 인접하는 활성영역에 소오스 및 드레인 영역을 형성한다.
제1 게이트 절연막은 500Å 내지 1500Å 이며, 제2 게이트 절연막은 50Å 내지 300Å 으로 형성할 수 있으며, 필드영역을 형성한 후에는 고전압 영역에 드리프트 영역을 형성할 수 있다.
또한, 본 발명에 따른 고전압 영역의 모스 트랜지스터는 기판에 활성영역을 정의하는 필드영역, 활성영역의 소정영역에 게이트 절연막을 개재하여 형성된 게이트 전극, 및 게이트 전극에 인접한 활성영역에 형성된 소오스 및 드레인 영역을 포함하되, 게이트 절연막의 가장자리는 스페이서 형상으로 두꺼워져, 게이트 전극과 드레인 영역 사이에 항복 전압이 높아지는 것을 특징으로 하며, 소오스 및 드레인 영역을 감싸는 드리프트 영역을 포함할 수 있다.
구현예
이하 도면을 참조로 본 발명의 구현예에 대해 설명한다.
도 6은 본 발명에 따른 고전압 영역(A)에 형성된 모스 트랜지스터를 나타내는 단면도이다.
도 6을 참조하면, 기판(101)에 활성영역을 정의하는 필드영역(103)이 형성되어 있다. 게이트 전극(115a)이 게이트 절연막(111)을 개재하여 형성되어 있으며, 게이트 전극에 인접한 활성영역에는 소오스 및 드레인 영역(117a)이 형성되어 있다. 소오스 및 드레인 영역(117a)을 감싸는 드리프트(drift) 영역(105) 형성되어 있으며, 게이트 전극(115a)의 가장자리의 게이트 절연막(111)은 스페이서(109a) 형상으로 그 두께가 넓어져 게이트 전극(115a)과 드레인 영역(117a) 사이의 항복(breakdown) 전압이 높아지는 효과가 있다.
도 7 내지 도 11은 본 발명에 따른 고전압 영역의 모스 트랜지스터와 저전압 영역의 모스 트랜지스터를 동일 기판에 구현하는 방법을 나타내는 단면도들이다. 도면부호 ‘A’ 영역에서는 고전압 모스 트랜지스터가 형성되는 영역이고, 도면부 호 ‘B’ 영역에서는 저전압 모스 트랜지스터가 형성되는 영역이다. 　　　　도 7을 참조하면, 기판(101)에 웰(well, 미도시) 공정을 진행하고, 기판(101)에 활성영역을 정의하는 필드영역(103)을 형성한다. 즉, 기판(101)의 소정 영역을 선택적으로 식각하여 트렌치를 형성하고, 트렌치를 충분히 채우는 절연물을 매립하고 화학기계적 연마하여 필드영역(103)을 형성한다. 필드영역을 형성할 때, 기판에 얇은 산화막(104)이 형성되어 있다.
이어서, 고전압 영역(A)에 드리프트 영역(105)을 형성한다. 드리프트 영역(105)은 종래의 방법에 따라 형성될 수 있으며, 이는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명하므로 여기서는 자세한 설명을 생략하기로 한다.
도 8을 참조하면, 기판 전면에 질화막(107)을 적층하고, 선택적으로 패터닝하여, 고전압 영역(A)의 게이트 전극이 형성될 영역에 개구부(108)를 형성한다.
도 9를 참조하면, 질화막(107)이 형성된 기판 전면에 산화막을 증착하고 질화막(107)이 노출될 때까지 이방성으로 식각하여 개구부(108)의 질화막(107)의 측벽에 스페이서(109a)를 형성한다.
도 10을 참조하면, 기판 전면을 열산화하여 고전압 영역(A)의 개구부(108) 내의하부 기판에 제1 게이트 절연막(111)을 형성한 후에, 질화막(107)과 산화막(104)을 제거한다. 제1 게이트 절연막(111)은 500Å 내지 1500Å으로 형성할 수 있다.
도 11을 참조하면, 기판 전면에 제2 게이트 절연막(113)을 형성한 후에, 기판 전면에 게이트 도전막을 형성한다. 제2 게이트 절연막(113)은 50Å 내지 300Å 으로 제1 게이트 절연막에 대비하여 상대적으로 얇게 형성한다. 이어서, 게이트 도전막을 선택적으로 식각하여 고전압 영역(A)과 저전압 영역(B)에 게이트 전극 (115a, 115b)을 형성한다.
이어서, 게이트 전극(115a, 115b) 및 필드영역(103)을 이온주입의 마스크로 사용하여 고전압 영역(A) 및 저전압 영역(B)의 게이트 전극에 인접하는 활성영역에 소오스 및 드레인 영역(117a, 117b)을 형성하여 모스 트랜지스터를 완성한다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
본 발명에 따르면 고전압 영역에서 얕은 이온 주입을 위하여 게이트 산화막의 일부를 제거하는 공정이 필요하지 않으므로 공정이 간단하다.
또한, 고전압 영역의 모스 트랜지스터의 게이트 전극의 가장자리 부분의 게이트 절연막을 두껍게 형성하여 게이트 전극과 드레인 영역간의 항복 전압을 높일 수 있다.

Claims (6)

  1. 기판 상에 고전압 영역과 저전압 영역의 활성영역을 정의하는 필드영역을 형성하는 단계;
    상기 기판 전면에 질화막을 형성하고, 선택적으로 패터닝하여 상기 고전압 영역의 게이트 전극 형성 영역에 개구부를 형성하는 단계;
    상기 개구부의 측면에 스페이서를 형성하는 단계;
    상기 개구부 내의 하부의 활성영역에 제1 게이트 절연막을 형성하고 상기 질화막을 제거하는 단계;
    상기 저전압 영역에 상기 제1 게이트 절연막과 대비하여 상대적으로 얇은 제2 게이트 절연막을 형성하는 단계;
    상기 기판 전면에 게이트 도전막을 적층하고 선택적으로 패터닝하여 고전압 영역 및 저전압 영역에 게이트전극을 형성하는 단계; 및
    상기 고전압영역 및 저전압 영역의 게이트 전극에 인접하는 활성영역에 소오스 및 드레인 영역을 형성하는 단계를 포함하는 모스 트랜지스터들의 형성방법.
  2. 제1항에서,
    상기 제1 게이트 절연막은 500Å 내지 1500Å 이며, 상기 제2 게이트 절연막은 50Å 내지 300Å 으로 형성하는 것을 특징으로 하는 모스 트랜지스터들의 형성방법.
  3. 제1항에서,
    상기 필드영역을 형성한 후에,
    상기 고전압 영역에 드리프트 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터들의 형성방법.
  4. 기판에 활성영역을 정의하는 필드영역;
    상기 활성영역의 소정 영역에 게이트 절연막을 개재하여 형성된 게이트 전극; 및
    상기 게이트 전극에 인접한 활성영역에 형성된 소오스 및 드레인 영역을 포함하되, 상기 게이트 절연막의 가장자리는 스페이서 형상으로 두꺼워져, 상기 게이트 전극과 드레인 영역 사이에 항복 전압이 높아지는 것을 특징으로 하는 고전압 모스 트랜지스터.
  5. 제4항에서,
    상기 소오스 및 드레인 영역을 감싸는 드리프트 영역이 형성되어 있는 것을 특징으로 하는 고전압 모스 트랜지스터.
  6. 제4항에서,
    상기 게이트 절연막은 500Å 내지 1500Å인 것을 특징으로 하는 고전압 모스 트랜지스터.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10224407B2 (en) 2017-02-28 2019-03-05 Sandisk Technologies Llc High voltage field effect transistor with laterally extended gate dielectric and method of making thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3762433B2 (ja) * 1994-10-28 2006-04-05 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体装置及び不揮発性メモリ
KR100234414B1 (ko) * 1997-03-05 1999-12-15 윤종용 불휘발성 메모리장치 및 그 제조방법
KR19990030993A (ko) * 1997-10-08 1999-05-06 윤종용 고속동작을 위한 모스트랜지스터구조
US6136674A (en) * 1999-02-08 2000-10-24 Advanced Micro Devices, Inc. Mosfet with gate plug using differential oxide growth
US6750122B1 (en) * 1999-09-29 2004-06-15 Infineon Technologies Ag Semiconductor device formed with an oxygen implant step
US6518122B1 (en) * 1999-12-17 2003-02-11 Chartered Semiconductor Manufacturing Ltd. Low voltage programmable and erasable flash EEPROM
US6674139B2 (en) * 2001-07-20 2004-01-06 International Business Machines Corporation Inverse T-gate structure using damascene processing
JP2004111611A (ja) * 2002-09-18 2004-04-08 Renesas Technology Corp 半導体装置およびその製造方法
US6818514B2 (en) * 2003-02-26 2004-11-16 Silterra Malaysia Sdn. Bhd. Semiconductor device with dual gate oxides
JP4455167B2 (ja) * 2004-05-31 2010-04-21 Ｎｅｃエレクトロニクス株式会社 マルチゲート酸化膜を有する半導体装置の製造方法
KR100741467B1 (ko) * 2006-07-12 2007-07-20 삼성전자주식회사 반도체 장치 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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