JP4477953B2 - メモリ素子の製造方法 - Google Patents

メモリ素子の製造方法 Download PDF

Info

Publication number
JP4477953B2
JP4477953B2 JP2004205215A JP2004205215A JP4477953B2 JP 4477953 B2 JP4477953 B2 JP 4477953B2 JP 2004205215 A JP2004205215 A JP 2004205215A JP 2004205215 A JP2004205215 A JP 2004205215A JP 4477953 B2 JP4477953 B2 JP 4477953B2
Authority
JP
Japan
Prior art keywords
gate
layer
oxide film
region
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2004205215A
Other languages
English (en)
Other versions
JP2005039270A (ja
Inventor
亨 燮 金
志 永 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2005039270A publication Critical patent/JP2005039270A/ja
Application granted granted Critical
Publication of JP4477953B2 publication Critical patent/JP4477953B2/ja
Anticipated expiration legal-status Critical
Active legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、メモリ素子の製造方法に関し、より詳細には、リセスされたゲート及びプレーナーゲート電極を有するＤＲＡＭセルの製造方法に関するものである。
ＵＬＳＩ（Ｕｌｔｒａ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ）回路のような集積回路は、１０億個以上のトランジスタを含むことができる。一般に、ＵＬＳＩ回路はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）工程により形成された複数のＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ）で形成されている。
それぞれのＭＯＳＦＥＴは、半導体基板のチャンネル領域上に形成されたドレーン領域とソース領域との間に沿って伸張されたゲート電極を含む。素子の密度及び集積回路の動作速度を向上させるために、回路内に形成されるトランジスタのサイズは縮小されなければならない。しかし、素子のサイズが減少しながら、数マイクロサイズのＭＯＳトランジスタを形成するためには、解決すべき多くの技術的な困難性がある。ＭＯＳトランジスタが狭くなって、即ち、前記ＭＯＳトランジスタのチャンネル長が減少するため、ジャンクションの漏洩電流、ソース／ドレーン降伏電圧（ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）及びデータ維持（ｒｅｔｅｎｔｉｏｎ）時間のような問題点が現われた。
ＵＬＳＩ回路の物理的数値を減少させることができる一つの方法は、リセスされたゲート又は半導体基板に形成されたグルーブに埋められたゲート電極を含むトレンチ型のトランジスタを形成することである。前記形態のトランジスタは、半導体基板に拡張されたゲートを含むことにより、有効チャンネル長（ｅｆｆｅｃｔｉｖｅ ｃｈａｎｎｅｌ ｌｅｎｇｔｈ）を効果的に延長させることにより、短チャンネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を減少させる。一例として、図１に図示されたように、特許文献１には、一般なトランジスタ１０１及びリセスされたゲートトランジスタ１０２を含む結合ＵＬＳＩ（ｃｏｍｂｉｎｅｄ ＵＬＳＩ）回路の一部が開示されている。しかし、リセスされないゲートトランジスタを含むＵＬＳＩ回路にリセスされたゲートトランジスタを効果的に形成することは難しいことである。
米国特許第６，０６３，６６９号
従って、本発明の第１目的は、リセスされたゲート及びプレーナーゲート電極を同時に形成することができる半導体メモリ素子の製造方法を提供することにある。
前記第１目的を達成するための本発明の一実施例によるメモリ素子の製造方法は、半導体基板にセル領域及び前記セル領域と分離された周辺回路領域を含むメモリ素子を製造する方法において、前記半導体基板のセル領域及び前記周辺回路領域内にパッド酸化膜、エッチング阻止層、及び保護酸化膜を順次形成する段階と、前記半導体基板の前記セル領域内に前記パッド酸化膜、前記エッチング阻止層、及び前記保護酸化膜を通過し前記半導体基板が掘り込まれたリセスゲートホールを形成する段階と、前記周辺回路領域内の前記保護酸化膜、前記エッチング阻止層、及び前記パッド酸化膜をエッチングする段階と、前記リセスゲートホール及び前記周辺回路領域内にゲート酸化膜を形成する段階と、前記セル領域及び前記周辺回路領域内に形成された前記ゲート酸化膜上にゲート層を形成する段階と、前記セル領域内にリセスセルゲート構造物及び前記周辺回路領域内にプレーナーゲート構造物を形成するために、前記リセスゲートホール内の前記ゲート酸化膜が残留されるように前記ゲート層及び前記ゲート酸化膜を同時にパターニングする段階と、前記セル領域内に形成された前記リセスセルゲート構造物の前記保護酸化膜から上方に突出された部分及び前記周辺回路領域内の前記プレーナーゲート構造物にスペーサを形成する段階と、を含む。
より詳細に前記第１目的を達成するための本発明は、基板上にメモリセル領域及び周辺回路領域を含むメモリ素子を製造する方法において、前記メモリセル領域内の複数個のメモリセル及び前記周辺回路領域内の複数個のトランジスタの範囲を限定する素子分離領域を形成させる段階と、前記メモリセル領域及び前記周辺回路領域を含む前記基板上にパッド酸化膜を形成する段階と、前記パッド酸化膜上にエッチング阻止層を形成する段階と、前記エッチング阻止層上に保護酸化膜を形成する段階と、前記保護酸化膜上にフォトレジスト層を塗布する段階と、前記メモリセル領域内のフォトレジスト層によりリセスマスクを形成する段階と、前記メモリセル領域に複数個のリセスゲートホールを形成するために、前記リセスマスクを用いて前記メモリセル領域内の前記基板をエッチングする段階と、前記周辺回路領域内の前記パッド酸化膜、前記エッチング阻止層、及び前記保護酸化膜を除去する段階と、前記メモリセル領域に形成された前記パッド酸化膜、前記エッチング阻止層、前記保護酸化膜、及び前記基板からなる複数個のリセスゲートホールの内面を含む前記メモリセル領域の前記保護酸化膜及び前記周辺回路領域上にゲート酸化膜を形成する段階と、前記ゲート酸化膜上にゲート層を形成する段階と、前記メモリセル領域内で前記複数個のメモリセルのためのリセスセルゲート構造物及び前記周辺回路領域内の複数個のトランジスタのためのプレーナーゲート構造物を同時に形成するために、前記リセスセルゲート構造物となる前記リセスゲートホール内の前記ゲート酸化膜とその上の前記ゲート層及び前記プレーナーゲート構造物となる前記ゲート酸化膜とその上の前記ゲート層が残留するように前記ゲート層及び前記ゲート酸化膜を同時にパターニングする段階と、前記メモリセル領域内に形成された前記リセスセルゲート構造物の前記保護酸化膜から上方に突出された部分及び前記周辺回路領域内の前記プレーナーゲート構造物にスペーサを形成する段階と、を含むことを特徴とするメモリ素子の製造方法を提供する。
以下では、添付図面を参照して本発明の好ましい実施例を詳細に説明する。
本発明の実施例は、有効チャンネル長（ｅｆｆｅｃｔｉｖｅ ｃｈａｎｎｅｌ ｌｅｎｇｔｈ）を増加させ、チャンネルドーズ量を減少させ、ジャンクション漏洩電流特性及び一つの基板上に少なくとも二種類のトランジスタを含むメモリ素子のデータ維持時間を向上させる。この際、前記トランジスタは、リセスされたゲートを有するトランジスタ及びプレーナーゲート電極を有するトランジスタである。
本発明の一実施例のメモリ素子の製造方法は、図２乃至図９に図示されている。
図２を参照すると、本発明の実施例によるメモリ素子は、メモリセル領域Ａ及び周辺回路領域Ｂを含む。前記メモリセル領域は図面の左側に図示されており、周辺回路部は右側に図示されている。その他の図面についても同様である。
素子分離領域（ｉｓｏｌａｔｉｏｎ ｒｅｇｉｏｎ）１５がシリコン基板１０に形成されている。前記素子分離領域１５及び前記メモリセル領域のアクティブ領域にかけて薄いパッド酸化膜１８が形成される。
前記パッド酸化膜１８上にエッチング阻止層２０が形成される。前記エッチング阻止層２０は、シリコンナイトライドのような窒化物で構成されることが好ましく、厚さは約１００〜２００Åに形成することが好ましい。前記エッチング阻止層２０上に保護酸化膜２５が形成される。
一般的なフォトリソグラフィ工程を用いて、フォトレジスト層３０により前記メモリセルのリセスされたゲートを形成するためのリセスマスクを形成する。
図３を参照すると、周辺回路領域Ｂ部分のレジスト層のみを除去した後、リセスマスクとなっている前記保護酸化膜２５、前記パッド酸化膜１８、及びエッチング阻止層２０を通してシリコン基板１０をエッチングすることにより、前記シリコン基板１０のメモリセル領域Ａにリセスゲートホール２８が形成される。この際、前記シリコン基板１０の周辺回路領域Ｂ部分の前記保護酸化膜２５、パッド酸化膜１８、及びエッチング阻止層２０は共に除去される。
図４を参照すると、前記シリコン基板１０及びリセスゲートホール２８内にゲート酸化膜３５が形成される。前記ゲート酸化膜３５上にゲート電極層が形成される。前記ゲート電極層は、下部ゲート電極ポリ層４０及びタングステンシリサイドのような上部ゲート電極層４５を含む複層構造に形成される。次いで、前記上部ゲート電極層４５上にゲートマスク層５０が形成される。
図５を参照すると、前記ゲート電極は前記ゲートマスク層５０、前記上部ゲート電極層４５、及び前記ゲート酸化膜３５に対して、一般的なフォトリソグラフィ工程を順次進行して前記ゲート層及び前記ゲート酸化膜３５を同時にパターニングする。
これにより、セル領域Ａには、下部ゲート電極ポリ層４０と上部ゲート電極層４５からなるセルゲート構造物ができ、周辺回路領域Ｂには、同じく下部ゲート電極ポリ層４０と上部ゲート電極層４５からなるプレーナーゲート構造物が形成される。
図６を参照すると、その後、前記セルゲート構造物及び前記プレーナーゲート構造物上には、蒸着された絶縁層がエッチバックされてスペーサ６０を形成する。
図７及び８を参照すると、前記周辺回路領域の露出されたシリコン基板１０の表面上に選択的エピタキシャル成長（ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ；ＳＥＧ）方法を用いてシリコンエピタキシャル層６５を形成する。次いで、前記周辺回路領域上にコバルト層（図示せず）を形成し、前記コバルト層と前記シリコンエピタキシャル層６５を反応させてコバルトシリサイド層７０を形成する。前記コバルトシリサイド層７０は、前記周辺回路領域の面抵抗（ｓｈｅｅｔ ｒｅｓｉｓｔａｎｃｅ）を減少させる。しかし、前記シリコンエピタキシャル層６５を形成せず、前記コバルト層と露出されたシリコン基板１０の表面部位を反応させて前記コバルトシリサイド層７０を形成することもできる。
本発明の実施例によるメモリ素子を形成するための他の方法が図９、図１０、及び図１１に図示されている。
図９及び図１０を参照すると、セル領域のゲート積層物の下部領域から保護酸化膜２５及びゲート酸化膜３５は除去される。 ゲート積層物スペーサ６０は、前記ゲート積層物の周囲に形成される。
図１０は、除去された保護酸化膜２５、エッチング阻止層２０、及びパッド酸化膜１８を除いて図６と類似している。
図１１は、前記保護酸化膜２５、エッチング阻止層２０、及びパッド酸化膜１８をエッチングする前にスペーサ６０を形成した他の実施例を示す。
半導体メモリ素子を形成する他の実施例が図１２乃至図１６に図示されている。
図１２を参照すると、本発明の実施例によるメモリ素子は、メモリセル領域Ａ及び周辺回路部Ｂを含む。シリコン基板１０上に素子分離領域１５を形成する。薄いパッド酸化膜１８が前記素子分離領域１５、メモリセル領域、及び周辺回路領域のアクティブ領域にかけて形成される。
エッチング阻止層２０が前記パッド酸化膜１８上に形成される。前記エッチング阻止層２０は、約１００〜２００Åの厚さを有するシリコンナイトライドのような窒化物で構成されることが好ましい。前記エッチング阻止層２０上に保護酸化膜２５を形成する。
一般的なフォトリソグラフィ工程によって、フォトレジスト層３０により前記メモリセルのリセスされたゲートを形成するためのリセスマスクを形成する。
図１３を参照すると、前記保護酸化膜２５、エッチング阻止層２０、及びパッド酸化膜１８をウェットエッチングすることにより、前記シリコン基板１０のメモリセル領域内にリセスゲートホール２８を形成する。
図１４を参照すると、前記シリコン基板１０及び前記リセスゲートホール２８内にゲート酸化膜３５を形成する。ゲート電極層は、下部ゲート電極ポリ層４０及びタングステンシリサイドで構成された上部ゲート電極層４５を含む複層構造を有し、前記ゲート酸化膜３５上に形成される。前記タングステンシリサイド層４５上にゲートマスク層５０を形成する。図４と比較すると、図１４は下部ゲート電極ポリ層４０、上部ゲート電極であるタングステンシリサイド層４５、及びゲートマスク層５０が前記シリコン基板１０の周辺回路領域とセル領域との間で同一線上に位置すると図示される。
図１５を参照すると、一般的なフォトリソグラフィ工程により下部ゲート電極ポリ層４０及び上部ゲート電極層４５よりなるゲート電極が形成される。次いで、図１６に示したように、シリコン基板１０のセル領域及び周辺回路領域のゲート構造物（セルゲート構造物及びプレーナーゲート構造物）を覆うスペーサ６０を形成する。
半導体メモリ素子を形成する他の実施例が図１７乃至図２１に図示されている。
図１７を参照すると、本発明の実施例によるメモリ素子は、メモリセル領域Ａ及び周辺回路部Ｂを含む。シリコン基板１０上に素子分離領域１５が形成される。前記素子分離領域１５、メモリセル領域、及び周辺回路部上に薄いパッド酸化膜１８が形成される。前記パッド酸化膜１８上にエッチング阻止層２０が形成される。前記エッチング阻止層２０は、約１００〜２００Åの厚さを有し、シリコンナイトライドのような窒化物で構成されることが好ましい。前記エッチング阻止層２０上に保護酸化膜２５が形成される。前記保護酸化膜２５は、図２乃至図１２に図示されたものより厚く形成され、前記シリコン基板１０の周辺回路領域のゲート積層物の高さとほぼ同じように形成される。本実施例において、前記保護酸化膜２５は約５０００Åの高さに形成される。
図１７及び図１８を参照すると、前記保護酸化膜２５上にフォトレジスト層３０を形成する。次いで、一般的なフォトリソグラフィ工程によって、フォトレジスト層３０により前記メモリセルのリセスされたゲート及びプレーナーゲートホールを形成するためのリセスマスクを形成する。
その後、前記保護酸化膜２５、エッチング阻止層２０、及びパッド酸化膜１８をエッチングして、前記シリコン基板１０までエッチングしてリセスゲートホール２８を形成する。付加的に、エッチング工程により前記シリコン基板１０の周辺回路領域上の保護酸化膜２５にプレーナーゲートホール２９を形成する。
前記シリコン基板１０の周辺部分上の保護酸化膜２５は、前記シリコン基板１０のセル領域部分上の保護酸化膜２５より厚く形成されている。
図１９及び図２０を参照すると、前記シリコン基板１０のリセスゲートホール２８とプレーナーゲートホール２９の内側及び前記シリコン基板１０上に酸化工程によりゲート酸化膜３５が形成される。複層構造を有するゲート電極積層物が前記ゲート酸化膜３５上に形成される。前記ゲート電極積層物は、下部ゲート電極ポリ層４０及び上部ゲート電極であるタングステンシリサイド層４５で構成される。
前記リセスゲートホール２８及びプレーナーゲートホール２９内の前記タングステンシリサイド層上にゲートマスク層５０を形成する。前記ゲート層マスクにより露出された領域の前記保護酸化膜２５は、例えば、ウェットエッチング工程のような工程により除去される。
図２１を参照すると、前記半導体基板のセル領域及び周辺回路領域のゲート積層物上にスペーサ６０が形成される。
半導体メモリ素子を形成するための他の方法が図２２乃至図２６に図示されている。
図２２を参照すると、本発明の実施例によるメモリ素子はメモリセル領域Ａ及び周辺回路部Ｂを含む。シリコン基板１０上に素子分離領域１５が形成される。前記素子分離領域１５及びメモリセル領域のアクティブ領域にかけて薄いパッド酸化膜１８が形成される。前記パッド酸化膜１８上にエッチング阻止層２０が形成される。前記エッチング阻止層２０は、約１００〜２００Åの厚さを有し、シリコンナイトライドのような窒化物で構成されることが好ましい。
前記エッチング阻止層２０上に保護酸化膜２５を形成する。次いで、一般的なフォトリソグラフィ工程によりリセスマスク３０を形成する。
図２３を参照すると、エッチング工程により前記シリコン基板１０のメモリセル領域及び周辺回路領域にリセスゲートホール２８が形成される。
図２４を参照すると、ゲート酸化膜３５が前記リセスゲートホール２８内に形成される。例えば、前記ゲート酸化膜３５は、酸化工程により形成されることができる。
前記ゲート酸化膜３５上にゲート電極が形成される。前記ゲート電極は、下部ゲート電極ポリ層４０及びタングステンシリサイドで構成された上部ゲート電極層４５を含む複層構造を有する。一実施例において、前記下部ゲート電極ポリ層４０は、前記半導体基板のセル領域及び周辺回路領域のリセスされたゲートホール内部まで拡張される。前記タングステンシリサイド層上にゲートマスク層５０が形成される。
図２５を参照すると、一般的なフォトリソグラフィ工程により前記セル領域及び周辺回路領域内に一連のゲートが形成される。
図２６を参照すると、エッチバックのような工程によりスペーサ６０が形成される。
このように、本発明の実施例では、リセスされたゲートセル及びプレーナーゲート電極は、同時に同じフォトリソグラフィ工程段階で形成される。従って、フォトリソグラフィ工程段階を増加させずに、向上された特性を有するメモリ素子を製造することができる。
なお、上記実施例の説明においては、周辺回路領域上のトランジスタは一つのみ図示したが、これは一つの周辺回路領域上において、複数個のトランジスタがあってもよい。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
前述した本発明によると、一つのフォトリソグラフィ工程段階でリセスされたゲート及びプレーナーゲート電極を同時に形成してメモリ素子を提供する。
このように、同じ段階で互いに相違した領域に存在する形態が異なるゲート電極を同時に形成することにより、工程段階を縮小させながらも優れた特性を有するメモリ素子を提供することができる。従って、工程の効率を向上させることができる。
従来のリセスされたゲートを有するＭＯＳＦＥＴの断面図である。 本発明の一実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示す断面図である。 本発明の一実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示す断面図である。 本発明の一実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示す断面図である。 本発明の一実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示す断面図である。 図５に図示された工程に対する代替工程を説明するための断面図である。 本発明の一実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示す断面図である。 図７に図示された工程に対する代替工程を説明するための断面図である。 本発明の一実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示す断面図である。 図９に図示された工程に対する代替工程を説明するための断面図である。 本発明の他の実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示した断面図である。 本発明の他の実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示した断面図である。 本発明の他の実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示した断面図である。 本発明の他の実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示した断面図である。 本発明の他の実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示した断面図である。 本発明の他の実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示した断面図である。 本発明の他の実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示した断面図である。 本発明の他の実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示した断面図である。 本発明の他の実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示した断面図である。 本発明の他の実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示した断面図である。 本発明の他の実施例による半導体基板のセル領域のリセスされたゲートトランジスタ及び周辺回路領域のリセスされたゲートを有するＭＯＳＦＥＴ製造方法を示す断面図である。 本発明の他の実施例による半導体基板のセル領域のリセスされたゲートトランジスタ及び周辺回路領域のリセスされたゲートを有するＭＯＳＦＥＴ製造方法を示す断面図である。 本発明の他の実施例による半導体基板のセル領域のリセスされたゲートトランジスタ及び周辺回路領域のリセスされたゲートを有するＭＯＳＦＥＴ製造方法を示す断面図である。 本発明の他の実施例による半導体基板のセル領域のリセスされたゲートトランジスタ及び周辺回路領域のリセスされたゲートを有するＭＯＳＦＥＴ製造方法を示す断面図である。 本発明の他の実施例による半導体基板のセル領域のリセスされたゲートトランジスタ及び周辺回路領域のリセスされたゲートを有するＭＯＳＦＥＴ製造方法を示す断面図である。 本発明の他の実施例による半導体基板のセル領域のリセスされたゲートトランジスタ及び周辺回路領域のリセスされたゲートを有するＭＯＳＦＥＴ製造方法を示す断面図である。
符号の説明
Ａ メモリセル領域
Ｂ 周辺回路部
１０ シリコン基板
１５ 素子分離領域
１８ パッド酸化膜
２０ エッチング阻止層
２５ 保護酸化膜
２８ リセスゲートホール
２９ フレーナーゲートホール
３０ リセスマスク
３５ ゲート酸化膜
４０ 下部ゲート電極ポリ層
４５ 上部ゲート電極層
５０ ゲートマスク層
６０ スペーサ
７０ コバルトシリサイド層

Claims (5)

  1. 半導体基板にセル領域及び前記セル領域と分離された周辺回路領域を含むメモリ素子を製造する方法において、
    前記半導体基板のセル領域及び前記周辺回路領域内にパッド酸化膜、エッチング阻止層、及び保護酸化膜を順次形成する段階と、
    前記半導体基板の前記セル領域内に前記パッド酸化膜、前記エッチング阻止層、及び前記保護酸化膜を通過し前記半導体基板が掘り込まれたリセスゲートホールを形成する段階と、
    前記周辺回路領域内の前記保護酸化膜、前記エッチング阻止層、及び前記パッド酸化膜をエッチングする段階と、
    前記リセスゲートホール及び前記周辺回路領域内にゲート酸化膜を形成する段階と、
    前記セル領域及び前記周辺回路領域内に形成された前記ゲート酸化膜上にゲート層を形成する段階と、
    前記セル領域内にリセスセルゲート構造物及び前記周辺回路領域内にプレーナーゲート構造物を形成するために、前記リセスゲートホール内の前記ゲート酸化膜が残留されるように前記ゲート層及び前記ゲート酸化膜を同時にパターニングする段階と、
    前記セル領域内に形成された前記リセスセルゲート構造物の前記保護酸化膜から上方に突出された部分及び前記周辺回路領域内の前記プレーナーゲート構造物にスペーサを形成する段階と、を含むことを特徴とするメモリ素子の製造方法。
  2. 前記半導体基板の前記周辺回路領域内にコバルトシリサイド層を形成する段階を更に具備することを特徴とする請求項１記載のメモリ素子の製造方法。
  3. 基板上にメモリセル領域及び周辺回路領域を含むメモリ素子を製造する方法において、
    前記メモリセル領域内の複数個のメモリセル及び前記周辺回路領域内の複数個のトランジスタの範囲を限定する素子分離領域を形成させる段階と、
    前記メモリセル領域及び前記周辺回路領域を含む前記基板上にパッド酸化膜を形成する段階と、
    前記パッド酸化膜上にエッチング阻止層を形成する段階と、
    前記エッチング阻止層上に保護酸化膜を形成する段階と、
    前記保護酸化膜上にフォトレジスト層を塗布する段階と、
    前記メモリセル領域内のフォトレジスト層によりリセスマスクを形成する段階と、
    前記メモリセル領域に複数個のリセスゲートホールを形成するために、前記リセスマスクを用いて前記メモリセル領域内の前記基板をエッチングする段階と、
    前記周辺回路領域内の前記パッド酸化膜、前記エッチング阻止層、及び前記保護酸化膜を除去する段階と、
    前記メモリセル領域に形成された前記パッド酸化膜、前記エッチング阻止層、前記保護酸化膜、及び前記基板からなる複数個のリセスゲートホールの内面を含む前記メモリセル領域の前記保護酸化膜及び前記周辺回路領域上にゲート酸化膜を形成する段階と、
    前記ゲート酸化膜上にゲート層を形成する段階と、
    前記メモリセル領域内で前記複数個のメモリセルのためのリセスセルゲート構造物及び前記周辺回路領域内の複数個のトランジスタのためのプレーナーゲート構造物を同時に形成するために、前記リセスセルゲート構造物となる前記リセスゲートホール内の前記ゲート酸化膜とその上の前記ゲート層及び前記プレーナーゲート構造物となる前記ゲート酸化膜とその上の前記ゲート層が残留するように前記ゲート層及び前記ゲート酸化膜を同時にパターニングする段階と、
    前記メモリセル領域内に形成された前記リセスセルゲート構造物の前記保護酸化膜から上方に突出された部分及び前記周辺回路領域内の前記プレーナーゲート構造物にスペーサを形成する段階と、を含むことを特徴とするメモリ素子の製造方法。
  4. 前記スペーサを形成する段階の後、
    前記周辺回路領域の前記基板上にコバルトシリサイド層を形成する段階を更に具備することを特徴とする請求項３記載のメモリ素子の製造方法。
  5. 前記コバルトシリサイド層を形成する段階は、
    前記周辺回路領域の露出された前記基板上に、シリコンエピタキシャル層を形成する段階と、
    前記シリコンエピタキシャル層上にコバルト層を形成する段階と、
    前記シリコンエピタキシャル層と前記コバルト層を反応させて前記コバルトシリサイド層を形成する段階と、を更に具備することを特徴とする請求項４記載のメモリ素子の製造方法。
JP2004205215A 2003-07-14 2004-07-12 メモリ素子の製造方法 Active JP4477953B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0048079A KR100511045B1 (ko) 2003-07-14 2003-07-14 리세스된 게이트 전극을 갖는 반도체 소자의 집적방법

Publications (2)

Publication Number Publication Date
JP2005039270A JP2005039270A (ja) 2005-02-10
JP4477953B2 true JP4477953B2 (ja) 2010-06-09

Family

ID=29997551

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004205215A Active JP4477953B2 (ja) 2003-07-14 2004-07-12 メモリ素子の製造方法

Country Status (7)

Country Link
US (2) US6939765B2 (ja)
JP (1) JP4477953B2 (ja)
KR (1) KR100511045B1 (ja)
CN (1) CN1577802A (ja)
DE (1) DE10359493B4 (ja)
GB (1) GB2404083B (ja)
TW (1) TWI278969B (ja)

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100500472B1 (ko) * 2003-10-13 2005-07-12 삼성전자주식회사 리세스 게이트 트랜지스터 구조 및 형성방법
KR100615593B1 (ko) * 2004-05-06 2006-08-25 주식회사 하이닉스반도체 리세스채널을 구비한 반도체소자의 제조 방법
KR100608369B1 (ko) * 2004-11-08 2006-08-09 주식회사 하이닉스반도체 주변영역에의 모스펫 소자 제조방법
KR100603931B1 (ko) * 2005-01-25 2006-07-24 삼성전자주식회사 반도체 소자 제조방법
WO2006090477A1 (ja) * 2005-02-25 2006-08-31 Spansion Llc 半導体装置及びその製造方法
US7384849B2 (en) * 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
KR100752661B1 (ko) * 2005-04-09 2007-08-29 삼성전자주식회사 수직 방향의 게이트 전극을 갖는 전계효과 트랜지스터 및그 제조 방법
US7214621B2 (en) * 2005-05-18 2007-05-08 Micron Technology, Inc. Methods of forming devices associated with semiconductor constructions
JP2006339476A (ja) 2005-06-03 2006-12-14 Elpida Memory Inc 半導体装置及びその製造方法
KR100600044B1 (ko) * 2005-06-30 2006-07-13 주식회사 하이닉스반도체 리세스게이트를 구비한 반도체소자의 제조 방법
US8338887B2 (en) 2005-07-06 2012-12-25 Infineon Technologies Ag Buried gate transistor
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
KR100673144B1 (ko) * 2005-07-15 2007-01-22 주식회사 하이닉스반도체 반도체소자의 트랜지스터 및 그 형성방법
KR100625126B1 (ko) * 2005-08-16 2006-09-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
KR100711520B1 (ko) * 2005-09-12 2007-04-27 삼성전자주식회사 리세스된 게이트 전극용 구조물과 그 형성 방법 및리세스된 게이트 전극을 포함하는 반도체 장치 및 그 제조방법.
KR100703027B1 (ko) 2005-09-26 2007-04-06 삼성전자주식회사 리세스 게이트 형성 방법
KR100689840B1 (ko) * 2005-10-04 2007-03-08 삼성전자주식회사 리세스된 게이트 전극을 갖는 반도체소자 및 그의 제조방법
JP4773182B2 (ja) * 2005-10-28 2011-09-14 エルピーダメモリ株式会社 半導体装置の製造方法
KR100704475B1 (ko) * 2005-12-28 2007-04-09 주식회사 하이닉스반도체 듀얼 폴리 리세스 게이트를 갖는 반도체 소자의 제조방법
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US8860174B2 (en) * 2006-05-11 2014-10-14 Micron Technology, Inc. Recessed antifuse structures and methods of making the same
US8008144B2 (en) * 2006-05-11 2011-08-30 Micron Technology, Inc. Dual work function recessed access device and methods of forming
US20070262395A1 (en) 2006-05-11 2007-11-15 Gibbons Jasper S Memory cell access devices and methods of making the same
TWI298179B (en) * 2006-05-19 2008-06-21 Promos Technologies Inc Metal oxide semiconductor transistor and method of manufacturing thereof
TWI300975B (en) 2006-06-08 2008-09-11 Nanya Technology Corp Method for fabricating recessed-gate mos transistor device
JP4560820B2 (ja) * 2006-06-20 2010-10-13 エルピーダメモリ株式会社 半導体装置の製造方法
KR100919433B1 (ko) * 2006-06-29 2009-09-29 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP4600834B2 (ja) * 2006-07-13 2010-12-22 エルピーダメモリ株式会社 半導体装置の製造方法
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
JP4507119B2 (ja) * 2006-07-20 2010-07-21 エルピーダメモリ株式会社 半導体装置およびその製造方法
US7883965B2 (en) * 2006-07-31 2011-02-08 Hynix Semiconductor Inc. Semiconductor device and method for fabricating the same
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
KR100761354B1 (ko) 2006-10-02 2007-09-27 주식회사 하이닉스반도체 다면채널을 갖는 반도체소자의 듀얼폴리게이트 및 그의형성 방법
US7948052B2 (en) * 2006-12-18 2011-05-24 Spansion Llc Dual-bit memory device having trench isolation material disposed near bit line contact areas
JP4609814B2 (ja) * 2006-12-28 2011-01-12 エルピーダメモリ株式会社 半導体装置の製造方法
KR100847308B1 (ko) * 2007-02-12 2008-07-21 삼성전자주식회사 반도체 소자 및 그 제조 방법.
US7745876B2 (en) 2007-02-21 2010-06-29 Samsung Electronics Co., Ltd. Semiconductor integrated circuit devices including gate patterns having step difference therebetween and a connection line disposed between the gate patterns and methods of fabricating the same
JP4299866B2 (ja) 2007-03-02 2009-07-22 エルピーダメモリ株式会社 半導体装置の製造方法
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
DE102007045734B3 (de) * 2007-09-25 2008-11-13 Qimonda Ag Verfahren zur Herstellung eines Integrierten Schaltkreises und damit hergestellter Integrierter Schaltkreis
KR100942983B1 (ko) * 2007-10-16 2010-02-17 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
TWI355069B (en) 2007-11-06 2011-12-21 Nanya Technology Corp Dram device
JP2009231772A (ja) * 2008-03-25 2009-10-08 Nec Electronics Corp 半導体装置の製造方法および半導体装置
KR20100031854A (ko) * 2008-09-16 2010-03-25 삼성전자주식회사 셀 영역과 코아/페리 영역간에 서로 다른 게이트 스택들을 갖는 집적 회로 반도체 소자 및 그 제조방법
US7824986B2 (en) 2008-11-05 2010-11-02 Micron Technology, Inc. Methods of forming a plurality of transistor gates, and methods of forming a plurality of transistor gates having at least two different work functions
KR101075490B1 (ko) 2009-01-30 2011-10-21 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 및 그 제조 방법
KR101186033B1 (ko) 2009-09-30 2012-09-25 에스케이하이닉스 주식회사 반도체 기억 장치 및 그의 제조 방법
KR101131890B1 (ko) 2009-10-09 2012-04-03 주식회사 하이닉스반도체 매립게이트를 구비한 반도체 장치 제조방법
KR20110082387A (ko) * 2010-01-11 2011-07-19 삼성전자주식회사 반도체 소자의 형성방법 및 이에 의해 형성된 반도체 소자
KR101758312B1 (ko) * 2010-10-18 2017-07-17 삼성전자주식회사 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자
US8530306B2 (en) * 2011-05-27 2013-09-10 Nanya Technology Corp. Method of forming a slit recess channel gate
US8659079B2 (en) * 2012-05-29 2014-02-25 Nanya Technology Corporation Transistor device and method for manufacturing the same
KR102540965B1 (ko) * 2018-10-17 2023-06-07 삼성전자주식회사 반도체 소자
US11502181B2 (en) * 2019-11-08 2022-11-15 Nanya Technology Corporation Semiconductor device and method for fabricating the same
WO2023272584A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Peripheral circuit having recess gate transistors and method for forming the same
CN113632169B (zh) * 2021-06-30 2024-06-18 长江存储科技有限责任公司 具有凹陷栅极晶体管的外围电路及其形成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2755592B2 (ja) * 1988-02-23 1998-05-20 株式会社東芝 半導体記憶装置およびその製造方法
US5677219A (en) * 1994-12-29 1997-10-14 Siemens Aktiengesellschaft Process for fabricating a DRAM trench capacitor
JP2751909B2 (ja) 1996-02-26 1998-05-18 日本電気株式会社 半導体装置の製造方法
US5777370A (en) * 1996-06-12 1998-07-07 Advanced Micro Devices, Inc. Trench isolation of field effect transistors
US6214670B1 (en) * 1999-07-22 2001-04-10 Taiwan Semiconductor Manufacturing Company Method for manufacturing short-channel, metal-gate CMOS devices with superior hot carrier performance
JP3530104B2 (ja) * 2000-04-19 2004-05-24 沖電気工業株式会社 半導体集積回路装置の製造方法
US6555895B1 (en) * 2000-07-17 2003-04-29 General Semiconductor, Inc. Devices and methods for addressing optical edge effects in connection with etched trenches
JP4635333B2 (ja) 2000-12-14 2011-02-23 ソニー株式会社 半導体装置の製造方法
US6498062B2 (en) * 2001-04-27 2002-12-24 Micron Technology, Inc. DRAM access transistor
JP2003007854A (ja) * 2001-06-22 2003-01-10 Nec Corp 半導体記憶装置及びその製造方法
US6429068B1 (en) 2001-07-02 2002-08-06 International Business Machines Corporation Structure and method of fabricating embedded vertical DRAM arrays with silicided bitline and polysilicon interconnect
US6818947B2 (en) * 2002-09-19 2004-11-16 Fairchild Semiconductor Corporation Buried gate-field termination structure
KR100468771B1 (ko) * 2002-10-10 2005-01-29 삼성전자주식회사 모스 트랜지스터의 제조방법

Also Published As

Publication number Publication date
US20050014338A1 (en) 2005-01-20
JP2005039270A (ja) 2005-02-10
GB2404083B (en) 2005-11-02
US6939765B2 (en) 2005-09-06
US20050275014A1 (en) 2005-12-15
DE10359493A1 (de) 2005-02-17
CN1577802A (zh) 2005-02-09
KR20050008223A (ko) 2005-01-21
GB2404083A (en) 2005-01-19
TW200503179A (en) 2005-01-16
KR100511045B1 (ko) 2005-08-30
TWI278969B (en) 2007-04-11
GB0327716D0 (en) 2003-12-31
DE10359493B4 (de) 2010-05-12

Similar Documents

Publication Publication Date Title
JP4477953B2 (ja) メモリ素子の製造方法
JP4417601B2 (ja) 半導体装置及びその形成方法
KR100731054B1 (ko) 전력용 반도체 소자 및 그의 제조방법
JP2008085134A (ja) 半導体装置及びその製造方法
JP2008028357A (ja) 半導体素子及びその製造方法
JP2002270850A (ja) 二重ゲート電界効果トランジスタ
JP4851693B2 (ja) 高電圧トランジスタおよびその製造方法
KR19990088193A (ko) 반도체기억장치와그제조방법
JP4515717B2 (ja) 均一なシリサイド接合を有する集積回路半導体素子及びその製造方法
US7432199B2 (en) Method of fabricating semiconductor device having reduced contact resistance
US20030042544A1 (en) Semiconductor device having a shallow trench isolation and method of fabricating the same
JP2007027678A (ja) 半導体素子のトランジスタ及びその形成方法
JP2005079575A (ja) フラッシュメモリ素子の製造方法
JP2007067250A (ja) 半導体装置の製造方法
JPH08181223A (ja) 半導体装置の製造方法
KR100499634B1 (ko) 반도체 소자 제조 방법
KR20050027381A (ko) 트랜지스터의 리세스 채널 형성 방법
KR100649026B1 (ko) 반도체 소자의 트랜지스터 형성방법
JP2007012779A (ja) 半導体装置およびその製造方法
KR100832714B1 (ko) 트랜지스터의 제조방법
KR20080069427A (ko) 반도체 소자의 트랜지스터 및 그 제조방법
JP5280121B2 (ja) 半導体装置およびその製造方法
KR100628642B1 (ko) 고전압 모스 트랜지스터 및 고전압 모스 트랜지스터의형성방법
JP4439678B2 (ja) 半導体装置の製造方法
JP2000077659A (ja) 半導体素子

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050616

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090217

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090518

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090623

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090918

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091027

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100216

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100312

R150 Certificate of patent or registration of utility model

Ref document number: 4477953

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130319

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130319

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140319

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250