KR19990088193A - 반도체기억장치와그제조방법 - Google Patents
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Abstract
플레시 기억장치와 같은 반도체 기억장치에 있어서, 질화티탄과 같은 고내열성을 갖는 금속 또는 금속화합물의 배선층은, 저항을 감소시키기 위하여 매입 확산층에 의해 형성된 배선 또는 가선상에 형성된다. 본 발명에 있어서, 상기와 같은 배선막은 포토리토그라피 공정을 사용함이 없이 공정수가 감소된 공정을 사용하여 형성된다. 예를들어, 부유게이트 및 더미게이트를 마스크로서 사용하여 이온주입에 의해 소스 및 드레인 영역의 형성을 위한 매입 확산층을 형성한 이후, 질화티탄이 기판 전체에걸쳐 피복된다. 그후, 산화막 성장 및 에칭-백 공정을 사용하여 부유게이트와 더미게이트 사이의 질화티탄막상에 남은 산화막이 제조된다. 그후, 부유게이트 및 더미게이트상의 질화티탄막은 포토리토그라피 공정을 사용함이 없이 상기의 남은 산화막을 마스크로서 사용하여 제거된다.
Description
본 발명은 일반적으로는 반도체 기억장치와 그 제조방법에 관한 것으로서, 보다 상세하게는 소스 또는 드레인 확산층의 저항을 효과적으로 감소시키고, 각각의 메모리 셀의 크기가 축소 가능한 반도체 기억장치를 제조하고, 기억장치의 제조공정수를 삭감하여 제조공정을 간략화한 반도체 기억장치를 제조하는 방법에 관한 것이다.
플레시 기억장치와 같은 반도체 기억장치의 소스라인 또는 비트라인의 확산층의 저항을 줄이기 위하여, 금속층이 확산층상에 형성된 방법이 공지되어 있다. 특히, 매입된 확산층으로 각각 구성된 배선 또는 가선을 포함하는 플레시 기억장치에 관하여, 배선상에 금속막을 형성하는 방법은 3가지 방법이 고려된다. 첫번째 방법에 있어서, 금속막 또는 금속 산화물막이 기판전면상에 형성된 후, 포토리토그라피 공정 및 엣칭 공정을 써서 불필요한 금속막의 부분이 제거된다. 두번째 방법에 있어서, 실리사이드 프로세스(셀프- 얼라인 실리사이데이션)를 사용하여, 티탄실리사이드막을 형성하기위해 실리콘막 또는 기판에 접촉하는 질화티탄막이 실리사이딩된다. 세번쩨 방법에 있어서, 선택 CVD 방법에 의해, 예컨데, 텅스텐막이 금속층으로서 성장된다.
그러나, 두번째 방법과 같이, 티탄실리사이드 프로세스를 사용하는 경우, 그 후의 산화로 인해 티탄이 티탄실리사이드막에서 응집하는 문제가 발생한다. 또한 세번째 방법과 같은 텅스텐 선택 성장법은, 매입된 확산층으로 구성된 배선과 텅스텐막 사이에 베리어 금속막을 형성하는것이 필요하고, 따라서 첫번째 방법에서 사용된 것과같은 유사한 공정단계를 거쳐서 베리어 금속막을 형성하는것이 요구된다.
따라서, 종래의 기술로는 매입된 확산층상에 금속막을 형성하는데 첫번째 방법을 사용하지 않을 수 없었다.
도5a와 도5b는 선행기술을 사용하여 제조한 플레시 기억장치의 구성을 도시한 것으로서, 상기에서 언급한 첫번째 방법에 해당한다. 도5a는 플레시 기억장치를 도시한 평면도이고, 도5b는 도5a의 a-a의 단면에 따른 횡단면도를 도시하고 있다. 도 5a에서 도시된 바와같이, 워드라인을 구성하는 다수의 제어게이트 배선(39)가 도면의 수평방향으로 노출되어 있다. 제어게이트 배선(39)밑으로는, 매입된 확산층으로 각각 구성된 소스 영역(30)과 드레인 영역(31)이 층간산화막(37)등을 통해 수직방향으로 형성되어 있다. 또한 드레인 영역(31)은 비트라인으로 기능한다.
도5b에서 도시된 바와같이, 소스 영역(30)과 드레인 영역(31)사이의 채널영역상에는, 터널산화막(34), 부유게이트(35), ONO막(산화막-질화막-산화막)(38), 제어 게이트(39)가 밑으로부터 순차적으로 형성된다. 매입된 확산층의 배선 각각의 저항을 줄이기 위해, 소스 영역(30)과 드레인 영역(31)의 각각의 표면상의 금속막 또는 금속산화물막으로서 질화티탄막(36)이 형성된다. 부유게이트(35)의 측벽상에는 산화막 측벽 스페이서(33)가 형성되어, 부유게이트(35)와 질화티탄막(36)을 서로 분리한다. 질화티탄막(36)은 또한 소스 영역(30)과 드레인 영역(31) 각각의 표면으로부터 측벽 스페이서(33)의 측면을 따라 확장된다.
도6a 내지 도6d에 관한 설명은 도5a와 도5b에서 도시된 기존의 플레시 기억장치를 제조하는 방법에 따라 이루어질 것이다.
첫째, 도6a에서 도시된 바와같이, STI(Shallow Trench Isolation)와 같은 구조를 갖는 소자분리영역(32) 및 터널산화막(34)이 형성된 반도체 기판(29)이 준비된다. 상기 반도체 기판(29)상에, 폴리크리스탈린 실리콘(폴리실리콘)막이 예컨데, CVD공정을 사용하여 형성된다. 폴리실리콘막은 포토리토그라피 공정을 사용하여 패터닝되어, 폴리실리콘으로 이루어진 부유게이트(35)가 비트라인 방향으로 노출된다. 또한, 산화실리콘막이 반도체 기판의 전면상에 형성되고, 산화실리콘막은 이방성 에칭으로 에칭-백 되어, 산화막 측벽 스페이서(33)는 부유게이트(35)의 측면상에 형성된다. 그후, 소스 영역(30)과 드레인 영역(31)의 매입 확산층이 이온주입에 의해 형성된다.
그후, 도 6b에서 도시된 바와같이, 고내열성 금속 또는 금속화합물, 예컨데, 이 경우에는 질화티탄이 반도체 기판의 전면상에 스퍼터링되어 질화티탄막(40)이 형성된다.
또한 도6c에서 도시된 바와같이, 질화티탄막(40)은 포토리토그라피 공정 및 에칭 공정에 의해 패터닝되어, 부유게이트(35) 및 소자분리영역(32)상의 질화티탄막(40) 부분이 제거된다. 상기의 경우, 도6c에서 도시된 바와같이, 남은 티탄질화막(40) 각각의 양 말단은 산화막 측벽 스페이서(33) 및 소자분리영역(32)상에 위치하여야 한다. 만일, 질화티틴막(4)이 패터닝되어 남은 질화티탄막(40)의 말단부가 확산층(30,31)상에 위치하면, 확산층(30,31)을 포함하는 반도체 기판(29)은 노출되어 질화티탄막(40)을 패터닝하는 에칭공정에 의해 과도한 에칭이 이루어진다.
도6d에서 도시된 바와같이, 그후, 산화막은, 예컨데, CVD공정으로 반도체 기판의 전면상에서 성장하고, 상기 산화막은 층간산화막(37)을 형성하기 위해 에칭-백 처리되어, 질화티탄막(40)이 층간산화막(37)하부에 매입된다. 그로부터, 부유게이트(35)상의 산화막 부분이 포토리토그라피 공정 및 에칭 공정에 의해 선택적으로 제거된다.
그후, 제어게이트(39)를 형성하기위해, 텅스텐 폴리사이드막 및 ONO막(38)이 기판의 전면상에서 성장한다. 그후, 제어게이트(39), ONO막(38) 및 부유게이트(35)의 패터닝이 포토리토그리피 공정과 에칭공정을 사용하여 행해진다. 그리하여 도5a 및 도5b에서 도시된 구성을 갖는 반도체 기억장치가 얻어진다.
상기에서 기술된 선행기술에는 다음과 같은 문제점이 존재한다.
첫번째 문제로는, 질화티탄막(36)같은 금속층을 형성할 때, 포토리토그라피 공정을 사용하기 때문에, 기억장치를 제조하기 위한 공정수가 증가된다. 금속막이 매입된 확산층상에 선택적으로 형성되므로, 포토리토그라피 공정이 필요한 것이다.
두번째 문제로는, 각각의 부유게이트상의 층간산화막의 일부를 제거할때, 포토레지스트 공정을 사용하므로, 그 만큼 공정수가 증가한다. 도6c에서 도시된 바와같이, 만일 질화티탄막(40)같은 각각의 금속막이 포토리토그라피 공정 및 에칭 공정을 사용하여 형성된다면, 질화티탄막(40)의 말단부는 산화막 측벽 스페이서(33)의 상부 말단 근처에 오고, 질화티탄막(40)의 상부 돌출부는 질화티탄막(40)의 두께만큼 산화막 측벽 스페이서(33)의 상부 말단 근처의 근접한 부분의 표면으로부터 기판(29)에 대하여 수직인 방향으로 돌출하므로, 질화티탄막(40)의 상부 돌출부의 위치는 부유게이트(35)의 상부 표면보다 높게 된다. 만일, 부유게이트(35)상에 산화막(37)을 형성한 이후, 부유게이트(35)가 노출될 때까지 산화막(37)이 에칭-백 처리가 된다면, 질화티탄막(40)의 일부분도 노출이 된다. 만일, ONO막(38) 및 제어게이트(39)가 질화티탄막(40)의 일부분이 노출된다는 조건하에 형성된다면, 질화티탄막(40)의 상부 돌출부상에 형성된 ONO막(38)의 두께는 다른부분보다 가늘게 되는데, 그 이유는 노출된 질화티탄막(40)의 상부 돌출부는 도5 및 도6에서 알수 있듯이 끝이날카롭기 때문이다. 따라서, 질화티탄막(40)은 ONO막(38)의 상대적으로 가는 부분을 통해 제어게이트(39)와 바싹 대향한다. 상기의 경우, 만일, 고전위전압이 쓰기 또는 지우기 동작중에 상기의 질화티탄막(40)과 제어게이트(39) 사이에 인가되면, 질화티탄막(4)과 제어게이트(39)사이의 절연파괴가 발생할 가능성이 다분한다. 또한, 상기의 경우에, 만일, ONO막(38)이 질화티탄막(40)과 제어게이트(39)사이의 절연파괴의 가능성을 피하기위해 두껍게 제조된다면, ONO막(38)은 제어게이트(39)와 부유게이트(35)사이에서 지나치게 두껍게 되어, 플레시 기억장치의 기능에 악영향을 줄 가능성이 존재한다. 부유게이트(35)의 상부 표면을 노출시키고 산화막(37)의 일부를 질화티탄막(40)의 상부 돌출부상에 유지하기 위해서는, 산화막(37)을 어느정도 까지 에칭-백 처리한 후, 도6d에서 도시된 바와같이 포토리토그라피 공정을 사용하여 부유게이트(35)상의 산화막의 일부만을 선택적으로 제거하는것이 요구된다. 따라서, 추가적인 포토리토그라피 공정이 필요하다.
세번째 문제로는, 측벽 스페이서 각각의 두께 또는 폭 및 부유게이트의 길이는 최소한 포토리토그라피 공정의 에러 마진 만큼 또는 레지스트레이션 마진만큼 증가될 필요가 있어서, 메모리 셀 각각의 크기를 증가시킬 필요가 있다. 즉, 선행기술은 질화티탄막(40)같은 금속막을 형성하기 위해서 그리고 부유게이트(35)상의 층간산화막(37)을 선택적으로 제거하기 위하여 포토리토그라피 공정을 사용한다는 의미이므로, 포토리토그라피 공정의 레지스트레이션 마진을 마련해두는것이 필요하고 반도체 기억장치의 메모리 셀 각각의 크기는 레지스트레이션 마진만큼 증가된다는 것이다.
본 발명의 목적은, 상기에서 언급된 선행기술의 결점을 개량하여, 신규의 반도체 기억장치를 제공하며, 신규의 반도체 기억장치의 제조방법을 제공하는 것으로서, 용이하고 간단한 반도체 기억장치의 제조를 가능하게 하는데 있다.
본 발명의 다른 목적은 신규의 반도체 기억장치 및 신규의 반도체 기억장치의 제조방법을 제공하는 것으로서, 포토리토그라피 공정의 수를 감소시킴으로 해서 제조공정을 단순화 시키는데 있다.
본 발명의 또다른 목적은 신규의 반도체 기억장치 및 신규의 반도체 기억장치의 제조방법을 제공하는 것으로서, 포토리토그라피 공정수를 감소시킴으로서, 산화막 측벽 스페이서의 두께 또는 폭 그리고 부유게이트의 길이의 소요의 레지스트레이션 마진이 제거될 수 있고, 그에따라 각각의 메모리 셀의 크기는 축소 가능해지는 것이다.
도1a는 본 발명에 의한 제1실시예에 따른 반도체 메모리 장치의 구조를 도시한 부분 평면도.
도1b는 본 발명에 의한 제1실시예에 따른 반도체 메모리 장치를, 도1a의 a-a 단면에 따라 도시한 부분 횡단면도.
도2a 내지 도2d는 도1a 및 도1b에서 도시된 반도체 메모리 장치를 제조하는 공정을 도시한 부분 횡단면도.
도3a는 본 발명에 의한 제2 실시예에 따른 반도체 메모리 장치의 구조를 도시한 부분 평면도.
도3b는 본 발명에 의한 제 2 실시예에 따른 반도체 메모리 장치를, 도3a의 a-a 단면에 따라 도시한 부분 횡단면도.
도4a 내지 도4d는 도3a 및 도3b에서 도시된 반도체 메모리 장치를 제조하는 공정을 도시한 부분 횡단면도.
도5a는 기존의 반도체 메모리 장치의 구조를 도시한 부분 평면도.
도5b는 기존의 반도체 메모리 장치를, 도5a의 a-a 단면에 따라 도시한 부분 횡단면도.
도6a 내지 도6d는 도5a 및 도5b에서 도시된 반도체 기억장치를 제조하는 공정을 도시한 부분 횡단면도.
< 도면의 주요부에 대한 설명>
1 : 반도체기판 2 : 소스영역 3 : 드레인영역
4 : 소자분리영역 5 : 더미부유게이트 6 : 산화막측변 스페이서
7 : 터널산화막 8 : 부유게이트 9 : 질화티탄막
10 : 제1층간산화막 11 : 제2층간산화막 12 : ONO막
13 : 제어게이트배선
본 발명의 특징에 따른 반도체 기억장치는, 실리콘 기판같은 반도체 기판과, 상기 반도체 기판에 형성된 소자분리영역과, 상기 소자분리영역사이의 활성영역과, 최소한 하나의 드레인 영역 또는 하나의 소스 영역을 각각 구성하는 매입 확산층과, 상기 드레인 영역과 상기 소스 영역사이에서 절연막을 통해 채널 영역상에 각각 형성된 부유게이트와, 상기 부유게이트의 측면상에 형성되고 절연물질로 이루어진 측벽 스페이서를 구비한다. 또한 상기의 반도체 기억장치는 상기 매입 확산층상 및 상기 측벽 스페이서상에 형성되고, 질화티탄같은 고내열성 금속 또는 금속산화물을 포함하는 제1막과, 상기 제1막상에 형성되고 산화물 또는 텅스텐같은 상기 제1막과는 다른 물질로 구성된 제2막과, 상기 제2막상에 형성되고 산화물같은 절연물질을 포함하는 제 3막과, 상기 부유게이트상 및 상기 제3막상에 형성되고 산화물 또는 질화물과같은 절연물질을 포함하는 제4막과, 상기 제4막상에 형성된 제어게이트를 구비한다.
본 발명에 따른 반도체 기억장치를 제조하는 방법은, 반도체 기판을 제공하는 단계과, 상기 반도체 기판에 소자분리영역을 형성하고 상기 소자분리영역 사이에 활성영역을 한정하는 단계와, 상기 활성영역내에 부유게이트를 형성하고 상기 소자분리영역상에 더미 부유게이트를 형성하는 단계와, 최소한 하나의 드레인 영역 또는 소스영역을 각각 구성하는 매입된 확산층을 형성하는 단계와, 상기 부유게이트의 측면 및 상기 더미 부유게이트의 측면상에 절연막으로 이루어진 측벽 스페이서를 형성하는 단계를 포함한다. 상기 반도체 기억장치를 제조하는 방법은 또한 상기 기판의 표면상에 질화티탄같은 고내열성 금속 또는 금속 화합물을 포함하는 제1막을 형성하는 단계와, 상기 제1막상에 산화물 또는 텅스텐같은 상기 제1막의 물질과는 다른 물질로 이루어진 제2막을 형성하는 단계와, 상기 부유게이트 및 상기 더미 부유게이트상에 상기 제1막 부분을 노출시키기위해 상기 제2막을 에칭-백처리하는 단계와, 상기 활성영역내의 상기 부유게이트와 상기 소자분리영역 및 상기 제1막상의 상기 더미 부유게이트 사이에 제2막의 일부를 남기는 단계와, 상기 부유게이트의 표면과 상기 더미 부유게이트의 표면을 노출시키기위해 상기 제2막의 남은 부분을 마스크로로 사용해서 상기 제1막을 에칭-백하는 단계와, 상기 활성영역내의 상기 부유게이트와 상기 소자분리영역상의 상기 더미 부유게이트 사이에 제1막의 일부를 남기는 단계를 포함한다.
본 발명에 의한 실시예는 첨부된 도면과 관련하여 기술될 것이다.
본 발명에 있어서, 플레시 기억장치같은 반도체 기억장치의 매입 확산층에 의해 형성된 배선 또는 가선 각각의 저항을 줄이기 위해서, 질화티탄같은 고내열성을 갖는 금속 또는 금속산화물로 이루어진 배선막이 배선 또는 가선의 표면상에 형성된다. 상기 배선막은 포토리토그라피 공정을 사용하지 않고 공정수를 줄여서 형성된다. 예컨데, 각각의 부유게이트를 마스크로 사용해서 이온주입에 의해 소스 영역 및 드레인 영역의 형성을 위한 매입 확산층을 형성한 이후, 질화티탄이 기판을 통해 피복된다. 그후 산화막 성장법과 에칭-백 공정을 사용하여, 부유게이트와 더미 부유게이트사이의 질화티탄막상에 남은 산화막층이 제조된다. 그후, 부유게이트 및 더미 부유게이트상의 질화티탄막은 포토리토그라피 공정을 사용하지 않고 상기의 남은 산화막층을 마스크로 사용함으로서 제거된다.
이하에서, 본 발명에 의한 실시예가 상세히 기술될 것이다.
제1실시예
도1a 및 도1b는 본 발명에 의한 제1실시예로서 플레시 기억장치의 일부의 구조를 도시한 것이다. 도1a는 플레시 기억장치의 부분 평면도이고 도1b는 도1a의 a-a 단면에 따른 부분 횡단면도이다. 상기 도면에서 도시된 바와같이, 실리콘 기판같은 반도체 기판(1)상에, 활성영역을 한정하는 소자분리영역(4)이 형성되어 있다. 즉, 활성영역은 소자분리영역(4)사이에 존재하여 메모리 셀등을 형성하는데 사용된다. 상기의 경우에 메모리 셀은 부유게이트 트렌지스터이다. 부유게이트 트레지스터는 매입 확산층으로 각각 형성된 소스 영역(2)과 드레인 영역(3)을 포함한다. 소스 영역(2)과 드레인 영역(3)사이의 채널 영역상에는 터널산화막(7), 부유게이트(8), ONO막(산화막-질화막-산화막)(12), 그리고 제어게이트 배선(13)이 바닥에서부터 순차적으로 형성된다. 또한, 더미게이트 또는더미 부유게이트(5)가 소자분리 영역(4)상에 형성된다. 더미게이트(5)는 부유게이트(8)와 동일한 구조를 갖는다. 부유게이트(8) 및 더미 게이트(5)의 측면상에는, 산화막 측벽 스페이서(6)가 형성된다.
매입확산층의 배선 각각의 저항을 줄이기 위해, 질화티탄막(9)이 금속막 또는 금속산화물막으로서 소스 영역(2)과 드레인 영역(3)의 각각의 표면상에 그리고 측벽 스페이서(6) 각각의 표면을 따라 형성되어 있다. 산화막 측벽 스페이서(6)는 부유게이트(8)와 더미 부유게이트(5)를 질화티탄막(9)으로부터 분리한다.
질화티탄막(9)상에는, 제1층간산화막(10)과 상기 제1층간산화막(10) 상에 형성된 제2층간산화막(11)이 위치한다. 상기의 제1 및 제2층간산화막(10 및 11)은 제어게이트(13)와 질화티탄막(9)사이에서 분리된다. ONO막(12)은 제2층간산화막(11), 부유게이트(8) 및 더미게이트(5)상에 형성된다. ONO막(12)상에는 제어게이트(13)가 형성되어 있다. 제어게이트 배선(13)은 또한 반도체 기억장치의 워드라인으로서 기능한다.
도1a에서 도시된 바와같이, 다수의 제어게이트배선(13) 즉, 워드라인은 도면의 수평방향으로 노출되어 있다. 제어게이트 배선(13)의 하부에는, 제2층간산화막(11)과, 도면의 수직방향으로 노출된 매입 확산층으로 각각 구성된 소스 영역(2) 및 드레인 영역(3)이 형성되어 있다. 드레인 영역(3)은 또한 비트라인으로 기능한다.
도2a 내지 도2b에 관한 설명은 도1a 및 도1b에서 도시된 플레시 기억장치을 제조하는 방법에 따라 이루어질 것이다.
첫째, 도2a에서 도시된 바와같이, STI(Shallow Trench Isolation)와 같은 구조를 갖는 소자분리영역(4) 및 터널산화막(7)이 형성된 반도체 기판(1)이 준비된다. 상기 반도체 기판(1)상에, 폴리크리스탈린 실리콘(폴리실리콘)막이 예컨데, CVD공정을 사용하여 형성된다. 폴리실리콘막은 그후 포토리토그라피 공정과 에칭 공정을 사용하여 패터닝되어, 폴리실리콘으로 이루어진 부유게이트(8) 및 더미 부유게이트(5)가 비트라인 방향으로 각각 노출된다.
또한, 산화실리콘막은 부유게이트(8)와 더미 게이트(5)가 상부에 형성된 반도체 기판의 전면상에 형성되고, 산화실리콘막은 이방성 에칭으로 에칭-백 처리되어, 산화막 측벽 스페이서(6)는 부유게이트(8)과 더미게이트(5)의 측면상에 형성된다. 그후, 소스 영역(2) 및 드레인 영역(31)의 매입 확산층이 부유게이트(8)를 마스크로서 사용하여 이온주입에 의해 형성된다. 상기 경우에, 산화막 측벽 스페이서(6)를 형성하기 이전에, 부유게이트(8)를 마스크로서 써서 이온 주입에 의해 소스 영역(2) 및 드레인 영역(3)의 매입 확산층을 형성하는것도 가능하다.
그후, 도2b에서 도시된 바와같이, 예컨데, 상기의 경우에 질화티탄막(9)을 형성하기 위하여 질화티탄같은 고내열성 금속 또는 금속 화합물이 반도체 기판의 전면상에 스퍼터링 된다. 그후, 반도체 기판의 전면상에, 예컨데, CVD공정을 사용하여 산화막이 성장되고, 상기 산화막은 제1층간산화막(10)을 형성하기 위해 나중에 사용된다. 그후, 산화막의 에칭선택비가 질화티탄막(9)의 에칭선택비보다 높은 선택적 에칭공정을 사용함으로서, 산화막이 에칭-백 처리되고, 부유 게이트(8) 및 더미 게이트(5)상의 질화티탄막(9)이 노출되고 제1층간 산화막(10)이 부유게이트(8) 및 더미 게이트(5)사이의 질화티탄막(9)상에 남겨진다. 상기의 경우에, 도 2b에서 도시된 바와같이, 남겨진 제1층간산화막(10)의 상부 표면의 높이는 부유게이트(8)의 상부 표면의 높이보다 낮아야 한다는 것을 주목하여야 한다.
그후, 도2c에서 도시된 바와같이, 질화티탄막(9)의 에칭 선택비가 산화막의 에칭 선택비보다 높은 또다른 선택적 에칭 공정을 사용하고, 남겨진 제1층간 산화막(10)을 마스크로서 사용함으로서, 노출된 질화티탄막(9)이 에칭-백 처리되어, 질화티탄막(9)은 반도체 기판의 표면에서부터 측벽 스페이서(6)의 파트웨이부까지의 부분상에만 남겨진다. 즉, 질화티탄막(9)은 소스 영역(2) 또는 드레인 영역(3)을 구성하는 각각의 매입 확산층상에 남고, 부유게이트(8)와 더미 게이트(5) 두개의 측벽 스페이서(6)의 파트웨이 또는 중간부상에 남겨진다. 그것으로 매입 확산층 및 질화티탄막(9)을 각각 포함하는 비트라인이 형성된다. 상기의 경우에, 도2c에서 도시된 바와같이, 남겨진 질화티탄막(9)의 상부의 높이는 부유게이트(8)의 상부의 표면의 높이보다 낮아야 한다는 것을 주목하여야 한다.
도2d에서 도시된 바와같이 산화막은 그후, 예컨데, CVD 공정을 사용하여 반도체 기판의 전면상에서 성장된다. 그후, 질화티탄막(9) 및 제1산화막(10)상에 매입된 제2층간산화막(11)을 형성하기 위해, 상기 산화막은 에칭-백 처리가 행해져, 부유게이트(8)와 더미 게이트(5)의 표면이 노출된다. 제2층간산화막(11)은 질화티탄막(9) 및 제어게이트(13)사이의 절연에 도움이 된다. 제2층간산화막(11)의 두께를 가늘게 하는것도 가능하고, 심지어 제2층간산화막(11)을 형성함이 없이 ONO막(12)을 형성하는 것도 가능하다.
질화티탄막(9)의 상부 및 제 1 층간산화막(10)의 상부면은 거의 수평화된 평탄면을 형성하므로, 질화티탄막(9)의 상부 부분의 위쪽에 있는 ONO막(12)의 두께는 ONO막(12)이 제2층간산화막(11)을 형성함이 없이 형성되더라도, 다른 부분의 두께보다는 얇아지지는 않는다. 그러나, 고전위전압이 인가되는 경우, 질화티탄막(9)과 제어게이트(13)사이의 절연파괴를 피하기 위해서, 어느정도의 두께까지는 제2층간산화막(11)을 형성하는 것이 양호하다.
그후, 제어게이트(13)를 형성하는 ONO막(11) 및 텅스텐폴리사이드막이 기판의 전면상에서 성장한다. 그후, 제어게이트(13), ONO막(12), 부유게이트(8) 및 더미 게이트(5)의 패터닝 처리가 포토리토그라피 공정 및 에칭 공정을 가함으로서 실행되어, 도1a 및 도1b에서 도시된 구성을 갖는 반도체 기억장치가 얻어진다.
상기에서 언급된 바와같이 구성된 제 1 실시예에 있어서, 포토리토그라피 공정을 사용함이 없이 매입 확산층의 배선의 저항을 감소시키기 위해 사용되는 금속막 또는 금속산화물막을 형성하는 것이 가능하다. 따라서, 금속 또는 금속화합물막을 패터닝 하기위한 포토리토르라피 공정을 필요로 하는 선행기술과 비교하면, 반도체 기억장치를 제조하는 공정수를 줄이는 것이 가능하다. 포토리토그라피 공정이 필요하지 않는 이유는 부유게이트 및 더미 게이트를 포함하는 구조가 반도체 기판상에 제공되어 있으며, 단지 에칭-백 공정만을 사용함으로서, 금속 또는 금속화합물막이 얼라인 공정이 없이도 매입 확산층상에 형성 가능하기 때문이다.
또한, 상기의 실시예에 있어서, 부유게이트상의 층간 산화막을 선택적으로 제거하는 포토리토그라피 공정을 사용함이 없이도 부유게이트상의 제어게이트를 형성하는 것이 가능하다. 따라서, 부유게이트상의 층간산화막이 포토리토그라피 공정을 사용해서 선택적으로 제거되어야 하는 선행기술과 비교해 본다면, 본 발명에 의한 반도체 기억장치를 제조하는데 소요되는 공정수가 감소되고 단순화 될 수 있다는 것을 알수 있을것이다. 부유게이트상의 층간산화막을 선택적으로 제거하는 포토리토그라피 공정이필요치 않는 이유는 금속 또는 금속산화막의 상부 부분의 높이가 에칭-백 공정에 의한 부유게이트의 상부 표면의 높이보다 낮게 만들어지기 때문이다. 상기 실시예에 의한 반도체 기억장치에 있어서, 금속 또는 금속산화물막(9)의 상부 부분의 높이 및 제1층간산화막(10) 양쪽 모두의 상부 표면의 높이는 부유게이트(8)의 상부 표면의 높이보다 낮다. 따라서, 포토리토그라피 공정이 없이 부유게이트(8)의 상부 표면을 노출하고, 금속 또는 금속산화막(9) 및 제1층간산화막(10)상에 충분한 두께를 갖는 제2층간산화막(11)을 매입하는것이 가능하다. 심지어 쓰기 동작 또는 읽기 동작중 고전위전압이 플레시 기억장치에 인가되는 경우에도, 상기와 같이 형성된 제2층간산화막(11)은 금속 또는 금속화합물막(9)과 제어게이트(13)사이의 절연파괴의 회피를 보장한다.
또한 금속 또는 금속화합물막을 분리하고 부유게이트상에 제어게이트를 형성하기위한 포토리토그라피 공정을 사용하는것이 필요치 않으므로, 포토리토그라피 공정에서의 레지스트레이션 마진도 요구되지 않고, 측벽 스페이서의 두께 또는 폭 및 부유게이트의 길이를 줄일 수 있다. 또한, 부유게이트가 형성되는 경우, 더미 부유게이트는 또한 소자분리영역상에 형성된다. 따라서, 추가의 공정을 사용함이 없이 인접한 메모리 셀 사이에서 분리가능하다.
제 2 실시예
도3a및 도3b는 본 발명에 의한 제2실시예로서 플레시 기억장치의 일부의 구조를 도시한 것이다. 도3a는 플레시 기억장치의 부분 평면도이고, 도3b는 도3a의 a-a의 단면에 따른 부분 횡단면도이다. 제 2 실시예에 따른 플레시 기억장치의 구조는, 제 1 실시예에 따른 플레시 기어장치의 구조와 동일한데, 차이점은 도3b에 도시된 바와같이 제 2 실시예에 따른 플레시 기억장치는 산화막 대신에 질화티탄막(23)상의 텅스텐막(24), 즉, 도1b에서 도시된 제1층간막(10)을 구비하고 있다는 점이다.
도4a 내지 도4d에 관한 설명은 도3a 및 도3b에서 도시된 플레시 기억장치를 제조하는 방법에 의해 이루어 질것이다.
첫째, 도4a에서 도시된 바와같이, STI(Shallow Trench Isolation)와 같은 구조를 갖는 소자분리영역(18) 및 터널산화막(21)이 형성된 반도체 기판(15)이 준비된다. 상기 반도체 기판(15)상에, 폴리크리스탈린 실리콘(폴리실리콘)막이 예컨데, CVD공정을 사용하여 형성된다. 폴리실리콘막은 그후 포토리토그라피 공정과 에칭 공정을 사용하여 패터닝되어, 폴리실리콘으로 이루어진 부유게이트(22) 및 더미 부유게이트(19)가 비트라인 방향으로 각각 노출된다.
또한, 제 1 실시예에서 사용된 방법과 동일한 방법을 사용하여, 산화막 측벽 스페이서(20)는 부유게이트(22)와 더미 게이트(19)의 측면상에 형성된다. 그후, 소스 영역(16)과 드레인 영역(17)의 매입 확산층이 부유게이트(22)를 마스크로 사용하여 이온주입에 의해 형성된다. 상기 경우에, 산화막 측벽 스페이서(20)를 형성하기 이전에, 부유게이트(22)를 마스크로 사용하여 이온 주입에 의해 소스 영역(16) 및 드레인 영역(17)의 매입 확산층을 형성하는것도 가능하다.
그후, 도4b에서 도시된 바와같이, 질화티탄막(28)을 형성하기 위하여, 이 경우에는 예컨데, 질화티탄같은 고내열성 금속 또는 금속 화합물이 반도체 기판의 전면상에 스퍼터링 된다. 그후, 반도체 기판의 전면상에, 예컨데, 이 경우에는 텅스텐같은 상기에서 언급된 금속 또는 금속산화물과는 다른 금속 또는 금속산화물막이 예컨데, CVD공정을 사용하여 성장된다. 그후, 텅스텐의 에칭선택비가 질화티탄의 에칭선택비보다 높은 선택적 에칭공정을 사용함으로서, 텅스텐막이 에칭-백 처리되고, 부유 게이트(22) 및 더미 게이트(19)상의 질화티탄막(28)이 노출되고 텅스텐막(24)이 부유게이트(22) 및 더미 게이트(19)사이의 질화티탄막(28)상에 남겨진다. 상기의 경우에, 도 4b에서 도시된 바와같이, 남겨진 텅스텐막(24)의 상부 표면의 높이는 부유게이트(22)의 상부 표면의 높이보다 낮아야 한다는 것을 주목하여야 한다.
그후, 도4c에서 도시된 바와같이, 질화티탄의 에칭 선택비가 텅스텐의 에칭 선택비보다 높은 또다른 선택적 에칭 공정을 사용하고, 남겨진 텅스텐막(24)을 마스크로서 사용함으로서, 노출된 질화티탄막(28)이 에칭-백 처리되어, 질화티탄막(28)은 반도체 기판의 표면에서부터 측벽 스페이서(20)의 파트웨이까지의 부분의 상부에만 남겨진다. 즉, 질화티탄막(28)은 소스 영역(16) 또는 드레인 영역(17)을 구성하는 각각의 매입 확산층상에 남고, 부유게이트(22)와 더미 게이트(19) 양쪽의 측벽 스페이서(20)의 중간부 또는 파트웨이상에 남는다. 그리하여 매입 확산층 및 질화티탄막(28)을 각각 포함하는 비트라인이 형성된다. 상기의 경우에, 도4c에서 도시된 바와같이, 남겨진 질화티탄막(28)의 상부의 높이는 부유게이트(22)의 상부의 표면의 높이보다 낮아야 한다는 것을 주목하여야 한다.
도4d에서 도시된 바와같이 산화막은 그후, 예컨데, CVD 공정을 사용하여 반도체 기판의 전면상에서 성장된다. 그후, 질화티탄막(28) 및 텅스텐막(24)상에 매입된 층간산화막(25)을 형성하기 위해, 상기 산화막은 에칭-백 처리가 행해져서, 부유게이트(22)와 더미 게이트(19)의표면이 노출된다. 층간산화막(25)은 질화티탄막(28) 및 제어게이트(27)사이의 절연 및 텅스텐막(24)과 제어게이트(27)사이의 절연에 도움이 된다. 층간산화막(25)의 두께를 가늘게 하는것도 가능하고, 심지어 층간산화막(25)을 형성함이 없이 ONO막(26)을 형성하는 것도 가능하다. 질화티탄막(28)의 상부 및 텅스텐막(10)의 상부면은 거의 수평화된 평탄면을 형성하므로, 질화티탄막(28)의 표면상의 ONO막(26)의 두께 및 텅스텐막(24)상의 두께는, ONO막(26)이 층간산화막(25)을 형성함이 없이 형성되더라도, 다른 부분의 두께보다는 얇아지지는 않는다. 그러나, 고전위전압이 인가되는 경우, 질화티탄막(28) 또는 텅스텐막(24)과 제어게이트(27)사이의 절연파괴를 적절히 회피하기 위해서, 어느정도의 두께까지는 층간산화막(25)을 형성하는 것이 양호하다.
그후, 제어게이트(27)를 형성하는 ONO막(26) 및 텅스텐폴리사이드막이 기판의 전면상에서 성장한다. 그후, 제어게이트(27), ONO막(26), 부유게이트(22) 및 더미 게이트(19)의 패터닝 처리는 포토리토그라피 공정 및 에칭 공정을 가함으로서 실행되어, 도3a 및 도3b에서 도시된 구성을 갖는 반도체 기억장치가 얻어진다.
제 2 실시예에 따른 상기에서 기술된 반도체 기억장치 및 상기 반도체 기억장치를 제조하는 방법에 있어서, 제 1 실시예에 따른 장점 이외에도, 다른 장점이 얻어지는데, 각각의 매입 확산층상의 금속 또는 금속화합물막의 양 또는 횡단면은 텅스텐막(24)으 두께만큼 증가하여, 비트라인 각각의 저항은 또한 감소될 수 있다.
상기의 기술에서 자명하듯이, 본 발명에 따라서, 매입된 확산층의 각각의 배선의 저항을 감소시키는 금속막 또는 금속산화물막이 포토리토그라피 공정이 없이도 제조될 수 있으므로, 그에따라, 반도체 기억장치를 제조하는 공정수가 감소될 수 있다.
또한 포토리토그라피 공정에서의 등록마진이 필요하지 않고, 부유게이트의 길이 및 측벽 스페이서의 두께 또는 폭은 감소될 수 있다. 따라서, 셀 사이즈가 소형인 반도체 기억장치를 형성하는것이 가능하다.
또한, 각각의 제어게이트는 부유게이트상의 층간산화막을 선택적으로 제거하는 포토리토그라피 공정을 사용하지 않고서도, 부유게이트상에 형성될 수 있다. 따라서, 공정수가 또한 감소될 수 있다.
또한 부유게이트가 형성될 때, 더미게이트는 소자분리영역상에 또한 형성된다. 따라서, 추가의 공정을 사용하지 않고도 인접 메모리 셀사이에서 분리시키는 것이 가능하다.
상기의 서술에서, 본 발명은 특정 실시예와 관련하여 기술되었다. 그러나, 본 분야의 통상의 지식을 갖는 사람은 이하의 청구항에서 주장된 본 발명의 본질을 벗어남이 없이도 본 발명에 대한 수정 변화가 가능할 것이다. 따라서, 본 발명은 본 발명의 범위이내의 모든 변화와 수정을 포함할 것이다.
Claims (28)
- 반도체 기억장치에 있어서,반도체 기판과, 상기 반도체 기판에 형성된 소자분리막과, 상기 소자분리막사이의 활성영역과, 최소한 하나의 드레인 영역 또는 하나의 소스 영역을 각각 구성하는 매입된 확산층과, 절연막을 통해 상기 드레인 영역과 상기 소스 영역사이의 채널 영역상에 각각 형성된 부유게이트와, 상기 부유게이트의 측면상에 형성되며 절연막으로 이루어진 측벽 스페이서와, 상기 매입된 확산영역과 상기 측벽 스페이서상에 형성되며 고내열성 금속 또는 금속 화합물을 포함하는 제1막과, 상기 제1막상에 형성되며 상기 제1막과는 다른 물질로 형성된 제2막과, 상기 제2막상에 형성되며 절연막을 포함하는 제3막과, 상기 부유게이트와 상기 제3막상에 형성되며 절연물질을 포함는 제4막과, 상기 제4막상에 형성된 제어게이트를 구비한 것을 특징으로 하는 반도체 기억장치.
- 제 1항에 있어서,드레인 영역을 구성하는 상기의 매입된 확산영역은 비트라인을 또한 구성하고, 소스 영역을 구성하는 상기의 매입된 확산영역은 소스라인을 또한 구성하고, 상기 제어게이트를 구성하는 막은 또한 워드라인을 구성하는 것을 특징으로 하는 반도체 기억장치.
- 제 1항에 있어서,상기 제1막과 제2막은 에칭선택비가 서로 다른 물질을 포함하는것을 특징으로 하는 반도체 기억장치.
- 제 1항에 있어서,상기 제1막은 질화티탄을 포함하는 것을 특징으로 하는 반도체 기억장치.
- 제 1항에 있어서,상기 제2막은 절연물질을 포함하는 것을 특징으로 하는 반도체 기억장치.
- 제 1항에 있어서,상기 제2막은 산화물을 포함하는 것을 특징으로 하는 반도체 기억장치.
- 제 1항에 있어서,상기 제2막은 금속 또는 금속화합물을 포함하는 것을 특징으로 하는 반도체 기억장치.
- 제 1항에 있어서,상기 제2막은 텅스텐을 포함하는 것을 특징으로 하는 반도체 기억장치.
- 제 1항에 있어서,상기 제1막의 상부의 높이는 상기 부유게이트의 표면의 높이보다 낮은것을 특징으로 하는 반도체 기억장치.
- 제 1 항에 있어서,상기 제2막의 상부의 높이는 상기 부유게이트의 표면의 높이보다 낮은것을 특징으로 하는 반도체 기억장치.
- 제 1 항에 있어서,상기 제3막의 상부의 높이는 상기 부유게이트의 표면의 높이와 실질적으로 동일한 것을 특징으로 하는 반도체 기억장치.
- 제 1 항에 있어서,상기 소자분리영역상에는 더미 부유게이트가 형성된 것을 특징으로 하는 반도체 기억장치.
- 반도체 기억장치에 있어서,반도체 기판과, 상기 반도체 기판에 형성된 소자분리막과, 상기 소자분리막사이의 활성영역과, 최소한 하나의 드레인 영역 또는 하나의 소스 영역으로 각각 구성된 매입된 확산층과, 절연막을 통해 상기 드레인 영역과 상기 소스 영역사이의 채널 영역상에 각각 형성된 부유게이트와, 상기 부유게이트의 측면상에 형성되며 절연막으로 이루어진 측벽 스페이서와, 상기 매입된 확산영역과 상기 측벽 스페이서상에 형성되며 고내열성 금속 또는 금속 화합물을 포함하는 제1막과, 상기 제1막상에 형성되며 상기 제1막과는 다른 금속으로 형성된 제2막과, 상기 제2막 및 상기 부유게이트상에 형성된 절연막과, 상기 절연막상에 형성된 제어게이트를 구비하며, 상기 제1막의 상부의 높이는 상기 부유게이트의 표면의 높이보다 낮고, 상기 제2막의 상부의 높이는 상기 부유게이트의 표면의 높이보다 낮은 것을 특징으로 하는 반도체 기억장치.
- 제 13항에 있어서,상기 절연막은 거의 평탄한 표면인 것을 특징으로 하는 반도체 기억장치.
- 제 13항에 있어서,상기 절연막은 상기 제2막상에 형성된 상기 제3막과 상기 부유게이트 및 제3막상에 형성된 제4막을 포함하는 것을 특징으로 하는 반도체 기억장치.
- 반도체 기억장치를 제조하는 방법에 있어서,반도체 기판을 제공하는 단계과, 상기 반도체 기판에 소자분리영역을 형성하며 상기 소자분리영역 사이에 활성영역을 한정하는 단계와, 상기 활성영역내에 부유게이트를 형성하며 상기 소자분리영역상에 더미 부유게이트를 형성하는 단계와, 최소한 하나의 드레인 영역 또는 소스영역을 각각 구성하는 매입 확산층을 형성하는 단계와, 상기 부유게이트의 측면 및 상기 더미 부유게이트의 측면상에 절연막으로 이루어진 측벽 스페이서를 형성하는 단계와, 상기 기판의 표면상에 고내열성 금속 또는 금속 화합물을 포함하는 제1막을 형성하는 단계와, 상기 제1막상에 상기 제1막의 물질과는 다른 물질로 이루어진 제2막을 형성하는 단계와, 상기 부유게이트 및 상기 더미 부유게이트상에 상기 제1막 부분을 노출시키기위해 상기 제2막을 에칭-백처리하는 단계와, 상기 활성영역내의 상기 부유게이트와 상기 소자분리영역 및 상기 제1막상의 상기 더미 부유게이트 사이에, 제2막의 일부 남기는 단계와, 상기 부유게이트의 표면과 상기 더미 부유게이트의 표면을 노출시키기위해 상기 제2막의 남은 부분을 마스크로로 사용해서 상기 제1막을 에칭-백하는 단계와, 상기 활성영역내의 상기 부유게이트와 상기 소자분리영역상의 상기 더미 부유게이트 사이에 제1막의 일부분을 남기는 단계를 포함하는 것을 특징으로 하는 반도체 기억장치를 제조하는 방법.
- 제 16항에 있어서,드레인 영역을 구성하는 상기 매입된 확산층은 비트라인을 또한 구성하고, 소스영역을 구성하는 상기 매입된 확산층은 소스라인을 또한 구성하고, 상기 제어게이트를 구성하는 막은 또한 워드라인을 또한 구성하는 것을 특징으로 하는 반도체 기억장치를 제조하는 방법.
- 제 16항에 있어서,상기 제1막은 질화티탄을 포함하는 것을 특징으로 하는 반도체 기억장치를 제조하는 방법.
- 제 16항에 있어서,상기 제2막은 절연물질을 포함하는 것을 특징으로 하는 반도체 기억장치를 제조하는 방법.
- 제 16항에 있어서,상기 제2막은 산화물을 포함하는 것을 특징으로 하는 반도체 기억장치를 제조하는 방법.
- 제 16항에 있어서,상기 제2막은 금속 또는 금속 화합물을 포함하는 것을 특징으로 하는 반도체 기억장치를 제조하는 방법.
- 제 16항에 있어서,상기 제2막은 텅스텐을 포함하는 것을 특징으로 하는 반도체 기억장치를 제조하는 방법.
- 제 16항에 있어서,상기 제2막의 상기 에칭-백 처리는 상기 제2막의 에칭선택비가 상기 제1막의 에칭선택비보다 높은 선택적 에칭방법을 사용하여 행해지는 것을 특징으로 하는 반도체 기억장치를 제조하는 방법.
- 제 16항에 있어서,상기 제1막의 상기 에칭-백 처리는 상기 제1막의 에칭선택비가 상기 제2막의 에칭선택비보다 높은 선택적 에칭방법을 사용하여 행해지는 것을 특징으로 하는 반도체 기억장치를 제조하는 방법.
- 제 16항에 있어서,상기 제2막의 상기 에칭-백 처리는 상기 제2막의 상부의 높이가 상기 부유게이트 및 상기 더미 게이트의 표면 높이보다 작아질 때까지 행해지는 것을 특징으로 하는 반도체 기억장치를 제조하는 방법.
- 제 16항에 있어서,상기 제1막의 상기 에칭-백 처리는 상기 제1막의 상부의 높이가 상기 부유게이트 및 상기 더미 게이트의 표면 높이보다 작아질 때까지 행해지는 것을 특징으로 하는 반도체 기억장치를 제조하는 방법.
- 제 16항에 있어서,상기 부유게이트 및 상기 더미 부유게이트의 표면을 노출시키기 위해, 상기 제1막을 에칭-백 처리하고, 상기 활성영역내의 상기 부유게이트와 상기 소자분리영역상의 상기 더미 부유게이트 사이에 상기 제1막의 일부를 남긴 이후, 상기 제1막의 잔존부와 상기 제2막의 잔존부상에 절연물질을 포함하는 층간막을 형성하는 단계를 또한 포함하는 것을 특징으로 하는 반도체 기억장치를 제조하는 방법.
- 제 16항에 있어서,상기 부유게이트 및 상기 더미 부유게이트의 표면을 노출시키기 위해 상기 제1막을 에칭-백 처리하고, 상기 활성영역내의 상기 부유게이트와 상기 소자분리영역상의 상기 더미 부유게이트 사이에 상기 제1막의 일부를 남긴 이후, 상기 반도체 기판의 표면상에 절연물질을 포함하는 제3막을 형성하는 방법과, 상기 부유게이트 및 상기 더미 부유게이트의 상부면을 노출시키기 위해서 제3막을 에칭-백 처리하는 방법과, 상기 제1막의 잔존부 및 상기 제2막의 잔존부상에 상기 제3막의 일부를 남기는 방법을 포함하는 것을 특징으로 하는 반도체 기억장치를 제조하는 방법.
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