JPH05218329A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 読出し速度を高め、かつ微細化に有利なプレ
ーナセル構造とする。 【構成】 Ｐ型基板２０にＬＤＤ構造のＮ型拡散領域２
２ｓ，２２ｄが形成され、両拡散領域２２ｓ，２２ｄ上
には厚いＣＶＤ堆積絶縁膜２４が形成されている。堆積
酸化膜２４上及びゲート酸化膜２６上には拡散領域２２
ｓ，２２ｄと交差する方向にワードライン２８が形成さ
れている。絶縁膜２４が厚いので、ビットライン２２ｄ
とワードライン２８の間の容量が小さくなって読出し速
度が向上し、また、拡散領域２２ｓ，２２ｄがＬＤＤ構
造であるのでパンチスルー耐圧が高くなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプレーナセル構造の半導
体メモリ装置やそれを含む半導体装置と、その製造方法
に関するものである。プレーナセル構造の半導体メモリ
装置はマスクＲＯＭ、ＥＰＲＯＭなどのメモリ装置とし
て利用されている。

【０００２】

【従来の技術】一般のＭＯＳ型半導体集積回路装置は、
フィールド酸化膜によって素子分離を行ない、ソース領
域とドレイン領域はゲート電極をマスクにしてセルフア
ライン法により不純物が基板に導入されて形成されてい
る。ソース領域とドレイン領域のコンタクトはトランジ
スタ１個について１個又は２個が必要であるため、コン
タクトマージンや配線ピッチによって高集積化が妨げら
れる欠点がある。そこで、その問題を解決するために、
プレーナセル構造と称される半導体集積回路装置が提案
されている（特開昭６１−２８８４６４号公報，特開昭
６３−９６９５３号公報などを参照）。

【０００３】プレーナセル構造では、複数のＭＯＳトラ
ンジスタのソース領域のための連続した拡散領域と、複
数のＭＯＳトランジスタのドレイン領域のための連続し
た拡散領域とが互いに平行に基板に形成され、基板上に
は絶縁膜を介して両拡散領域に交差するゲート電極が形
成される。プレーナセル構造では、素子分離用にフィー
ルド酸化膜を設ける必要がなく、また、ソース領域とド
レイン領域が複数個のトランジスタで共有されるので、
そのコンタクトも数個または数十個のトランジスタに１
個の割りですみ、高集積化を図る上で好都合である。

【０００４】プレーナセル構造のメモリ装置を製造する
従来の方法では、基板にフィールド酸化膜、メモリ領域
のソース・ドレインとなる拡散領域、ゲート酸化膜及び
多結晶シリコンにてなるゲート電極を形成した後、書き
込むべきデータに応じて、対応するメモリトランジスタ
のコア部（チャネル領域）に開口をもつレジストパター
ンを形成し、イオン注入を行なってそのメモリトランジ
スタのしきい値電圧を読出しの際のゲート電圧ではその
メモリトランジスタがオンにならない高いしきい値電圧
とする。

【０００５】図１はプレーナセル構造のメモリ部の一例
を示したものであり、Ｐ型シリコン基板２に紙面垂直方
向に延びるソース用の帯状の拡散領域４ｓとドレイン用
の帯状の拡散領域４ｄが交互に互いに平行に形成されて
おり、基板４の表面にはゲート酸化膜６が形成され、拡
散領域４ｓ，４ｄ上には増速酸化によりゲート酸化膜よ
りも厚く形成された酸化膜８が形成されている。基板上
には拡散領域４ｓ，４ｄと交差する方向にワードライン
１０が形成されている。

【０００６】

【発明が解決しようとする課題】図１のようなプレーナ
セル構造では例えば拡散領域４ｄがビットラインとなる
が、ビットライン４ｄとワードライン１０の間が増速酸
化膜８によって分離されており、増速酸化膜８は膜厚が
ゲート酸化膜よりは厚いが１５００Å程度である。その
ため、ビットライン４ｄとワードライン１０の間にはか
なり大きな容量が存在し、メモリ読出し速度を低下させ
る要因になっている。また、両拡散領域４ｄ，４ｓはシ
ングルドレイン構造であるため、微細化を行なう上でパ
ンチスルーによる耐圧低下などが問題となる。そこで、
本発明の第１の目的は、読出し速度を高め、かつ微細化
に有利なプレーナセル構造の半導体装置を提供すること
である。

【０００７】プレーナセル構造はマスクＲＯＭであるた
め、データの書込みは一般にコア注入法で行なわれる。
コア注入はメモリトランジスタのチャネル領域に高濃度
不純物を導入してしきい値を上げるものであるが、注入
用のマスクパターンの合わせずれなどのためにチャネル
領域より広い領域に開口をもつレジストパターンをマス
クとしてコア注入がなされる。例えば、図２に示される
ように、チャネル領域１２は拡散領域４ｄと４ｓの間で
ワードライン１０の下側になるが、そのチャネル領域１
２にコア注入を施すための注入領域は記号１４で示され
るようにチャネル領域１２よりも広く設定される。その
ため、コア注入イオン１６が拡散領域４ｄ，４ｓの広い
領域にも注入されてしまい、接合容量が増加して読出し
速度が更に遅くなったり、接合リークが増加するなどの
問題が生じる。そこで、本発明の第２の目的は、プレー
ナセル構造において拡散領域へのコア注入イオンの注入
を抑えて特性の劣化を防ぐことである。

【０００８】

【課題を解決するための手段】読出し速度を高め、かつ
微細化に有利なプレーナセル構造とするために、本発明
では、ソース・ドレイン用拡散領域とワードラインとを
絶縁する絶縁膜として厚い堆積絶縁膜を用い、かつ、ソ
ース・ドレイン用拡散領域は幅方向の中央部の不純物濃
度が高く、幅方向の周辺部の不純物濃度が低くなった所
謂ＬＤＤ構造とする。

【０００９】拡散領域へのコア注入イオンの注入を抑え
るために、本発明の半導体装置では、ワードライン間を
絶縁膜で埋め込んでおく。本発明の製造方法では、ソー
ス・ドレイン用の拡散領域を形成し、ゲート酸化膜を形
成し、ワードラインを形成した後、ワードライン間を埋
め込む厚さの絶縁膜を堆積し、エッチバックを施してワ
ードライン間のみにその絶縁膜を残した後、記憶すべき
情報に応じて対応するメモリトランジスタのチャネル領
域に開口を有するレジストパターンを形成し、それをマ
スクとしてコアイオン注入を施す。

【００１０】

【実施例】図３は請求項１に対応した一実施例を表わ
す。Ｐ型シリコン基板２０に砒素やリンなどのＮ型不純
物が導入されて、紙面垂直方向に延びる帯状の拡散領域
２２ｓと２２ｄが互いに平行になるように、交互に配列
されて形成されている。両拡散領域２２ｓ，２２ｄはそ
の幅方向の中央部ａでは不純物濃度が高く、幅方向の周
辺部ｂではそれよりも不純物濃度が低くなった所謂ＬＤ
Ｄ構造となっている。両拡散領域２２ｓ，２２ｄ上には
ＣＶＤ法などにより堆積された膜厚が例えば約３０００
Åの厚いシリコン酸化膜などの絶縁膜２４が形成されて
いる。拡散層の増速酸化により形成される増速酸化膜は
通常１５００Å程度であるのに対し、この堆積酸化膜２
４はそれよりも厚く形成されている点に１つの特徴があ
る。基板２０上にはゲート酸化膜２６が形成され、堆積
酸化膜２４上及びゲート酸化膜２６上には拡散領域２２
ｓ，２２ｄと交差する方向にワードライン２８が紙面に
平行な方向に互いに帯状に形成されている。

【００１１】図３のプレーナ構造では、拡散領域２２
ｓ，２２ｄ上の絶縁膜２４が厚いので、ビットライン２
２ｄとワードライン２８の間の容量が小さくなり、メモ
リトランジスタの読出し速度を速くするすることができ
る。また、拡散領域２２ｓ，２２ｄがＬＤＤ構造である
ので、素子を微細化したときもパンチスルー耐圧を高く
することができる。

【００１２】図４と図５により図３の実施例を製造する
方法について説明する。 （Ａ）シリコン基板２０上にＣＶＤ法により例えば約２
０００Åのシリコン酸化膜３０を堆積し、その上に例え
ば約３０００Åのシリコン窒化膜３２をＣＶＤ法により
堆積する。 （Ｂ）写真製版によってシリコン窒化膜３２上にレジス
トパターン３４を形成する。レジストパターン３４は拡
散領域が形成される領域に開口をもつパターンである。
レジストパターン３４をマスクとしてシリコン窒化膜３
２とシリコン酸化膜３０をエッチングし、拡散領域を形
成する部分の基板２０の表面を露出させる。なお、この
段階ではシリコン酸化膜３０はエッチングせずに残して
おいてもよい。レジスト３４及び残ったシリコン窒化膜
３２をマスクとして基板に砒素やリンなどのＮ型不純物
を注入する。３６は注入されたイオンである。このとき
のイオン注入量は例えば５×１０¹³／ｃｍ²程度とす
る。

【００１３】（Ｃ）レジスト３４を除去した後、ＣＶＤ
法によりシリコン酸化膜を堆積する。その後、シリコン
酸化膜のエッチバックによってシリコン酸化膜３０とシ
リコン窒化膜３２のパターンの側壁にシリコン酸化膜３
８を残す。シリコン酸化膜側壁３８をマスクとして基板
に砒素やリンなどのＮ型不純物を例えば６×１０¹⁵／ｃ
ｍ²程度注入する。４０はシリコン酸化膜側壁３８をマ
スクとして注入された高濃度のＮ型不純物イオンであ
る。これにより、拡散領域が形成される領域には幅方向
の中央部で高濃度のイオン４０が注入され、幅方向の周
辺部で低濃度のイオン３６が注入された状態となる。

【００１４】（Ｄ）ＣＶＤ法によってシリコン酸化膜２
４を約７０００Åの厚さに堆積する。 （Ｅ）シリコン酸化膜２４の残りの厚さが約５０００Å
になるまでシリコン酸化膜のエッチバックを施す。これ
により残ったシリコン酸化膜４２の膜厚がシリコン酸化
膜３０とシリコン窒化膜３２の合計膜厚とほぼ等しくな
る。 （Ｆ）その後、シリコン窒化膜３２をウエットエッチン
グ又はドライエッチングにより除去した後、シリコン酸
化膜を約２０００Åエッチングする。このときシリコン
酸化膜２４もシリコン酸化膜３０とともに約２０００Å
エッチングされ、シリコン酸化膜２４の残りの膜厚が約
３０００Åとなる。

【００１５】（Ｇ）露出した基板２０の表面に熱酸化に
より例えば約１５０Åの厚さのゲート酸化膜２６を形成
する。ゲート酸化膜を形成する熱処理の工程で、基板に
注入されたＮ型不純物イオンが活性化されて、拡散領域
２２ｄ，２２ｓが形成される。その拡散領域は幅方向の
内側ａで深く濃度が濃く、外側ｂで浅く濃度が薄くなっ
ている。その後、多結晶シリコン層２８を堆積し、パタ
ーン化を施してワードラインとする。

【００１６】図６は請求項２に対応した一実施例を表わ
す。（Ａ）は平面図、（Ｂ）は（Ａ）のＺ−Ｚ’線位置
での断面図、（Ｃ）は（Ａ）のＶ−Ｖ’線位置での断面
図である。Ｐ型シリコン基板５０に帯状のＮ型拡散領域
５２ｓ，５２ｄが互いに平行に交互に形成されている。
拡散領域５２ｓ，５２ｄ上には増速酸化により形成され
たシリコン酸化膜５４が形成され、拡散領域５２ｓ，５
２ｄ間の基板表面にはゲート酸化膜５６が形成され、基
板上には拡散領域５２ｓ，５２ｄと交差する方向に帯状
にワードライン５８が形成されている。ワードライン５
８間の領域の基板上にはシリコン酸化膜などの絶縁膜６
２が埋め込まれている。

【００１７】情報を書き込むためのコア注入は、破線で
示されるようにチャネル領域よりも広い領域に開口をも
つマスクを介して注入されるが、ワードライン５８以外
の領域は厚い絶縁膜６２で被われているため、絶縁膜６
２の下側の拡散領域にはコア注入イオンは注入されな
い。６６は主としてチャネルに注入されたコア注入イオ
ンである。この実施例では拡散領域５２ｓ，５２ｄへの
コア注入イオンの注入が抑えられるので、接合容量や接
合リークの増加を防ぐことができる。そのため、読出し
速度が速められ、また特性の劣化が抑えられる。

【００１８】図６の実施例の製造方法を図７により説明
する。 （Ａ）拡散領域５２ｓ，５２ｄを形成するために、Ｐ型
シリコン基板５０にレジストパターンを形成し、それを
マスクとして砒素やリンなどＮ型不純物を注入する。レ
ジストを除去した後、熱酸化により拡散領域５２ｓ，５
２ｄ以外の基板表面に１００〜５００Åのゲート酸化膜
５６を形成し、同時に拡散領域５２ｓ，５２ｄ上にはそ
れよりも厚い増速酸化膜５４を形成する。その後、基板
上に低抵抗化された多結晶シリコン膜又は高融点金属な
どをもつポリサイド膜５８を２０００〜５０００Åの厚
さに堆積し、さらにその上にシリコン窒化膜などの絶縁
膜６８を１０００〜５０００Åの厚さに堆積し、これら
の膜６６，５８をワードライン用にパターン化する。
（ａ）は（Ａ）の鎖線位置での断面図である。

【００１９】（Ｂ）両膜５８，６８によるパターンを十
分に埋めつくす厚さに、ＣＶＤ法などによりシリコン酸
化膜などの絶縁膜６２を堆積する。絶縁膜６２は絶縁膜
６８とは異なる種類の絶縁膜とする。その後、ＳＯＧ膜
を塗布するなどの方法により絶縁膜６２の表面を平坦化
し、その後エッチバックを施して絶縁膜６２を二層膜パ
ターン５８，６８の間にのみ残す。ワードライン５８上
には絶縁膜６８のみが存在するようにする。（ｂ）は
（Ｂ）の鎖線位置での断面図である。

【００２０】（Ｃ）その後、絶縁膜６８を選択的に除去
する。絶縁膜６８が例えばシリコン窒化膜である場合に
は、リン酸でエッチングすることによりシリコン窒化膜
を選択的に除去することができる。（ｃ）は（Ｃ）の鎖
線位置での断面図である。これで、図６の状態となる。
その後、コア注入を行なう。ワードライン５８，５８間
には厚い絶縁膜６２が存在するため、絶縁膜６２の下の
拡散領域５２ｓ，５２ｄにはコア注入イオンは注入され
ない。なお、実施例ではメモリ部のみを示しているが、
半導体メモリ装置としては周辺回路も含んでおり、周辺
回路は通常のプロセスに従って形成することができる。

【００２１】

【発明の効果】請求項１の本発明では、ビットラインと
ワードラインとを絶縁する絶縁膜として厚い堆積絶縁膜
を用いたので、ビットラインとワードラインとの間の容
量が小さくなり、読出し速度を高めることができる。ま
た、ビットラインが幅方向の中央部の不純物濃度が高
く、幅方向の周辺部の不純物濃度が低くなったＬＤＤ構
造となっているので、ビットラインに電圧を加えていっ
たときソース、ドレイン間耐圧が向上し、微細化に有利
になる。

【００２２】請求項２の本発明では、ワードライン間を
絶縁膜で埋め込んでおくので、拡散領域へのコア注入イ
オンの注入を抑えることができ、接合容量や接合リーク
を抑えることができる。請求項２の本発明は、ソース・
ドレイン用の拡散領域を形成し、ゲート酸化膜を形成
し、ワードラインを形成した後、ワードライン間を埋め
込む厚さの絶縁膜を堆積し、エッチバックを施してワー
ドライン間のみにその絶縁膜を残した後、記憶すべき情
報に応じて対応するメモリトランジスタのチャネル領域
に開口を有するレジストパターンを形成し、それをマス
クとしてコアイオン注入を施すというすでに確立された
技術の組合せであるので、歩留まりよく製造することが
できる。

【図面の簡単な説明】

【図１】従来のプレーナセル構造のメモリ部の一例を示
ず断面図である。

【図２】従来のプレーナセル構造のメモリ部におけるコ
ア注入工程を示す図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のＸ−Ｘ’線位置での断面図、（Ｃ）は（Ａ）の
Ｙ−Ｙ’線位置での断面図である。

【図３】第１の実施例を示す断面図である。

【図４】図３の実施例の製造工程の前半部を示す断面図
である。

【図５】図３の実施例の製造工程の後半部を示す断面図
である。

【図６】第２の実施例を示す図であり、（Ａ）は平面
図、（Ｂ）は（Ａ）のＺ−Ｚ’線位置での断面図、
（Ｃ）は（Ａ）のＶ−Ｖ’線位置での断面図である。

【図７】図６の実施例の製造方法を示す工程断面図であ
る。

【符号の説明】

２０，５０ シリコン基板 ２２ｓ，２２ｄ，５２ｓ，５２ｄ 拡散領域 ２４ 堆積シリコン酸化膜 ２６，５６ ゲート酸化膜 ２８，５８ ワードライン ６２ ワードライン間のシリコン酸化膜

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のメモリトランジスタのソース領域
   のための帯状の拡散領域と、複数のメモリトランジスタ
   のドレイン領域のための帯状の拡散領域とが互いに平行
   に基板に形成され、ゲート電極を兼ねるワードラインが
   前記両拡散領域と絶縁されて両拡散領域に交差する方向
   に形成されている半導体メモリ装置において、前記両拡
   散領域とワードラインとを絶縁する絶縁膜として厚い堆
   積絶縁膜が形成され、かつ、前記両拡散領域は幅方向の
   中央部の不純物濃度が高く、幅方向の周辺部の不純物濃
   度が低くなっていることを特徴とする半導体装置。
2. 【請求項２】 複数のメモリトランジスタのソース領域
   のための帯状の拡散領域と、複数のメモリトランジスタ
   のドレイン領域のための帯状の拡散領域とが互いに平行
   に基板に形成され、ゲート電極を兼ねるワードラインが
   前記両拡散領域と絶縁されて両拡散領域に交差する方向
   に形成されている半導体メモリ装置において、ワードラ
   イン間が絶縁膜で埋め込まれており、情報を書き込むた
   めの注入イオンは前記絶縁膜のない領域のみに注入され
   ていることを特徴とする半導体装置。
3. 【請求項３】 次の工程（Ａ）から（Ｅ）を含む半導体
   装置の製造方法。 （Ａ）半導体基板に不純物を注入して複数のメモリトラ
   ンジスタのソース領域のための帯状の拡散領域と、複数
   のメモリトランジスタのドレイン領域のための帯状の拡
   散領域とを互いに平行に基板に形成する工程、 （Ｂ）両拡散領域の間の基板表面にゲート酸化膜を形成
   し、両拡散領域上にはそれよりも厚い酸化膜を形成する
   酸化工程、 （Ｃ）基板表面に導電膜を堆積し、パターン化を施して
   前記両拡散領域と交差する方向にゲート電極を兼ねるワ
   ードラインを形成する工程、 （Ｄ）ワードライン間を埋め込む厚さの絶縁膜を堆積
   し、エッチバックを施してワードライン間のみにその絶
   縁膜を残す工程、 （Ｅ）記憶すべき情報に応じて対応するメモリトランジ
   スタのチャネル領域に開口を有するレジストパターンを
   形成し、それをマスクとしてイオン注入を施すコア注入
   工程。