KR100275741B1 - 비휘발성 기억소자의 제조방법 - Google Patents

비휘발성 기억소자의 제조방법 Download PDF

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Abstract

본 발명은 비휘발성 기억소자의 제조방법을 개시한다. 본 발명은 반도체기판 상부에 제1 도전막을 형성하고, 주변회로 영역의 소정영역 상에 고립된 저항체 패턴이 형성되도록 제1 도전막을 패터닝한다. 제1 도전막이 패터닝된 반도체기판 전면에 유전체막 및 제2 도전막을 차례로 형성한다. 제2 도전막을 패터닝하여 주변회로 영역 내의 저항체가 형성되는 영역의 유전체막 전체 및 모스 트랜지스터가 형성되는 영역의 유전체막의 소정영역을 노출시키는 제2 도전막 패턴을 형성한다. 셀 어레이 영역 및 모스 트랜지스터 영역에 형성된 제2 도전막 패턴, 유전체막 및 제1 도전막 패턴을 연속적으로 패터닝하여 셀 트랜지스터의 게이트 패턴 및 모스 트랜지스터의 게이트 패턴을 동시에 형성한다. 모스 트랜지스터의 게이트 패턴은 제2 도전막 패턴을 형성할 때 노출된 유전체막의 소정영역을 포함한다. 게이트 패턴이 형성된 결과물 전면에 층간절연막을 형성하고, 층간절연막을 패터닝하여 모스 트랜지스터의 게이트 전극 및 저항체 패턴의 소정영역을 노출시키는 콘택홀을 형성한다.

Description

비휘발성 기억소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 비휘발성 기억소자의 제조방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 중단될지라도 메모리 셀에 저장된 정보가 소멸되지 않는 특징이 있다. 따라서, 비휘발성 메모리 소자는 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다. 비휘발성 메모리 소자의 셀 트랜지스터는 터널산화막의 소정영역 상에 전하를 저장시키기 위한 부유게이트, 절연체막, 및 워드라인 역할을 하는 제어게이트 전극이 차례로 형성된 적층 게이트 구조(stacked gate structure)를 갖는다. 이에 반하여, 비휘발성 기억소자의 주변회로에 사용되는 모스 트랜지스터는 일반적으로 게이트 절연막의 소정영역 상에 하나의 도전막으로 형성된 단일 게이트 전극(single gate electrode)을 구비한다. 이에 따라, 셀 트랜지스터의 게이트 패턴과 주변회로의 모스 트랜지스터의 게이트 전극을 동일한 공정단계에서 형성하기가 어려운 문제점이 있다.
한편, 일본 공개번호(Japanese laid-open number) 제59,074,677A호는 주변회로 영역에 형성되는 모스 트랜지스터의 게이트 패턴과 셀 어레이 영역에 형성되는 셀 트랜지스터의 게이트 패턴을 동일한 공정단계에서 형성하는 방법을 개시한다. 상기 일본 특허(일본 공개번호 제59074677A호)에 따르면, 주변회로 영역에 형성되는 모스 트랜지스터의 게이트 패턴이 셀 트랜지스터의 게이트 패턴과 동일한 적층 게이트 구조를 갖는다. 이때, 상기 주변회로 영역에 형성되는 모스 트랜지스터의 게이트 패턴을 구성하는 제1 도전막 및 제2 도전막은 이들 사이에 개재된 유전체막의 소정영역을 관통하는 제1 콘택홀을 통하여 서로 전기적으로 연결된다. 그리고, 모스 트랜지스터의 게이트 패턴을 구성하는 제2 도전막은 제2 도전막 상에 형성된 층간절연막의 소정영역을 관통하는 제2 콘택홀을 통하여 금속배선과 전기적으로 연결된다. 따라서, 주변회로 영역에 형성되는 모스 트랜지스터의 실제적인 게이트 전극 역할을 하는 제1 도전막은 제1 및 제2 콘택홀을 통하여 금속배선과 연결된다. 결과적으로, 주변회로를 구성하는 모스 트랜지스터의 게이트 전극과 금속배선 사이에 제2 도전막이 개재된다. 이에 따라, 상기 제1 콘택홀에 의해 접촉하는 제1 도전막 및 제2 도전막 사이의 콘택저항으로 인하여, 주변회로를 구성하는 모스 트랜지스터의 게이트 전극에 인가되는 전기적인 신호의 전달속도(propagation speed)는 저하된다. 또한, 상기 일본 특허에 따르면, 주변회로에 형성되는 제1 도전막 상부에 제2 도전막이 적층되므로 제1 도전막만으로 저항체를 형성하기가 어렵다. 일반적으로, 상기 제1 도전막은 폴리실리콘막으로 형성한다. 따라서, 제1 도전막으로 저항체를 형성하는 경우에 저항체의 저항값을 조절하기가 용이하다. 그러나, 상기 일본 특허에 의하면, 제1 도전막만으로 저항체를 형성하기가 어려우므로 원하는 저항값을 갖는 저항체를 형성하기가 어렵다.
본 발명의 목적은 셀 트랜지스터의 게이트 패턴과 주변회로의 모스 트랜지스터의 게이트 패턴을 동일한 공정단계에서 형성할 수 있음은 물론, 주변회로에 형성되는 모스 트랜지스터의 게이트 전극 및 저항체를 금속배선과 직접 접촉시킬 수 있는 비휘발성 기억소자의 제조방법을 제공하는 데 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 비휘발성 기억소자의 제조방법을 설명하기 위한 단면도들이다.
도 7 내지 도 13은 본 발명의 다른 실시예에 따른 비휘발성 기억소자의 제조방법을 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 본 발명은 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성한다. 상기 소자분리막이 형성된 반도체기판은 복수의 셀 트랜지스터가 배열되는 셀 어레이 영역과 상기 복수의 셀 트랜지스터를 구동시키기 위한 모스 트랜지스터 및 저항체가 형성되는 주변회로 영역으로 나뉘어진다. 상기 주변회로 영역의 활성영역에 게이트 산화막을 형성하고, 상기 셀 어레이 영역의 활성영역에 터널산화막을 형성한다. 일반적으로, 상기 터널 산화막은 상기 게이트 산화막보다 얇은 두께로 형성한다. 상기 터널산화막 및 게이트 산화막이 형성된 반도체기판 전면에 제1 도전막, 예컨대 폴리실리콘막을 형성한다. 상기 제1 도전막을 패터닝하여 상기 주변회로 영역의 소정영역에 고립된 제1 도전막 패턴, 즉 저항체 패턴을 형성한다. 이때, 상기 셀 어레이 영역에 형성된 소자분리막의 소정영역 또한 노출되도록 상기 제1 도전막이 패터닝된다. 상기 셀 어레이 영역의 소자분리막이 노출된 영역은 셀 트랜지스터의 채널 폭 방향을 따라서 서로 이웃한 셀 트랜지스터들 사이의 영역에 해당한다. 상기 제1 도전막은 제1 도전막을 패터닝하기 전에 도우핑시키거나 제1 도전막을 패터닝한 후에 도우핑시킬 수도 있다. 또한, 상기 저항체 패턴은 상기 셀 어레이 영역 및 모스 트랜지스터 영역의 제1 도전막과 다른 농도로 도우핑시킬 수도 있다.
상기 제1 도전막 패턴이 형성된 반도체기판 전면에 유전체막 및 제2 도전막을 차례로 형성한다. 상기 유전체막은 셀 트랜지스터의 커플링 비율(coupling ratio)을 향상시키기 위하여 유전상수가 높은 물질막, 예컨대 실리콘질화막을 포함하는 유전체막으로 형성하는 것이 바람직하다. 예를 들면, 상기 유전체막은 O/N/O(oxide/ nitride/ oxide)막으로 형성하는 것이 바람직하다. 또한, 상기 제2 도전막은 낮은 비저항을 갖는 물질막, 예컨대 금속 폴리사이드막으로 형성하는 것이 바람직하다. 상기 금속 폴리사이드막은 내화성 금속막을 함유하는 실리사이드막과 도우핑된 폴리실리콘막으로 구성된 물질막으로 형성한다. 예를 들면, 상기 금속 폴리사이드막은 텅스텐 폴리사이드막 또는 몰리브데늄 폴리사이드막으로 형성할 수 있다.
상기 제2 도전막을 패터닝하여 모스 트랜지스터 영역의 유전체막의 소정영역 및 저항체 영역의 유전체막 전체를 노출시키는 제2 도전막 패턴을 형성한다. 상기 제2 도전막 패턴을 형성한 후에 상기 노출된 유전체막을 연속적으로 식각함으로써, 모스 트랜지스터 영역의 제1 도전막 패턴의 소정영역 및 저항체 영역의 제1 도전막 패턴 전체를 노출시킬 수도 있다. 상기 모스 트랜지스터 영역에서 유전체막의 소정영역 또는 제1 도전막 패턴의 소정영역이 노출된 부분은 후속공정에서 형성되는 배선이 제1 도전막과 직접적으로 접촉하는 콘택홀이 형성되는 부분에 해당한다.
상기 셀 어레이 영역 및 모스 트랜지스터 영역에 잔존하는 제2 도전막 패턴, 유전체막 및 제1 도전막 패턴을 연속적으로 패터닝하여 셀 트랜지스터의 게이트 패턴 및 모스 트랜지스터의 게이트 패턴을 형성한다. 상기 셀 트랜지스터의 게이트 패턴은 제1 도전막으로 형성된 부유게이트, 유전체막 및 제2 도전막으로 형성된 제어게이트 전극이 차례로 적층된 구조를 갖고, 상기 모스 트랜지스터의 게이트 패턴은 제1 도전막으로 형성된 게이트 전극, 유전체막 및 제2 도전막으로 형성된 더미게이트 전극이 차례로 적층된 구조를 갖는다. 또한, 상기 모스 트랜지스터의 게이트 패턴을 구성하는 더미게이트 전극의 소정영역은 제2 도전막을 패터닝할 때 식각된 홀을 구비한다. 따라서, 모스 트랜지스터의 게이트 패턴은 유전체막의 소정영역 또는 게이트 전극의 소정영역이 노출된 구조를 갖는다.
상기 게이트 패턴이 형성된 반도체기판 전면에 층간절연막을 형성한다. 상기 층간절연막 및 유전체막을 연속적으로 패터닝하여 모스 트랜지스터의 게이트 전극 및 저항체 패턴의 소정영역을 노출시키는 콘택홀을 형성한다. 이때, 상기 셀 트랜지스터의 제어게이트 전극 및 소오스/드레인 영역 상에도 콘택홀이 형성될 수 있다. 상기 제2 도전막 패턴을 형성한 후에 유전체막을 연속적으로 식각하는 경우에는 상기 층간절연막만을 패터닝하여 콘택홀을 형성한다. 다음에, 상기 콘택홀을 덮는 배선을 형성한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따르면, 본 발명은 상기 일 실시예와 동일한 방법으로 제1 도전막 패턴을 형성한다. 상기 제1 도전막 패턴이 형성된 반도체기판 전면에 유전체막 및 제2 도전막을 차례로 형성한다. 상기 유전체막 및 상기 제2 도전막은 본 발명의 일 실시예와 동일한 물질막으로 형성한다. 상기 제2 도전막을 패터닝하여 저항체 영역의 유전체막 전체를 노출시키는 제2 도전막 패턴을 형성한다. 이때, 상기 제2 도전막 패턴은 본 발명의 일 실시예와는 달리 모스 트랜지스터 영역의 유전체막의 소정영역을 노출시키지 않고 단지 저항체 영역의 유전체막만을 노출시킨다. 상기 제2 도전막 패턴을 형성한 후에 상기 노출된 유전체막을 연속적으로 식각함으로써, 저항체 영역의 제1 도전막 패턴 전체를 노출시킬 수도 있다.
상기 셀 어레이 영역 및 모스 트랜지스터 영역에 잔존하는 제2 도전막 패턴, 유전체막 및 제1 도전막 패턴을 연속적으로 패터닝하여 셀 트랜지스터의 게이트 패턴 및 모스 트랜지스터의 게이트 패턴을 형성한다. 상기 셀 트랜지스터의 게이트 패턴은 제1 도전막으로 형성된 부유게이트, 유전체막 및 제2 도전막으로 형성된 제어게이트 전극이 차례로 적층된 구조를 갖고, 상기 모스 트랜지스터의 게이트 패턴은 제1 도전막으로 형성된 게이트 전극, 유전체막 및 제2 도전막으로 형성된 더미게이트 전극이 차례로 적층된 구조를 갖는다.
상기 게이트 패턴이 형성된 반도체기판 전면에 층간절연막을 형성한다. 상기 모스 트랜지스터의 게이트 패턴을 구성하는 더미게이트 전극이 노출될 때까지 상기 층간절연막을 패터닝한 다음, 상기 노출된 더미게이트 전극 및 유전체막을 연속적으로 식각하여 모스 트랜지스터의 게이트 전극을 노출시키는 제1 콘택홀을 형성한다. 또한, 상기 층간절연막 및 유전체막을 연속적으로 패터닝하여 상기 셀 트랜지스터의 소오스/드레인 영역 및 상기 저항체 패턴의 소정영역을 노출시키는 제2 콘택홀을 형성한다. 이때, 상기 셀 트랜지스터의 제어게이트 전극을 노출시키는 제2 콘택홀이 형성될 수도 있다. 상기 제2 도전막 패턴을 형성한 후에 유전체막을 연속적으로 식각하여 저항체 영역의 제1 도전막 패턴을 노출시키는 경우에는 상기 제2 콘택홀을 형성하기 위한 식각공정시 유전체막을 식각하는 단계를 생략할 수 있다. 이어서, 상기 제1 및 제2 콘택홀을 덮는 배선을 형성한다.
상술한 본 발명의 실시예들에 따르면, 주변회로에 형성되는 모스 트랜지스터의 게이트 패턴과 셀 어레이 영역에 형성되는 셀 트랜지스터의 게이트 패턴을 동일한 공정단계에서 형성할 수 있음은 물론, 모스 트랜지스터의 게이트 패턴을 구성하는 게이트 전극과 배선을 직접 접촉시킬 수 있다. 또한, 주변회로 영역에 저항값 조절이 용이한 제1 도전막만으로 저항체를 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 비휘발성 기억소자의 제조방법을 설명하기 위한 단면도들이다. 여기서, 참조부호 a 및 b로 표시한 부분은 셀 어레이 영역을 나타내고, 참조부호 c, d 및 e로 표시한 부분은 주변회로 영역을 나타낸다. 좀 더 구체적으로 설명하면, 참조부로 a로 표시한 부분은 셀 트랜지스터의 채널 폭 방향에 따른 단면도이고, 참조부호 b로 표시한 부분은 셀 트랜지스터의 채널 길이 방향에 따른 단면도이다. 또한, 참조부호 c로 표시한 부분은 주변회로 영역에 형성되는 모스 트랜지스터의 채널 길이에 따른 단면도이고, 참조부호 d로 표시한 부분은 주변회로 영역에 형성되는 모스 트랜지스터의 채널 폭 방향에 따른 단면도이고, 참조부호 e로 표시한 부분은 주변회로 영역에 형성되는 저항체의 단면도이다.
도 1을 참조하면, 반도체기판(1)의 소정영역에 활성영역을 한정하는 소자분리막(3)을 형성한다. 상기 소자분리막(3)은 로코스(LOCOS; local oxidation of silicon) 공정 또는 트렌치 공정과 같이 널리 알려진 방법을 사용하여 형성한다. 상기 소자분리막(3)이 형성된 반도체기판을 열산화시키어 상기 활성영역 표면에 게이트 산화막(5)을 형성한다. 상기 주변회로 영역(c, d 및 e)을 덮는 마스크 패턴(도시하지 않음), 예컨대 포토레지스트 패턴을 형성하고, 상기 셀 어레이 영역(a 및 b)에 형성된 게이트 산화막(5)을 산화막 식각용액을 사용하여 제거한다. 상기 주변회로 영역(c, d 및 e)을 덮는 마스크 패턴을 제거한다. 다음에, 상기 포토레지스트 패턴이 제거된 반도체기판을 열산화시키어 셀 어레이 영역(a 및 b)의 활성영역 표면에 100Å 이하의 얇은 터널산화막(7)을 형성한다. 이때, 상기 주변회로 영역(c, d 및 e)의 활성영역에 형성된 게이트 산화막(5)은 초기의 두께보다 두꺼워진다. 따라서, 상기 게이트 산화막(5)의 초기 두께는 터널산화막(7)을 형성할 때 증가되는 두께를 고려하여 결정하는 것이 바람직하다.
상기 게이트 산화막(5) 및 터널산화막(7)이 형성된 반도체기판 전면에 제1 도전막(9)을 형성한다. 상기 제1 도전막(9)은 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 제1 도전막(9)을 형성한 후에 상기 제1 도전막(9)을 불순물, 예컨대 인(P)으로 도우핑시키어 제1 도전막(9)의 전도도(conductivity)를 감소시킨다. 이때, 상기 저항체가 형성되는 영역(e)의 제1 도전막(9)은 셀 어레이 영역(a 및 b) 및 모스 트랜지스터 영역(c 및 d)을 덮는 제1 도전막(9)과 서로 다른 불순물 농도를 갖도록 도우핑시킬 수도 있다. 상기 제1 도전막(9) 상에 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 포토레지스트 패턴(PR1)은 셀 어레이 영역(a 및 b)의 소정영역을 개구시키고, 모스 트랜지스터 영역(c 및 d) 전체를 덮는다. 또한 상기 제1 포토레지스트 패턴(PR1)은 저항체 영역(e)의 소정영역을 덮는다. 상기 제1 포토레지스트 패턴(PR1)에 의해 개구되는 셀 어레이 영역(a 및 b)의 소정영역은 도 1에 도시된 바와 같이 셀 트랜지스터의 채널 폭 방향을 따라 서로 이웃하는 셀 트랜지스터들 사이의 소자분리막(3) 상부 영역에 해당한다.
도 2를 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 식각 마스크로 사용하여 상기 제1 도전막(9)을 식각함으로써 저항체 영역(e)에 고립된 저항체 패턴(9r)를 포함하는 제1 도전막 패턴(9)을 형성한다. 이때, 셀 어레이 영역(a 및 b)의 소자분리막(3)의 소정영역이 동시에 노출된다. 다음에, 상기 제1 포토레지스트 패턴(PR1)을 제거한다. 상기 도 1에서 제1 도전막(9)을 도우핑시키는 공정을 생략한 경우에는 제1 도전막 패턴(9)을 형성한 다음에 제1 도전막 패턴(9)을 도우핑시킬 수도 있다. 이때, 도 1에서 설명한 방법과 마찬가지로, 저항체 패턴(9r)은 셀 어레이 영역(a 및 b) 및 모스 트랜지스터 영역(c 및 d)에 형성된 제1 도전막 패턴(9)과 다른 농도를 갖도록 도우핑시킬 수도 있다.
상기 제1 포토레지스트 패턴(PR1)이 제거된 반도체기판 전면에 유전체막(11) 및 제2 도전막(13)을 차례로 형성한다. 상기 유전체막(11)은 제1 도전막 패턴(9) 및 제2 도전막(13) 사이의 커패시턴스를 증가시키기 위하여 유전상수가 높은 물질막으로 형성하는 것이 바람직하다. 상기 제1 도전막 패턴(9) 및 제2 도전막(13) 사이의 커패시턴스가 증가하면, 셀 트랜지스터의 커플링 비율(coupling ratio)가 향상되어 셀 트랜지스터의 프로그램 특성 및 소거 특성이 개선된다. 상기 유전체막(11)으로는 O/N/O(oxide/nitride/oxide)막이 널리 사용된다. 또한, 상기 제2 도전막(13)은 전도도가 낮은 물질막, 예컨대 내화성 금속막이 함유된 실리사이드막과 도우핑된 폴리실리콘막으로 구성된 금속 폴리사이드막으로 형성하는 것이 바람직하다. 예를 들면, 상기 제2 도전막은 텅스텐 폴리사이드막 또는 몰리브데늄 폴리사이드막으로 형성하는 것이 바람직하다. 상기 제2 도전막(13) 상에 제2 포토레지스트 패턴(PR2)을 형성한다. 상기 제2 포토레지스트 패턴(PR2)은 도 2에 도시된 바와 같이 저항체 영역(e)을 개구시키고, 모스 트랜지스터 영역(c 및 d)의 소정영역을 개구시킨다.
도 3을 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 식각 마스크로 사용하여 상기 제2 도전막(13)을 식각하여 제2 도전막 패턴(13)을 형성한다. 이와 같이 제2 포토레지스트 패턴(PR2)을 식각 마스크로 사용하여 제2 도전막(13)을 식각하면, 저항체 영역(e)의 유전체막(11)이 노출되고 모스 트랜지스터 영역(c 및 d)의 유전체막(11)의 소정영역이 노출된다. 여기서, 상기 노출된 유전체막(11)을 추가로 식각하여 제1 도전막 패턴(9)의 소정영역 및 저항체 패턴(9r) 전체를 노출시킬 수도 있다. 상기 제2 포토레지스트 패턴(PR2)을 제거한다.
상기 제2 포토레지스트 패턴(PR2)이 제거된 반도체기판 상에 제3 포토레지스트 패턴(PR3)을 형성한다. 상기 제3 포토레지스트 패턴(PR3)은 도 3에 도시된 바와 같이 셀 트랜지스터의 게이트 패턴 및 모스 트랜지스터의 게이트 패턴을 한정하기 위한 마스크 패턴이다. 따라서, 제3 포토레지스트 패턴(PR3)은 저항체 영역(e) 전체를 덮고, 셀 어레이 영역(a 및 b) 및 주변회로 영역(c 및 d)의 소정영역을 덮는다. 또한, 상기 제3 포토레지스트 패턴(PR3)은 도 3에 보여진 바와 같이 모스 트랜지스터 영역(c 및 d)의 제2 도전막이 식각된 홀을 덮도록 형성하여야 한다.
도 4를 참조하면, 상기 제3 포토레지스트 패턴(PR3)을 식각 마스크로 사용하여 제2 도전막 패턴(13), 유전체막(11) 및 제1 도전막 패턴(9)을 연속적으로 식각하여 셀 트랜지스터의 게이트 패턴 및 모스 트랜지스터의 게이트 패턴을 형성한다. 상기 셀 트랜지스터의 게이트 패턴은 제1 도전막으로 형성된 부유게이트(9f), 유전체막(11) 및 제2 도전막으로 형성된 제어게이트 전극(13c)이 차례로 적층된 구조를 갖는다. 상기 제어게이트 전극(13c)은 워드라인 역할을 한다. 또한, 상기 모스 트랜지스터의 게이트 패턴은 제1 도전막으로 형성된 게이트 전극(9g), 유전체막(11) 및 제2 도전막으로 형성된 더미게이트 전극(13d)이 차례로 적층된 구조를 갖는다. 여기서, 상기 모스 트랜지스터의 게이트 패턴을 구성하는 더미게이트 전극(13d)은 도 3에서 설명된 바와 같이 유전체막의 소정영역을 노출시키는 홀을 구비한다. 상기 제3 포토레지스트 패턴(PR3)을 제거한다. 이어서, 셀 트랜지스터의 게이트 패턴 양 옆의 활성영역 표면에 소오스/드레인 영역(15a)을 형성하고, 모스 트랜지스터의 게이트 패턴 양 옆의 활성영역 표면에 소오스/드레인 영역(15b)를 형성한다. 상기 소오스/드레인 영역(15a 및 15b)는 통상의 방법으로 형성한다.
도 5를 참조하면, 상기 소오스/드레인 영역(15a 및 15b)이 형성된 반도체기판 전면에 층간절연막(17)을 형성한다. 상기 층간절연막(17)은 언도우프트 산화막 및 도우프트 산화막을 차례로 적층시키어 형성하는 것이 바람직하다. 상기 언도우프트 산화막은 치밀한 막질(dense film quality)을 갖는 고온산화막(HTO; high temperature)으로 형성하는 것이 바람직하고, 상기 도우프트 산화막은 평탄화 특성이 우수한 BPSG막으로 형성하는 것이 바람직하다. 상기 층간절연막(17) 상에 제4 포토레지스트 패턴(PR4)을 형성한다. 상기 제4 포토레지스트 패턴(PR4)은 콘택홀을 한정하기 위한 마스크 패턴이다. 따라서, 상기 제4 포토레지스트 패턴(PR4)은 도 5에 도시된 바와 같이 더미게이트 전극(13d)을 관통하는 홀 상부의 층간절연막(17)을 개구시키고, 저항체 패턴(9r)을 덮는 층간절연막(17)의 소정영역을 개구시킨다. 이때, 셀 트랜지스터의 소오스/드레인 영역(15a)의 상부 또한 개구된다. 또한, 도 5에 도시하지는 않았지만, 제4 포토레지스트 패턴(PR4)은 셀 트랜지스터의 제어게이트 전극(13c) 상부 및 모스 트랜지스터의 소오스/드레인 영역(15b) 상부를 개구시킬 수도 있다.
상기 제4 포토레지스트 패턴(PR4)을 식각 마스크로 사용하여 상기 노출된 층간절연막(17) 및 유전체막(11)을 연속적으로 식각하여 콘택홀(H1, H2 및 H3)을 형성한다. 이때, 도 3에서 제2 도전막 패턴(13)을 형성한 후에 유전체막(11)을 추가로 식각한 경우에는 층간절연막(17)만을 식각하여 콘택홀(H1, H2 및 H3)을 형성한다. 콘택홀(H1)은 셀 트랜지스터의 소오스/드레인 영역(15a)을 노출시키고, 콘택홀(H2)는 모스 트랜지스터의 게이트 전극(9g)을 노출시킨다. 또한, 콘택홀(H3)은 저항체 패턴(9r)의 소정영역을 노출시킨다. 상기 제4 포토레지스트 패턴(PR4)을 제거한다.
도 6을 참조하면, 상기 제4 포토레지스트 패턴(PR4)이 제거된 반도체기판 전면에 상기 콘택홀(H1, H2 및 H3)을 채우는 금속막을 형성한다. 상기 금속막을 패터닝하여 셀 트랜지스터의 소오스/드레인 영역(15a)과 접촉하는 배선(19a), 모스 트랜지스터의 게이트 전극(9g)과 직접 접촉하는 배선(19c), 및 제1 도전막으로 형성된 저항체 패턴(9r)과 직접 접촉하는 배선(19d)을 형성한다. 여기서, 상기 배선(19a)는 셀 어레이 영역의 비트라인 역할에 해당한다.
도 7 내지 도 13은 본 발명의 다른 실시예에 따른 비휘발성 기억소자의 제조방법을 설명하기 위한 단면도들이다. 여기서, 참조부호 a 및 b로 표시한 부분은 셀 어레이 영역을 나타내고, 참조부호 c, d 및 e로 표시한 부분은 주변회로 영역을 나타낸다. 좀 더 구체적으로 설명하면, 참조부로 a로 표시한 부분은 셀 트랜지스터의 채널 폭 방향에 따른 단면도이고, 참조부호 b로 표시한 부분은 셀 트랜지스터의 채널 길이 방향에 따른 단면도이다. 또한, 참조부호 c로 표시한 부분은 주변회로 영역에 형성되는 모스 트랜지스터의 채널 길이에 따른 단면도이고, 참조부호 d로 표시한 부분은 주변회로 영역에 형성되는 모스 트랜지스터의 채널 폭 방향에 따른 단면도이고, 참조부호 e로 표시한 부분은 주변회로 영역에 형성되는 저항체의 단면도이다.
도 7을 참조하면, 반도체기판(51)의 소정영역에 소자분리막(53)을 형성하고, 상기 소자분리막(53)에 의해 한정된 활성영역에 게이트 산화막(55) 및 터널산화막(57)을 형성한다. 이어서, 상기 게이트 산화막(55) 및 터널산화막(57)이 형성된 반도체기판 전면에 제1 도전막(59)을 형성하고, 상기 제1 도전막(59) 상에 제1 포토레지스트 패턴(PR1')을 형성한다. 상기 소자분리막(53), 게이트 산화막(55), 터널산화막(57), 제1 도전막(59) 및 제1 포토레지스트 패턴(PR1')은 도 1에서 설명한 본 발명의 일 실시예와 동일한 방법으로 형성한다. 또한, 상기 제1 포토레지스트 패턴(PR1')은 도 7에 도시된 바와 같이 본 발명의 일 실시예에서 설명한 제1 포토레지스트 패턴(도 1의 PR1)과 동일한 형태를 갖는다.
도 8을 참조하면, 상기 제1 포토레지스트 패턴(PR1')을 식각 마스크로 사용하여 제1 도전막(59)을 식각함으로써, 저항체 영역(e)의 소정영역을 덮는 저항체 패턴(59r)을 포함하는 제1 도전막 패턴(59)을 형성한다. 상기 제1 포토레지스트 패턴(PR1')을 제거한다. 상기 제1 포토레지스트 패턴(PR1')이 제거된 반도체기판 전면에 유전체막(61) 및 제2 도전막(63)을 차례로 형성한다. 상기 유전체막(61) 및 제2 도전막(63)은 본 발명의 일 실시예와 동일한 방법으로 형성한다. 상기 제2 도전막(63) 상에 제2 포토레지스트 패턴(PR2')을 형성한다. 상기 제2 포토레지스트 패턴(PR2')은 셀 어레이 영역(a 및 b) 및 모스 트랜지스터 영역(c 및 d)을 덮고 저항체 영역(e)을 개구시킨다.
도 9를 참조하면, 상기 제2 포토레지스트 패턴(PR2')을 식각 마스크로 사용하여 제2 도전막(63)을 식각함으로써, 셀 어레이 영역(a 및 b) 및 모스 트랜지스터 영역(c 및 d) 전체를 덮고 저항체 영역(e)의 유전체막(61)을 노출시키는 제2 도전막 패턴(63)을 형성한다. 여기서, 상기 노출된 유전체막(61)을 추가로 식각하여 저항체 패턴(59r) 전체를 노출시킬 수도 있다. 상기 제2 포토레지스트 패턴(PR2')을 제거한다. 상기 제2 포토레지스트 패턴(PR2')이 제거된 반도체기판 전면에 제3 포토레지스트 패턴(PR3')을 형성한다. 상기 제3 포토레지스트 패턴(PR3')은 셀 트랜지스터의 게이트 패턴 및 모스 트랜지스터의 게이트 패턴을 형성하기 위한 마스크 패턴이다. 따라서, 상기 제3 포토레지스트 패턴(PR3')은 본 발명의 제1 실시예와 마찬가지로 저항체 영역(e) 전체를 덮고 셀 어레이 영역(a 및 b)의 소정영역 및 모스 트랜지스터 영역(c 및 d)의 소정영역을 덮는다.
도 10을 참조하면, 상기 제3 포토레지스트 패턴(PR3')을 식각 마스크로 사용하여 제2 도전막 패턴(63), 유전체막(61) 및 제1 도전막 패턴(59)을 연속적으로 식각함으로써, 셀 어레이 영역(a 및 b) 및 모스 트랜지스터 영역(c 및 d)에 각각 셀 트랜지스터의 게이트 패턴 및 모스 트랜지스터의 게이트 패턴을 형성한다. 상기 셀 트랜지스터의 게이트 패턴은 제1 도전막으로 형성된 부유게이트(59f), 유전체막(61), 및 제2 도전막으로 형성된 제어게이트 전극(61c)이 차례로 적층된 구조를 갖고, 상기 모스 트랜지스터의 게이트 패턴은 제1 도전막으로 형성된 게이트 전극(59g), 유전체막(61), 및 제2 도전막으로 형성된 더미게이트 전극(63d)이 차례로 적층된 구조를 갖는다. 여기서, 상기 더미게이트 전극(63d)는 본 발명의 일 실시예와는 달리 게이트 전극(59g) 상의 유전체막(61)의 소정영역을 노출시키는 홀을 구비하지 않는다. 다음에, 상기 제3 포토레지스트 패턴(PR3')을 제거한다. 상기 제3 포토레지스트 패턴(PR3')를 제거한 후에, 본 발명의 일 실시예와 동일한 방법으로 셀 트랜지스터의 게이트 패턴 양 옆의 활성영역 표면 및 모스 트랜지스터의 게이트 패턴 양 옆의 활성영역 표면에 각각 소오스/드레인 영역(65a) 및 소오스/드레인 영역(65b)를 형성한다.
도 11을 참조하면, 상기 소오스/드레인 영역(65a 및 65b)이 형성된 반도체기판 전면에 층간절연막(67)을 형성한다. 상기 층간절연막(67)은 본 발명의 일 실시예와 동일한 방법으로 형성한다. 상기 층간절연막(67) 상에 제4 포토레지스트 패턴(PR4')를 형성한다. 상기 제4 포토레지스트 패턴(PR4')는 본 발명의 일 실시예와는 달리 모스 트랜지스터의 게이트 전극(59g) 상부의 층간절연막(67)만을 노출시킨다. 상기 제4 포토레지스트 패턴(PR4')을 식각 마스크로 사용하여 층간절연막(67)을 식각함으로써, 상기 모스 트랜지스터의 더미게이트 전극(59d)의 소정영역을 노출시킨다. 이어서, 상기 노출된 더미게이트 전극(59d)의 소정영역 및 유전체막(61)을 연속적으로 식각하여 게이트 전극(59g)의 소정영역을 노출시키는 제1 콘택홀(H1')을 형성한다.
도 12를 참조하면, 상기 제4 포토레지스트 패턴(PR4')을 제거한다. 상기 제4 포토레지스트 패턴(PR4')을 제거한 후에, 상기 제1 콘택홀(H1')이 형성된 반도체기판 상에 제5 포토레지스트 패턴(PR5')을 형성한다. 상기 제5 포토레지스트 패턴(PR5')은 도 12에 도시된 바와 같이 저항체 패턴(59r) 상의 층간절연막(67) 및 셀 트랜지스터의 소오스/드레인 영역(65a) 상의 층간절연막(67)을 노출시킨다. 이때, 상기 제4 포토레지스트 패턴(PR5')은 셀 트랜지스터의 제어게이트 전극(63c) 상의 층간절연막(67) 및 모스 트랜지스터의 소오스/드레인 영역(65b) 상의 층간절연막(67)을 노출시키는 홀을 더 구비할 수도 있다. 상기 제5 포토레지스트 패턴(PR5')을 식각 마스크로 사용하여 상기 노출된 층간절연막(67) 및 유전체막(61)을 연속적으로 식각하여 제2 콘택홀(H2')을 형성한다. 이때, 상기 저항체 영역(e)을 노출시키는 제2 도전막 패턴(63)을 형성하는 공정단계에서 유전체막(61)을 추가로 식각한 경우에는 상기 층간절연막(67)을 식각한 후에 유전체막(61)을 식각하는 단계를 생략할 수 있다. 상기 제2 콘택홀(H2')은 제1 도전막으로 형성된 저항체 패턴(59r)의 소정영역 및 상기 셀 트랜지스터의 소오스/드레인 영역(65b)을 노출시킨다.
도 13을 참조하면, 상기 제5 포토레지스트 패턴(PR5')을 제거한다. 상기 제5 포토레지스트 패턴(PR5')이 제거된 반도체기판 전면에 상기 제1 및 제2 콘택홀(H1', H2')을 채우는 도전막, 예컨대 금속막을 형성한다. 상기 금속막을 통상의 방법으로 패터닝하여 배선(69a, 69c 및 69d)을 형성한다. 상기 배선(69a)는 셀 트랜지스터의 소오스/드레인 영역(65a)과 접촉하는 비트라인에 해당한다. 배선(69c)는 모스 트랜지스터의 게이트 전극(59g)과 직접 접촉하고, 배선(69d)는 저항체 패턴(59r)과 직접 접촉한다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명의 실시예들에 의하면, 셀 트랜지스터의 게이트 패턴과 모스 트랜지스터의 게이트 패턴을 동일한 공정단계에서 형성할 수 있음은 물론, 모스 트랜지스터의 게이트 전극과 배선을 직접 접촉시킬 수 있다. 또한, 주변회로 영역에 저항값 조절이 용이한 제1 도전막만으로 저항체 패턴을 형성할 수 있다. 따라서, 모스 트랜지스터의 게이트 전극과 배선 사이의 콘택저항을 감소시키어 모스 트랜지스터의 게이트 전극에 인가되는 전기적인 신호의 지연시간(delay time)을 감소시킬 수 있을 뿐만 아니라, 비휘발성 집적회로에 사용되는 저항체 패턴을 구현하기가 용이하다.
한편, 본 발명의 다른 실시예는 본 발명의 일 실시예에 비하여 1회의 추가적인 마스크 공정을 요구한다. 그러나, 본 발명의 다른 실시예에 따르면, 모스 트랜지스터의 게이트 전극을 노출시키는 제1 콘택홀이 차지하는 면적을 최소화시킬 수가 있다.

Claims (16)

  1. 복수의 셀 트랜지스터가 2차원적으로 배열되는 셀 어레이 영역과, 상기 복수의 셀 트랜지스터를 구동시키기 위한 모스 트랜지스터 및 저항체가 형성되는 주변회로 영역을 구비하는 비휘발성 기억소자의 제조방법에 있어서,
    반도체기판 상부에 상기 저항체 영역의 소정영역에 고립된 저항체 패턴을 포함하는 제1 도전막 패턴을 형성하는 단계;
    상기 제1 도전막 패턴이 형성된 반도체기판 전면에 유전체막 및 제2 도전막을 차례로 형성하는 단계;
    상기 제2 도전막을 패터닝하여 상기 모스 트랜지스터 영역의 유전체막의 소정영역 및 상기 저항체 영역의 유전체막 전체를 노출시키는 제2 도전막 패턴을 형성하는 단계; 및
    상기 셀 어레이 영역 및 상기 모스 트랜지스터 영역의 제2 도전막 패턴, 유전체막 및 제1 도전막 패턴을 연속적으로 패터닝하여 상기 셀 어레이 영역 및 상기 모스 트랜지스터 영역에 각각 부유게이트, 유전체막 및 제어게이트 전극이 차례로 적층된 셀 트랜지스터의 게이트 패턴과 게이트 전극, 유전체막 및 더미 게이트 전극이 차례로 적층되고 상기 게이트 전극 상의 유전체막의 소정영역이 노출된 영역을 갖는 모스 트랜지스터의 게이트 패턴을 형성하는 단계를 포함하는 비휘발성 기억소자의 제조방법.
  2. 제1항에 있어서, 상기 제1 도전막 패턴을 형성하는 단계는
    상기 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 주변회로 영역의 활성영역에 게이트 산화막을 형성하는 단계;
    상기 셀 어레이 영역의 활성영역에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 및 상기 게이트 산화막이 형성된 반도체기판 전면에 제1 도전막을 형성하는 단계; 및
    상기 제1 도전막을 패터닝하여 상기 셀 트랜지스터의 채널 폭 방향을 따라 서로 이웃한 셀 트랜지스터들 사이의 소자분리막을 노출시키고, 상기 모스 트랜지스터의 영역 전체를 덮고, 상기 저항체 영역의 소정영역을 덮는 제1 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
  3. 제2항에 있어서, 상기 제1 도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
  4. 제1항에 있어서, 상기 유전체막은 O/N/O(oxide/nitride/oxide)막으로 형성하는 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
  5. 제1항에 있어서, 상기 제2 도전막은 폴리실리콘막 및 금속 폴리사이드막중 어느 하나로 형성하는 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
  6. 제5항에 있어서, 상기 금속 폴리사이드막은 텅스텐 폴리사이드막 및 몰리브데늄 폴리사이드막중 어느 하나로 형성하는 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
  7. 제1항에 있어서, 상기 제2 도전막 패턴을 형성하는 단계 후에
    상기 노출된 유전체막을 식각하여 상기 제1 도전막 패턴의 소정영역을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
  8. 제1항에 있어서, 상기 셀 트랜지스터의 게이트 패턴 및 상기 모스 트랜지스터의 게이트 패턴을 형성하는 단계 후에
    상기 게이트 패턴이 형성된 반도체기판 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막 및 상기 유전체막을 연속적으로 패터닝하여 상기 모스 트랜지스터의 게이트 전극 및 상기 저항체 영역의 제1 도전막 패턴의 소정영역을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 덮는 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
  9. 복수의 셀 트랜지스터가 2차원적으로 배열되는 셀 어레이 영역과, 상기 복수의 셀 트랜지스터를 구동시키기 위한 모스 트랜지스터 및 저항체가 형성되는 주변회로 영역을 구비하는 비휘발성 기억소자의 제조방법에 있어서,
    반도체기판 상부에 상기 저항체 영역의 소정영역에 고립된 저항체 패턴을 포함하는 제1 도전막 패턴을 형성하는 단계;
    상기 제1 도전막 패턴이 형성된 반도체기판 전면에 유전체막 및 제2 도전막을 차례로 형성하는 단계;
    상기 제2 도전막을 패터닝하여 상기 저항체 영역의 유전체막 전체를 노출시키는 제2 도전막 패턴을 형성하는 단계;
    상기 셀 어레이 영역 및 상기 모스 트랜지스터 영역의 제2 도전막 패턴, 유전체막 및 제1 도전막 패턴을 연속적으로 패터닝하여 상기 셀 어레이 영역 및 상기 모스 트랜지스터 영역에 각각 부유게이트, 유전체막 및 제어게이트 전극이 차례로 적층된 셀 트랜지스터의 게이트 패턴과 게이트 전극, 유전체막 및 더미 게이트 전극이 차례로 적층된 모스 트랜지스터의 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴이 형성된 반도체기판 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막, 상기 더미 게이트 전극 및 상기 유전체막을 연속적으로 패터닝하여 상기 게이트 전극의 소정영역을 노출시키는 제1 콘택홀을 형성하는 단계; 및
    상기 층간절연막 및 상기 유전체막을 연속적으로 패터닝하여 상기 셀 트랜지스터의 소오스/드레인 영역 및 상기 저항체 영역의 제1 도전막 패턴의 소정영역을 노출시키는 제2 콘택홀을 형성하는 단계를 포함하는 비휘발성 기억소자의 제조방법.
  10. 제9항에 있어서, 상기 제1 도전막 패턴을 형성하는 단계는
    반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 주변회로 영역의 활성영역에 게이트 산화막을 형성하는 단계;
    상기 셀 어레이 영역의 활성영역에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 및 상기 게이트 산화막이 형성된 반도체기판 전면에 제1 도전막을 형성하는 단계; 및
    상기 제1 도전막을 패터닝하여 상기 셀 트랜지스터의 채널 폭 방향을 따라 서로 이웃하는 셀 트랜지스터들 사이의 소자분리막을 노출시키고, 상기 모스 트랜지스터의 영역 전체를 덮고, 상기 저항체 영역의 소정영역을 덮는 제1 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
  11. 제10항에 있어서, 상기 제1 도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
  12. 제9항에 있어서, 상기 유전체막은 O/N/O(oxide/nitride/oxide)막으로 형성하는 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
  13. 제9항에 있어서, 상기 제2 도전막은 폴리실리콘막 및 금속 폴리사이드막중 어느 하나로 형성하는 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
  14. 제13항에 있어서, 상기 금속 폴리사이드막은 텅스텐 폴리사이드막 및 몰리브데늄 폴리사이드막중 어느 하나로 형성하는 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
  15. 제9항에 있어서, 상기 제2 도전막 패턴을 형성하는 단계 후에
    상기 노출된 유전체막을 식각하여 상기 저항체 영역의 제1 도전막 패턴을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
  16. 제9항에 있어서, 상기 제1 및 제2 콘택홀을 덮는 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
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