DE19983274B4 - Verfahren zum Herstellen eines nichtflüchtigen Halbleiterspeicherbauteils - Google Patents

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Abstract

Verfahren zum Herstellen eines Halbleiterbauteils, enthaltend einen nichtflüchtigen Speichertransistor einer gestapelten Gate-Struktur mit einem Floating-Gate (14) und einem Steuer-Gate (11), und einen MOS-Transistor einer Einzel-Gate-Struktur, welches Verfahren die Schritte enthält:
Ausbilden einer ersten Isolierschicht (2; 22) auf einem Halbleitersubstrat (1; 21), welche erste Isolierschicht eine Gate-Oxidschicht (3, 5) sowohl des nichtflüchtigen Speichertransistors als auch des MOS-Transistors wird;
Ausbilden einer ersten leitenden Schicht (6; 26) auf der ersten Isolierschicht (2; 22);
Entfernen eines Flächenbereiches, der sich in einer Richtung senkrecht zu einer Richtung erstreckt, in der das Steuer-Gate ausgedehnt von der ersten leitenden Schicht gebildet wird, um einen Bereich zum Abtrennen des Floating-Gate zu bilden;
Ausbilden einer zweiten Isolierschicht (7; 27) auf der ersten leitenden Schicht;
Ausbilden einer zweiten leitenden Schicht (8; 28) auf der zweiten Isolierschicht (7; 27);
Musterformen der zweiten leitenden Schicht (8; 28) derart, daß das Steuer-Gate (11) gebildet wird; gekennzeichnet durch...

Description

  • Die Erfindung bezieht sich auf ein Verfahren zum Herstellen eines nichtflüchtigen Halbleiterspeicherbauteils. Genauer bezieht sich die Erfindung auf ein Verfahren zum Herstellen eines Halbleiterbauteils mit einem nichtflüchtigen Speichertransistor einer gestapelten Gate-Struktur mit einem Floating-Gate und einem Steuer-Gate und einem MOS-Transistor einer Einzel-Gate-Struktur.
  • Ein Verfahren zum Herstellen eines EEPROM mit einem Hochspannungstransistor (z.B. ist ein MOS-Transistor verfügbar) ist beispielsweise in dem US Patent 4,851,361 beschrieben. Entsprechend diesem herkömmlichen Verfahren wird auf einem Halbleitersubstrat ein aktiver Bereich ausgebildet, auf dem Halbleitersubstrat ein dünner Tunnelbereich einer nichtflüchtigen Speicherzelle ausgebildet, und wird auf der gesamten Oberfläche des Halbleitersubstrates dann eine erste Polysiliciumschicht abgeschieden. Anschließend wird die erste Polysiliciumschicht derart bearbeitet, daß sie eine Floating-Gate-Elektrode der nichtflüchtigen Speicherzelle bildet. Anschließend, nachdem eine kapazitive Isolierschicht, eine Gate-Oxidschicht eines Hochspannungstransistors und eine Gate-Oxidschicht eines Logikschaltungsbereiches ausgebildet sind, eine zweite Polysiliciumschicht auf die gesamte Oberfläche der Oxidfilme aufgebracht. Diese zweite Polysiliciumschicht wird dann verarbeitet, um ein Steuer-Gate der Speicherzelle, eine Gate-Elektrode des Hochspannungstransistors und eine Gate-Elektrode der Logikschaltung auszubilden.
  • Bei dem vorbeschriebenen herkömmlichen Verfahren der Herstellung der Halbleiterbaugruppe mit der nichtflüchtigen Speicherzelle, wie ein EEPROM, und der Logikschaltung besteht ein Höhenunterschied bezüglich der aufgebrachten zweiten Polysiliciumschicht, der auf die erste Polysiliciumschicht zurückgeht. Folglich besteht die Notwendigkeit, das zweite Polysilicium zu entfernen, das auf der Seitenwand des Unterschiedes aufgrund der ersten Polysiliciumschicht aufgebracht ist. Es wurden Bedingungen derart eingestellt, daß infolge von Durchführen eines überschüssigen Ätzens ein seitliches Ätzen auftritt. Dabei verschlechtert sich jedoch die Abmessungsgenauigkeit des durch die zweite Polysiliciumschicht gebildeten Gates und es ist schwierig, ein feines Gate auszubilden.
  • Da die Gate-Oxidschicht des Hochspannungstransistors und die Gate-Oxidschicht des Logikschaltungsbereiches gleichzeitig ausgebildet werden, muß des weiteren die Gate-Oxidschicht relativ dick ausgebildet werden, und es ist schwierig, den Logikschaltungsbereich fein zu bearbeiten. Deshalb würde ein Verfahren bestehen, bei dem die Gate-Oxidschicht des Hochspannungs MOS-Transistors relativ dick ausgebildet ist und die Gate-Oxidschicht des Logikschaltungsbereiches relativ dünn ausgebildet ist. Nichtsdestoweniger ist dieses Verfahren nicht vorteilhaft, da die Anzahl der Schritte vergrößert ist.
  • Die US 5 550 072 A offenbart die Merkmale des Oberbegriffs des Patentanspruchs 1.
    •
  • Im Hinblick auf das Vorstehende liegt eine der Aufgaben der Erfindung darin, ein Verfahren zum Herstellen eines Halbleiterbauteils mit einer nichtflüchtigen Speicherzelle, wie ein EEPROM, und einer Logikschaltung und optional weiter mit einem Widerstand und einem Kondensator zu schaffen, bei dem in dem Logikschaltungsbereich eine feinere Gate-Elektrode ausgebildet wird, ohne daß die Anzahl der Schritte erhöht wird.
  • Die Lösung der gestellten Aufgabe ist den Ansprüchen 1 und 9 zu entnehmen. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Der erste Aspekt der Erfindung liegt in einem Verfahren zum Herstellen eines Halbleiterbauteils mit einem nichtflüchtigen Speichertransistor einer gestapelten Gate-Struktur mit einem Floating-Gate und einem Steuer-Gate und einem MOS-Transistor einer Einzel-Gate-Struktur. Dieses Verfahren umfaßt die Schritte:
    Ausbilden einer ersten Isolierschicht auf einem Halbleitersubstrat, welche erste Isolierschicht eine Gate-Oxidschicht sowohl des nichtflüchtigen Speichertransistors als auch des MOS-Transistors wird;
    Ausbilden einer ersten leitenden Schicht auf der ersten Isolierschicht;
    Entfernen eines Flächenbereiches, der sich in einer Richtung senkrecht zu der Richtung erstreckt, in der das Steuer-Gate ausgedehnt von der ersten leitenden Schicht ausgebildet wird, um einen Bereich zum Abtrennen des Floating-Gates zu bilden;
    Ausbilden einer zweiten Isolierschicht auf der ersten leitenden Schicht;
    Ausbilden einer zweiten leitenden Schicht auf der zweiten Isolierschicht;
    Musterformen der zweiten leitenden Schicht derart, daß das Steuer-Gate gebildet wird; und
    Musterformen der ersten leitenden Schicht derart, daß die gestapelte Gate-Struktur und die einzige Gate-Struktur gebildet werden.
  • Der zweite Aspekt der Erfindung besteht in einem Verfahren zum Herstellen des Halbleiterbauteils wie in dem ersten Aspekt beschrieben, wobei der MOS-Transistor der Einzel-Gate-Struktur einen Hochspannungstransistor und einen MOS-Transistor enthält, die eine periphere Schaltung bilden.
  • Der dritte Aspekt der Erfindung ist ein Verfahren zum Herstellen des Halbleiterbauteils, wie im zweiten Aspekt beschrieben, wobei der Schritt der Ausbildung der ersten Isolierschicht die Schritte der Ausbildung einer Gate-Isolierschicht eines Hochspannungstransistors und Ausbilden einer Tunneloxidschicht zwischen dem Floating-Gate und dem Substrat und gleichzeitiges Ausbilden einer Gate-Isolierschicht des MOS-Transistors enthält, der die periphere Schaltung bildet.
  • Der vierte Aspekt der Erfindung besteht in einem Verfahren zum Herstellen des Halbleiterbauteils, wie in dem ersten Aspekt beschrieben, wobei das Floating-Gate in selbst ausrichtender Weise mustergeformt wird, wobei die zweite leitende Schicht, die das Steuer-Gate bildet, als eine Maske verwendet wird, in dem Schritt der Musterformung der ersten leitenden Schicht zur Ausbildung der gestapelten Gate-Struktur.
  • Der fünfte Aspekt der Erfindung liegt in dem Verfahren zum Herstellen des Halbleiterbauteils, wie in dem ersten Aspekt beschrieben, wobei die erste leitende Schicht und die zweite leitende Schicht aus Polysilicium hergestellt sind.
  • Der sechste Aspekt der Erfindung liegt in dem Verfahren zum Herstellen des Halbleiterbauteils, wie in dem ersten Aspekt beschrieben, wobei das Verfahren weiter einen Schritt der Ausbildung einer Seitenwand an der Seitenfläche des Steuer-Gates nach dem Musterformen der zweiten leitenden Schicht umfaßt.
  • Der siebte Aspekt der Erfindung liegt in dem Verfahren zum Herstellen des Halbleiterbauteils, wie in dem fünften Aspekt beschrieben, wobei das Verfahren weiter einen Schritt der Ausbildung einer ersten Metallsilicidschicht auf der zweiten leitenden Schicht enthält.
  • Der achte Aspekt der Erfindung liegt in dem Verfahren zum Herstellen des Halbleiterbauteils, wie in dem siebten Aspekt beschrieben, wobei das Verfahren weiter die folgenden Schritte enthält: Ausbilden einer dritten Isolierschicht auf der ersten Metallsilicidschicht;
    Entfernen der dritten Isolierschicht, der ersten Metallsilicidschicht, der zweiten leitenden Schicht und der zweiten Isolierschicht mit Ausnahme des Steuer-Gate-Bereiches der gestapelten Gate-Struktur zur Herstellung des Steuer-Gate-Bereiches;
    Ausbilden einer Seitenwand des Steuer-Gate-Bereiches;
    Ausbilden einer zweiten Metallsilicidschicht auf der ersten leitenden Schicht und der freiliegenden dritten Isolierschicht;
    Ausbilden einer vierten Isolierschicht auf der zweiten Metallsilicidschicht; und
    Ätzen der ersten leitenden Schicht unter Verwendung des Steuer-Gate-Bereiches als Maske zur Herstellung der gestapelten Gate-Struktur in selbst ausrichtender Weise, während der vierte Isolierschicht, die zweite Metallsilicidschicht und die erste leitende Schicht mustergeformt werden, um den MOS-Transistor der einzelnen Gate-Struktur auszubilden.
    •
  • Die Erfindung wird im folgenden anhand schematischer Zeichnungen beispielsweise und mit weiteren Einzelheiten erläutert: Es stellen dar:
  • 1–13 Ansichten, die ein Verfahren zum Herstellen eines Halbleiterbauteils gemäß der ersten Ausführungsform der Erfindung beschreiben.
  • 1 eine Aufsicht auf ein Halbleitersubstrat 1, auf dessen Oberfläche ein Feldoxid 2, eine relativ dicke Gate-Oxidschicht 3 und eine Tunneloxidschicht 4 ausgebildet sind,
  • 2 eine Ansicht eines Schnittes längs der Linie II-II in 1.
  • 3 eine Ansicht, wobei eine Polysiliciumschicht 6 auf der gesamten Oberfläche des Substrates als erste leitende Schicht aufgebracht ist,
  • 4 eine Aufsicht auf eine Struktur, bei der eine Polysiliciumschicht 6 an einer vorbestimmten Stelle durch Ätzen entfernt ist;
  • 5 eine Ansicht eines Schnittes längs der Linie V-V in 4;
  • 6 eine Schnittansicht, die zeigt, daß eine erste Isolierschicht auf der Polysiliciumschicht 6 ausgebildet ist;
  • 7 eine Schnittansicht, die zeigt, daß eine zweite leitende Schicht auf einer ersten Isolierschicht 7 ausgebildet ist;
  • 8 eine Schnittansicht der Stufe gemäß 7, geschnitten längs einer Linie, die der Linie V-V in 4 entspricht;
  • 9 eine Aufsicht, die zeigt, daß ein Steuer-Gate 11 auf einem einem gestapelten Gate entsprechenden Bereich ausgebildet ist;
  • 10 eine Ansicht eines Schnittes längs der Linie X-X in 9;
  • 11 eine Schnittansicht eines Halbleiterbauteils, das entsprechend der ersten Ausführungsform der Erfindung hergestellt ist;
  • 12 eine Aufsicht auf ein Halbleiterbauteil, das mittels der ersten Ausführungsform der Erfindung hergestellt ist, wobei ein Steuer-Gate-Bereich als eine Maske verwendet wird;
  • 13 eine Ansicht eines Schnittes längs der Linie XIII-XIII der 12;
  • 14 bis 23 sind Ansichten, die ein Verfahren zum Herstellen eines Halbleiterbauteils gemäß einer zweiten Ausführungsform der Erfindung beschreiben;
  • 14 eine Ansicht eines Schnittes, die zeigt, daß ein Feldoxid und eine Gate-Oxidschicht auf einem Halbleitersubstrat 21 ausgebildet sind;
  • 15 eine Ansicht eines Schnittes, die zeigt, daß eine Gate-Oxidschicht 23 in Bereichen, die einem gestapelten Gate einer nichtflüchtigen Speicher zelle und einem Gate eines MOS-Transistors einer Logikschaltung entsprechen, unter Verwendung eines Photo-Resists entfernt ist;
  • 16 eine Schnittansicht, bei der eine Tunneloxidschicht 25a des gestapelten Gates der nichtflüchtigen Speicherzelle und eine Gate-Oxidschicht 25b eines Bereiches, der dem Gate des MOS-Transistors der Logikschaltung entspricht, gebildet sind;
  • 17 eine Schnittansicht, die eine Stufe zeigt, in der eine mit Phosphor dotierte Polysiliciumschicht 26 auf der gesamten Oberfläche des Substrates ausgebildet ist, um eine erste leitende Schicht zu bilden;
  • 18 eine Schnittansicht, die eine Stufe zeigt, in der eine ONO-Schicht 27, die aus SiO2/Si3N4/SiO2, drei Schichten, besteht, auf der gesamten Oberfläche des Substrates ausgebildet ist.
  • 19 eine Schnittansicht, die eine Stufe zeigt, bei der nach Ausbildung eines Photo-Resists 31, vorbestimmte Stellen, eine CVD SiO2-Schicht 30, eine Wolfram (W) Silicidschicht 29, eine Polysiliciumschicht 28 und die ONO-Schicht 27 durch Trockenätzung entfernt sind, um das gestapelte Gate der nichtflüchtigen Speicherzelle und einen Kondensator zu bilden;
  • 20 eine Schnittansicht einer Stufe, in der ein CVD SiO2-Schicht 32 auf der gesamten Oberfläche des Substrates ausgebildet ist;
  • 21 eine Schnittansicht einer Stufe, in der nach Ausbilden des Photo-Resists 33 an Stellen, die dem Kondensator und einem Widerstand entsprechen, die CVD SiO2-Schicht 32 durch Trockenätzung entfernt ist, um eine Seitenwand 34 an einer Seite einer oberen Struktur des gestapelten Gate-Bereiches zu bilden;
  • 22 eine Schnittansicht einer Stufe, bei der eine Metallsilicidschicht und eine CVD SiO2-Schicht 36 darauf auf der gesamten Oberfläche des Substrates gebildet sind;
  • 23 eine Schnittansicht einer Stufe, bei der ein Floating-Gate auf selbstausrichtende Art unter Verwendung der oberen Struktur von der ONO-Schicht 27 aufwärts und der auf der Seite ausgebildeten Seitenwand 34 als eine Maske verwendet werden;
  • 24 eine Schnittansicht eines Halbleiterbauteils, das mittels der zweiten Ausführungsform der Erfindung hergestellt ist;
  • 25 und 26 Ansichten zur Beschreibung eines Verfahrens zur Herstellung eines Halbleiterbauteils entsprechend der dritten Ausführungsform der Erfindung;
  • 25 eine Schnittansicht einer Stufe, bei der eine laminierte Struktur aus der Polysiliciumschicht 26, der ONO-Schicht 27, der Polysiliciumschicht 28 und der CVD SiO2-Schicht 30 an Stellen ausgebildet sind, die der nichtflüchtigen Speicherzelle, dem MOS-Transistor, dem Kondensator und dem Widerstand entsprechen.
  • 26 eine Schnittansicht einer Stufe, bei der die gesamte Oberfläche beim Zurücklassen der CVD SiO2-Schicht 32 auf dem unteren Elektrodenbereich des Kondensators und dem Bereich des Widerstandes anisotrop geätzt wird, um die Seitenwand 34 der Seitenfläche der oberen Struktur des gestapelten Gates auszubilden.
  • Die erste Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen des Halbleiterbauteils bzw. der Halbleiterbaugruppe ist unter Bezugnahme auf die 1 bis 13 dargestellt. Diese erste Ausführungsform entspricht dem ersten bis sechsten Aspekt der Erfindung. Das Verfahren ist ein Verfahren zum Herstellen eines Halbleiterbauteils, die eine nichtflüchtige Speicherzelle, wie ein EEPROM, und einen MOS-Transistor zusammen enthält. Die nichtflüchtige Speicherzelle hat ein gestapeltes Gate, bei dem ein Floating (schwebendes) Gate und ein Steuer-Gate auf einer Tunneloxidschicht bzw. einem Tunneloxidfilm über eine Isolierschicht bzw. einem Isolierfilm gestapelt sind, und ein Wahl-Gate, das aus einem Hochspannungstransistor zum Auswählen eines erwünschten gestapelten Gates besteht. Die nichtflüchtige Speicherzelle speichert Daten durch Steuern einer Schwellenspannung des Tansistors des gestapelten Gates durch erzwungenes Zuführen von Ladung durch die Tunneloxidschicht hindurch. Alternativ ist manchmal eine Schaltung eingebaut, die aus einem Hochspannungstransistor besteht, der eine Hochspannung erzeugt und diese steuert. Da das erfindungsgemäße Verfahren speziell durch die Bildung des Gates charakterisiert ist, wird die Beschreibung bezüglich der Ausbildung bekannter Kanäle, Source und Drain in einem aktiven Bereich weggelassen.
  • 1 ist eine Aufsicht, bei der ein Feldoxid 2, eine relativ dicke Gate-Oxidschicht 3 und eine Tunneloxidschicht 4 auf der Oberfläche eines Halbleitersubstrats 1 ausgebildet sind. 2 ist eine Schnittansicht längs einer Linie II-II in 1. In dieser Stufe sind eine Source-Elektrode und eine Drain-Elektrode, die zu einem Speicher werden, und Tunnelbereiche eines gestapelten Gate, ein Wahl-Gate und ein MOS-Transistor bereits ausgebildet. Aus Gründen der Klarheit der Zeichnungen sind diese nicht dargestellt.
  • Zunächst werden das Feldoxid 2 und die relativ dicke Gate-Oxidschicht 3 durch thermische Oxidation ausgebildet. Beispielsweise beträgt die Dicke des Feldoxidfilms 2 450 nm und die Dicke der Gate-Oxidschicht 3 beträgt 41,5 nm. Anschließend wird die Gate-Oxidschicht 3 an Stellen, die der Tunneloxidschicht 4 der nichtflüchtigen Speicherzelle und der Gate-Oxidschicht 5 der Logikschaltung entsprechen, durch Ätzen entfernt. Weiter werden die Tunneloxidschicht 4 und die Gate-Oxidschicht 5 des MOS-Transistors auf eine Dicke von jeweils 10 nm ausgebildet. In 2 ist ein Bereich "i" ein Bereich der nicht flüchtigen Speicherzelle und ein Bereich "ii" ist ein Bereich des MOS-Transistors.
  • 3 ist eine Ansicht, bei der auf der gesamten Oberfläche des Substrats eine Polysiliciumschicht 6 als erste leitende Schicht aufgebracht ist. Dann wird die Polysiliciumschicht 6, die das Floating-Gate der nichtflüchtigen Speicherzelle bildet, abgetrennt. 4 ist eine Aufsicht, die eine Struktur zeigt, bei der die Polysiliciumschicht 6 an einer vorbestimmten Stelle durch Ätzen entfernt ist. 5 ist eine Schnittansicht, geschnitten längs der Linie V-V in 4. Diese Schnittlinie ist senkrecht zu der Schnittlinie der 1. Die Zeichnung zeigt, daß eine vorbestimmte Stelle der Polysiliciumschicht 5 weggeätzt ist, um eine Nut zu bilden, und das Feldoxid 2 am Boden der Nut freiliegt. Die Nut ist nur in einer Richtung x senkrecht zu einer Richtung y ausgebildet, in der später ein Steuer-Gate ausgedehnt ausgebildet wird. Wenn diese Nut nicht ausgebildet wird, kann das Floating-Gate in einem nachfolgenden Schritt nicht abgetrennt werden, wenn das Steuer-Gate kontinuierlich ausgedehnt ausgebildet wird.
  • 6 ist eine Schnittansicht, die zeigt, daß auf der Polysiliciumschicht eine erste Isolierschicht ausgebildet ist. Eine Isolierschicht 7 ist auf der Polysiliciumschicht 6 als eine dreilagige Struktur aus SiO2, Si3N4 und SiO2 (nachfolgend als "ONO-Schicht" bezeichnet) ausgebildet.
  • 7 ist eine Schnittansicht, die zeigt, daß auf der ersten Isolierschicht 7 eine zweite leitende Schicht ausgebildet ist. Auf die zweite leitende Schicht ist eine Polysiliciumschicht 8 aufgebracht. 8 ist eine Schnittansicht, geschnitten längs einer Linie, die der Linie V-V in 4 entspricht, bei der die Polysiliciumschicht 8 ausgebildet ist.
  • 9 ist eine Aufsicht, die zeigt, daß ein Steuer-Gate an einem Bereich ausgebildet ist, der dem gestapelten Gate entspricht und 10 ist eine Schnittansicht längs der Linie X-X der 9. Gemäß diesen Zeichnungen ist auf der gesamten Oberfläche der Polysiliciumschicht 8 eine Isolierschicht 10 ausgebildet und ist weiter an einem Bereich, der dem gestapelten Gate der nichtflüchtigen Speicherzelle entspricht, eine Maske vorgesehen, und die zweite Isolierschicht 10, die Polysiliciumschicht 8 und die erste Isolierschicht 7 werden mit Ausnahme des Bereiches, der dem gestapelten Gate entspricht, durch Reaktionsionenätzung entfernt, um eine Polysiliciumschicht (Steuer-Gate) 11 zu bilden.
  • Nachfolgend wird eine Isolierschicht 12 aufgebracht bzw. abgeschieden und die gesamte Oberfläche wird einer Reaktionsionenätzung unterworfen, um eine Seitenwand 13 auf der Seite des Steuer-Gates 11 zu bilden. Die Polysiliciumschicht 6 wird dann weggeätzt, wobei diese Seitenwand zur Bildung eines Floating-Gate 14 benutzt wird, das zu einem Teil des gestapelten Gates der nichtflüchtigen Speicherzelle in selbstausrichtender Weise beiträgt. Bei dem Ätzen zur Ausbildung des Floating-Gate 14 können ein Wahl-Gate 16 der nichtflüchtigen Speicherzelle und eine Gate-Elektrode 17 des MOS-Transistors gleichzeitig ausgebildet werden. Zunächst wird eine Isolierschicht 15 aufgebracht und dann werden an Stellen Masken vorgesehen, die dem Wahl-Gate (Selection Gate) der nichtflüchtigen Speicherzelle und der Gate-Elektrode des MOS-Transistors entsprechen. Unter Verwendung dieser Masken, der Isolierschicht 12 und der Seitenwand 13 als Ätzmasken, werden die Isolierschicht 15 und die Polysiliciumschicht 6 geätzt, um eine Wahl-Gate-Elektrode 16 der nichtflüchteigen Speicherzelle und eine Gate-Elektrode 17 des MOS-Transistors zusammen mit dem Floating-Gate 14 zu bilden. Dann werden die Masken an den Stellen, die dem Wahl-Gate der nichtflüchtigen Speicherzelle und dem Gate des MOS-Transistors entsprechen, entfernt. Anschließend werden Source und Drain des Wahl-Gates und der MOS-Transistor durch eine bekanntes Verfahren ausgebildet. 11 zeigt eine Schnittansicht des auf diese Weise hergestellten Halbleiterbauteils, wobei "i" der nichtflüchtige Speicherzellenbereich ist und "ii" der MOS-Transistorbereich ist.
  • Um das Floating-Gate 14 der nichtflüchtigen Speicherzelle in selbstausrichtender Weise auszubilden, kann das Floating-Gate 14 auch durch Ätzen der Polysiliciumschicht 6 unter Verwendung des Steuer-Gate-Bereiches (nämlich der ersten Isolierschicht 17, des Steuer-Gates 11 und der zweiten Isolierschicht 10) in 9 als eine Maske ausgebildet werden. Auch in diesem Fall können die Wahl-Gate-Elektrode 16 der nichtflüchtigen Speicherzelle und die Gate-Elektrode 17 des MOS-Transistors gleichzeitig durch das vorgenannte Verfahren ausgebildet werden. Die Aufsicht des auf diese Weise ausgebildeten Halbleiterbauteils ist in 12 dargestellt. 13 ist eine Schnittansicht längs einer Linie XIII-XIII der 12.
  • Wie vorstehend beschrieben kann erfindungsgemäß die Gate-Oxidschicht 5 des MOS-Transistors zusammen mit der Tunneloxidschicht 4 des gestapelten Gates 9 der nichtflüchtigen Speicherzelle dünn ausgebildet werden. Weiter wird das Floating-Gate 14 des gestapelten Gates 9 in selbstausrichtender Weise ausgebildet. Auf diese Weise kann eine Feinbearbeitung des Gates erfolgen, ohne daß die Anzahl der Schritte vergrößert wird.
  • Die zweite Ausführungsform der Erfindung ist unter Bezugnahme auf die 14 bis 23 dargestellt. Diese Ausführungsform entspricht dem siebten und achten Aspekt der Erfindung und ist ein Beispiel für die Herstellung eines Halbleiterbauteils mit einer nichtflüchtigen Speicherzelle und einer gestapelten Gate-Struktur, einem MOS-Transistor einer Logikschaltung, einem Widerstand und einer Kapazität bzw. einem Kondensator. Da die Ausbildung aktiver Bereiche, die niedriger als sowohl ein Gate der nichtflüchtigen Speicherzelle als auch ein Gate des MOS-Transistors sind, d.h. ein Kanal, ein Source und ein Drain, bekannt sind, ist die entsprechende Beschreibung weggelassen.
  • 14 ist eine Schnittansicht, die zeigt, daß ein Feldoxid und eine Gate-Oxidschicht auf einem Halbleitersubstrat 21 ausgebildet wurden. Ein Feldoxid 22 mit einer Dicke von 450 nm und eine dicke Gate-Oxidschicht 23 mit einer Dicke von 41,5 nm wurden auf der Oberfläche des Halbleitersubstrats 21 durch thermische Oxidation ausgebildet. In dieser Stufe sind eine Source- und eine Drain-Elektrode eines gestapelten Gates, Kanalbereiche des gestapelten Gates, ein Wahl-Gate und der MOS-Transistor bereits ausgebildet, obwohl in der Zeichnung nicht dargestellt.
  • 15 ist eine Schnittansicht, die zeigt, daß die Gate-Oxidschicht 23 in Bereichen, die dem gestapelten Gate der nichtflüchtigen Speicherzelle und dem Gate des MOS-Transistors der Logikschaltung entsprechen, unter Verwendung eines Photo-Resists entfernt wurde. Die dicke Gate-Oxidschicht 23 wurde in Bereichen, die den Bereichen der Tunneloxidschicht 25a des gestapelten Gates der nichtflüchtigen Speicherzelle und der Gate-Oxidschicht 25b des MOS-Transistors der Logikschaltung entsprechen, durch Naßätzen unter Verwendung eines Photo-Resists 24 entfernt.
  • 16 ist eine Schnittansicht, bei der die Tunneloxidschicht 25a des gestapelten Gates der nichtflüchtigen Speicherzelle und die Gate-Oxidschicht 25b des Bereiches, der dem Gate des MOS-Transistors der Logikschaltung entspricht, ausgebildet wurden. Der Resist 24 wurde entfernt, ein notwendiger Reinigungsschritt wurde durchgeführt, und die Tunneloxidschicht 25a und die Gate-Oxidschicht 25b des MOS-Transistors wurden durch thermische Oxidation ausgebildet, wobei jede Schicht eine Dicke von 10 nm hat. Wie in 17 dargestellt, wurde eine Polysiliciumschicht 26 mit einer Dicke von 250 nm auf der gesamten Oberfläche der Oxidschicht durch CVD aufgebracht und die Poylsiliciumschicht 26 erhielt durch Dotieren mit Phosphor zur Bildung einer ersten leitenden Schicht eine vorbestimmte Leitfähigkeit. Zu diesem Zeitpunkt wurde entstandenes Phosphatglas mit einer Fluorwasserstoffsäurelösung entfernt. Anschließend wurde, wie weiter oben beschrieben, ein vorbestimmter Bereich der Polysiliciumschicht 26 durch Trockenätzung entfernt, um das Floating-Gate abzutrennen.
  • Dann wurde, wie in 18 dargestellt, eine ONO-Schicht 27 aus drei Lagen von SiO2 einer Dicke von 10 nm, Si3N4 mit einer Dicke von 10 nm und SiO2 mit einer Dicke von 5 nm auf der gesamten Oberfläche ausgebildet, wobei SiO2 durch thermische Oxidation und Si3N4 durch CVD ausgebildet wurde. Eine Polysiliciumschicht 28 mit einer Dicke von 250 nm wurde darauf ausgebildet und mit Phosphor dotiert, um eine vorbestimmte Leitfähigkeit zu erzeugen. Auf diese Weise wurde eine zweite leitende Schicht geschaffen. Zu diesem Zeitpunkt wurde auf der Oberfläche gebildetes Phosphatglas mit einer Fluorwasserstoffsäurelösung entfernt. Nach einem notwendigen Reinigungsschritt wurde eine Metallsilicidschicht, in diesem Fall eine Wolfram-(W) Silicidschicht 29, auf der Polysiliciumschicht 28 mit einer Dicke von 150 nm durch Sputtern ausgebildet. Weiter wurde eine SiO2-Schicht 30 mit einer Dicke von 230 nm darauf durch CVD ausgebildet (nachfolgend wird diese Schicht als "CVD SiO2-Schicht" bezeichnet).
  • Wie in 19 dargestellt, wurde, um ein gestapeltes Gate der nichtflüchtigen Speicherzelle und den Kondensator zu bilden, ein Photo-Resist 31 an einer vorbestimmten Stelle ausgebildet bzw. aufgebracht und die CVD SiO2-Schicht 30, die Wolframsilicidschicht 29, die Polysiliciumschicht 28 und die ONO- Schicht 27 wurden durch Trockenätzung entfernt. In dieser Stufe wurden die obere Struktur des gestapelten Gates und die laminierte bzw. geschichtete Struktur für den Kondensator gebildet. Anschließend wurde der Photo-Resist 31 entfernt und ein CVD SiO2-Film 32 mit einer Dicke von 170 nm wurde auf der gesamten Oberfläche ausgebildet, wie in 20 dargestellt.
  • Wie in 21 gezeigt, wurden Photo-Resists 33 an den Kondensator und dem Widerstand entsprechenden Stellen aufgebracht und dann wurde der CVD SiO2-Film 32 durch Trockenätzung entfernt. An der Seite der oberen Struktur des gestapelten Gate-Bereiches, an der die CVD SiO2-Schicht 32 freiliegt, wurde ein Seitenwand 34 ausgebildet, während an dem Kondensatorbereich und dem Widerstandsbereich, die mit dem Photo-Resist 33 bedeckt waren, keine Seitenwand ausgebildet wurde.
  • Anschließend wurden die Photo-Resists entfernt und ein notwendiger Reinigungsschritt durchgeführt. Wie in 22 dargestellt, wurde auf der gesamten Oberfläche in einer Dicke von 150 nm eine Metallsilicidschicht, im vorliegenden Beispiel eine W-Silicidschicht 35, durch Sputtern ausgebildet, und eine CVD SiO2-Schicht 36 mit einer Dicke von 230 nm wurde darauf durch CVD ausgebildet. Schließlich wurden an jeweiligen Stellen der CVD SiO2-Schicht, die dem Wahl-Gate und dem Gate des MOS-Transistors der Logikschaltung entsprechen, Photo-Resists ausgebildet, und die CVD SiO2-Schicht 36, die W-Silicidschicht 35 und die Polysiliciumschicht 26 mit Ausnahme der unter den Photo-Resists befindlichen Bereiche, wurden durch Trockenätzung entfernt, und die Photo-Resists wurden entfernt.
  • Folglich wurden, wie in 23 gezeigt, 1) die nichtflüchtige Speicherzelle mit dem gestapelten Gate 37 aus der Polysiliciumschicht (Floating-Gate) 26, der ONO-Schicht 27, der Polysiliciumschicht (Steuer-Gate 28), der Wolframsilicidschicht 29 und der CVD SiO2-Schicht 30 und das Wahl-Gate 38 aus der Polysiliciumschicht 26, der Wolframsilicidschicht 35 und der CVS SiO2-Schicht 36 und 2) das Gate 39 des MOS-Transistors aus der Polysiliciumschicht 26, der Wolf ramsilicidschicht 35, der CVD SiO2-Schicht 36 ausgebildet. Weiter, 3), wurden der Kondensator 40 aus der Polysiliciumschicht 36, der ONO-Schicht 27, der Polysiliciumschicht 28, der Wolframsilicidschicht 29, der CVD SiO2-Schicht 30, und der CVD SiO2-Schicht 32 und 4) der Widerstand 41 aus der Polysiliciumschicht 26 und der zweiten CVD SiO2-Schicht 32 gleichzeitig ausgebildet.
  • Wie in 23 gezeigt, wurde das Floating-Gate (Polysiliciumschicht) 26 des gestapelten Gate 37 in selbstausrichtender Weise unter Verwendung der oberen Struktur von der ONO-Schicht 27 aufwärts und der an dem Seitenbereich ausgebildeten Seitenwand 34 als eine Maske ausgebildet. Weiter wurden Source und Drain des Wahl-Gate (Selection Gate) und der MOS-Transistor durch das bekannte Verfahren ausgebildet. Die Schnittansicht des auf diese Weise ausgebildeten Halbleiterbauteils ist in 24 dargestellt. In 24 bezeichnet "ch" einen Kanal, "d" bezeichnet einen Drain und "s" bezeichnet einen Source. Die Konstruktion eines Kanals, eines Source und eines Drain unter jedem Gate des Halbleiterbauteils gemäß 13, obwohl nicht dargestellt, ist die gleiche wie in 24.
  • Es ist auch möglich, die dritte Ausführungsform, bei der die Metallsilicidschicht fehlt, anstelle der zweiten Ausführungsform gemäß den 14 bis 23 zu verwenden. Die dritte Ausführungsform entspricht dem neunten Aspekt der Erfindung. Bei der dritten Ausführungsform können beim Herstellen des Halbleiterbauteils mit der nichtflüchtigen Speicherzelle, dem MOS-Transistor der Logikschaltung, dem Widerstand und dem Kondensator, die Polysiliciumschicht 26 und die Polysiliciumschicht 28 als Elektroden verwendet werden, ohne daß die Metallsilicidschichten 29 und 35 verwendet werden. Das heißt, eine laminierte bzw. geschichtete Struktur aus der Polysiliciumschicht 26, der ONO-Schicht 27, der Polysiliciumschicht 28 und der CVD SiO2-Schicht 30 gemäß 25 ist an jeder der Stellen ausgebildet, die der nichtflüchtigen Speicherzelle, dem MOS-Transistor, dem Kondensator und dem Widerstand entsprechen, ohne einen Schritt der Ausbildung der W-Silicidschichten 29 und 35.
  • 25 entspricht der Stufe der 19 der zweiten Ausführungsform. Nachfolgend ist es ebenfalls möglich, daß die CVD SiO2-Schicht 32 auf der gesamten Struktur ausgebildet wird. Die gesamte Struktur wird, wie in 26 dargestellt, anisotrop geätzt, wobei die CVD SiO2-Schicht 32 an dem unteren Elektrodenbereich des Kondensators und dem Bereich des Widerstandes zur Ausbildung der Seitenwand 34 auf der Seitenfläche der oberen Struktur des gestapelten Gates zurückbleibt. 26 entspricht der Stufe der 21 der zweiten Ausführungsform. Bei diesem Verfahren kann das Floating-Gate ebenso auf selbstausrichtende Weise ausgebildet werden. Die nachfolgenden Schritte sind die gleichen wie bei der zweiten Ausführungsform.
  • Industrielle Anwendbarkeit
  • Wie vorstehend beschrieben, wird erfidungsgemäß die Flachheit der Oberfläche beim Herstellen des Halbleiterbauteils mit der nichtflüchtigen Speicherzelle und der Logikschaltung aufrechterhalten, da die erste leitende Schicht (Polysiliciumschicht 6) mit Ausnahme in dem Bereich verbleibt, in dem das Floating-Gate abgetrennt wird. Folglich kann die Bearbeitung in den nachfolgenden Schritten, wie dem Schritt des Ätzens der zweiten leitenden Schicht, in einfacher Weise durchgeführt werden, kann die Abmessungsgenauigkeit erhöht werden und wird die Feinbearbeitung ermöglicht. Da beim Ätzen der Gate-Elektrode der Logikschaltung kein überschüssiges Ätzen erforderlich ist, kann eine feinere Gate-Elektrode ausgebildet werden. Weiter können die Tunneloxidschicht des gestapelten Gates der nichtflüchtigen Speicherzelle und die Gate-Oxidschicht des MOS-Transistors der Logikschaltung dünn ausgebildet werden, und das Floating-Gate des gestapelten Gates kann in selbstausrichtender Weise ausgebildet werden. Daher ist es möglich, die Abmessungsgenauigkeit des Halbleiterbauteils und der nichtflüchtigen Speicherzelle, wie ein EEPROM, und dem MOS-Transistor zu erhöhen und die Feinheit der Bearbeitung zu verbessern. Weiter ist die Anzahl der Schritte vermindert und wird eine Analogschaltung in Kombination einfach eingebaut, da der MOS-Transistor, der Widerstand und der Kondensator der gestapelten Gate-Struktur und die Einzel-Gate-Struktur innerhalb der beiden leitenden Schichten ausgebildet werden können.

Claims (9)

  1. Verfahren zum Herstellen eines Halbleiterbauteils, enthaltend einen nichtflüchtigen Speichertransistor einer gestapelten Gate-Struktur mit einem Floating-Gate (14) und einem Steuer-Gate (11), und einen MOS-Transistor einer Einzel-Gate-Struktur, welches Verfahren die Schritte enthält: Ausbilden einer ersten Isolierschicht (2; 22) auf einem Halbleitersubstrat (1; 21), welche erste Isolierschicht eine Gate-Oxidschicht (3, 5) sowohl des nichtflüchtigen Speichertransistors als auch des MOS-Transistors wird; Ausbilden einer ersten leitenden Schicht (6; 26) auf der ersten Isolierschicht (2; 22); Entfernen eines Flächenbereiches, der sich in einer Richtung senkrecht zu einer Richtung erstreckt, in der das Steuer-Gate ausgedehnt von der ersten leitenden Schicht gebildet wird, um einen Bereich zum Abtrennen des Floating-Gate zu bilden; Ausbilden einer zweiten Isolierschicht (7; 27) auf der ersten leitenden Schicht; Ausbilden einer zweiten leitenden Schicht (8; 28) auf der zweiten Isolierschicht (7; 27); Musterformen der zweiten leitenden Schicht (8; 28) derart, daß das Steuer-Gate (11) gebildet wird; gekennzeichnet durch Musterformen der ersten leitenden Schicht (26; 6), wodurch die gestapelte Gate-Struktur und die Einzel-Gate-Struktur ausgebildet werden.
  2. Verfahren zum Herstellen des Halbleiterbauteils nach Anspruch 1, wobei der MOS-Transistor der Einzel-Gate-Struktur einen Hochspannungstransistor und einen MOS-Transistor enthält, der eine periphere Schaltung bildet.
  3. Verfahren zum Herstellen der Halbleiterbauteils gemäß Anspruch 2, wobei der Schritt der Ausbildung der ersten Isolierschicht (2) die Schritte der Ausbildung einer Gate-Isolierschicht (3) des Hochspannungstransistors und der Ausbildung einer Tunneloxidschicht (4) zwischen dem Floating-Gate (14) und dem Substrat (1) und gleichzeitiges Ausbilden einer Gate-Isolierschicht (5) des MOS-Transistors enthält, der die periphere Schaltung bildet.
  4. Verfahren zum Herstellen des Halbleiterbauteils nach Anspruch 1, wobei das Floating-Gate (14) in selbstausrichtender Weise unter Verwendung der zweiten leitenden Schicht (8), die das Steuer-Gate (11) bildet, als eine Maske in dem Schritt der Musterformung der ersten leitenden Schicht (6) zur Ausbildung der gestapelten Gate-Struktur geformt wird.
  5. Verfahren zum Herstellen des Halbleiterbauteils nach Anspruch 1, wobei die erste leitende Schicht (6; 26) und zweite leitende Schicht (8; 28) aus Polysilicium bestehen.
  6. Verfahren zum Herstellen des Halbleiterbauteils nach Anspruch 1, weiter enthaltend einen Schritt der Ausbildung einer Seitenwand (13) an der Seitenfläche des Steuer-Gates (11) nach der Musterformung der zweiten leitenden Schicht (8).
  7. Verfahren zum Herstellen des Halbleiterbauteils nach Anspruch 5, weiter enthaltend einen Schritt der Ausbildung einer ersten Metallsilicidschicht (29) auf der zweiten leitenden Schicht (28).
  8. Verfahren zum Herstellen des Halbleiterbauteils nach Anspruch 7, weiter enthaltend die Schritte: Ausbilden einer dritten Isolierschicht (30) auf der ersten Metallsilicidschicht (29); Entfernen der dritten Isolierschicht (30), der ersten Metallsilicidschicht (29), der zweiten leitenden Schicht (28) und der zweiten Isolierschicht (27) mit Ausnahme des Steuer-Gate-Bereiches der gestapelten Gate-Struktur zur Ausbildung des Steuer-Gate-Bereiches; Ausbilden einer Seitenwand (34) auf dem Steuer-Gate-Bereich; Ausbilden einer zweiten Metallsilicidschicht (35) auf freiliegenden Bereichen der ersten leitenden Schicht (26) und der dritten Isolierschicht (30); Ausbilden einer vierten Isolierschicht (36) auf der zweiten Metallsilicidschicht (35); und Ätzen der ersten leitenden Schicht (26) unter Verwendung des Steuer-Gate-Bereiches als eine Maske zur Ausbildung der gestapelten Gate-Struktur in selbstausrichtender Weise, während die vierte Isolierschicht (36), die zweite Metallsilicidschicht (35) und die erste leitende Schicht (26) mustergeformt werden, um den MOS-Transistor der Einzel-Gate-Struktur zu bilden.
  9. Verfahren zum Herstellen eines Halbleiterbauteils mit einer nichtflüchtigen Speicherzelle (37), einem Kondensator (40), einem Widerstand (41) und einer Logikschaltung (39), enthaltend die Schritte: gleichzeitiges Ausbilden einer Tunneloxidschicht (25a) der Speicherzelle (37) und einer Gate-Oxidschicht (25b) eines MOS-Transistors der Logikschaltung (39) auf einem Halbleitersubstrat (21); Ausbilden einer ersten Polysiliciumschicht (26) auf der gesamten Oberfläche der Oxidschichten (22, 23, 25a, 25b); Entfernen eines Bereiches der ersten Polysiliciumschicht (26) zum Abtrennen eines Floating-Gates der Speicherzelle (37); Ausbilden einer ersten Isolierschicht (27) auf der ersten Polysiliciumschicht (26); Ausbilden einer zweiten Polysiliciumschicht (28) auf der gesamten Oberfläche der ersten Isolierschicht (27); Ausbilden einer zweiten Isolierschicht (30) auf der zweiten Polysiliciumschicht (28); Entfernen der zweiten Isolierschicht (30), der zweiten Polysiliciumschicht (28) und der ersten Isolierschicht (27) mit Ausnahme eines Bereiches der Speicherzelle (37) und des oberen Elektrodenbereiches des Kondensators (40); Ausbilden einer dritten Isolierschicht (32) auf der gesamten Oberfläche; Entfernen von Bereichen der dritten Isolierschicht mit Ausnahme des unteren Elektrodenbereiches des Kondensators (40) und eines Bereiches, in dem der Widerstand (41) gebildet ist; Anisotopes Ätzen der gesamten Oberfläche zur Ausbildung einer Seitenwand (34) eines gestapelten Gates der Speicherzelle (37); und Ätzen der ersten Polysiliciumschicht (26) unter Verwendung der dritten Isolierschicht (32) und der Seitenwand (34) als eine Maske, so dass das gestapelte Gate der Speicherzelle (37), der Kondensator (40) und der Widerstand (41) gebildet werden.
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