KR100399350B1 - 부유 트랩형 소자를 가지는 비휘발성 반도체 메모리 장치및 그 제조방법 - Google Patents

부유 트랩형 소자를 가지는 비휘발성 반도체 메모리 장치및 그 제조방법 Download PDF

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Abstract

비휘발성 반도체 메모리 장치 및 그 형성 방법이 개시된다. 그 장치의 제1 구성에 따르면, 반도체 기판 상에 터널링 절연층, 전하저장층, 블로킹 절연층으로 이루어지는 3중층과 제2 도전층을 구비하는 셀 어레이(cell array) 영역의 부유 트랩형 메모리 소자용 게이트 패턴, 고전압용 게이트 절연층, 제1 도전층, 3중층 및 제2 도전층을 구비하는 주변부 고전압 영역의 고전압형 게이트 패턴 및 고전압용을 대신하여 저잔압용 게이트 절연층이 구비된 주변부 저전압 영역의 저전압형 게이트 패턴, 절연막으로 기판과 이격된 저항층을 가지는 저항 영역의 저항 패턴이 구비된다. 또한, 그 방법은 기판에 소자 분리막을 형성하는 단계, 기판의 적어도 주변부 저전압 영역에 저전압형 게이트 절연막을, 적어도 주변부 고전압 영역에 고전압형 게이트 절연막을 형성하는 게이트 절연막 형성 단계, 게이트 절연막 형성 단계에 연속하여 기판 전면에 제1 도전층을 적층하고 패터닝 작업을 통해 셀 어레이 영역에서 제1 도전층을 제거하고 기판의 기저층(substrate)을 드러내는 단계 및 셀 어레이 영역에서 기저층이 드러난 기판 전면에 걸쳐 열산화막으로 된 턴넬링 절연막, 전하저장층, 블로킹 절연막의 3 중층과 제2 도전층을 차례로 형성하는 단계를 구비하여 이루어진다.

Description

부유 트랩형 소자를 가지는 비휘발성 반도체 메모리 장치 및 그 제조 방법{NON VOLATILE MEMORY HAVING FLOATING TRAP TYPE DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 비휘발성 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 부유 트랩형 소자를 가지는 비휘발성 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
플래시 메모리 같은 비휘발성 반도체 메모리 장치는 일단 메모리 소자에 데이타를 입력하면 별도의 소거 동작이 없을 경우 데이타를 계속 보유하는 특성을 가진 메모리 장치다. 따라서, 비휘발성 반도체 메모리 장치는 일반 디램 같은 휘발성 메모리 장치에 비해 리프레시(reflesh) 관련 회로가 불필요하고, 전력의 소모를 줄일 수 있다는 장점을 가진다.
그러나, 비휘발성 반도체 메모리 장치에서는 메모리 소자에 데이타를 기입하고 소거하기 위해 높은 전압이 인가되어야 하며, 데이타의 보유를 위한 별도의 신뢰성 있는 저장 장소가 필요하다. 이상을 감안할 때 비휘발성 반도체 메모리 장치의 구조 및 그 형성 공정이 복잡해질 수 있다. 가령, 비휘발성 메모리 장치에서는 데이타를 신뢰성 있게 보존하기 위한 전하 저장 장소가 더 필요하며, 고전압 영역과 저전압 영역을 단일 전원으로 구동하기 위해서 전압 강하를 위한 저항이 더 필요할 수 있다.
한편, 비휘발성 반도체 메모리 장치의 메모리 셀을 형성하는 소자는 그 구조에 따라 부유 게이트형 소자(floating gate type device)와 부유 트랩형 소자(floating trap type device)로 나눌 수 있다. 이 가운데 부유 트랩형 소자에서는 메모리 소자에서 게이트 전극과 반도체 기판 사이에 설치된 비도전성 전하 저장층 내에 형성되는 트랩에 전하를 저장하는 방법에 의해 프로그래밍을 수행할 수 있다. 부유 트랩을 형성하기 위해서는 전하 저장층을 형성하는 실리콘 질화막 등의 상하에 턴넬링 절연막과 블로킹 절연막이 형성된다.
부유 트랩형 메모리 소자에 전형적인 SONOS(Silicon Oxide Nitride Oxide Semiconductor) 구조의 단면을 나타내는 도1을 참조하면, 단위 메모리 트랜지스터 소자에는 반도체 기판(10)의 활성영역 상에 차례로 적층된 턴넬링 절연막(20), 전하저장층(22), 블로킹 절연막(24) 및 게이트 전극(27)로 구성된 게이트 패턴이 위치한다. 게이트 패턴 양측의 활성영역에 불순물확산층(28)이 형성되어 있다. 일반적으로 상기 턴넬링 절연막(20)은 열산화막으로 형성되고, 상기 전하저장층(22)은 실리콘 질화막으로 형성된다.
부유 게이트형 소자를 가지는 비휘발성 반도체 메모리 장치에서는 메모리 소자의 게이트 절연막이 주변 회로부의 저전압 영역의 트랜지스터 형성용 게이트 절연막과 통상 동일한 두께로 함께 형성된다. 그러나, 부유 트랩형 메모리 소자의 턴넬링 절연막은 통상 주변 회로부의 저전압 영역의 트랜지스터 형성용 게이트 절연막과 적합한 두께 범위를 달리한다. 따라서, 부유 트랩형 메모리 소자를 가지는 비휘발성 반도체 장치의 제조 공정은 부유 게이트형 메모리 소자를 가지는 비휘발성 반도체 장치의 제조 공정에 비해 복잡하게 되기 쉽다.
본 발명은 상술한 바와 같이 부유 트랩형 메모리 소자를 가지는 비휘발성 반도체 메모리 장치의 제조 공정에 있어서 공정이 복잡해지는 문제를 완화시키기 위한 것이다.
따라서, 본 발명은 공정 단순화와 데이타 보존의 신뢰성 향상이 가능한, 부유 트랩형 메모리 소자를 가진 비휘발성 반도체 메모리 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
본 발명은 또한, 구동을 위한 신호 전달의 효율성을 높일 수 있는 부유 트랩형 메모리 소자를 가진 비휘발성 반도체 메모리 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
도1은 부유 트랩형 단위 소자의 통상적 구성을 나타내는 단면도,
도2 내지 도8은 본 발명 방법 가운데 먼저 소자 분리막을 형성하고 게이트 패턴을 형성하면서 주변부에 버팅 콘택을 형성하는 예를 나타내는 공정 단면도들,
도9 내지 도11은 도8과 같은 상태에서 게이트 패턴 및 저항 패턴을 패턴이 형성된 길이 방향을 따라 절개한 각 단면을 나타내는 단면도,
도12 내지 도17은 본 발명 방법의 제2 실시예를 나타내는 공정 단면도들,
도18 내지 도20은 도17의 상태에서 각 패턴(602,402,302)을 패턴의 길이 방향으로 기판을 수직하게 절개한 각 단면을 나타내는 단면도들,
도21 내지 도25는 본 발명 방법의 제3 실시예의 중요 단계를 나타내는 공정 단면도들,
도26 내지 도32는 본 발명 방법의 제4 실시예의 중요 단계를 나타내는 공정 단면도들,
도33 내지 도37은 본 발명 방법의 제5 실시예의 중요 단계를 나타내는 공정 단면도들,
도 38 내지 도44는 본 발명 방법의 제6 실시예의 중요 단계를 나타내는 공정 단면도들,
도45는 도44의 저항 패턴을 형성 길이 방향에 따라 기판에서 수직으로 자른 단면을 나타내는 단면도,
도46 내지 도53은 본 발명 방법의 제7 실시예의 중요 단계를 나타내는 공정 단면도들,
도 54 내지 도58은 본 발명 방법의 제8 실시예의 중요 단계를 나타내는 공정 단면도들,
도 59 내지 도62는 본 발명 방법의 제9 실시예의 중요 단계를 나타내는 공정 단면도들이다.
상기 목적을 달성하기 위한 본 발명의 비휘발성 반도체 메모리 장치의 제1 구성은, 반도체 기판 상에 셀 어레이(cell array) 영역의 부유 트랩형 메모리 소자용 게이트 패턴, 주변부 고전압 영역의 고전압형 게이트 패턴 및 주변부 저전압 영역의 저전압형 게이트 패턴을 구비한다. 여기서, 메모리 소자용 게이트 패턴은 터널링 절연층, 전하저장층, 블로킹 절연층으로 이루어지는 3중층과 제2 도전층을 구비하여 이루어진다. 고전압형 게이트 패턴은 고전압용 게이트 절연층, 제1 도전층, 3중층 및 제2 도전층을 구비하여 이루어진다. 그리고, 저전압형 게이트 패턴은 저전압용 게이트 절연층, 제1 도전층, 3중층, 제2 도전층을 구비하여 이루어진다.
본 발명 장치의 제1 구성에서, 단일 전원을 이용하여 고전압 및 저전압 전원을 형성하는 등의 이유로 메모리 장치 주변부에는 라인형 저항 패턴이 통상 구비된다. 이때, 저항 패턴은 게이트 패턴들과 함께 형성되는 것이 공정의 단계를 줄이고 효율을 높이기 위해 바람직하다. 저항 패턴은 저항의 역할을 할 수 있도록 일정 비저항을 가지는 저항층을 가져야 한다. 저항층은 하나 이상의 물질층으로 형성될 수도 있다. 제1 도전층을 불순물 도핑 농도를 조절한 폴리실리콘으로 형성하여 저항층의 역할을 하도록 할 수 있다. 저항 패턴 내의 저항층은 기판과 전기적 분리를 위해 절연막 위에 형성되며, 절연막은 트랜치형 소자 분리막 혹은 고전압형 게이트 절연층 가운데 하나로 이루어지는 것이 바람직하다. 또한, 저항층은 금속, 금속 실리사이드 등의 저저항 도전층을 가질 수 없다. 그러므로, 패터닝 과정에서 게이트 패턴과 함께 형성되는 저항 패턴에 저저항 도전층이 있다면, 저항층과는 절연층을 통해 분리되고 콘택 플러그와 접하지 못하도록 형성되거나, 메모리 장치 형성을 위한 후속 단계에서 제거되어야 한다.
본 발명 장치의 제1 구성에서, 제2 도전층은 하부의 폴리실리콘층과 상부의 금속 실리사이드층으로 이루어진 이중층이 될 수 있다. 게이트 패턴의 일부 층을 먼저 형성하고 트렌치형 소자 분리막을 형성하는 자기정렬형 플래시 메모리 등에서는 제2 도전층은 하부 도전층과 상부 도전층으로 나누고 다시 상부 도전층을 아래쪽 폴리실리콘층과 위쪽의 금속 실리사이드층으로 형성할 수 있다. 금속 실리사이드층은 금속을 포함하는 저저항 도전층의 한 예시이며, 주로 게이트 패턴을 흐르는 신호의 전달 효율을 높이기 위해 그리고 위로 연결되는 콘택의 계면 저항을 낮추기 위해 사용된다.
본 발명 장치의 제1 구성에서, 각 게이트 패턴과 저항 패턴은 일 부분에서 상층 회로와 연결을 위한 콘택을 가질 수 있다. 즉, 패턴 일 부분에서 위로 콘택 플러그가 형성될 수 있다. 이때, 게이트 패턴 위로 층간 절연막 형성 전에 저전압형 게이트 패턴과 고전압형 게이트 패턴 각각의 콘택 영역의 일부에서 2 도전층과 3중층을 제거하면 후속적으로 콘택 영역에는 게이트 패턴의 제1 도전층과 제2 도전층에 동시에 접속되는 버팅 콘택(butting contact)이 형성된다. 또한, 저항 패턴에서 적어도 콘택 영역에 2도전층과 3중층을 제거하고 콘택 플러그를 형성하면 라인형 저항 패턴의 제1 도전층만을 저항층으로 사용하게 된다.
그리고, 메모리 소자용 게이트 패턴 영역에서 인근 메모리 소자 사이의 완전한 분리를 위해 3중층 상면은 기판에 형성된 트렌치형 소자분리막 상면보다 낮은 준위로 형성되는 것이 바람직하다. 이때, 플래시 메모리 장치에서 콘트롤 게이트가되는 제2 도전층은 소자 분리막에 의해 분리되지 않는다. 즉, 제2 도전층 상면은 소자 분리막 상면보다 높게 형성된다. 상기 고전압형 게이트 패턴 및 상기 저전압형 게이트 패턴 영역에서 제1 도전층을 버팅 콘택을 통해 이용하기 위해 제 1 도전층 상면 혹은 3중층 하면은 소자분리막 상면보다 높은 준위로 형성되는 것이 바람직하다. 그리고, 앞서 언급한 자기 정렬형 플래시 메모리 등에서는 상기 메모리 소자용 게이트 패턴, 고전압형 게이트 패턴 및 저전압형 게이트 패턴 영역에서 하부 도전층 상면은 소자분리막 상면 이하의 준위로 형성될 수 있다.
상기 목적을 달성하기 위한 본 발명 장치의 제2 구성은 상술한 제1 구성에 비해 주변부 고전압형 및 저전압형 게이트 패턴에서 3 중층이 구비되지 않으며, 버팅 콘택이 아닌 단순 콘택이 형성된다. 보다 구체적으로, 상기 제2 구성에서 반도체 기판 상에 형성되는 메모리 소자용 게이트 패턴은 터널링 절연층, 전하저장층, 블로킹 절연층으로 이루어지는 3중층, 제2 도전층 및 저저항 도전층을 구비하여 이루어지고, 고전압형 및 저전압형 게이트 패턴은 각각 고전압용 및 저전압용 게이트 절연층을 하부에 가지는 외에 제1 도전층 및 저저항 도전층을 구비하여 이루어진다. 이때, 저저항 도전층은 금속 원소 함유층의 단일 구조이거나, 폴리실리콘층이 하층을 이루고 금속 원소 함유층이 상층을 이루는 이중층일 수 있다.
상기 제2 구성에서, 메모리 장치 주변부에는 라인형 저항 패턴이 통상 구비된다. 저항 패턴에 관련하여 본 발명 장치의 제1 구성에 관한 언급이 동일하게 적용될 수 있다. 각 게이트 패턴과 저항 패턴은 일 부분에서 상층 회로와 연결을 위한 콘택을 가질 수 있다. 단, 저항 패턴의 층 구조를 보면, 콘택 형성 영역은 기판과 절연막으로 이격된 저항층을 구비한다. 저항층은 제1 도전층이며 저저항 도전층이 하부에 폴리실리콘층을 가지는 이중층인 경우 저항층은 제1 도전층과 폴리실리콘층의 결합층으로 이루어질 수 있다. 콘택 영역을 제외한 저항 패턴의 라인 영역은 콘택 영역과 동일한 층 구조를 가지거나 저항층 위에 3중층, 제2 도전층, 저저항 도전층을 차례로 가지는 구조가 된다.
그리고, 메모리 소자용 게이트 패턴 영역에서 인근 메모리 소자 사이의 완전한 분리를 위해 3중층 상면은 기판에 형성된 트렌치형 소자분리막 상면보다 낮은 준위로 형성되는 것이 바람직하다. 자기 정렬형 플래시 메모리 장치와 같이 게이트 패턴을 이루는 일부 층이 형성된 뒤 트렌치형 소자 분리막이 형성될 경우 소자 분리막 상면은 대개 셀 어레이 활성 영역에서의 제2 도전층 상면보다 높거나 같고 저저항 도전층 상면보다 낮게, 주변부 영역에서는 제1 도전층 상면보다 높거나 같고 저저항 도전층 상면보다 낮게 형성된다.
본 발명 장치에서, 3중층의 터넬링 절연층은 통상 얇은 실리콘 열산화막으로 이루어지며, 전하 저장층 및 블로킹 절연층은 통상 CVD 방법에 의해 실리콘 질화막 및 실리콘 산화막으로 형성된다. 또한, 게이트 패턴 형성 과정에서 얻어지는 패턴들은 대개 측벽에 실리콘 질화막 등으로 이루어진 절연막 스페이서을 구비하게 된다.
상기 목적을 달성하기 위한 본 발명 방법은 기판에 소자 분리막을 형성하는 단계, 기판의 적어도 주변부 저전압 영역에 저전압형 게이트 절연막을, 적어도 주변부 고전압 영역에 고전압형 게이트 절연막을 형성하는 게이트 절연막 형성 단계,게이트 절연막 형성 단계에 연속하여 기판 전면에 제1 도전층을 적층하고 패터닝 작업을 통해 셀 어레이 영역에서 제1 도전층을 제거하고 기판의 기저층(substrate)을 드러내는 단계 및 셀 어레이 영역에서 기저층이 드러난 기판 전면에 걸쳐 열산화막으로 된 턴넬링 절연층, 전하저장층, 블로킹 절연층의 3중층과 제2 도전층을 차례로 형성하는 단계를 구비하여 이루어진다.
이런 방법 구성에 의해 셀 어레이 영역의 터널링 절연층, 주변부 저전압용 게이트 절연막, 주변부 고전압용 게이트 절연막이 각각 달리 형성될 수 있으며, 셀 어레이 영역의 메모리 소자를 이루는 게이트 패턴과 주변부 저전압형 및 고전압형 게이트 패턴의 게이트 층상 구조가 서로 달리 형성될 수 있다.
본 발명의 방법은 소자 분리막을 먼저 형성하는 경우와 자기 정렬 방식으로 게이트 패턴을 이루는 일부 층을 먼저 형성하고 트렌치형 소자 분리막을 형성하는 경우 모두에 적용될 수 있다. 또한, 본 발명 방법은 주변부 저전압형 및 고전압형 게이트 패턴이, 층 중간에 절연막을 가지고 위로 버팅 콘택이 형성되는 경우와, 층 중간에 절연막 없이 위로 최상층에만 연결된 단순 콘택이 형성되는 경우 모두에 적용될 수 있다. 또한, 본 발명의 방법은 저항을 고려할 경우, 저항 패턴의 저항층이 소자 분리막 위에 형성되는 경우와 고전압형 게이트 절연막과 같은 절연막 위에 형성되는 경우 모두에 적용될 수 있다.
이하 도면을 참조하면서 방법을 중심으로 하는 실시예들을 통해 본 발명을 보다 상세히 설명하기로 한다.
(실시예 1)
도2 내지 도8은 본 발명 방법 가운데 먼저 소자 분리막을 형성하고 게이트 패턴을 형성하면서 주변부에 버팅 콘택을 형성하는 예를 나타내는 공정 단면도들이다.
도2를 참조하면, 먼저, 실리콘 기판(10)에 소자 분리를 실시한다. 도2의 좌로부터 우로 4개의 구역은 각각 저항 영역, 주변부 고전압 영역, 주변부 저전압 영역, 셀 어레이 영역을 나타낸다. 이런 영역 구분은 이하 도면에서 동일하다. 도2에는 소자 분리를 위한 트렌치형 소자 분리막(11)이 도시되어 있으나 트렌치형 소자 분리막(11) 대신 LOCOS형 소자 분리막을 형성하는 방법도 가능하다. 반도체 제조 기술 분야에 잘 알려진 통상의 트렌치형 소자 분리 방법을 사용하는 경우 소자 분리막 상면은 기판(10)과 동일하거나 조금 높은 수준으로 형성된다. 도시된 바와 다르나 소자 분리막은 저항 영역 전반에 걸쳐 형성될 수 있다. 이 경우 저항 패턴은 소자 분리막 위에 형성될 것이다.
도3을 참조하면, 소자 분리막(11)이 형성된 기판(10)에 고전압 소자 형성을 위한 두꺼운 게이트 절연막(13)을 형성한다. 두꺼운 게이트 절연막(13)에 대한 패터닝 작업을 통해 주변부 저전압 영역 및 셀 어레이 영역에 두꺼운 게이트 절연막을 제거하고 기판(10)을 노출시킨다. 패터닝 작업에 이용된 식각 마스크 패턴을 제거하고 열산화를 통해 노출된 기판(10) 표면에 얇은 게이트 절연막(15)을 형성한다. 저항 영역에도 두꺼운 게이트 절연막(13)이 형성되어 있다.
도3 및 도4를 참조하면, 두꺼운 게이트 절연막(13)과 얇은 게이트 절연막(15)이 형성된 기판(10) 전면에 1차 폴리실리콘층(17)을 형성한다. 1차 폴리실리콘층(17)은 불순물이 도핑된 것을 사용하는데 후에 저항을 형성하게 될 것을 고려하여 1차 폴리실리콘층(17)의 도핑 농도를 조절한다. 패터닝 작업을 위해 1차 폴리실리콘층(17) 위에 셀 어레이 영역을 노출시키는 식각 마스크 패턴(도시되지 않음)을 형성하고 식각을 실시한다. 셀 어레이 영역에서 1차 폴리실리콘층(17)과 얇은 게이트 절연막(15)이 모두 제거된다. 식각 마스크 패턴을 제거한다.
도5를 참조하면, 셀 어레이 영역에 기판(10)이 노출된 상태에서 열산화를 실시한다. 이어서 CVD 방법을 통해 실리콘 질화막을 적층하고 다시 실리콘 산화막을 적층한다. 결과, 셀 어레이 영역의 기판 기저층(substrate) 및 여타 영역의 1차 폴리실리콘층 위에 ONO 3중층(19)이 형성된다. ONO 3중층(19) 위에 다시 2차 폴리실리콘층(21)을 형성한다. 2차 폴리실리콘층(21) 위에 금속층을 형성하고 열처리하여 혹은 직접 CVD 방법을 통하여 금속 실리사이드층(23)을 형성한다.
도6을 참조하면, 패터닝 작업을 통해 기판의 각 영역에 게이트 패턴(301,401,501)을 형성한다. 이미 이루어진 공정의 결과, 게이트 패턴은 각 영역에서 다른 층 구성을 가질 수 있다. 즉, 셀 어레이 영역의 게이트 패턴(301)은 기판(10) 위에 3중층(19a), 2차 폴리실리콘층(21a), 금속 실리사이드층(23a)을 가지며, 주변부 소자 영역은 고전압형 게이트 패턴(501)과 저전압형 게이트 패턴(401)의 게이트 절연층(13c, 15b) 두께는 다르지만 게이트 절연층, 1차 폴리실리콘층(17c,17b), 3중층(19c,19b), 2차 폴리실리콘층(21c,21b), 금속 실리사이드층(23c,23b)을 가진게 된다. 저항 영역에서는 고전압형 게이트 패턴과 동일한 층구조를 가진 저항 패턴(601)이 형성된다. 게이트 패턴(301,40,501) 및 저항 패턴(601)의 형성 후 각 패턴의 측벽에 절연막 스페이서(33)를 형성한다. 스페이서(33)는 스페이서 절연막의 적층과 스페이서 절연막에 대한 전면 이방성 식각을 통해 형성된다.
도6 및 도7을 참조하면, 이미 기판(10)에 형성된 패턴(401,501,601)들에 대한 부분적 식각을 실시한다. 저항 패턴(601)에 대해서는 콘택이 형성될 콘택 영역(61) 전반에서 3중층(19d) 이상의 부분을 제거하여 1차 폴리실리콘층(17d)이 드러나도록 한다. 도시된 바와 다르지만, 저항 패턴의 모든 영역 즉, 콘택 영역(61)과 라인 영역(63)에서 3중층(19d) 이상의 부분을 제거하는 것도 가능하다. 주변부 소자 영역에서는 고전압형 게이트 패턴(501)과 저전압형 게이트 패턴(401)에 대해 콘택이 형성될 영역(51,41)의 일부에서 3중층(19c,19b) 이상의 부분을 제거하여 1 차 폴리실리콘층(17c, 17b)이 드러나도록 한다.
도6 및 도8을 참조하면, 부분적으로 식각된 게이트 패턴 및 저항 패턴을 가진 기판 위로 층간 절연막(351)을 적층한다. 층간 절연막(351)에 대한 패터닝 작업을 통해 콘택 홀을 형성한다. 저항 영역 내의 콘택 영역(61)에는 콘택 홀 저면에 제1 폴리실리콘층(17d)이 드러난다. 주변부 게이트 패턴의 콘택 영역(51,41)에는 부분적으로 제1 폴리실리콘층(17b,17c) 및 금속 실리사이드층(23b,23c)이 노출된다. CVD 방법을 통해 텅스텐을 콘택 홀에 채운다. 도시되지 않았으나 통상 텅스텐 적층 전에 베리어 메탈을 먼저 기판 전면에 얇게 적층한다. 텅스텐 CMP 공정을 통해 콘택 홀을 채운 플러그(37a,37b,37c,37d) 부분을 제외한 텅스텐막을 기판에서 제거하여 콘택 플러그 분리를 실시한다. 이로써 본 발명 장치의 한 실시예가 이루어진다. 이후 도전층 적층과 패터닝을 통해 상부 회로를 형성하게 된다.
도9 내지 도11은 도8과 같은 상태에서 게이트 패턴 및 저항 패턴을 패턴이 형성된 길이 방향을 따라 절개한 각 단면을 나타내는 단면도들이다. 단, 트렌치형 소자 분리막 이후에 게이트 패턴을 이루는 각층이 형성된 경우를 나타내고 있다.
도9를 참조하면, 저항 패턴은 기판(10) 위의 두꺼운 게이트 절연층(13d)으로 기판(10)과 절연된다. 제1 폴리실리콘층(17d)이 저항층의 역할을 하면 콘택 플러그(37d) 사이의 거리에 비례하여 저항값이 결정될 수 있다. 콘택 영역(61)에서는 콘택 플러그(37d)가 저항층에 직접 닿도록 상부의 3중층(19d), 2차 폴리실리콘층(21d), 금속 실리사이드층(23d)이 제거된다. 기타의 라인 영역(63)에서는 2차 폴리실리콘층(23d), 및 금속 실리사이드(23d)층이 보존되나 3중층(19d)에 의해 1차 폴리실리콘층(17d)과 절연되고, 콘택 플러그(37d)와는 이격되어 저항값에 영향을 주지 않는다.
도10을 참조하면, 주변부 저전압 영역에서 게이트 패턴 진행 방향을 따라 반도체 기판을 수직으로 절개한 단면이 나타난다. 얇은 게이트 절연층(15b) 상면은 소자 분리막(11)들 상면보다 낮은 준위로 형성될 수 있으나 게이트 패턴을 이루는 기타의 층들(15b,17b,19b,21b,23b)은 소자 분리막(11) 상면보다 높은 상층면을 가지며 횡으로 연장 형성된다. 주변부 고전압 영역의 경우, 게이트 절연막 두께가 다를뿐 여타의 측면에서 주변부 저전압 영역의 예와 동일한 형태의 단면을 가진다.
도11을 참조하면, 활성 영역 부분에서 ONO 3중층(19a)은 소자 분리막(11) 상면보다 낮은 준위로 형성될 수 있으나 게이트 패턴을 이루는 2차폴리실리콘층(21a) 및 금속 실리사이드층(23a)은 소자 분리막(11) 상면보다 높은 상층면을 가지며 횡으로 연장 형성된다.
(실시예 2)
실시예2는 게이트 패턴을 형성할 층 구조의 일부를 먼저 형성하고 트렌치형 소자 분리막을 형성하는 예를 나타낸다.
도12를 참조하면, 기판(10)에 고전압 소자 형성을 위한 두꺼운 게이트 절연막(13)을 형성한다. 두꺼운 게이트 절연막(13)에 대한 패터닝 작업을 통해 주변부 저전압 영역 및 셀 어레이 영역에 두꺼운 게이트 절연막을 제거하고 기판(10)을 노출시킨다. 패터닝 작업에 이용된 식각 마스크 패턴(미도시)을 제거하고 열산화를 통해 노출된 기판(10) 표면에 얇은 게이트 절연막(15)을 형성한다. 저항 영역에도 두꺼운 게이트 절연막(13)이 형성된다. 본 실시예나 다른 실시예들에서 이들 게이트 절연막(13,15)의 형성 순서는 서로 바뀔 수 있다.
도12 및 도13을 참조하면, 두꺼운 게이트 절연막(13)과 얇은 게이트 절연막(15)이 형성된 기판(10) 전면에 1차 폴리실리콘층(17)을 형성한다. 1차 폴리실리콘층(17)은 형성될 저항의 저항값을 고려하여 도핑 농도를 조절한다. 패터닝 작업을 위해 1차 폴리실리콘층(17) 위에 셀 어레이 영역을 노출시키는 식각 마스크 패턴(미도시)을 형성하고 식각을 실시하여 1차 폴리실리콘층(17)과 얇은 게이트 절연막(15)을 모두 제거한다.
도14를 참조하면, 셀 어레이 영역에 기판(10) 기저층(substrate)이 노출된 상태에서 셀 어레이 영역의 기판(10) 및 여타 영역의 1차 폴리실리콘층(17) 위에ONO 3중층(19)을 형성한다. 3중층(19) 위에 다시 2차 폴리실리콘층(21)을 형성한다.
도15를 참조하면, 2차 폴리실리콘층(21)이 형성된 기판에 소자 분리막(111)을 형성한다. 이때의 소자 분리막(111) 형성 방법은 자기 정렬형 방식(self align type)으로 이 분야 기술 종사자에게 잘 알려져 있다. 간략히 본 예에서 자기 정렬형 소자 분리막 형성 방법을 살펴보면, 2차 폴리실리콘층(21)이 형성된 기판에 실리콘 질화막 등으로 트렌치 식각용 마스크 패턴(113)을 형성한다. 그리고 식각을 실시하여 기판(10) 위의 막들(21,19,17,13,15)과 기판(10)을 식각하여 기판(10)에 트렌치를 형성한다. 트렌치에는 CVD 산화막 등의 절연막을 채우고 트렌치 식각용 마스크 패턴(113)이 드러나도록 CMP를 실시한다. 도15의 단계에서 이후 트렌치 식각용 마스크 패턴(113)을 등방성 식각으로 제거하여 소자 분리막(111)을 남기게 된다. 공정 중에 트렌치에 대한 내벽 열처리나 실리콘 질화막 라이너 형성이 더 이루어질 수 있다.
도16을 참조하면, 기판 전면에 3차 폴리실리콘층과 금속 실리사이드층을 차례로 형성한다. 기판에 대한 패터닝 작업을 통해 각 영역에 게이트 패턴(302,402,502) 및 저항 패턴(602)을 형성한다. 각 패턴의 측벽에는 절연막 스페이서(33)가 더 형성된다. 이 과정에서 각 패턴에 의해 보호되지 않는 소자 분리막(111)은 식각으로 상면이 기판(10)과 비슷한 수준으로 저하된다.
도17을 참조하면, 이하의 진행은 실시예 1의 도7 내지 도8을 설명하는 과정과 동일한 형태로 이루어질 수 있다. 즉, 패턴들 일부에 대한 부분적 식각이 이루어지고, 층간 절연막(352) 적층과 콘택 플러그(37a,37b,37c,37d) 형성이 이루어진다. 이때에도 저항 패턴의 콘택 영역(61)과 주변부 고전압형 게이트 패턴 및 저전압형 게이트 패턴 상의 콘택 영역(51,41) 일부에서는 3중층 이상의 막들이 제거된다.
따라서, 도17과 같이 콘택 플러그(37d)는 저항 패턴의 콘택 영역에서, 저항층으로 사용되는 1차 폴리실리콘층에만 연결된다. 그리고, 저전압형 및 고전압형 게이트 패턴 위로 버팅 콘택(37c, 37b)이 형성되는 SONOS형 플래시 장치 구성이 이루어진다.
도18 내지 도20은 도17의 상태에서 각 패턴(602,402,302)을 패턴의 길이 방향으로 기판을 수직하게 절개한 각 단면을 나타내는 단면도들이다.
도18에서는 실시예1의 도9와 비교할 때 2차 폴리실리콘층(21d)과 금속 실리사이드층(23d) 사이에 3차 폴리실리콘층(31d)이 더 형성되어 있다. 저항 패턴에서 실질적인 저항층은 1차 폴리실리콘층(17d)이므로 실시예 2는 실시예1과 저항 패턴에서 실질적 차이는 없게 된다.
도19 및 도20을 참조하면, 실시예 1의 도10, 도11과 비교할 때 소자 분리막(111) 형성 전에 이루어진 2차 폴리실리콘층(21a,21b) 상면이 소자 분리막(111) 상면보다 낮은 준위에 형성되어 있다. 그러나, 본 실시예에서 본 발명의 제2 도전층의 하부 도전층과 상부 도전층 가운데 아래층인 폴리실리콘층이 모두 폴리실리콘층으로 형성된다. 따라서, 2차 폴리실리콘층(21a) 및 3차 폴리실리콘층(31a)를 겹쳐 형성한 것을 하나의 폴리실리콘층으로 본다면 도20이 나타내는 셀 어레이 영역에서는 실시예 2는 실시예 1과 동일한 구성 형태를 이루는 것으로 볼 수 있다.
(실시예 3)
본 실시예 3은 실시예 1 및 실시예 2와 비교할 때 주변부 고전압형 및 저전압형 소자의 게이트 패턴의 층 구조에서 도전막 사이에 절연막인 3 중층이 존재하지 않도록 한 것이다. 따라서, 후속적으로 형성되는 주변부 소자의 게이트 패턴에 연결되는 콘택을 버팅 콘택으로 할 필요가 없도록 한 예이다.
본 실시예에서는 우선 실시예 1의 도2 내지 도4와 같은 공정 단계가 이루어진다. 이어서, 도21을 참조하면, 셀 어레이 영역에 기판(10) 기저층이 노출된 상태에서 열산화 및 CVD 방법을 통해 셀 어레이 영역의 기판(10) 및 여타 영역의 1차 폴리실리콘층(17) 위에 ONO 3중층(19)이 형성된다. ONO 3중층(19) 위에 다시 2차 폴리실리콘층(21)을 형성한다. 그리고, 기판에 저항 영역과 셀 어레이 영역을 가리는 식각 마스크 패턴(115)을 형성한다.
도22를 참조하면, 도21의 상태에서 2차 폴리실리콘층(21)과 3중층(19)을 제거하는 식각을 실시한다. 식각 마스크 패턴(115)을 제거한다. 기판 전면에 금속 실리사이드층(23)을 적층한다. 따라서 후에 형성될 주변부 고전압형 소자 및 저전압형 소자의 게이트 패턴에서 1차 폴리실리콘층 위에 금속 실리사이드층이 위치한다.
도23을 참조하면, 기판 전면에 패터닝 작업을 통해 영역별로 게이트 패턴(303,403,503) 및 저항 패턴(603)을 형성한다. 패턴이 형성되지 않는 영역에는 기판(10) 기저층이 드러나게 된다. 게이트 패턴(303,403,503) 및 저항 패턴(603)측벽에는 절연막 스페이서(33)가 형성된다.
도23 및 도24를 참조하면, 저항 패턴의 콘택 영역(61)을 드러내는 포토레지스트 패턴(미도시)을 형성하고 식각을 실시하여 금속 실리사이드층(23d), 2차 폴리실리콘층(21d), 3중층(19d)을 차례로 제거한다. 콘택 영역(61)의 저항 패턴 측벽에 있는 절연막 스페이서(33)도 함께 식각되어 상면이 낮아진다. 도시되지 않으나 이때 라인 영역(63)을 포함하는 저항 패턴의 전체 영역에서 식각이 이루어지는 것도 가능하다.
도23 및 도25를 참조하면, 게이트 패턴 및 저항 패턴 위로 층간 절연막(353)을 형성한다. 통상적으로 층간 절연막(353)에 대한 평탄화 단계가 더 구비된다. 층간 절연막(353)에 대한 패터닝을 실시하여 각 게이트 패턴 일부에서 금속 실리사이드층(23a,23b,23c,23d)을 드러내고 저항 패턴의 콘택 영역에서 1차 폴리실리콘층을 드러내는 콘택 홀을 형성한다. 텅스텐 등의 도전층을 적층하여 콘택 홀을 채우고 주변 층간 절연막(353)이 드러나도록 CMP를 실시한다. 콘택 홀에는 콘택 플러그(37a,37b, 37c,37d)가 형성된다.
이후, 콘택 플러그가 형성된 층간 절연막에 도전층 적층과 패터닝을 통해 상부 배선이 형성된다.
(실시예 4)
본 실시예 4에서는 실시예 3과 유사하되 저항 패턴이 소자 분리막 위에 형성되는 반도체 장치를 형성하는 각 공정 단계가 언급된다.
도26을 참조하면, 기판(10)에 소자 분리막(11)을 형성한다. 소자 분리막(11)은 본 예에서 트렌치형 소자 분리막으로 형성되나 LOCOS형 소자 분리막으로 형성될 수 있다. 이때, 저항 영역 전체에 트렌치형 소자 분리막(11d)이 형성된다.
도27을 참조하면, 소자 분리막(11)이 형성된 기판(10)의 각 영역에 필요한 두께의 게이트 절연막(13,15)이 형성된다. 즉, 주변부 고전압 영역에는 두꺼운 게이트 절연막(13)이 저전압 영역에는 얇은 게이트 절연막(15)이 형성된다. 소자 분리막(11d)이 형성된 저항 영역에는 게이트 절연막이 형성되지 않는다.
도28을 참조하면, 게이트 절연막(13,15)이 형성된 기판(10)에 1차 폴리실리콘층(17)을 형성한다. 패터닝 작업을 통해 셀 어레이 영역에서 1차 폴리실리콘층(17)과 게이트 절연막(15)을 제거한다. 패터닝 과정에서 사용된 식각 마스크를 제거한다. 기판 전면에 ONO 3중층(19)과 2차 폴리실리콘층(21)을 형성한다. 포토레지스트 패턴(115)을 형성하여 셀 어레이 영역에서 2차 폴리실리콘층(21)을 커버한다.
도28 및 도29를 참조하면, 도28 상태의 2차 폴리실리콘층(21)을 식각한다. 기판에서 식각 마스크로 사용된 포토레지스트 패턴(115)을 제거한다. 기판 전면에 금속 실리사이드층(23)을 적층한다. 따라서 이후 형성될 주변부 고전압형 및 저전압형 게이트 패턴에서 1차 폴리실리콘층 위에 금속 실리사이드층이 위치한다.
도 30 내지 도32를 참조하면 도29 상태의 기판에 대해 실시예 3의 도23 내지 도25에 해당하는 각 공정 단계가 동일하게 이루어짐을 알 수 있다. 단, 저항 패턴(604)을 형성하는 단계에서 저항층인 1차 폴리실리콘층(17d) 하부에는 두꺼운 게이트 절연막이 아닌 소자 분리막(11d)이 있으므로 지나치게 과식각되지 않도록한다.
(실시예 5)
실시예 5는 앞선 실시예 3과 유사한 공정을 나타내고 있다. 단, 3중층과 2차 폴리실리콘층을 적층한 뒤 저항 영역에서도 이들 층을 제거하며, 저항 패턴에서 3중층이 없으므로 저항 패턴을 형성한 뒤 저항 패턴의 모든 영역에서 금속 실리사이드층을 제거해야 하는 차이점이 있다.
본 실시예에서는 우선 실시예 1의 도2 내지 도4와 같은 공정 단계가 이루어진다. 이어서, 도33을 참조하면, 셀 어레이 영역에 기판(10)이 노출된 상태에서 열산화 및 CVD 방법을 통해 셀 어레이 영역의 기판(10) 및 여타 영역의 1차 폴리실리콘층(17) 위에 ONO 3중층(19)이 형성된다. ONO 3중층(19) 위에 다시 2차 폴리실리콘층(21)을 형성한다. 그리고, 기판에 셀 어레이 영역을 가리는 식각 마스크 패턴(117)을 형성한다.
도34를 참조하면, 도33의 상태에서 2차 폴리실리콘층(21)과 3중층(19)을 제거하는 식각을 실시한다. 식각 마스크 패턴(117)을 제거한다. 기판 전면에 금속 실리사이드층(23)을 적층한다. 따라서 저항 영역, 주변부 고전압 영역 및 저전압 영역에서 1차 폴리실리콘층(17) 위에 금속 실리사이드층(23)이 위치한다.
도35를 참조하면, 기판 전면에 패터닝 작업을 통해 영역별로 게이트 패턴(305,405,505) 및 저항 패턴(605)을 형성한다. 패턴이 형성되지 않는 영역에는 하부 기판(10)이 드러나게 된다. 게이트 패턴(305,405,505) 및 저항 패턴(605) 측벽에는 절연막 스페이서(33)가 형성된다.
도35 및 도36을 참조하면, 저항 패턴(605)이 형성된 영역 전체를 드러내는 포토레지스트 패턴(미도시)을 형성하고 드러난 금속 실리사이드층(23d)에 대한 식각을 실시하여 저항 패턴의 콘택 영역(61) 및 라인 영역(63)에서 1차 폴리실리콘층(17d)이 두꺼운 게이트 절연층(13d) 위에 남도록 한다. 포토레지스트 패턴(미도시)을 제거한다.
도37을 참조하면, 도36의 상태에서 층간 절연막(355)을 기판 전면에 적층한다. 층간 절연막(355)을 패터닝하여 각 게이트 패턴 혹은 저항 패턴의 일부인 콘택 영역이 드러나는 콘택 홀을 형성한다. 도전막을 적층하여 콘택 홀을 채운다. CMP를 통해 층간 절연막(355) 상면이 드러나게 한다. 즉, 도전막으로 이루어진 콘택 플러그(37a,37b,37c,37d)만 남긴다. 경우에 따라 CMP를 실시하지 않고 도전막 패터닝을 통해 콘택 플러그와 연결되는 상부 배선을 직접 형성할 수 있다.
(실시예 6)
실시예 6의 방법은 본 발명의 실시예 4와 유사하게 이루어진다. 단, 3중층과 2차 폴리실리콘층을 적층한 뒤 저항 영역에서도 이들 층을 제거하며, 저항 패턴에서 3중층이 없으므로 저항 패턴을 형성한 뒤 저항 패턴의 모든 영역에서 금속 실리사이드층을 제거해야 하는 차이점이 있다.
도38을 참조하면, 기판(10)에 소자 분리막(11)을 형성한다. 소자 분리막(11)은 본 예에서 트렌치형 소자 분리막으로 형성되나 LOCOS형 소자 분리막으로 형성될 수 있다. 이때 저항 영역은 전체에 트랜치형 소자 분리막(11d)이 형성된다.
도39를 참조하면, 소자 분리막(11)이 형성된 기판(10)의 각 영역에 필요한두께의 게이트 절연막(13,15)이 형성된다. 즉, 주변부 고전압형 소자 영역에는 두꺼운 게이트 절연막(13)이 저전압형 소자 영역에는 얇은 게이트 절연막(15)이 형성된다. 소자 분리막(11d)이 형성된 저항 영영에는 게이트 절연막이 형성되지 않는다.
도39 및 도40을 참조하면, 소자 분리막(11)과 게이트 절연막(13,15)이 형성된 기판(10)에 1차 폴리실리콘층(17)을 형성한다. 패터닝 작업을 통해 셀 어레이 영역에서 1차 폴리실리콘층(17)과 게이트 절연막(15)을 제거한다. 패터닝에서 사용된 식각 마스크를 제거한다.
도41을 참조하면, 도40 상태의 기판에 ONO 3중층(19)과 2차 폴리실리콘층(21)을 적층한다. 셀 어레이 영역을 커버하는 식각 마스크 패턴(미도시)을 형성한다. 식각을 통해 셀 어레이 영역을 제외한 기판에서 2차 폴리실리콘층(21) 및 3중층(19)을 제거한다. 식각 마스크 패턴(미도시)을 제거한다. 기판 전면에 금속 실리사이드층(23)을 적층한다. 따라서 주변부 고전압형 소자 및 저전압형 소자의 영역에서 1차 폴리실리콘층(17) 위에 금속 실리사이드층(23)이 위치한다.
도 42 내지 도44를 참조하면 도41 상태의 기판에 대해 실시예 5의 도35 내지 도37에 해당하는 각 공정 단계가 유사하게 이루어짐을 알 수 있다. 단 저항 영역에서 저항 패턴(606) 형성시 게이트 절연막이 없으므로 이에 대한 패터닝은 이루어지지 않는다. 저항 패턴 형성시 소자 분리막(11d)에 대한 과식각을 억제하는 것이 바람직하다.
도 45는 도 44의 상태에서 저항 패턴(606)이 형성된 길이 방향에 따라 기판을 수직으로 자른 절단면을 나타낸다. 저항 패턴(606)이 콘택 플러그(37d)가 형성되는 콘택 영역(61)과 라인 영역(63) 모두에 걸쳐 1차 폴리실리콘층(17d)으로만 되어 있다.
(실시예 7)
본 실시예 7은 본 발명 장치 가운데 주변부 고전압형 소자 및 저전압형 소자의 게이트 패턴에서 3중층 및 버팅 콘택이 없는 예를 자기 정렬 방식으로 형성하는 방법을 나타낸다.
도46을 참조하면, 기판(10)에 고전압 소자 형성을 위한 두꺼운 게이트 절연막(13)과 저전압형 소자 형성을 위한 얇은 게이트 절연막(15)을 형성한다.
도46과 도47을 참조하면, 두꺼운 게이트 절연막(13)과 얇은 게이트 절연막(15)이 형성된 기판 전면에 1차 폴리실리콘층(17)을 형성한다. 패터닝 작업을 위해 1차 폴리실리콘층(17) 위에 셀 어레이 영역을 노출시키는 식각 마스크 패턴(미도시)을 형성하고 식각을 실시하여 1차 폴리실리콘층(17)과 얇은 게이트 절연막(15)을 모두 제거한다.
도48을 참조하면, 셀 어레이 영역에 기판(10)이 노출된 상태에서 셀 어레이 영역의 기판(10) 및 여타 영역의 1차 폴리실리콘층(17) 위에 ONO 3중층(19)을 형성한다. 3중층(19) 위에 다시 2차 폴리실리콘층(21)을 형성한다.
도49를 참조하면, 2차 폴리실리콘층(21)이 형성된 기판에 셀 어레이 영역 및 저항 영역을 커버하는 식각 마스크 패턴(115)을 형성한다. 식각을 통해 주변부 고전압형 및 저전압형 소자 영역에 2차 폴리실리콘층(21) 및 3중층(19)을 제거한다.
도50을 참조하면, 도49의 상태에서 식각 마스크 패턴(115)을 제거한다. 트렌치 식각 마스크(113)를 형성하고 트렌치형 소자 분리막(111)을 형성한다. 이후, 트렌치 식각 마스크(113)는 등방성 식각을 통해 제거한다.
도51을 참조하면, 트렌치형 소자 분리막(111) 위로 기판에 3차 폴리실리콘층, 금속 실리사이드층을 형성한다. 기판에 대한 패터닝을 실시하여 각 영역에 게이트 패턴(307,407,507) 및 저항 패턴(607)을 형성한다. 모든 패턴의 측벽에 절연막 스페이서(33)를 형성한다.
도51 및 도52를 참조하면, 게이트 패턴(307,407,507) 및 저항 패턴(607)이 형성된 기판(10)에 저항 패턴(607)의 콘택 영역(61)을 노출시키는 식각 마스크 패턴(미도시)을 형성한다. 콘택 영역(61)에 드러난 저항 패턴(607)의 상부인 금속 실리사이드층(23d), 3차 폴리실리콘층(31d), 2차 폴리실리콘층(21d), 3중층(19d)을 차례로 식각하여 1차 폴리실리콘층(17d)을 드러낸다.
도53을 참조하면, 도52의 상태에서 기판(10) 전면에 층간 절연막(357)을 형성한다. 층간 절연막(357) 패터닝을 통해 게이트 패턴(307,407,507) 일부 및 저항 패턴(607)의 콘택 영역(61)을 드러내는 콘택 홀을 형성한다. 도전층 적층을 통해 콘택 홀을 채우고 CMP를 통해 콘택 플러그(37a,37b,37c,37d)를 제외한 도전층을 제거한다.
후속 공정을 통해 콘택 플러그가 형성된 층간 절연막 위로 상부 배선이 형성된다.
(실시예 8)
실시예 8은 실시예 7과 유사하나 2차 폴리실리콘층 및 3중층을 제거하는 단계에서 식각 마스크 패턴이 셀 어레이 영역만 커버하여 저항 영역의 저항 패턴 층간에 3중층이 존재하지 않는 특징을 가진다.
먼저 실시예 7의 도 46 내지 도48과 동일한 과정이 이루어진다.
도 54를 참조하면, 도48의 상태에서 셀 어레이 영역을 커버하는 식각 마스크 패턴(115)이 형성되고 2차 폴리실리콘층(21) 및 3중층(19)에 대한 식각을 실시한다. 셀 어레이 영역을 제외한 여타 영역에는 게이트 절연막(13,15) 위에 1차 폴리실리콘층(17)이 적층된 상태를 이룬다.
도54 및 도55를 참조하면, 식각 마스크 패턴(115)을 제거한 뒤 기판(10)에 트렌치 식각 마스크 패턴(113)을 형성하고 트렌치형 소자 분리막(111)을 형성한다.
도56을 참조하면, 트렌치 식각 마스크 패턴(113)을 습식 식각을 통해 제거한다. 트렌치형 소자 분리막(111) 위로 3차 폴리실리콘층과 금속 실리사이드층을 더 적층한다. 패터닝을 통해 셀 어레이 영역, 주변부 고전압형 소자 영역 및 저전압형 소자 영역, 저항 영역에 게이트 패턴(308,408,508) 및 저항 패턴(608)이 형성된다.
도56과 도57을 참조하면, 각 패턴 측벽에는 절연막 스페이서(33)가 형성된다. 패턴이 형성된 기판에 식각 마스크(미도시)를 형성하여 저항 패턴(608)의 콘택 영역(61)과 라인 영역(63) 모두를 드러내고 저항 패턴(608) 상부의 금속 실리사이드층(23d)을 제거한다. 저항 패턴(608)에는 3차 폴리실리콘층(31d) 및 1차 폴리실리콘층(17d)이 저항층으로 남게 된다. 저항층은 두꺼운 게이트 절연층(13d)에 의해기판(10)과 절연된다.
도 58을 참조하면, 도57의 상태에서 기판 전면에 층간 절연막(358)을 형성하고 패터닝을 통해 게이트 패턴 일부(31,41,51) 및 저항 패턴의 콘택 영역(61)을 드러내는 콘택 홀을 형성한다. 도전층 적층 및 CMP를 통해 콘택 플러그(37a,37b,37c,37d)가 형성된다.
(실시예 9)
실시예 9는 실시예 8과 유사하나 트렌치형 소자 분리막 형성 단계에서 저항 영역에 하나의 소자 분리막을 형성하고 이어서 형성된 3차 폴리실리콘층 만으로 저항 패턴을 형성하는 특징을 가진다.
먼저 실시예 7의 도 46 내지 도48과 동일한 과정이 이루어진다. 그리고, 실시예 8의 도 54와 동일한 과정이 이루어진다.
이어서, 도59와 같이 기판(10)에 트렌치 식각 마스크(113)가 형성되고 일련의 식각과 절연막의 CVD 적층과 CMP 과정을 통해 트렌치형 소자 분리막(111)이 형성된다. 이때, 저항 영역에도 넓게 트렌치형 소자 분리막(111d)이 형성되어 하부 기판(10)을 제외한 기존의 구조를 이루는 층들(13,17)이 제거된다.
도60을 참조하면, 트렌치형 소자 분리막(111)이 형성된 기판 전면에 3차 폴리실리콘층과 금속 실리사이드층이 형성된다. 그리고 패터닝을 통해 게이트 패턴(309,409,509) 및 저항 패턴(609)이 형성된다. 저항 패턴(609)은 소자 분리막 (111d)위에 3차 폴리실리콘층(31d) 및 금속 실리사이드층(23d)으로 형성된다. 패턴 측벽에 절연막 스페이서(33)가 형성된다.
도60 및 도61을 참조하면, 식각 마스크 패턴(미도시)을 형성하여 저항 패턴(609)의 콘택 및 라인 영역(61,63)을 모두 노출시킨다. 식각을 실시하여 저항 패턴(609)의 금속 실리사이드층(23d)을 전부 제거한다.
도62를 참조하면, 도61의 상태에서 기판 전면에 층간 절연막(359)을 형성하고 절연막 패터닝을 통해 게이트 패턴 일부(31,41,51) 및 저항 패턴의 콘택 영역(61)을 드러내는 콘택 홀을 형성한다. 도전층 적층 및 CMP를 통해 콘택 플러그(37a,37b,37c,37d)가 형성된다.
이상의 실시예들은 본 발명의 범위를 한정하기 위한 것이 아니며, 본 발명의 내용을 보다 상세하고 완전하게 이해할 수 있도록 기재된 예시임은 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 명백한 것이다. 따라서, 본 발명은 기재된 외에 다양한 변형을 포함하는 것이다.
본 발명에 따르면, 셀 어레이 영역에서 ONO 3중층 형성후 2차 폴리실리콘층을 즉시로 적층하여 ONO막이 후속 공정에서 받을 수 있는 손상을 최소화한다. 따라서, 3층막을 형성하는 각 막질이 터널링 절연막, 전하 전장층, 블로킹 절연막의 역할을 높은 신뢰성을 가지고 할 수 있도록 한다. 또한, 저항 영역에서 ONO막 하부의 혹은 상부의 폴리실리콘층을 저항층으로 이용하면서 공정을 단순화 시킬 수 있도록 한다.

Claims (53)

  1. 반도체 기판 상에 셀 어레이 영역의 부유 트랩형 메모리 소자용 게이트 패턴, 주변부 고전압 영역의 고전압형 게이트 패턴 및 주변부 저전압 영역의 저전압형 게이트 패턴을 구비하여 이루어지는 비휘발성 반도체 메모리 장치에 있어서,
    상기 게이트 패턴은 패턴 내에 터널링 절연층, 전하저장층, 블로킹 절연층으로 이루어지는 3중층과 제2 도전층을 구비하여 이루어지고,
    상기 고전압형 게이트 패턴은 패턴 내에 고전압용 게이트 절연층, 제1 도전층, 상기 3중층, 상기 제2 도전층을 구비하여 이루어지고,
    상기 저전압형 게이트 패턴은 패턴 내에 저전압용 게이트 절연층, 제1 도전층, 상기 3중층, 상기 제2 도전층을 구비하여 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    저항 영역의 저항 패턴이 구비되고,
    상기 저항 패턴은 적어도 상기 제1 도전층을 구비하며,
    상기 저항 패턴 내의 상기 제1 도전층은 상기 기판과 전기적 분리를 위해 절연막 위에 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 절연막은 트렌치형 소자 분리막 혹은 고전압형 게이트 절연층 가운데 하나인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 저항 패턴은 상기 고전압용 게이트 절연층과 상기 제1 도전층을 구비하는 콘택 영역과 상기 고전압용 게이트 절연층, 상기 제1 도전층, 상기 3중층, 상기 제2 도전층을 구비하는 라인 영역을 가지며,
    상기 저항 패턴 위로 형성되는 콘택은 상기 콘택 영역에서 상기 제2 도전층과 전기적으로 접속되지 않도록 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 메모리 소자용 게이트 패턴, 상기 고전압형 게이트 패턴, 상기 저전압형 게이트 패턴은 측벽에 절연 스페이서를 구비하여 이루어지는 비휘발성 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제2 도전층은 하부 폴리실리콘층과 상부 금속 실리사이드층의 이중층으로 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 저전압형 게이트 패턴과 상기 고전압형 게이트 패턴 각각에 상기 제1 도전층과 상기 제2 도전층에 동시에 접속되도록 형성되는 버팅 콘택이 구비되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
    (상기 저전압형 게이트 패턴과 상기 고전압형 게이트 패턴 각각의 콘택 영역의 일부에서 상기 제2 도전층과 상기 3중층이 제거되어 상기 콘택 영역에 상기 제1 도전층과 상기 제2 도전층에 동시에 접속되는 버팅 콘택이 구비되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.)
  8. 제 1 항에 있어서,
    상기 메모리 소자용 게이트 패턴 영역에서 상기 3중층 상면은 상기 기판에 형성된 트렌치형 소자 분리막 상면보다 낮은 준위(Level)로 형성되며,
    상기 고전압형 게이트 패턴 및 상기 저전압형 게이트 패턴 영역에서 상기 3중층 하면은 상기 트렌치형 소자 분리막 상면보다 높은 준위로 형성됨을 특징으로 하는 비휘발성 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제2 도전층은 하부 도전층과 상부 도전층으로 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 하부 도전층은 폴리실리콘층이고, 상기 상부 도전층은 아래쪽의 폴리실리콘층과 위쪽의 금속 실리사이드층으로 이루어지는 이중층인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 메모리 소자용 게이트 패턴, 상기 고전압형 게이트 패턴 및 상기 저전압형 게이트 패턴이 형성된 영역에서 상기 하부 도전층 상면은 상기 소자 분리막 상면 이하의 준위로 형성됨을 특징으로 하는 비휘발성 반도체 메모리 장치.
  12. 반도체 기판 상에 셀 어레이 영역의 부유 트랩형 메모리 소자용 게이트 패턴, 주변부 고전압 영역의 고전압형 게이트 패턴 및 주변부 저전압 영역의 저전압형 게이트 패턴을 구비하여 이루어지는 비휘발성 반도체 메모리 장치에 있어서,
    상기 게이트 패턴은 터널링 절연층, 전하저장층, 블로킹 절연층으로 이루어지는 3중층, 제2 도전층 및 저저항 도전층을 구비하여 이루어지고,
    상기 고전압형 게이트 패턴은 고전압용 게이트 절연층 위에 제1 도전층 및 상기 저저항 도전층을 구비하여 이루어지고,
    상기 저전압형 게이트 패턴은 저전압용 게이트 절연층 위에 제1 도전층 및 상기 저저항 도전층을 구비하여 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    저항 영역에 저항 패턴이 구비되고,
    상기 저항 패턴은 적어도 상기 제1 도전층을 구비하며,
    상기 저항 패턴의 상기 제1 도전층은 상기 기판과 전기적 분리를 위한 절연막 위에 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 절연막은 트렌치형 소자 분리막 혹은 상기 고전압형 게이트 절연층 가운데 하나인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 저항 패턴은 상기 고전압용 게이트 절연층과 상기 제1 도전층을 구비하는 콘택 영역과 상기 고전압용 게이트 절연층, 상기 제1 도전층, 상기 3중층, 상기 제2 도전층 및 상기 저저항 도전층을 구비하는 라인 영역을 가지며,
    상기 저항 패턴 위로 형성되는 콘택 플러그는 상기 콘택 영역에서 상기 제2 도전층 및 상기 저저항 도전층과 접속되지 않도록 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  16. 제 12 항에 있어서,
    상기 메모리 소자용 게이트 패턴, 상기 고전압형 게이트 패턴, 상기 저전압형 게이트 패턴의 측벽에 절연 스페이서가 구비되어 이루어지는 비휘발성 반도체 메모리 장치.
  17. 제 12 항에 있어서,
    상기 메모리 소자용 게이트 패턴 영역에서 상기 3중층 상면은 상기 기판에 형성된 트렌치형 소자 분리막 상면 이하의 준위로 형성되며,
    상기 고전압형 게이트 패턴 및 상기 저전압형 게이트 패턴 영역에서 제1 도전층 상면은 상기 트렌치형 소자 분리막 상면보다 높은 준위로 형성됨을 특징으로 하는 비휘발성 반도체 메모리 장치.
  18. 제 12 항에 있어서,
    상기 메모리 소자용 게이트 패턴, 상기 고전압형 게이트 패턴, 상기 저전압형 게이트 패턴 각각의 일부 영역에서 상기 저저항 도전층 위에 콘택 플러그가 구비되어 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  19. 제 12 항에 있어서,
    상기 저저항 도전층은 최상부의 금속 실리사이드층을 포함하여 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 저저항 도전층은 하부 폴리실리콘층과 상부 금속 실리사이드층으로 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 메모리 소자용 게이트 패턴 영역에서 상기 기판에 형성된 트렌치형 소자 분리막 상면은 제2 도전층 상면 이상이며 상기 하부 폴리실리콘층 상면보다 낮은 준위로 형성되며,
    상기 고전압형 게이트 패턴 및 상기 저전압형 게이트 패턴 영역에서 상기 트렌치형 소자 분리막 상면은 제1 도전층 상면 이상이며 상기 하부 폴리실리콘층 상면보다 낮은 준위로 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  22. 제 20 항에 있어서,
    저항 영역의 저항 패턴이 구비되고,
    상기 저항 패턴에는 적어도 상기 제1 도전층과 상기 하부 폴리실리콘층이 구비되며,
    상기 저항 패턴의 상기 제1 도전층은 상기 기판과 전기적 분리를 위한 절연막 위에 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  23. 제 22 항에 있어서,
    상기 절연막은 트렌치형 소자 분리막 혹은 상기 고전압형 게이트 절연층 가운데 하나인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  24. 제 22 항에 있어서,
    상기 저항 패턴은 상기 고전압용 게이트 절연층과 상기 제1 도전층 및 상기 하부 폴리실리콘층을 구비하여 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  25. 제 22 항에 있어서,
    상기 메모리 소자용 게이트 패턴 영역에서 상기 기판에 형성된 트렌치형 소자 분리막 상면은 상기 제2 도전층 상면 이상이며 상기 하부 폴리실리콘층 상면보다 낮은 준위로 형성되며,
    상기 고전압형 게이트 패턴 및 상기 저전압형 게이트 패턴 영역에서 상기 트렌치형 소자 분리막 상면은 상기 제1 도전층 상면 이상이며 상기 하부 폴리실리콘층 상면보다 낮은 준위로 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  26. 제 20 항에 있어서,
    저항 영역에 저항 패턴이 구비되고,
    상기 저항 패턴에는 상기 하부 폴리실리콘층이 구비되며,
    상기 저항 패턴 내의 상기 하부 폴리실리콘층은 상기 기판과 전기적 분리를 위해 트렌치형 소자 분리막 위에 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  27. 제 26 항에 있어서,
    상기 메모리 소자용 게이트 패턴 영역에서 상기 기판에 형성된 상기 트렌치형 소자분리막 상면은 상기 제2 도전층 상면 이상이며 상기 하부 폴리실리콘층 상면보다 낮은 준위로 형성되며,
    상기 고전압형 게이트 패턴 및 상기 저전압형 게이트 패턴 영역에서 상기 트렌치형 소자 분리막 상면은 상기 제1 도전층 상면 이상이며 상기 하부 폴리실리콘층 상면보다 낮은 준위로 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  28. 반도체 기판 상에 셀 어레이 영역의 부유 트랩형 메모리 소자용 게이트 패턴, 주변부 고전압 영역의 고전압형 게이트 패턴, 주변부 저전압 영역의 저전압형 게이트 패턴 및 주변부 라인형 저항 패턴을 구비하여 이루어지는 비휘발성 반도체 메모리 장치에 있어서,
    상기 게이트 패턴은 터널링 절연층, 전하저장층, 블로킹 절연층으로 이루어지는 3중층, 폴리실리콘층, 금속 실리사이드층을 구비하여 이루어지고,
    상기 고전압형 게이트 패턴은 고전압용 게이트 절연층, 도전층, 상기 3중층,상기 폴리실리콘층, 금속 실리사이드층을 구비하여 이루어지고,
    상기 저전압형 게이트 패턴은 저전압용 게이트 절연층, 도전층, 상기 3중층, 상기 폴리시리콘층, 금속 실리사이드층을 구비하여 이루어지고,
    상기 저항 패턴은 상기 고전압용 게이트 절연막, 상기 도전층, 상기 3중층, 상기 폴리실리콘층, 상기 금속 실리사이드층을 구비하는 라인 영역과 상기 고전압용 게이트 절연층, 상기 고전압용 게이트 절연층, 상기 도전층을 구비하는 콘택 영역을 구비하여 이루어지며,
    상기 메모리 소자용 게이트 패턴 영역에서 상기 3중층 상면은 상기 기판에 형성된 트렌치형 소자 분리막 상면보다 낮은 준위로 형성되며,
    상기 고전압형 게이트 패턴 영역 및 상기 저전압형 게이트 패턴 영역에서 상기 3중층 하면은 상기 트렌치형 소자 분리막 상면보다 높은 준위로 형성되며,
    상기 메모리 소자용 게이트 패턴, 상기 고전압형 게이트 패턴, 상기 저전압형 게이트 패턴, 상기 저항 패턴 측벽에 형성되는 절연막 스페이서,
    상기 저전압형 게이트 패턴과 상기 고전압형 게이트 패턴 각각의 콘택 영역의 일부에서 상기 폴리실리콘층, 상기 금속 실리사이드층과 상기 3중층이 제거되어 상기 콘택 영역에서 상기 도전층과 상기 폴리실리콘층 및 상기 금속 실리사이드층에 동시에 접속되는 버팅 콘택 플러그,
    상기 메모리 소자용 게이트 패턴의 상기 금속 실리사이드층에 연결되는 콘택 플러그,
    상기 저항 패턴의 콘택 영역의 도전층 위로 상기 라인 영역의 금속 실리사이드층 및 폴리실리콘층이 닿지 않도록 형성되는 콘택이 구비되어 이루어지는 비휘발성 반도체 메모리 장치.
  29. 반도체 기판 상에 셀 어레이 영역의 부유 트랩형 메모리 소자용 게이트 패턴, 주변부 고전압 영역의 고전압형 게이트 패턴, 주변부 저전압 영역의 저전압형 게이트 패턴 및 주변부 라인형 저항 패턴을 구비하여 이루어지는 비휘발성 반도체 메모리 장치에 있어서,
    상기 게이트 패턴은 패턴 내에 터널링 절연층, 전하저장층, 블로킹 절연층으로 이루어지는 3중층, 제2 도전층, 폴리실리콘층, 금속 실리사이드층을 구비하여 이루어지고,
    상기 고전압형 게이트 패턴은 고전압용 게이트 절연층, 제1 도전층, 상기 3중층, 상기 폴리실리콘층, 금속 실리사이드층을 구비하여 이루어지고,
    상기 저전압형 게이트 패턴은 저전압용 게이트 절연층, 제1 도전층, 상기 3중층, 상기 폴리시리콘층, 금속 실리사이드층을 구비하여 이루어지고,
    상기 저항 패턴은 상기 고전압용 게이트 절연막, 상기 제1 도전층, 상기 3중층, 상기 제2 도전층, 상기 폴리실리콘층, 상기 금속 실리사이드층을 구비하는 라인 영역과 상기 고전압용 게이트 절연막, 상기 고전압용 게이트 절연막, 상기 제1 도전층을 구비하는 콘택 영역을 구비하여 이루어지며,
    상기 메모리 소자용 게이트 패턴 영역에서 상기 3중층 상면은 상기 기판에 형성된 트렌치형 소자 분리막 상면보다 낮은 준위로 형성되며,
    상기 고전압형 게이트 패턴 및 상기 저전압형 게이트 패턴 영역에서 상기 트렌치형 소자 분리막 상면은 상기 제2 도전층 상면 이상이면서 상기 폴리실리콘층 미만의 준위로 형성되며,
    상기 메모리 소자용 게이트 패턴, 상기 고전압형 게이트 패턴, 상기 저전압형 게이트 패턴, 상기 저항 패턴 측벽에 형성되는 절연막 스페이서,
    상기 저전압형 게이트 패턴과 상기 고전압형 게이트 패턴 각각의 콘택 영역의 일부에서 상기 금속 실리사이드층, 상기 폴리실리콘층, 상기 제2 도전층과 상기 3중층이 제거되어 상기 콘택 영역에 상기 제1 도전층과 상기 제2 도전층, 상기 금속 실리사이드층, 상기 폴리실리콘층에 동시에 접속되는 버팅 콘택,
    상기 메모리 소자용 게이트 패턴의 금속 실리사이드층에 연결되는 콘택,
    상기 저항 패턴의 콘택 영역에 상기 라인 영역의 상기 금속 실리사이드층, 상기 폴리실리콘층 및 상기 제2 도전층이 닿지 않도록 형성되는 콘택이 구비되어 이루어지는 비휘발성 반도체 메모리 장치.
  30. 기판에 소자 분리막을 형성하는 단계,
    상기 기판의 적어도 주변부 저전압 영역에 저전압형 게이트 절연막을, 적어도 주변부 고전압 영역에 고전압형 게이트 절연막을 형성하는 게이트 절연막 형성 단계,
    상기 게이트 절연막 형성 단계에 연속하여 상기 기판 전면에 제1 도전층을 적층하는 단계,
    패터닝 작업을 통해 셀 어레이 영역에서 상기 제1 도전층을 제거하고 상기 기판의 기저층을 드러내는 단계 및
    상기 셀 어레이 영역에서 상기 기저층이 드러난 상기 기판 전면에 걸쳐 턴넬링 절연층, 전하저장층, 블로킹 절연층의 3중층과 제2 도전층을 차례로 형성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치 형성 방법.
  31. 기판에 소자 분리막을 형성하는 단계,
    상기 기판의 적어도 주변부 저전압 영역에 저전압형 게이트 절연막을, 적어도 주변부 고전압 영역에 고전압형 게이트 절연막을 형성하는 게이트 절연막 형성 단계,
    상기 게이트 절연막 형성 단계에 연속하여 상기 기판 전면에 제1 도전층을 적층하는 단계,
    패터닝 작업을 통해 셀 어레이 영역에서 상기 제1 도전층을 제거하고 상기 기판의 기저층을 드러내는 단계,
    상기 셀 어레이 영역에서 상기 기저층이 드러난 상기 기판 전면에 걸쳐 턴넬링 절연층, 전하저장층, 블로킹 절연층의 3중층과 제2 도전층을 차례로 형성하는 단계,
    상기 제2 도전층이 형성된 상기 기판에 대해 패터닝 작업을 통해 상기 셀 어레이 영역에 메모리 소자용 게이트 패턴을, 상기 주변부 고전압 및 저전압 영역에각각 고전압형 게이트 패턴, 저전압형 게이트 패턴을 형성하는 게이트 패턴 형성 단계,
    패터닝 작업을 통해 상기 고전압형 게이트 패턴과 상기 저전압형 게이트 패턴 각각의 버팅 영역을 포함하는 영역들에서 상기 제2 도전층 및 상기 3중층을 제거하는 콘택 예비 단계,
    상기 기판 전면에 걸쳐 층간 절연막을 형성하고 패터닝하여 상기 버팅 영역에 걸치는 버팅 콘택 홀을 포함하는 콘택 홀들을 형성하는 단계 및
    상기 콘택 홀을 채우는 콘택 플러그를 형성하는 단계를 구비하는 비휘발성 반도체 메모리 장치 형성 방법.
  32. 제 31 항에 있어서,
    상기 게이트 절연막 형성 단계에서 저항 영역에 상기 고전압용 게이트 절연막이 형성되며,
    상기 게이트 패턴 형성 단계에서 상기 저항 영역에 저항 패턴이 형성되고,
    상기 콘택 예비 단계에서 상기 저항 패턴의 콘택 영역에서 상기 제2 도전층 및 상기 3 중층이 제거되고,
    상기 콘택 홀 형성 단계에서는 상기 저항 패턴에는 저저항층과 접속되지 않도록 상기 콘택 영역에 한정하여 형성되는 콘택 홀들만 형성됨을 특징으로 하는 비휘발성 반도체 메모리 장치 형성 방법.
  33. 제 31 항에 있어서,
    상기 게이트 패턴 형성 단계에서 형성된 패턴들 측벽에 절연막 스페이서를 형성하는 단계가 더 구비되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치 형성 방법.
  34. 제 31 항에 있어서,
    상기 제2 도전층은 실리콘층과 금속 원소를 포함하는 도전층을 연속으로 형성하여 이루어지는 것을 특징으로 비휘발성 반도체 메모리 장치 형성 방법.
  35. 제 34 항에 있어서,
    상기 소자 분리막 형성 단계에서 저항 영역에 트렌치형 소자 분리막이 형성되며,
    상기 게이트 패턴 형성 단계에서 상기 저항 영역에 저항 패턴이 형성되고,
    상기 콘택 예비 단계에서 상기 저항 패턴의 전 영역에서 상기 금속 원소를 포함하는 도전층이 제거되고,
    상기 콘택 홀 형성 단계에서 상기 저항 패턴의 폴리실리콘층을 드러내는 콘택 홀이 형성됨을 특징으로 하는 비휘발성 반도체 메모리 장치 형성 방법.
  36. 기판의 적어도 주변부 저전압 영역에 저전압형 게이트 절연막을, 적어도 주변부 고전압 영역에 고전압형 게이트 절연막을 형성하는 게이트 절연막 형성 단계,
    상기 게이트 절연막 형성 단계에 연속하여 상기 기판 전면에 제1 도전층을 적층하는 단계,
    패터닝 작업을 통해 셀 어레이 영역에서 상기 제1 도전층을 제거하고 상기 기판의 기저층을 드러내는 단계,
    상기 셀 어레이 영역에서 상기 기저층이 드러난 상기 기판 전면에 걸쳐 턴넬링 절연층, 전하저장층, 블로킹 절연층의 3중층과 제2 도전층을 차례로 형성하는 단계,
    상기 제2 도전층이 형성된 기판에 트렌치형 소자 분리막을 형성하는 단계,
    상기 소자 분리막이 형성된 기판에 저저항 도전층을 형성하는 단계,
    상기 저저항 도전층이 형성된 상기 기판에 대해 패터닝 작업을 통해 상기 셀 어레이 영역에 메모리 소자용 게이트 패턴을, 상기 주변부 고전압 및 저전압 영역에 각각 고전압형 게이트 패턴, 저전압형 게이트 패턴을 형성하는 게이트 패턴 형성 단계,
    패터닝 작업을 통해 상기 고전압형 게이트 패턴과 상기 저전압형 게이트 패턴 각각의 버팅 영역을 포함하는 영역들에서 상기 저저항 도전층, 상기 제2 도전층 및 상기 3중층을 제거하는 콘택 예비 단계,
    상기 기판 전면에 걸쳐 층간 절연막을 형성하고 패터닝하여 상기 버팅 영역에 걸치는 버팅 콘택 홀을 포함하는 콘택 홀들을 형성하는 단계 및
    상기 콘택 홀을 채우는 콘택 플러그를 형성하는 단계를 구비하는 비휘발성 반도체 메모리 장치 형성 방법.
  37. 제 36 항에 있어서,
    상기 게이트 절연막 형성 단계에서 저항 영역에 상기 고전압용 게이트 절연막이 형성되며,
    상기 게이트 패턴 형성 단계에서 상기 저항 영역에 저항 패턴이 형성되고,
    상기 콘택 예비 단계에서 상기 저항 패턴의 콘택 영역에서 상기 저저항 도전층, 상기 제2 도전층 및 상기 3중층이 제거되고,
    상기 콘택 홀 형성 단계에서 상기 저항 패턴의 콘택 영역에만 걸치는 콘택 홀이 형성됨을 특징으로 하는 비휘발성 반도체 메모리 장치 형성 방법.
  38. 제 36 항에 있어서,
    상기 게이트 패턴 형성 단계에서 형성된 패턴들 측벽에 절연막 스페이서를 형성하는 단계가 더 구비되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치 형성 방법.
  39. 제 36 항에 있어서,
    상기 저저항 도전층은 실리콘층과 금속 원소를 포함하는 도전층을 연속으로 형성하여 이루어지는 것을 특징으로 비휘발성 반도체 메모리 장치 형성 방법.
  40. 제 39 항에 있어서,
    상기 소자 분리막 형성 단계에서 저항 영역에 상기 소자 분리막이 형성되며,
    상기 게이트 패턴 형성 단계에서 상기 저항 영역에 저항 패턴이 형성되고,
    상기 콘택 예비 단계에서 상기 저항 패턴의 전 영역에서 상기 금속 원소를 포함하는 도전층이 제거되고,
    상기 콘택 홀 형성 단계에서 상기 저항 패턴의 실리콘층을 드러내는 콘택 홀이 형성됨을 특징으로 하는 비휘발성 반도체 메모리 장치 형성 방법.
  41. 기판에 소자 분리막을 형성하는 단계,
    상기 기판의 적어도 주변부 저전압 영역에 저전압형 게이트 절연막을, 적어도 주변부 고전압 영역에 고전압형 게이트 절연막을 형성하는 게이트 절연막 형성 단계,
    상기 게이트 절연막 형성 단계에 연속하여 상기 기판 전면에 제1 도전층을 적층하는 단계,
    패터닝 작업을 통해 셀 어레이 영역에서 상기 제1 도전층을 제거하고 상기 기판의 기저층을 드러내는 단계,
    상기 셀 어레이 영역에서 상기 기저층이 드러난 상기 기판 전면에 걸쳐 턴넬링 절연층, 전하저장층, 블로킹 절연층의 3중층과 제2 도전층을 차례로 형성하는 단계,
    상기 제2 도전층이 형성된 기판에 대한 패터닝 작업을 통해 상기 주변부 저전압 및 고전압 영역을 포함하는 제거 영역에서 상기 제2 도전층과 상기 3중층을제거하는 제거 단계,
    상기 제거 단계에 이어서 상기 기판 전면에 저저항 도전층을 형성하는 단계 및
    상기 저저항 도전층이 형성된 기판에 대한 패터닝 작업을 통해 상기 셀 어레이 영역에 메모리 소자용 게이트 패턴을, 상기 주변부 고전압 및 저전압 영역에 각각 고전압형 게이트 패턴, 저전압형 게이트 패턴을 형성하는 게이트 패턴 형성 단계를 구비하여 이루어지는 비휘발성 반도체 메모리 장치 형성 방법.
  42. 제 41 항에 있어서,
    상기 기판 전면에 걸쳐 층간 절연막을 형성하고 패터닝하여 상기 게이트 패턴들의 상기 저저항 도전층을 드러내는 콘택 홀들을 포함하는 콘택 홀들을 형성하는 단계 및
    상기 콘택 홀을 채우는 콘택 플러그를 형성하는 단계를 구비하는 비휘발성 반도체 메모리 장치 형성 방법.
  43. 제 42 항에 있어서
    상기 게이트 절연막 형성 단계에서 저항 영역에 상기 고전압용 게이트 절연막이 형성되며,
    상기 게이트 패턴 형성 단계에서 상기 저항 영역에 저항 패턴이 형성되고,
    상기 층간 절연막을 형성하기 전에 상기 저항 패턴의 콘택 영역에서 상기 저저항 도전층, 상기 제2 도전층 및 상기 3중층이 제거되고,
    상기 콘택 홀 형성 단계에서 상기 저항 영역에는 상기 저항 패턴의 콘택 영역에만 걸치는 콘택 홀들만 형성됨을 특징으로 하는 비휘발성 반도체 메모리 장치 형성 방법.
  44. 제 42 항에 있어서,
    상기 게이트 패턴 형성 단계에서 형성된 패턴들 측벽에 절연막 스페이서를 형성하는 단계가 더 구비되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치 형성 방법.
  45. 제 42 항에 있어서,
    상기 저저항 도전층은 금속 원소를 포함하는 도전층으로 이루어지는 것을 특징으로 비휘발성 반도체 메모리 장치 형성 방법.
  46. 제 42 항에 있어서,
    상기 소자 분리막 형성 단계에서 저항 영역에 소자 분리막이 형성되며,
    상기 게이트 패턴 형성 단계에서 상기 저항 영역에 저항 패턴이 형성되고,
    상기 층간 절연막 형성 전에 상기 저항 패턴의 콘택 영역에서 상기 저저항 도전층, 상기 제2 도전층 및 상기 3중층이 제거되고,
    상기 콘택 홀 형성 단계에서 상기 저항 영역에는 상기 저항 패턴의 콘택 영역에만 걸치는 콘택 홀이 형성됨을 특징으로 하는 비휘발성 반도체 메모리 장치 형성 방법.
  47. 제 42 항에 있어서,
    상기 제거 영역에는 저항 영역이 포함되며,
    상기 게이트 패턴 형성 단계에서 상기 저항 영역에 저항 패턴이 형성되고,
    상기 층간 절연막 형성 전에 상기 저항 패턴의 전 영역에서 상기 저저항 도전층이 제거되고,
    상기 콘택 홀 형성 단계에서 상기 저항 영역에는 상기 제1 도전층을 드러내는 콘택 홀이 형성됨을 특징으로 하는 비휘발성 반도체 메모리 장치 형성 방법.
  48. 기판의 적어도 주변부 저전압 영역에 저전압형 게이트 절연막을, 적어도 주변부 고전압 영역에 고전압형 게이트 절연막을 형성하는 게이트 절연막 형성 단계,
    상기 게이트 절연막 형성 단계에 연속하여 상기 기판 전면에 제1 도전층을 적층하는 단계,
    패터닝 작업을 통해 셀 어레이 영역에서 상기 제1 도전층을 제거하고 상기 기판을 드러내는 단계,
    상기 셀 어레이 영역에서 상기 기저층이 드러난 상기 기판 전면에 걸쳐 턴넬링 절연층, 전하저장층, 블로킹 절연층의 3중층과 제2 도전층을 차례로 형성하는 단계,
    상기 제2 도전층이 형성된 기판에 대한 패터닝 작업을 통해 상기 주변부 저전압 및 고전압 영역을 포함하는 제거 영역에서 상기 제2 도전층과 상기 3중층을 제거하는 제거 단계,
    상기 제거 단계를 거친 기판에 트렌치형 소자 분리막을 형성하는 단계,
    상기 소자 분리막이 형성된 기판 전면에 저저항 도전층을 형성하는 단계,
    상기 저저항 도전층이 형성된 기판에 대한 패터닝 작업을 통해 상기 셀 어레이 영역에 메모리 소자용 게이트 패턴을, 상기 주변부 고전압 및 저전압 영역에 각각 고전압형 게이트 패턴, 저전압형 게이트 패턴을 형성하는 게이트 패턴 형성 단계,
    상기 기판 전면에 걸쳐 층간 절연막을 형성하고 패터닝하여 상기 게이트 패턴들에 있는 상기 저저항 도전층을 드러내는 콘택 홀들을 포함하는 콘택 홀들을 형성하는 단계 및
    상기 콘택 홀을 채우는 콘택 플러그를 형성하는 단계를 구비하는 비휘발성 반도체 메모리 장치 형성 방법.
  49. 제 48 항에 있어서
    상기 게이트 절연막 형성 단계에서 저항 영역에 상기 고전압용 게이트 절연막이 형성되며,
    상기 게이트 패턴 형성 단계에서 상기 저항 영역에 저항 패턴이 형성되고,
    상기 층간 절연막을 형성하기 전에 상기 저항 패턴의 콘택 영역에서 상기 저저항 도전층, 상기 제2 도전층 및 상기 3중층이 제거되고,
    상기 콘택 홀 형성 단계에서 상기 저항 영역에는 상기 저항 패턴의 콘택 영역에만 걸치는 콘택 홀만 형성됨을 특징으로 하는 비휘발성 반도체 메모리 장치 형성 방법.
  50. 제 48 항에 있어서,
    상기 게이트 패턴 형성 단계에서 형성된 패턴들 측벽에 절연막 스페이서를 형성하는 단계가 더 구비되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치 형성 방법.
  51. 제 48 항에 있어서,
    상기 저저항 도전층은 폴리실리콘층과 금속 원소를 포함하는 도전층을 차례로 형성하여 이루어지는 것을 특징으로 비휘발성 반도체 메모리 장치 형성 방법.
  52. 제 51 항에 있어서,
    상기 소자 분리막 형성 단계에서 저항 영역에 소자 분리막이 형성되며,
    상기 게이트 패턴 형성 단계에서 상기 저항 영역에 상기 저저항 도전층으로 이루어진 저항 패턴이 형성되고,
    상기 층간 절연막 형성 전에 상기 저항 패턴의 전 영역에서 상기 금속 원소를 포함하는 도전층이 제거되고,
    상기 콘택 홀 형성 단계에서 상기 저항 영역에는 상기 폴리실리콘층을 드러내는 콘택 홀이 형성됨을 특징으로 하는 비휘발성 반도체 메모리 장치 형성 방법.
  53. 제 48 항에 있어서,
    상기 제거 영역에는 저항 영역이 포함되며,
    상기 게이트 패턴 형성 단계에서 상기 저항 영역에 저항 패턴이 형성되고,
    상기 층간 절연막 형성 전에 상기 저항 패턴의 전 영역에서 상기 저저항 도전층이 제거되고,
    상기 콘택 홀 형성 단계에서 상기 저항 영역에는 상기 제1 도전층을 드러내는 콘택 홀이 형성됨을 특징으로 하는 비휘발성 반도체 메모리 장치 형성 방법.
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