JP5269484B2 - 半導体記憶装置 - Google Patents
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Description
Jae Sung Sim著、"Self Aligned Trap-Shallow Trench Isolation Scheme For the Reliability of TANOS (TaN/AlO/SiN/Oxide/Si)NAND Flash Memory"、NVSMW 2007年8月、Page 110-111
この発明に第1の実施形態に係る半導体記憶装置及びその製造方法について図1を用いて説明する。図1は本実施形態に係るNAND型フラッシュメモリのブロック図である。
図18は、従来のNAND型フラッシュメモリの備えるメモリセルアレイの、ワード線方向に沿った断面図である。なお、本実施形態と同じ部材には同様の参照番号を付している。図示するように、従来の構成であると、ワード線WL方向に沿って隣接するメモリセルトランジスタMTの電荷蓄積層15は、素子分離領域32を跨いで共通に接続されている。そのため、次のような問題が生じるおそれがある。
すなわち、データの書き込み動作によって電荷蓄積層15に捕獲された電子が、電荷蓄積層内を移動する。すなわち、電荷蓄積層15において、活性領域AA上の領域に注入された電子が、素子分離領域32上の領域へ移動する。これは、Frenkel Poll現象により自己電界が発生するためである。その結果、活性領域AA上の領域における電子の量が減少し、メモリセルトランジスタMTの閾値が低下する。このことは、メモリセルトランジスタMTの誤動作の原因となりうる。
上記問題の対策として、図19に示す構造が考えうる。図19は、NAND型フラッシュメモリの備えるメモリセルアレイの、ワード線方向に沿った断面図である。なお、本実施形態と同じ部材には同様の参照番号を付している。なお図中の“a”、“b”なる符号は、ワード線WLに沿った方向における電荷蓄積層15の端部の位置を示す。つまり、“a”及び“b”の位置にて、電荷蓄積層15は素子分離領域32に接する。
しかしながら上記構成であっても、新たに下記の問題も生じる。本問題点について、図20を用いて説明する。図20は図19と同様の図面であって、制御ゲート17に電圧を印加した際の電気力線の様子もあわせて示している。また以下では、素子分離領域32の電荷蓄積層15の上面から、素子分離領域32の上面までの高さを幅S1と呼び、ブロック層16の膜厚を膜厚S2と呼ぶことにする。
しかしながら、本実施形態に係るNAND型フラッシュメモリであると、上記問題を解決し、NAND型フラッシュメモリの動作信頼性を向上出来る。以下、詳細に説明する。
図22に示すように、まずワード線に沿った方向で隣接するメモリセルトランジスタMT間において、電荷蓄積層15が互いに分離されている。従って、図18を用いて説明したように電子が移動することによって閾値が変動する、という上記問題1を解決出来る。
また本実施形態に係る構成であると、制御ゲートに電圧を印加した際における電荷蓄積層15の電界分布のバラツキを抑えることが出来る。つまり上記問題2を解決出来る。すなわち、図22に示すように本実施形態に係る構成であると、図中の矢印に示すように、制御ゲート17から発生する電気力線は、等しく電荷蓄積層15に向かう。そのため、電荷蓄積層15の端部において電界強度が低下する問題を解決出来る。
次に、この発明の第2の実施形態に係る半導体記憶装置及びその製造方法について説明する。本実施形態に係る半導体記憶装置は、上記第1の実施形態における素子分離領域32の上面を低くしたものである。図24に実施形態におけるメモリセルトランジスタMT、周辺トランジスタPT2の断面図を示す。図24(a)に、メモリセルトランジスタMTのワード線WL方向に沿った断面図を示す。図24(b)に周辺トランジスタPT2のゲート長方向の断面図を示す。
上記以外の構成は第1の実施形態における半導体記憶装置と同様である。また、図24(b)に示す周辺トランジスタPT2の構成は第1の実施形態における半導体記憶装置を同様であるのでここでは説明を省略する。
つまり、素子分離領域32の上面を更に、活性領域AA上に形成された電荷蓄積層15の上面よりも低く、且つ該電荷蓄積層15の下面よりも高い位置にまで落とし込みを行っても、同様の効果が得られる。すなわち、隣接するメモリセルトランジスタMTから発生する電気力線による閾値のズレ等が生じることを防止出来る。その結果、高信頼性の半導体記憶装置を実現できる。なぜなら、制御ゲート17に電圧を印加した際、制御ゲート17から選択メモリセルトランジスタMTにおける電荷蓄積層15までの電気的距離が、制御ゲート17から素子分離領域32までの距離よりも短いからである。そのために、制御ゲート17に掛けた電圧が、メモリセルトランジスタMTに十分に伝わる。その結果、図21で説明したように、電気力線の乱れが生じず、上記説明したように注目したメモリセルトランジスタMTの閾値がズレないため、動作信頼性の高い半導体記憶装置を実現できる。
次に、この発明の第3の実施形態に係る半導体記憶装置及びその製造方法について説明する。本実施形態に係る半導体記憶装置は、上記第2の実施形態における素子分離領域32の上面を更に低くしたものである。本実施形態におけるメモリセルトランジスタMT、周辺トランジスタPT2をワード線WL方向に沿った断面図を図28に示す。図28(a)に、メモリセルトランジスタMTのワード線WL方向に沿った断面図を示す。図28(b)に周辺トランジスタPT2のゲート長方向の断面図を示す。
また、上記実施形態ではNAND型フラッシュメモリの場合を例に挙げて説明した。しかし、例えばNAND型フラッシュメモリにおいてメモリセルトランジスタ数を1個にした3Tr−NAND型フラッシュメモリや、NOR型フラッシュメモリにも適用出来る。また、3Tr−NAND型フラッシュメモリにおいてドレイン側の選択トランジスタST1を排除した2Tr型フラッシュメモリにも適用出来、積層ゲート構造を備えた不揮発性半導体メモリ全般に広く適用可能である。
Claims (4)
- 半導体基板中に形成された第1活性領域と、
前記半導体基板中に形成された第2活性領域と、
前記第1活性領域及び前記第2活性領域との間の領域に形成され、前記第1活性領域と前記第2活性領域とを分離し、且つ上面が前記第1活性領域及び前記第2活性領域の表面より低く位置する素子分離領域と、
前記第1、第2活性領域上にそれぞれ形成され、各々が、前記第1、第2活性領域上に第1ゲート絶縁膜を介在して形成された電荷蓄積層と該電荷蓄積層上に形成されたブロック層と該ブロック層上に形成された制御ゲートとを含む積層ゲートと、ソース及びドレインとして機能する第1不純物拡散層とを備えるメモリセルトランジスタと、
前記素子分離領域上に形成された側壁絶縁膜と
を具備し、前記ブロック層は、前記素子分離領域を跨ぐようにして前記第1、第2活性領域間で共通に接続され、且つ前記素子分離領域の上面に接し、
前記側壁絶縁膜は、前記ブロック層と前記半導体基板との間に形成される
ことを特徴とする半導体記憶装置。 - 前記半導体基板上に第2ゲート絶縁膜を介在して形成された第1ゲート電極と、ソース及びドレインとして機能し、且つ前記第1不純物拡散層と異なる不純物濃度プロファイルを有する第2不純物拡散層とを備えた第1MOSトランジスタと、
前記半導体基板上に第3ゲート絶縁膜を介在して形成された第2ゲート電極と、ソース及びドレインとして機能し、且つ前記第1不純物拡散層及び前記第2不純物拡散層と異なる不純物濃度プロファイルを有する第3不純物拡散層とを備えた第2MOSトランジスタと
を更に備え、前記第1ゲート絶縁膜、前記第2ゲート絶縁膜、及び前記第3ゲート絶縁膜は、互いに異なる膜厚を有する
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記側壁絶縁膜は、シリコン酸化膜で形成される
ことを特徴とする請求項2記載の半導体記憶装置。 - 前記側壁絶縁膜は、
前記電荷蓄積層、前記第1ゲート絶縁膜、前記第1活性領域及び前記第2活性領域の側壁、並びに前記素子分離領域表面に沿って形成される
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。
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