KR102401867B1 - 메모리 어레이, 및 메모리 어레이를 형성하는 방법 - Google Patents
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Abstract
일부 실시형태는 전류를 전도하는 채널을 갖는 조립체를 포함한다. 채널은 제1 채널 부분 및 제2 채널 부분을 포함한다. 제1 메모리 셀 구조물은 제1 게이트와 제1 채널 부분 사이에 있다. 제1 메모리 셀 구조물은 제1 전하 저장 영역 및 제1 전하 차단 영역을 포함한다. 제2 메모리 셀 구조물은 제2 게이트와 제2 채널 부분 사이에 있다. 제2 메모리 셀 구조물은 제2 전하 저장 영역 및 제2 전하 차단 영역을 포함한다. 제1 및 제2 전하 차단 영역은 실리콘 산화질소를 포함한다. 공동은 제1 및 제2 게이트 사이 및 제1 및 제2 메모리 셀 구조물 사이에 위치된다. 일부 실시형태는 메모리 어레이(예컨대, NAND 메모리 어레이)를 포함하고, 일부 실시형태는 메모리 어레이를 형성하는 방법을 포함한다.
Description
본 발명은 메모리 어레이(예컨대, NAND 메모리 어레이), 및 메모리 어레이를 형성하는 방법에 관한 것이다.
메모리는 전자 시스템을 위한 데이터 저장을 제공한다. 플래시 메모리는 메모리의 하나의 유형이며, 최신 컴퓨터 및 디바이스에서 많은 용도를 갖는다. 예를 들어, 최신 개인용 컴퓨터는 플래시 메모리 칩에 저장된 BIOS를 가질 수 있다. 다른 예로서, 컴퓨터 및 다른 디바이스가 종래의 하드 드라이브를 대체하기 위해 솔리드 스테이트 드라이브에서 플래시 메모리를 이용하는 것이 점점 일반화되고 있다. 또 다른 예로서, 플래시 메모리는 새로운 통신 프로토콜이 표준화됨에 따라서 제조업체가 새로운 통신 프로토콜을 지원하고 강화된 특징을 위해 디바이스를 원격으로 업그레이드하는 능력을 제공하는 것을 가능하게 하기 때문에 무선 전자 디바이스에서 널리 사용된다.
NAND는 플래시 메모리의 기본 아키텍처일 수 있으며, 수직 적층형 메모리 셀을 포함하도록 구성될 수 있다.
NAND를 구체적으로 설명하기 전에, 집적 장치(integrated arrangement) 내에서 메모리 어레이의 관계를 보다 일반적으로 설명하는 것이 도움이 될 수 있다. 도 1은 액세스 라인(1004)(예컨대, 신호(WL0 내지 WLm)를 전도하는 워드 라인) 및 제1 데이터 라인(1006)(예컨대, 신호(BL0 내지 BLn)를 전도하는 비트 라인)과 함께 행 및 열로 배열된 복수의 메모리 셀(1003)을 갖는 메모리 어레이(1002)를 포함하는 종래 기술의 디바이스(1000)의 블록도를 도시한다. 액세스 라인(1004) 및 제1 데이터 라인(1006)은 메모리 셀(1003)로/로부터 정보를 전달하도록 사용될 수 있다. 행 디코더(1007) 및 열 디코더(1008)는 메모리 셀(1003) 중 어느 것이 액세스될지를 결정하도록 어드레스 라인(1009) 상의 어드레스 신호(A0 내지 AX)를 디코딩한다. 감지 증폭기 회로(1015)는 메모리 셀(1003)로부터 판독된 정보의 값을 결정하도록 동작한다. I/O 회로(1017)는 메모리 어레이(1002)와 입력/출력(I/O) 라인(1005) 사이에서 정보의 값을 전달한다. I/O 라인(1005) 상의 신호(DQ0 내지 DQN)는 메모리 셀(1003)로부터 판독되거나 메모리 셀에 기록될 정보의 값을 나타낼 수 있다. 다른 디바이스는 I/O 라인(1005), 어드레스 라인(1009) 또는 제어 라인(1020)을 통해 디바이스(1000)와 통신할 수 있다. 메모리 제어 유닛(1018)은 메모리 셀(1003)에서 수행될 메모리 동작을 제어하도록 사용되고, 제어 라인(1020) 상의 신호를 이용한다. 디바이스(1000)는 제1 공급 라인(1030) 및 제2 공급 라인(1032) 상에서 공급 전압 신호(Vcc 및 Vss)를 각각 수신할 수 있다. 디바이스(1000)는 선택 회로(1040) 및 입력/출력(I/O) 회로(1017)를 포함한다. 선택 회로(1040)는 메모리 셀(1003)로부터 판독되거나, 또는 메모리 셀 내로 프로그램될 정보의 값을 나타낼 수 있는, 제1 데이터 라인(1006) 및 제2 데이터 라인(1013) 상의 신호를 선택하도록 I/O 회로(1017)를 통해 신호(CSEL1 내지 CSELn)에 응답할 수 있다. 열 디코더(1008)는 어드레스 라인(1009) 상의 어드레스 신호(A0 내지 AX)에 기초하여 신호(CSEL1 내지 CSELn)를 선택적으로 활성화시킬 수 있다. 선택 회로(1040)는 판독 및 프로그래밍 동작 동안 메모리 어레이(1002)와 I/O 회로(1017) 사이의 통신을 제공하도록 제1 데이터 라인(1006) 및 제2 데이터 라인(1013) 상의 신호를 선택할 수 있다.
도 1의 메모리 어레이(1002)는 NAND 메모리 어레이일 수 있으며, 도 2는 도 1의 메모리 어레이(1002)를 위해 이용될 수 있는 3차원 NAND 메모리 디바이스(200)의 블록도를 도시한다. 디바이스(200)는 전하 저장 디바이스의 복수의 스트링을 포함한다. 제1 방향(Z-Z')에서, 전하 저장 디바이스의 각각의 스트링은 예를 들어 32개의 계층(예컨대, 계층0-계층31) 중 하나에 대응하는 각각의 전하 저장 디바이스와 함께 서로 적층된 32개의 전하 저장 디바이스를 포함할 수 있다. 각각의 스트링의 전하 저장 디바이스는 전하 저장 디바이스의 스트링이 그 주위에서 형성되는 반도체 재료(예컨대, 폴리실리콘)의 각각의 필라(pillar)에 형성된 것과 같은 공통 채널 영역을 공유할 수 있다. 제2 방향(X-X')에서, 예를 들어, 복수의 스트링 중 16개의 제1 그룹의 각각의 제1 그룹은 예를 들어 복수의(예컨대, 32개의) 액세스 라인(즉, "글로벌 제어 게이트(CG) 라인", 또한 워드 라인(WL)으로서 공지된)을 공유하는 8개의 스트링을 포함할 수 있다. 각각의 액세스 라인은 계층 내에서 전하 저장 디바이스를 결합할 수 있다. 동일한 액세스 라인에 의해 결합된(그러므로 동일한 계층에 대응하는) 전하 저장 디바이스는 예를 들어 각각의 전하 저장 디바이스가 2 비트의 정보를 저장할 수 있는 셀을 포함할 때 예를 들어 P0/P32, P1/P33, P2/P34 등과 같은 2개의 페이지로 논리적으로 그룹화될 수 있다. 제3 방향(Y-Y')에서, 예를 들어 복수의 스트링 중 8개의 제2 그룹의 각각의 제2 그룹은 8개의 데이터 라인 중 대응하는 것에 의해 결합된 16개의 스트링을 포함할 수 있다. 메모리 블록의 크기는 1,024 페이지 및 총 약 16MB를 포함할 수 있다(예컨대, 16 WL×32 계층×2 비트 = 1,024 페이지/블록, 블록 크기 = 1,024 페이지×16KB/페이지 = 16MB). 스트링, 계층, 액세스 라인, 데이터 라인, 제1 그룹, 제2 그룹 및/또는 페이지의 수는 도 2에 도시된 것보다 많거나 적을 수 있다.
도 3은 도 2에 대해 기술된 스트링의 16개의 제1 그룹 중 하나에서 전하 저장 디바이스의 15개의 스트링을 포함하는, 도 2의 3D NAND 메모리 디바이스(200)의 메모리 블록(300)의 X-X' 방향에서의 단면도를 도시한다. 메모리 블록(300)의 복수의 스트링은 타일 열I, 타일 열j 및 타일 열K과 같은 복수의 서브세트(310, 320, 330)(예컨대, 타일 열)로 그룹화될 수 있으며, 각각의 서브세트(예컨대, 타일 열)는 메모리 블록(300)의 "부분 블록"을 포함한다. 글로벌 드레인측 선택 게이트(SGD) 라인(340)은 복수의 스트링의 SGD에 결합될 수 있다. 예를 들어, 글로벌 SGD 라인(340)은 복수의(예컨대, 3개의) 서브-SGD 드라이버(332, 334, 336) 중 대응하는 것을 통해, 각각의 서브-SGD 라인이 각각의 서브셋(예컨대, 타일 열)에 대응하는 복수의(예컨대, 3개의) 서브-SGD 라인(342, 344, 346)에 결합될 수 있다. 각각의 서브-SGD 드라이버(332, 334, 336)는 다른 부분 블록의 것들과 관계없이 대응하는 부분 블록(예컨대, 타일 열)의 스트링의 SGD를 동시에 결합하거나 차단할 수 있다. 글로벌 소스측 선택 게이트(SGS) 라인(360)은 복수의 스트링의 SGS에 결합될 수 있다. 예를 들어, 글로벌 SGS 라인(360)은 복수의 서브-SGS 드라이버(322, 324, 326) 중 대응하는 것을 통해, 각각의 서브-SGS 라인이 각각의 서브세트(예컨대, 타일 열)에 대응하는 복수의 서브-SGS 라인(362, 364, 366)에 결합될 수 있다. 서브-SGS 드라이버(322, 324, 326)의 각각은 다른 부분 블록의 것들과 관계없이 대응하는 부분 블록(예컨대, 타일 열)의 스트링의 SGS를 동시에 결합하거나 또는 차단할 수 있다. 글로벌 액세스 라인(예컨대, 글로벌 CG 라인)(350)은 복수의 스트링의 각각의 계층에 대응하는 전하 저장 디바이스를 결합할 수 있다. 각각의 글로벌 CG 라인(예컨대, 글로벌 CG 라인(350))은 복수의 서브-스트링 드라이버(312, 314 및 316) 중 대응하는 것을 통해 복수의 서브-액세스 라인(예컨대, 서브-CG 라인)(352, 354, 356)에 결합될 수 있다. 서브-스트링 드라이버의 각각은 다른 부분 블록 및/또는 다른 계층의 것들과 관계없이 각각의 부분 블록 및/또는 계층에 대응하는 전하 저장 디바이스를 동시에 결합하거나 또는 차단할 수 있다. 각각의 서브세트(예컨대, 부분 블록) 및 각각의 계층에 대응하는 전하 저장 디바이스는 전하 저장 디바이스의 "부분 계층"(예컨대, 단일 "타일")을 포함할 수 있다. 각각의 서브세트(예컨대, 부분 블록)에 대응하는 스트링은 서브-소스(372, 374 및 376)(예컨대, "타일 소스") 중 대응하는 것에 결합될 수 있으며, 각각의 서브-소스는 각각의 전원에 결합된다.
NAND 메모리 디바이스(200)는 대안적으로 도 4의 개략도를 참조하여 설명된다.
메모리 어레이(200)는 워드 라인(2021 내지 202N), 및 비트 라인(2281 내지 228M)을 포함한다.
메모리 어레이(200)는 또한 NAND 스트링(2061 내지 206M)을 포함한다. 각각의 NAND 스트링은 전하 저장 트랜지스터(2081 내지 208N)를 포함한다. 전하 저장 트랜지스터는 전하를 저장하도록 플로팅 게이트 재료(예컨대, 폴리실리콘)를 사용할 수 있거나, 또는 전하를 저장하도록 전하 포획 재료(예컨대, 질화규소, 금속 나노도트(metallic nanodot) 등)를 사용할 수 있다.
전하 저장 트랜지스터(208)는 워드 라인(202)과 스트링(206)의 교차점에 위치된다. 전하 저장 트랜지스터(208)는 데이터의 저장을 위한 비휘발성 메모리 셀을 나타낸다. 각각의 NAND 스트링(206)의 전하 저장 트랜지스터(208)는 소스 선택 디바이스(예컨대, 소스측 선택 게이트, SGS)(210)와 드레인 선택 디바이스(예컨대, 드레인측 선택 게이트, SGD)(212) 사이에서 직렬 소스-드레인으로 연결된다. 각각의 소스 선택 디바이스(210)는 스트링(206)과 소스 선택 라인(214)의 교차점에 위치되는 반면에, 각각의 드레인 선택 디바이스(212)는 스트링(206)과 드레인 선택 라인(215)의 교차점에 위치된다. 선택 디바이스(210 및 212)는 임의의 적절한 액세스 디바이스일 수 있으며, 도 1에서 대체로 박스로 도시된다.
각각의 소스 선택 디바이스(210)의 소스는 공통 소스 라인(216)에 연결된다. 각각의 소스 선택 디바이스(210)의 드레인은 대응하는 NAND 스트링(206)의 제1 전하 저장 트랜지스터(208)의 소스에 연결된다. 예를 들어, 소스 선택 디바이스(2101)의 드레인은 대응하는 NAND 스트링(2061)의 전하 저장 트랜지스터(2081)의 소스에 연결된다. 소스 선택 디바이스(210)는 소스 선택 라인(214)에 연결된다.
각각의 드레인 선택 디바이스(212)의 드레인은 드레인 접점에서 비트 라인(즉, 디지트 라인)(228)에 연결된다. 예를 들어, 드레인 선택 디바이스(2121)의 드레인은 비트 라인(2281)에 연결된다. 각각의 드레인 선택 디바이스(212)의 소스는 대응하는 NAND 스트링(206)의 마지막 전하 저장 트랜지스터(208)의 드레인에 연결된다. 예를 들어, 드레인 선택 디바이스(2121)의 소스는 대응하는 NAND 스트링(2061)의 전하 저장 트랜지스터(208N)의 드레인에 연결된다.
전하 저장 트랜지스터(208)는 소스(230), 드레인(232), 전하 저장 영역(234), 및 제어 게이트(236)를 포함한다. 전하 저장 트랜지스터(208)는 워드 라인(202)에 결합된 제어 게이트(236)를 갖는다. 전하 저장 트랜지스터(208)의 열은 주어진 비트 라인(228)에 결합된 NAND 스트링(206) 내에 있는 트랜지스터이다. 전하 저장 트랜지스터(208)의 행은 주어진 워드 라인(202)에 공통으로 결합된 트랜지스터이다.
개선된 메모리 셀 설계, 개선된 메모리 어레이 아키텍처(예컨대, 개선된 NAND 아키텍처), 및 개선된 메모리 셀 및 개선된 메모리 어레이 아키텍처를 제조하는 방법을 개발하는 것이 바람직할 것이다.
도 1은 메모리 셀을 갖는 메모리 어레이를 갖는 종래 기술의 메모리 디바이스의 블록도를 도시한다.
도 2는 3D NAND 메모리 디바이스 형태를 하는 도 1의 종래 기술의 메모리 어레이의 개략도를 도시한다.
도 3은 X-X' 방향에서 도 2의 종래 기술의 3D NAND 메모리 디바이스의 단면도를 도시한다.
도 4는 종래 기술의 NAND 메모리 어레이의 개략도이다.
도 5 내지 도 23은 예시적인 조립체를 제조하기 위한 예시적인 방법의 예시적인 공정 단계에서의 구성의 영역의 개략적인 단면도이다.
도 6a 및 도 15a는 각각 도 6 및 도 15의 선 A-A을 따르는 개략적인 평면도이다.
도 2는 3D NAND 메모리 디바이스 형태를 하는 도 1의 종래 기술의 메모리 어레이의 개략도를 도시한다.
도 3은 X-X' 방향에서 도 2의 종래 기술의 3D NAND 메모리 디바이스의 단면도를 도시한다.
도 4는 종래 기술의 NAND 메모리 어레이의 개략도이다.
도 5 내지 도 23은 예시적인 조립체를 제조하기 위한 예시적인 방법의 예시적인 공정 단계에서의 구성의 영역의 개략적인 단면도이다.
도 6a 및 도 15a는 각각 도 6 및 도 15의 선 A-A을 따르는 개략적인 평면도이다.
일부 실시형태는 실리콘 산화질소(실리콘 산화질소)를 포함하는 전하 차단 영역을 갖는 메모리 셀을 포함한다. 전하 차단 영역은 이산화규소를 추가로 포함할 수 있다. 일부 실시형태는, 수직 적층형 메모리 셀을 갖고 수직 인접 메모리 셀들 사이에 공동(void)을 갖는 메모리 어레이(예컨대, NAND 메모리 어레이)를 포함한다. 일부 실시형태는 메모리 셀을 형성하는 방법 및 메모리 어레이를 포함한다. 예시적인 방법이 도 5 내지 도 23을 참조하여 설명되며, 예시적인 아키텍처가 도 23을 참조하여 설명된다.
도 5를 참조하면, 구성(즉, 조립체, 아키텍처 등)(10)은 교번하는 제1 및 제2 레벨(14 및 16)의 스택(12)을 포함한다. 제1 레벨(14)은 제1 재료(18)를 포함하고, 제2 레벨(16)은 제2 재료(20)를 포함한다. 제1 재료(18)는 희생 재료(예컨대, 질화규소)일 수 있고, 제2 재료(20)는 절연성 재료(예컨대, 이산화규소)일 수 있다.
레벨(14 및 16)은 임의의 적절한 두께일 수 있으며; 서로 동일한 두께이거나 서로 다른 두께일 수 있다. 일부 실시형태에서, 레벨(14 및 16)은 약 10㎚ 내지 약 400㎚의 범위 내의 수직 두께를 가질 수 있다. 일부 실시형태에서, 제1 레벨(14)은 제2 레벨(16)보다 더 두꺼울 수 있다. 예를 들어, 일부 실시형태에서, 제1 레벨(14)은 약 20㎚ 내지 약 40㎚의 범위 내의 두께를 가질 수 있고, 제2 레벨(16)은 약 15㎚ 내지 약 30㎚ 범위 내의 두께를 가질 수 있다.
제1 레벨(14)의 희생 재료(18)의 일부는 궁극적으로 메모리 셀 게이트의 전도성 재료로 대체된다. 따라서, 레벨(14)은 궁극적으로 NAND 구성의 메모리 셀 레벨에 대응할 수 있다. NAND 구성은 메모리 셀의 스트링(즉, NAND 스트링)을 포함할 것이며, 스트링에서의 메모리 셀의 수는 수직 적층 레벨(14)의 수에 의해 결정된다. NAND 스트링은 임의의 적절한 수의 메모리 셀 레벨을 포함할 수 있다. 예를 들어, NAND 스트링은 8개의 메모리 셀 레벨, 16개의 메모리 셀 레벨, 32개의 메모리 셀 레벨, 64개의 메모리 셀 레벨, 512개의 메모리 셀 레벨, 1024개의 메모리 셀 레벨 등을 가질 수 있다. 수직 스택(12)은 도 5의 도면에 구체적으로 도시된 것보다 더 수직 적층 레벨이 있을 수 있다는 것을 나타내도록 스택의 도시된 영역을 넘어 바깥쪽으로 연장되는 것으로 도시되어 있다.
스택(12)은 베이스(22) 위에 지지되는 것으로 도시되어 있다. 베이스(22)는 반도체 재료를 포함할 수 있으며; 예를 들어 단결정 실리콘을 포함하거나, 단결정 실리콘으로 본질적으로 이루어지거나, 또는 단결정 실리콘으로 이루어질 수 있다. 베이스(22)는 반도체 기판으로서 지칭될 수 있다. "반도체 기판"이라는 용어는 반도체 웨이퍼와 같은 벌크 반도체 재료(단독으로 또는 다른 재료를 포함하는 조립체로), 및 반도체 재료 층(단독으로 또는 다른 재료를 포함하는 조립체로)를 포함하지만 이에 제한되지 않는 반도체 재료를 포함하는 임의의 구성을 의미한다. "기판"이라는 용어는 전술한 반도체 기판을 포함하지만 이에 제한되지 않는 임의의 지지 구조를 지칭한다. 일부 응용에서, 베이스(22)는 집적 회로 제조와 관련된 하나 이상의 재료를 포함하는 반도체 기판에 대응할 수 있다. 이러한 재료는 예를 들어 내화성 금속 재료, 배리어 재료, 확산 재료, 절연체 재료 등 중 하나 이상을 포함할 수 있다.
다른 구성 요소 및 재료가 스택(12)과 베이스(22) 사이에 제공될 수 있다는 것을 나타내도록 스택(12)과 베이스(22) 사이에 공간이 제공된다. 이러한 다른 구성 요소 및 재료는 추가 레벨의 스택, 소스 라인 레벨, 소스측 선택 게이트(SGS) 등을 포함할 수 있다.
도 6을 참조하면, 개구(24)는 스택(12)을 통해 형성된다. 개구는 궁극적으로 메모리 어레이의 수직 적층형 메모리 셀과 관련된 채널 재료 필라를 제조하기 위해 이용되며, 일부 실시형태에서 필라 개구로서 지칭될 수 있다. 개구(24)는 위로부터 보았을 때 임의의 적절한 구성을 가질 수 있고; 일부 예시적인 실시형태에서, 원형, 타원형, 다각형 등일 수 있다. 도 6a는 도시된 구성(10)의 영역의 상부 레벨(16)의 일부의 평면도를 도시하고, 개구(24)가 위로부터 보았을 때 원 형상인 예시적인 구성을 도시한다. 일부 실시형태에서, 개구(24)는 추후 공정 단계에서 형성된 다른 개구와 이를 구별하기 위해 제1 개구로서 지칭될 수 있다. 필라 개구(24)는 도 6의 공정 단계에서 베이스(22)를 가로질러 형성된 실질적으로 동일한 복수의 개구를 나타낼 수 있다("실질적으로 동일한"이라는 용어는 제조 및 측정의 합리적인 허용 오차 내에 있는 것과 동일한 의미이다).
도 7을 참조하면, 제2 레벨(16)의 재료(20)는 갭(즉, 캐비티)(26)를 형성하도록 개구(24)를 따라서 오목화된다. 갭(26)은 후속 공정 단계에서 형성된 다른 갭과 이를 구별하기 위해 제1 갭으로서 지칭될 수 있다.
일부 실시형태에서, 제2 레벨(16)의 재료(20)는 이산화규소를 포함하거나, 이산화규소로 본질적으로 이루어지거나, 또는 이산화규소로 이루어질 수 있으며; 제1 레벨(14)의 재료(18)는 질화규소를 포함하거나, 질화규소로 본질적으로 이루어지거나, 또는 질화규소로 이루어질 수 있다. 이러한 실시형태에서, 재료(20)는 완충된 산화 에칭(예컨대, 플루오르화 수소산 및 불화 암모니아와 같은 완충제를 사용하는 에칭)을 이용하여 재료(18)에 대해 선택적으로 에칭될 수 있다. "선택적 에칭"이라는 용어는 하나의 재료가 다른 재료보다 더 빨리 제거되고, 다른 재료에 비해 하나의 재료에 대해 100% 선택적인 에칭 공정을 포함하지만 이에 제한되지 않는다는 것을 의미한다.
제1 갭(26)은 제1 레벨(14)의 재료(18)의 세그먼트(28) 사이에서 수직으로 있다.
제1 갭은 제2 레벨(16) 내로 깊이(D1)까지 연장된다. 이러한 깊이는 임의의 적절한 깊이일 수 있으며, 일부 실시형태에서 약 5㎚ 내지 약 20㎚의 범위 내에있을 것이다.
도시된 실시형태에서, 갭(26)을 형성하는데 이용된 에칭은 제1 레벨(14)의 재료(18)의 모서리를 둥글게 한다.
도시된 실시형태에서, 재료(20)의 전면은 도 7의 공정 단계에서 곡선화되고 오목하다. 다른 실시형태에서, 이러한 전면은 볼록하거나, 직선이거나, 또는 임의의 다른 적절한 형상일 수 있다.
도 8을 참조하면, 보호 구조물(30)은 제1 갭 내에 형성된다. 보호 구조물(30)은 후속 공정 단계에서 형성된 다른 보호 구조물과 이를 구별하기 위해 제1 보호 구조물로서 지칭될 수 있다. 보호 구조물(30)은 재료(32)를 포함한다. 이러한 재료는 임의의 적절한 조성물(들)을 포함할 수 있으며; 일부 실시형태에서 실리콘을 포함할 수 있다. 예를 들어, 일부 예시적인 실시형태에서, 재료(32)는 다결정 실리콘을 포함하거나, 다결정 실리콘으로 본질적으로 이루어지거나, 또는 다결정 실리콘으로 이루어질 수 있다.
재료(32)는 임의의 적절한 처리로 갭(26) 내에서 형성될 수 있다. 예를 들어, 일부 실시형태에서, 재료(32)는 개구(24)를 통해 갭(26) 내로 증착될 수 있고; 재료(32)로 채워진 갭(26) 및 재료(32)로 적어도 부분적으로 채워진 개구(24)(일부 실시형태에서 실질적으로 재료(32)로 완전히 채워짐)를 초래한다. 이어서, 개구(24)로부터 잉여 재료(32)를 제거하는 한편 갭(26) 내에 재료(32)를 남기도록 에칭이 이용될 수 있다. 에칭은 임의의 적절한 에칭제 및 에칭 조건을 이용할 수 있다. 일부 예시적인 실시형태에서, 에칭은 테트라메틸암모늄 하이드록사이드(TMAH)를 이용한다.
도 9를 참조하면, 제1 레벨(14)의 재료(18)는 제2 갭(34)을 형성하도록 개구(24)를 따라서 오목화된다. 일부 실시형태에서, 제1 레벨(14)의 재료(18)는 질화규소를 포함하거나, 질화규소로 본질적으로 이루어지거나, 질화규소로 이루어질 수 있으며; 보호 구조물(30)의 재료(32)는 다결정 실리콘을 포함하거나, 다결정 실리콘으로 본질적으로 이루어지거나, 또는 다결정 실리콘으로 이루어질 수 있다. 이러한 실시형태에서, 재료(18)는 인산을 이용하여 재료(32)에 대해 선택적으로 에칭될 수 있다. 갭(34)은 보호 구조물(30)의 재료(32)의 세그먼트(36)들 사이에서 수직으로 있다.
제2 갭(34)은 제1 레벨(14) 내로 깊이(D2)까지 연장된다. 이러한 깊이는 임의의 적절한 깊이일 수 있으며, 일부 실시형태에서 약 3㎚ 내지 약 10㎚의 범위 내에 있을 것이다.
도 10을 참조하면, 개구(24) 내의 표면은, 전하 차단 영역(38)을 형성하도록 제1 레벨(14)의 가장자리를 산화시키고 돌출부(ledge)(40)를 형성하도록 보호 구조물(30)의 가장자리를 산화시키는 산화 조건에 노출된다. 산화 조건은 임의의 적절한 화학적 성질 및 동작 파라미터를 이용할 수 있다. 일부 예시적인 실시형태에서, 산화 조건은 약 700℃ 이상의 산화 환경 및/또는 산화 표면의 동작 온도를 포함할 수 있다(그러나, 적어도 약 700℃이도록 제한되지 않으며, 적절한 산화 조건이 원하는 전기 및/또는 다른 속성을 달성한다면 더 낮을 수 있다). 산화 조건은, 예를 들어 산화제의 공급원으로서 증기(예컨대, 현장 증기 발생(ISSG))를 이용할 수 있고/있거나 산화 종(oxidizing species)을 발생시키도록 플라즈마를 이용할 수 있다. 플라즈마는 소위 "원격 플라즈마"일 수 있으며, 이는 플라즈마가 산화될 개구(24) 내의 표면과 접촉하지 않고, 대신에 이러한 플라즈마에 의해 발생된 산화종만이 산화 표면에 도달한다는 것을 의미한다. 일부 실시형태에서, 전하 차단 영역(38) 및/또는 돌출부(40)의 적어도 일부는 적절한 재료(들)(예컨대, 이산화규소)의 증착에 의해 형성되고, 원하는 형상(예컨대, 도 10에 도시된 전하 차단 영역(38) 및 돌출부(40)의 형상과 유사한 형상)을 달성하도록 적절한 에칭이 이어질 수 있다.
재료(18 및 32)의 산화는 예시된 실시형태에서 재료(18 및 32)의 부분만을 산화시키고, 산화되지 않은 재료(18 및 32)의 나머지 부분을 남긴다.
일부 실시형태에서, 제1 레벨(14)의 재료(18)는 질화규소를 포함하거나, 질화규소로 본질적으로 이루어지거나, 또는 질화규소로 이루어질 수 있으며; 보호 구조물(30)의 재료(32)는 다결정 실리콘을 포함하거나, 다결정 실리콘으로 본질적으로 이루어지거나, 또는 다결정 실리콘으로 이루어진다. 산화는 실리콘 산화질소(42) 및 이산화규소(44)를 형성하도록 질화규소(18)의 가장자리를 산화시킬 수 있고; 추가의 이산화규소(44)를 형성하도록 다결정 실리콘(32)의 가장자리를 산화시킬 수 있다. 이러한 실시형태에서, 전하 차단 영역(38)은 (도시된 바와 같이) 실리콘 산화질소(42) 및 이산화규소(44)를 포함할 수 있다. 전하 차단 영역(38) 내에서 재료(42 및 44) 사이의 경계는 도 10에서 점선(43)으로 개략적으로 도시되어 있다. 점선(43)은 재료(42 및 44) 사이의 경계가 실리콘 산화질소와 이산화규소 사이의 가파른 경계면일 수 있거나, 또는 구배일 수 있다는 것을 나타내기 위해 사용된다.
전하 차단 영역(38)은 수직으로 연장되고, 수평 두께(T1)를 갖는다. 이러한 수평 두께는 임의의 적절한 치수일 수 있고, 일부 실시형태에서 약 50Å 내지 약 150Å의 범위 내일 수 있다. 전하 차단 영역의 실리콘 산화질소 재료(42)는 수평 두께(T2)를 갖고; 전하 차단 영역의 이산화규소 재료(44)는 수평 두께(T3)를 갖는다. 일부 실시형태에서, 수평 두께(T2)는 수평 두께(T3)의 적어도 약 2배일 것이다. 일부 실시형태에서, 수평 두께(T2)는 약 20 옹스트롬(Å) 내지 약 140Å의 범위 내일 것이며; 수평 두께(T3)는 약 10Å 내지 약 30Å의 범위 내에 있을 것이다. 일부 실시형태에서, 수평 두께(T2 및 T3)는 서로 구별하기 위해 제1 및 제2 수평 두께로서 각각 지칭될 수 있다.
재료(32 및 18)의 산화는 질화규소 재료(18)보다 훨씬 빠르게 다결정 실리콘 재료(32)를 산화시킬 수 있다(예컨대, 질화규소보다 적어도 약 1.5배, 질화규소보다 적어도 약 2배, 질화규소보다 적어도 약 3배 빠르게 다결정 실리콘을 산화시킬 수 있다). 따라서, 이산화규소(44)는 재료(18)를 따라서 조합된 재료(42/44)보다 재료(32)를 따라서 실질적으로 더욱 두꺼울 수 있으며; 그러므로, 제1 레벨(14)을 따르는 것보다 제2 레벨(16)을 따라서 훨씬 더 확장될 수 있다. 산화가 질화규소 재료(18)로 형성된 실리콘 산화질소(42)/이산화규소(44)로 형성된 것보다 다결정 실리콘(32)으로 형성된 이산화규소(44)로부터 훨씬 더 큰 확장을 유도하는 실시형태에서, 개구(24)를 따르는 계층(14)의 가장자리는 거의 확장되지 않을 수 있으며, 개구(24)를 따르는 계층(16)의 가장자리는 실질적으로 확장될 수 있다(예컨대, 다결정 실리콘 재료(32)로부터 이산화규소(44)의 형성으로 인한 확장은 질화규소 재료(18)로부터 실리콘 산화질소(42)/이산화규소(44)의 형성으로 인한 확장의 적어도 약 2배일 수 있다). 일부 실시형태에서, 개구(24)를 따르는 계층(16)의 가장자리를 따라서 실질적으로 확장이 있을 수 있고, 개구(24)를 따르는 계층(14)의 가장자리를 따라서 실질적으로 확장이 없을 수 있다("실질적으로 확장이 없음"이라는 용어는 합리적인 검출 허용 범위 내에 확장이 없다는 것을 의미한다). 제2 레벨(16)을 따르는 두꺼운 이산화규소(44)는 돌출부(40)로서 구성된다. 제3 갭(46)은 제1 레벨(14)을 따르며, 돌출부(40) 사이에 수직으로 있다.
도 11을 참조하면, 전하 저장 재료(48)는 갭(46) 내에서 형성된다. 전하 저장 재료(48)는 임의의 적절한 조성물(들)을 포함할 수 있으며; 일부 실시형태에서, 질화규소, 실리콘 산화질소, 전도성 나노도트 등과 같은 전하 포획 재료를 포함할 수 있다. 당업자는 "전하 포획"이라는 용어를 이해하고; "전하 포획"이 전하 캐리어(예컨대, 전자 또는 정공)를 가역적으로 포획할 수 있는 에너지 우물(energy well)을 지칭할 수 있다는 것을 이해할 것이다. 대안적인 실시형태(도시되지 않음)에서, 전하 저장 재료(48)는 플로팅 게이트 재료(예컨대, 다결정 실리콘 등)로서 구성될 수 있다.
전하 저장 재료(48)는 임의의 적절한 방법으로 도시된 구성으로 형성될 수 있다. 예를 들어, 일부 실시형태에서, 전하 저장 재료(48)는 질화규소를 포함하거나, 질화규소로 본질적으로 이루어지거나, 질화규소로 이루어질 수 있으며, 갭(46)을 채우고 개구(24) 내로 연장되도록 초기에 형성될 수 있다. 잉여 재료(48)는 그런 다음 갭(46) 내에 한정된 재료(48)만을 남기도록 적절한 에칭(예컨대, 고온 인산을 사용하는 에칭, 플루오르화 수소산 처리가 이어지는 산화를 사용하는 에칭 등)으로 제거될 수 있다.
일부 실시형태에서, 갭(46) 내의 전하 저장 재료(48)는 전하 저장 영역(예컨대, 전하 포획 영역)(50)으로서 구성되는 것으로 고려될 수 있다. 이러한 전하 포획 영역은 전하 차단 영역(38)의 이산화규소(44)를 따라서 이산화규소에 직접 인접한다.
도 12를 참조하면, 전하 포획 영역(50) 사이의 이산화규소(44)는 적절한 에칭(예컨대, 플루오르화 수소산을 사용하는 에칭)으로 제거되어, 전하 포획 영역(50) 사이에 제4 갭(52)을 수직으로 남긴다.
도 13을 참조하면, 제2 보호 구조물(54)이 제4 갭(52) 내에서 형성된다. 제2 보호 구조물(54)은 재료(56)를 포함한다. 이러한 재료는 임의의 적절한 조성물(들)을 포함할 수 있으며; 일부 실시형태에서 제1 보호 구조물(30)의 재료(32)와 동일한 조성물을 포함할 것이다. 예를 들어, 일부 실시형태에서 재료(56 및 32)는 모두 다결정 실리콘을 포함하거나, 다결정 실리콘으로 본질적으로 이루어지거나, 다결정 실리콘으로 이루어질 수 있다. 점선(57)은 재료(32 및 56) 사이의 대략적인 경계를 개략적으로 도시하고, 재료(32 및 56)가 서로 동일하거나 동일하지 않을 수 있다는 것을 나타내기 위해 사용된다. 재료(32 및 56)는 서로 직접 인접한다.
재료(56)는 임의의 적절한 처리로 갭(52) 내에 수용되도록 형성될 수 있다. 예를 들어, 일부 실시형태에서, 재료(56)는 다결정 실리콘을 포함할 수 있고, 갭(52)을 채우고 개구(24) 내에서 연장되도록 초기에 형성될 수 있다. 이어서, 잉여 재료(56)는 재료(56)가 갭(52) 내에 수용되는 구성을 남기도록 적절한 에칭(예컨대, 테트라 암모늄 하이드록사이드(TMAH)를 이용하는 에칭)으로 제거될 수 있다.
도 14를 참조하면, 터널링 재료(60, 62 및 64)가 개구(24)의 외부 주변을 따라서 형성된다. 도시된 실시형태에서, 터널링 재료(60)는 제2 보호 재료(56)의 가장자리 및 전하 저장 재료(48)의 가장자리를 따라서 연장되고 이에 직접 접촉한다.
터널링 재료는 프로그래밍 동작, 소거 동작 등에서 전하 캐리어가 터널을 터널링하거나 그렇지 않으면 통과하는 재료로서 기능할 수 있다. 일부 상황에서, 터널링 재료 중 하나 이상은 게이트 유전체 재료 또는 간단히 유전체 재료로서 지칭될 수 있다. 예시된 실시형태에서, 3개의 터널링 재료가 이용된다. 다른 실시형태에서, 3개보다 적은 터널링 재료가 있을 수 있으며; 또 다른 실시형태에서 3개보다 많은 터널링 재료가 있을 수 있다. 일부 실시형태에서, 터널링 재료(60, 62 및 64)는 원하는 전하 터널링 특성을 가지도록 밴드-갭 엔지니어링될 수 있다. 터널링 재료(62)는 재료(60 및 64)와 조성적으로 다르다. 재료(60 및 64)는 일부 실시형태에서 서로 조성적으로 다를 수 있고, 다른 실시형태에서 서로 조성적으로 동일할 수 있다.
일부 예시적인 실시형태에서, 터널링 재료(62)는 질화규소를 포함할 수 있고, 터널링 재료(60 및 64)는 이산화규소를 포함할 수 있다. 일부 예시적인 실시형태에서, 터널링 재료(60)는 실리콘 산화질소 및 이산화규소 중 하나 또는 모두를 포함할 수 있으며; 터널링 재료(62)는 질화규소를 포함할 수 있고, 터널링 재료(64)는 이산화규소를 포함할 수 있다.
일부 실시형태에서, 터널링 재료(60, 62 및 64)는 각각 제1, 제2 및 제3 터널링 재료로서 지칭될 수 있다.
채널 재료(66)는 개구(24) 내에서 터널링 재료(60, 62 및 64)를 따라서 형성된다. 도시된 실시형태에서, 채널 재료(66)는 터널링 재료(64)에 직접 접촉한다. 채널 재료(66)는 임의의 적절하게 도핑된 반도체 재료(들)를 포함할 수 있으며; 일부 실시형태에서 실리콘, 게르마늄, III/V 반도체 재료(예컨대, 인화갈륨) 등 중 하나 이상을 포함할 수 있다.
도시된 실시형태에서, 채널 재료(66)는 개구(24)의 주변을 라이닝하고, 절연성 재료(68)는 개구(24)의 나머지 내부 영역을 채운다. 절연성 재료(68)는 예를 들어, 이산화규소와 같은 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있다. 채널 재료(66)의 도시된 구성은 절연성 재료(68)가 채널 구성에서의 "중공" 내에 제공되는 중공형 채널 구성인 것으로 고려될 수 있다. 다른 실시형태에서, 채널 재료는 중실형 필라로 구성될 수 있다.
채널 재료(66)는 개구(24)의 주변을 따라서 수직으로 연장되고; 즉, 스택(12)을 통해 수직으로 연장된다.
도 15를 참조하면, 제2 개구(70)는 스택(12)을 통해 형성된다. 제2 개구(70)는 전하 차단 영역(38)을 형성하기 위해 이용된 산화 후에(도 10) 남아있는 재료(18)의 부분을 통해 연장된다.
도 15a는 도시된 구성(10)의 영역의 상부 레벨(16)의 일부의 평면도를 도시하고, 제2 개구(70)가 슬릿(즉, 트렌치)으로서 구성되는 예시적인 구성을 도시한다.
도 16을 참조하면, 제1 레벨(14)의 질화물(18)은 제2 개구(70)를 따라서 (예컨대, 인산 에칭을 이용하여) 오목화되고, 그런 다음, 제2 레벨(16)의 산화물(20)은 습식 에칭(예컨대, 완충된 산화 에칭)으로 형상화된다. 형상화된 제2 레벨(16)은 제2 개구(70)의 주변을 따르는 돌기(72)를 포함한다.
도 17을 참조하면, 개구(70)의 측면을 따라서 노출된 재료(18)(도 16)는 캐비티(74)를 남기기 위해 제거된다. 이러한 제거는 임의의 적절한 처리를 이용할 수 있고, 일부 실시형태에서 인산을 이용한 습식 에칭을 이용할 수 있다.
도 18을 참조하면, 유전체 배리어 재료(76)는 개구(70) 내에서 증착된다. 유전체 배리어 재료(76)는 개구(70)의 주변 가장자리를 라이닝하고, 캐비티(74)의 주변 가장자리를 라이닝한다. 유전체 배리어 재료(76)는 임의의 적절한 조성물(들)을 포함할 수 있으며; 일부 실시형태에서 하나 이상의 높은-k 재료를 포함할 수 있다(높은-k라는 용어는 이산화규소보다 큰 유전 상수를 의미한다). 유전체 배리어 재료에 통합될 수 있는 예시적인 조성물은 산화 하프늄, 산화 지르코늄, 산화 알루미늄, 규산염 하프늄, 규산염 지르코늄, 산화 티타늄, 산화 가돌리늄, 산화 니오븀, 산화 탄탈륨 등이다.
전도성 재료(78 및 80)는 라이닝된 개구(70) 및 라이닝된 캐비티(74) 내에 제공된다. 전도성 재료(78 및 80)는 다양한 금속(예컨대, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등) 중 하나 이상, 금속 함유 조성물(예컨대, 금속 규화물, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 재료(예컨대, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등)와 같은 임의의 적절한 전기 전도성 조성물(들)을 포함할 수 있다. 일부 실시형태에서, 전도성 재료(78)는 티타늄 질화물을 포함할 수 있거나, 티타늄 질화물로 본질적으로 이루어지거나, 또는 티타늄 질화물로 이루어질 수 있으며; 전도성 재료(80)는 텅스텐을 포함하거나, 텅스텐으로 본질적으로 이루어지거나, 또는 텅스텐으로 이루어질 수 있다.
도 19를 참조하면, 전도성 재료(78 및 80)는 개구(70)의 중심 영역 내로부터 제거되고, 전도성 재료(78 및 80)를 캐비티(74) 내에 남긴다.
캐비티(74) 내에 남아있는 전도성 재료(78 및 80)는 함께 전도성 영역(82)을 형성한다. 비록 도시된 전도성 영역이 2개의 전도성 재료를 포함할지라도, 다른 실시형태에서 유사한 전도성 영역은 단일 전도성 재료만을 포함할 수 있거나, 또는 2개보다 많은 전도성 재료를 포함할 수 있다.
캐비티(74) 내의 전도성 영역(82)의 단자 부분은 전도성 게이트(84)에 대응할 수 있고, 전도성 영역(82)의 다른 부분은 워드 라인(86)에 대응할 수 있다. 워드 라인은 레벨(14)을 따르고, 따라서 일부 실시형태에서 레벨(14)은 워드 라인 레벨로서 지칭될 수 있다. 이러한 워드 라인 레벨은 도 19의 스택(12) 내의 절연성 레벨(16)과 교번적인 것으로 고려될 수 있다.
산화물(20)의 돌기(72)의 외부 세그먼트는 전도성 재료(78 및 80)를 제거하기 위해 이용되는 에칭 동안 개구(70)의 가장자리를 따라서 노출된다. 일부 실시형태에서, 돌기(72)의 노출된 세그먼트는 약 5㎚ 내지 약 10㎚의 범위 내에 있는 수직 치수(W1)를 갖는다. 대조적으로, 개구(70)는 약 500㎚ 내지 약 1000㎚ 범위 내의 수평 치수(W2)를 갖는다. W1과 W2 사이의 실질적인 차이는 도 22를 참조하여 아래에 설명되는 바와 같이 후속 처리에서 유리할 수 있다.
도 20을 참조하면, 제2 재료(20)(도 19)는 공동(88)을 남기기 위해 적절한 에칭(예컨대, 완충된 산화 에칭)으로 제거된다. 보호 구조물(30 및 54)은 제2 재료(20)를 제거하도록 이용된 에칭에 전하 차단 영역(38)이 노출되는 것을 방지한다. 예를 들어, 일부 실시형태에서, 제2 재료(20)는 이산화규소를 포함하고, 전하 차단 영역은 실리콘 산화질소 및 이산화규소를 포함한다. 완충된 산화 에칭(예컨대, 플루오르화 수소산을 이용한 에칭)이 제2 재료(20)을 제거하기 위해 이용될 수 있다. 이러한 에칭은 또한 전하 차단 영역(38)의 실리콘 산화질소(42) 및 이산화규소(44)를 제거할 것이다. 에칭은 제2 재료(20)의 이산화규소보다 훨씬 느리게 실리콘 산화질소(42)를 제거할 수 있다. 그러나, 재료(20)를 제거하는데 이용되는 에칭의 지속 시간은 상당량의 실리콘 산화질소(42)가 제거될 정도로 충분히 길 수 있다. 또한, 상이한 양의 실리콘 산화질소가 다양한 전하 차단 영역(38)으로부터 제거되어, 메모리 어레이 전체에 걸쳐서 불균일성으로 이어질 수 있다. 그러므로, 보호 구조물(30 및 54)은 이러한 보호 구조물을 생략한 실시형태에서 발생할 수 있는 부작용을 방지할 수 있다.
공동(88)은 개구(70)까지 연장되는 오리피스(89)를 갖는다. 이러한 오리피스는 도 19를 참조하여 전술한 수직 치수(W1)를 갖는다.
도 21을 참조하면, 보호 구조물(30 및 54)(도 19)은 공동(88)을 연장시키기 위해 제거된다. 일부 실시형태에서, 보호 구조물(30 및 54)은 다결정 실리콘을 포함한다. 이러한 것은 전하 차단 영역(38)의 실리콘 산화질소 및 이산화규소에 비해 다결정 실리콘에 대해 매우 선택적일 수 있는 TMAH를 이용하는 에칭으로 제거될 수 있다.
도 22를 참조하면, 절연성 재료(90)는 공동(88)의 외부 주변을 라이닝하기 위해 증착된다. 절연성 재료(90)는 임의의 적절한 조성물(들)을 포함할 수 있으며; 일부 실시형태에서 산화규소를 포함하거나, 산화규소로 본질적으로 이루어지거나 또는 산화규소로 이루어질 수 있다. 절연성 재료(90)는 예를 들어, 화학 기상 증착(CVD), 원자 층 증착(ALD) 중 하나 또는 둘 모두를 포함하여 임의의 적절한 증착 방법을 이용하여 증착될 수 있다. 일부 실시형태에서, 절연성 재료(90)는 테트라에틸오르토실리케이트(TEOS)를 전구체로 하는 CVD 공정을 이용하여 증착된 이산화규소에 대응할 수 있다.
메모리 어레이 내에서 공동(88)을 이용하는 이점은 대안적으로 메모리 어레이에서 이용될 수 있는 다른 절연성 재료와 비교하여 공동이 매우 낮은 유전 상수를 갖는다는 점일 수 있다. 그러나, 공동을 절연성 재료로 라이닝하려고할 때 마주칠 수 있는 어려움은 모든 공동이 오리피스(89) 전체에 걸쳐서 적절하게 밀봉되기 전에 절연성 재료가 개구(70) 내에서 핀치 오프(pinch off)될 수 있다는 점이다. 도시된 실시형태는 개구(70)의 폭에 비해 매우 좁은 오리피스(89)를 이용하는 것에 의해 이러한 어려움을 취급할 수 있다. 따라서, 모든 오리피스(89)는 (도 22에 도시된 바와 같이) 절연성 재료가 개구(70)를 폐쇄하기 전에 절연성 재료(90)로 밀봉될 수 있다.
도 23을 참조하면, 추가적인 절연성 재료(90)가 개구(72) 내에 제공되어 이러한 개구를 완전히 채운다.
전도성 게이트(84)는 유전체 배리어 재료(76), 전하 차단 영역(38), 전하 저장 영역(50), 터널링 재료(60, 62 및 64), 및 채널 재료(66)와 함께 메모리 셀(92a 및 92b)에 통합될 수 있다. 이러한 메모리 셀은 일부 실시형태에서 NAND 메모리 셀일 수 있다. 예시된 메모리 셀은 서로 수직으로 적층되고, NAND 스트링의 일부일 수 있다. 메모리 셀(92a 및 92b)은 서로 실질적으로 동일하고("실질적으로 동일한"이라는 용어는 제조 및 측정의 합리적인 허용 오차 내에서 동일함을 의미한다), 일부 실시형태에서 제1 메모리 셀 및 제2 메모리 셀로서 각각 지칭될 수 있다. 메모리 셀(92a 및 92b)은 예를 들어, 도 1 내지 도 4를 참조하여 전술한 것과 유사한 NAND 메모리 어레이와 같은 메모리 어레이에 걸쳐서 제조될 수 있는 다수의 실질적으로 동일한 메모리 셀을 나타내는 것으로 고려될 수 있다.
동작시에, 전하 저장 영역(50)은 메모리 셀(92a 및 92b)에 정보를 저장하도록 구성될 수 있다. 개별 메모리 셀(예컨대, 92a)에 저장된 정보의 값("값"이라는 용어는 하나의 비트 또는 다중 비트를 나타냄)은 전하 저장 영역에 저장된 전하의 양(예컨대, 전자의 수)에 기초할 수 있다. 개별 전하 저장 영역(50) 내에서의 전하의 양은 적어도 부분적으로 관련 게이트(84)에 인가된 전압의 값 및/또는 관련 채널 재료(66)에 인가된 전압의 값에 기초하여 제어(예컨대, 증가 또는 감소)될 수 있다.
터널링 재료(60, 62 및 64)는 메모리 셀(92a 및 92b)의 터널링 영역(94)을 함께 형성한다. 이러한 터널링 영역은 전하 저장 영역(50)과 채널 재료(66) 사이의 전하(예컨대, 전자)의 원하는 터널링(예컨대, 수송)을 허용하도록 구성될 수 있다. 터널링 영역(94)은 예를 들어 등가 산화물 두께(equivalent oxide thickness: EOT)와 같은, 그러나 이에 한정되지 않는 선택된 기준을 달성하도록 구성(엔지니어링)될 수 있다. EOT는 대표적인 물리적 두께라는 면에서 터널링 영역의 전기적 특성(예컨대, 커패시턴스)을 정량화한다. 예를 들어, EOT는 누설 전류 및 신뢰성 고려 사항을 무시하고 주어진 유전체(예컨대, 터널링 영역(94))와 동일한 커패시턴스 밀도를 가지도록 요구되는 이론적 이산화규소 층의 두께로서 정의될 수 있다.
전하 차단 영역(38)은 전하 저장 영역(50)에 인접하고, 전하 저장 영역(50)으로부터 관련 게이트(84)로 전하가 흐르는 것을 차단하는 메커니즘을 제공할 수 있다. 유전체 배리어 재료(76)는 전하 차단 영역(38)과 관련 게이트(84) 사이에 제공되며, 관련 게이트(84)로부터 전하 저장 영역(50)을 향한 전자의 백-터널링(back-tunneling)을 금지하도록 이용될 수 있다. 일부 실시형태에서, 유전체 배리어 재료(76)는 메모리 셀(92a 및 92b) 내에서 유전체 배리어 영역을 형성하는 것으로 고려될 수 있다.
일부 실시형태에서, 채널 재료(66)는 전류를 전도하도록 구성된 채널인 것으로 고려될 수 있다. 채널은 제1 메모리 셀(92a)에 통합된 제1 채널 부분(100)을 포함하고, 제2 메모리 셀(92b)에 통합된 제2 채널 부분(102)을 포함한다.
메모리 셀(92a)에 통합된 게이트(84)는 제1 게이트로서 지칭될 수 있고, 제2 메모리 셀(92b)에 통합된 게이트(84)는 제2 게이트로서 지칭될 수 있다.
메모리 셀 내의 전하 차단 영역(38) 및 전하 저장 영역(50)은 함께 메모리 셀 구조물(104)인 것으로 고려될 수 있다. 제1 메모리 셀(92a) 내의 메모리 셀 구조물(104)은 제1 메모리 셀 구조물로서 지칭될 수 있고, 제2 메모리 셀(92b) 내의 메모리 셀 구조물(104)은 제2 메모리 셀 구조물로서 지칭될 수 있다. 유전체 배리어 재료(76)는 제1 및 제2 메모리 셀(92a 및 92b) 내에 유전체 배리어 영역을 형성한다. 이러한 유전체 배리어 영역은 일부 실시형태에서 메모리 셀 구조물(104)의 일부인 것으로 고려될 수 있고, 다른 실시형태에서 메모리 셀 구조물(104)과 별개인 것으로 고려될 수 있다. 제1 메모리 셀(92a) 내의 유전체 배리어 영역은 제1 유전체 배리어 영역으로서 지칭될 수 있고, 제2 메모리 셀(92b) 내의 유전체 배리어 영역은 제2 유전체 배리어 영역으로서 지칭될 수 있다.
메모리 셀 구조물(104) 내의 전하 차단 영역(38)은 전하 저장 영역(50)과 게이트(84) 사이에 있다.
제1 메모리 셀(92a)의 게이트(84)는 제2 메모리 셀(92b)의 게이트(84)로부터 수직으로 이격된다. 공동(88)은 제1 및 제2 메모리 셀(92a 및 92b)의 수직으로 이격된 게이트(84) 사이에서 수직으로 있으며; 이러한 공동은 공동이 다른 공동과 구별되는 것을 가능하게 하기 위해 도 23에서 도면 부호 (88a)로 지시되어 있다.
공동(88a)은 제1 및 제2 게이트(84) 사이에 제1 수직 치수(V1)를 갖고, 제1 및 제2 전하 저장 영역(50) 사이에 제2 수직 치수(V2)를 가지며; 제2 수직 치수는 제1 수직 치수보다 크다. 일부 실시형태에서, 제1 및 제2 수직 치수는 약 100㎚ 내지 약 400㎚의 범위 내에 있을 수 있고; 제2 수직 치수는 제1 수직 치수보다 적어도 약 5%, 적어도 약 10%, 적어도 약 20%만큼 클 수 있다.
전하 차단 영역(38) 내의 실리콘 산화질소(42)는 2개의 반대인 측면(103, 105)을 갖는 것으로 고려될 수 있다. 전하 차단 영역(38)의 이산화규소(44)는 반대인 측면 중 하나(측면(105))만을 따르고, 반대인 측면 중 다른 측면(측면(103))은 도시된 실시형태에서 유전체 배리어 재료(76)에 직접 인접한다.
도 23의 스택(12)은 교번하는 절연성 레벨(16) 및 워드 라인 레벨(14)을 포함하는 것으로 고려될 수 있다. 채널 재료(66)는 스택(12)을 따라서 수직으로 연장되고, 게이트(84)는 워드 라인 레벨을 따르며 터널링 재료(60, 62 및 64), 메모리 셀 구조물(104), 및 유전체 배리어 재료(76)에 의해 채널 재료로부터 이격된다.
공동(88)은 절연성 레벨(16)을 따르며, 수직으로 인접한 메모리 셀(92a 및 92b) 사이에 있다. 공동(88)은 수평 치수(H)를 갖고, 이러한 치수는 개별 공동이 수직으로 인접한 게이트(84)를 서로로부터 이격시키는 영역(110)을 가지며 수직으로 인접한 전하 저장 구조(50)를 서로로부터 이격시키는 영역(112)을 가지도록 충분히 길다. 따라서, 공동은 전하 저장 재료의 수직으로 인접한 세그먼트 사이에 전기 절연을 제공할 수 있고, 또한 수직으로 인접한 전도성 게이트 사이에 전기 절연을 제공할 수 있다.
일부 실시형태에서, 공동의 영역(110)은 제1 영역으로서 지칭될 수 있고, 공동의 영역(112)은 제2 영역으로서 지칭될 수 있다. 예시된 실시형태에서, 공동(88)의 제2 영역(112)은 공동 제1 영역(110)보다 수직으로 더 길다(특히, 제2 영역(112)은 수직 두께(V2)를 갖는 반면에, 제1 영역(110)은 수직 두께(V1)를 갖는다).
전하 저장 영역(즉, 전하 저장 구조)(50)은 절연성 레벨(16)의 영역을 개재하는 것에 의해 서로로부터 수직으로 이격된다. 전하 저장 영역(50)의 서로로부터의 수직 분리는 공통 NAND 스트링 내에서 인접하는 전하 저장 영역들 사이의 전하 누출을 완화시키거나 또는 방지할 수 있고; 다른 구성 요소(예컨대, 인접하는 전하 저장 영역, 제어 게이트, 채널, 터널 산화물 등)와의 전하 저장 영역의 결합을 완화시킬 수 있다. 이러한 것은 NAND 스트링의 모든 메모리 셀을 따라서 연장되는 연속적인 전하 저장 구조를 갖는 종래의 NAND 구성에 비해 상당한 개선을 가능하게 할 수 있다. 예시적인 개선은 개선된 내구성, 읽기/쓰기 비용에서의 개선, 급속 충전 이득에서의 개선, 급속 충전 손실에서의 개선, 감소된 셀간 용량성 커플링 등 중 하나 이상을 포함할 수 있다.
위에서 논의된 조립체 및 구조는 집적 회로("집적 회로"라는 용어는 반도체 기판에 의해 지지되는 전자 회로를 의미함) 내에서 이용될 수 있으며; 전자 시스템에 통합될 수 있다. 이러한 전자 시스템은 예를 들어 메모리 모듈, 디바이스 드라이버, 전력 모듈, 통신 모뎀, 프로세서 모듈, 및 애플리케이션 특정 모듈에서 사용될 수 있으며, 다층, 멀티 칩 모듈을 포함할 수 있다. 전자 시스템은 예를 들어 카메라, 무선 디바이스, 디스플레이, 칩셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대폰, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기 등과 같은 광범위한 시스템일 수 있다.
달리 명시되지 않는 한, 본 명세서에 기술된 다양한 재료, 물질, 조성물 등은 예를 들어, 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD) 등을 포함하여, 현재 공지되어 있거나 아직 개발되지 않은 임의의 적절한 방법으로 형성될 수 있다.
"유전체" 및 "절연성"이라는 용어는 절연성 전기 특성을 갖는 재료를 기술하도록 사용될 수 있다. 용어는 본 개시내용에서 동의어로 고려된다. 일부 예에서 용어 "유전체" 및 다른 예에서 "절연성"(또는 "전기적으로 절연성")이라는 용어의 사용은 다음의 청구범위 내에서 선행 기반을 단순화하기 위해 본 개시내용 내에서 언어 변형을 제공할 수 있으며, 어떠한 중요한 화학적 또는 전기적 차이도 나타내도록 사용되지 않는다.
도면에서 다양한 실시형태의 특정 배향은 단지 예시적인 목적을 위한 것이며, 실시형태는 일부 적용에서 도시된 배향에 대해 회전될 수 있다. 본 명세서에 제공된 설명 및 다음의 청구범위는 구조물이 도면의 특정 배향으로 있는지, 또는 이러한 배향에 대해 회전되는지에 관계없이 다양한 특징 사이에 설명된 관계를 갖는 임의의 구조에 관한 것이다.
첨부된 도면의 단면도는 단지 단면의 평면 내의 특징만을 도시하고, 달리 나타내지 않는 한, 도면을 단순화하기 위해 단면의 평면 뒤에 재료를 나타내지 않는다.
구조물이 다른 구조물 "상에", "인접한" 또는 "접촉하는" 것으로 언급될 때, 다른 구조물 상에 직접 존재할 수 있거나 개재된 구조물이 존재할 수 있다. 대조적으로, 구조물이 다른 구조물 "상에 직접", "직접 인접" 또는 "직접 접촉"하는 것으로 언급될 때, 개재 구조물은 존재하지 않는다.
구조물(예컨대, 층, 재료 등)은 구조물이 일반적으로 기저 베이스(예컨대, 기판)로부터 위쪽으로 연장된다는 것을 나타내기 위해 "수직 연장되는 것"으로서 지칭될 수 있다. 수직으로 연장되는 구조물은 베이스의 상부 표면에 대해 실질적으로 직교하게 연장될 수 있거나, 그렇지 않을 수 있다.
일부 실시형태는 전류를 전도하기 위한 채널을 갖는 조립체를 포함한다. 채널은 제1 채널 부분 및 제2 채널 부분을 포함한다. 제1 메모리 셀 구조물은 제1 게이트와 제1 채널 부분 사이에 위치된다. 제1 메모리 셀 구조물은 제1 전하 저장 영역 및 제1 전하 차단 영역을 포함한다. 제1 전하 차단 영역은 제1 전하 저장 영역과 제1 게이트 사이에 위치된다. 제1 전하 차단 영역은 실리콘 산화질소를 포함한다. 제2 메모리 셀 구조물은 제2 게이트와 제2 채널 부분 사이에 위치된다. 제2 메모리 셀 구조물은 제2 전하 저장 영역 및 제2 전하 차단 영역을 포함한다. 제2 전하 차단 영역은 제2 전하 저장 영역과 제2 게이트 사이에 위치된다. 제2 전하 차단 영역은 실리콘 산화질소를 포함한다. 공동은 제1 및 제2 게이트 사이 및 제1 및 제2 메모리 셀 구조물 사이에 위치된다.
일부 실시형태는 교번하는 절연성 레벨 및 워드 라인 레벨의 수직 스택을 갖는 메모리 어레이를 포함한다. 채널 재료는 스택을 따라서 수직으로 연장된다. 게이트는 워드 라인 레벨을 따른다. 메모리 셀 구조물은 워드 라인 레벨을 따르며 게이트와 채널 재료 사이에 위치된다. 메모리 셀 구조물은 전하 저장 영역 및 전하 차단 영역을 포함한다. 전하 차단 영역은 전하 저장 영역과 게이트 사이에 있다. 공동은 절연성 레벨을 따른다. 개별 공동은 한 쌍의 수직으로 인접한 게이트 사이의 제1 영역과 한 쌍의 수직으로 인접한 전하 저장 영역 사이의 제2 영역을 각각 포함한다. 절연성 라이너는 공동 내에서 공동의 외부 주변을 따른다.
일부 실시형태는 조립체를 형성하는 방법을 포함한다. 제1 개구는 교번하는 제1 및 제2 레벨의 스택을 통해 형성된다. 제1 레벨은 제1 재료를 포함하고, 제2 레벨은 제2 재료를 포함한다. 제2 레벨의 제2 재료는 제1 갭을 형성하도록 제1 개구를 따라서 오목화된다. 제1 갭은 제1 레벨의 세그먼트 사이에서 수직으로 있다. 제1 보호 구조물은 제1 갭 내에 형성된다. 제1 레벨의 제1 재료는 제2 갭을 형성하도록 제1 개구를 따라서 오목화된다. 제2 갭은 제1 보호 구조물의 세그먼트 사이에서 수직으로 있다. 산화 조건은 제2 갭을 따라서 제1 레벨의 제1 재료의 가장자리를 산화시키고 제1 개구를 따라서 제1 보호 구조물의 가장자리를 산화시키기 위해 이용된다. 제1 재료의 산화된 가장자리는 전하 차단 영역이고, 제1 레벨의 나머지 부분을 따른다. 제1 보호 구조물의 산화된 가장자리는 돌출부이다. 제3 갭은 돌출부 사이에서 수직으로 있다. 전하 포획 영역은 제3 갭 내에서 전하 차단 영역을 따라서 형성된다. 돌출부는 제4 갭을 남기도록 제거된다. 제4 갭은 전하 포획 영역 사이에서 수직으로 있다. 제2 보호 구조물은 제4 갭 내에서 제1 보호 구조물에 직접 인접하여 형성된다. 수직으로 연장된 터널링 재료는 제1 개구 내에 형성된다. 터널링 재료는 제2 보호 구조물의 가장자리를 따라서, 그리고 전하 포획 영역을 따라서 연장된다. 채널 재료는 제1 개구 내에서 터널링 재료에 인접하여 형성된다. 제2 개구는 스택을 통해 형성되고, 제2 개구는 제1 레벨의 나머지 부분을 통해 연장된다. 제1 레벨의 제1 재료의 나머지 부분은 제2 개구를 따라서 캐비티를 형성하도록 제거된다. 전도성 영역은 캐비티 내에서 형성된다. 제2 재료, 제1 보호 구조물, 및 제2 보호 구조물은 공동을 형성하기 위해 제거된다.
Claims (36)
- 조립체로서,
전류를 전도하기 위한 채널로서; 제1 채널 부분 및 제2 채널 부분을 포함하는, 상기 채널;
제1 게이트와 상기 제1 채널 부분 사이에 위치되는 제1 메모리 셀 구조물로서, 상기 제1 메모리 셀 구조물은 제1 전하 저장 영역 및 제1 전하 차단 영역을 포함하며; 상기 제1 전하 차단 영역은 상기 제1 전하 저장 영역과 제1 게이트 사이에 위치되며; 상기 제1 전하 차단 영역은 실리콘 산화질소를 포함하는, 상기 제1 메모리 셀 구조물;
제2 게이트와 상기 제2 채널 부분 사이에 위치되는 제2 메모리 셀 구조물로서; 상기 제2 메모리 셀 구조물은 제2 전하 저장 영역 및 제2 전하 차단 영역을 포함하며; 상기 제2 전하 차단 영역은 상기 제2 전하 저장 영역과 제2 게이트 사이에 위치되며; 상기 제2 전하 차단 영역은 실리콘 산화질소를 포함하는, 상기 제2 메모리 셀 구조물;
상기 제1 게이트 및 상기 제2 게이트의 각각을 따라 연장되는 절연성 구조물로서, 상기 절연성 구조물은 상기 제1 및 제2 채널 부분에 대해 상기 제1 및 제2 게이트의 반대 단부 상에 배치되는, 상기 절연성 구조물; 및
상기 제1 및 제2 게이트 사이에, 그리고 상기 제1 및 제2 메모리 셀 구조물 사이에 위치되는 공동(void)을 포함하는, 조립체. - 제1항에 있어서, 상기 공동의 외부 주변을 따라 절연성 라이너를 포함하는, 조립체.
- 제2항에 있어서, 상기 절연성 라이너는 이산화규소를 포함하는, 조립체.
- 제3항에 있어서, 상기 공동은 상기 제1 및 제2 게이트 사이의 제1 수직 치수 및 상기 제1 및 제2 전하 저장 영역 사이의 제2 수직 치수를 갖고, 상기 제2 수직 치수는 상기 제1 수직 치수보다 큰, 조립체.
- 제1항에 있어서, 상기 제1 게이트와 상기 제1 전하 차단 영역 사이의 제1 유전체 배리어 영역, 및 상기 제2 게이트와 상기 제2 전하 차단 영역 사이의 제2 유전체 배리어 영역을 포함하는, 조립체.
- 제5항에 있어서, 상기 제1 및 제2 유전체 배리어 영역은 높은-k 재료를 포함하는, 조립체.
- 제1항에 있어서, 상기 제1 전하 차단 영역은 실리콘 산화질소를 따라 이산화규소를 포함하며, 상기 제2 전하 차단 영역은 실리콘 산화질소를 따라 이산화규소를 포함하는, 조립체.
- 제7항에 있어서, 상기 제1 전하 차단 영역의 실리콘 산화질소는 2개의 반대인 측면을 갖고; 상기 제1 전하 차단 영역의 이산화규소는 상기 제1 전하 차단 영역의 실리콘 산화질소의 반대인 측면 중 하나만을 따르며; 상기 제2 전하 차단 영역의 실리콘 산화질소는 2개의 반대인 측면을 갖고; 상기 제2 전하 차단 영역의 이산화규소는 상기 제2 전하 차단 영역의 실리콘 산화질소의 반대인 측면 중 하나만을 따르는, 조립체.
- 메모리 어레이로서,
교번하는 절연성 레벨 및 워드 라인 레벨의 수직 스택;
상기 스택을 따라서 수직으로 연장되는 채널 재료;
상기 스택을 따라 수직으로 연장되는 절연성 구조물;
상기 워드 라인 레벨을 따르는 게이트로서, 상기 게이트는 상기 채널 재료와 상기 절연성 구조물 사이로 연장되는, 상기 게이트;
상기 워드 라인 레벨을 따르며 상기 게이트와 상기 채널 재료 사이에 위치되는 메모리 셀 구조물로서; 상기 메모리 셀 구조물은 전하 저장 영역 및 전하 차단 영역을 포함하며; 상기 전하 차단 영역은 상기 전하 저장 영역과 게이트 사이에 있는, 상기 메모리 셀 구조물;
상기 절연성 레벨을 따르는 공동으로서; 개별 공동은 상기 게이트 중 한 쌍의 수직으로 인접한 게이트 사이의 제1 영역과, 상기 전하 저장 영역 중 한 쌍의 수직으로 인접한 전하 저장 영역 사이의 제2 영역을 각각 포함하는, 상기 공동; 및
상기 공동 내에서 상기 공동의 외부 주변을 따르는 절연성 라이너를 포함하는, 메모리 어레이. - 제9항에 있어서, 상기 공동의 제2 영역은 상기 공동의 제1 영역보다 수직으로 더 긴, 메모리 어레이.
- 제9항에 있어서, 상기 절연성 라이너는 이산화규소를 포함하는, 메모리 어레이.
- 제9항에 있어서, 상기 절연성 라이너는 이산화규소로 이루어지는, 메모리 어레이.
- 제9항에 있어서, 유전체 배리어 영역은 상기 게이트와 상기 전하 차단 영역 사이에 있으며; 상기 유전체 배리어 영역은 하나 이상의 높은-k 산화물을 포함하는, 메모리 어레이.
- 제9항에 있어서, 상기 전하 차단 영역은 실리콘 산화질소를 포함하는, 메모리 어레이.
- 제14항에 있어서, 높은-k 유전체 배리어 재료가 상기 게이트와 상기 전하 차단 영역 사이에 있으며; 상기 높은-k 유전체 배리어 재료는 실리콘 산화질소와 직접 접촉하는, 메모리 어레이.
- 제14항에 있어서, 상기 전하 차단 영역은 상기 실리콘 산화질소와 직접 접촉하는 이산화규소를 포함하는, 메모리 어레이.
- 제16항에 있어서, 상기 전하 차단 영역의 실리콘 산화질소는 제1 수평 두께를 가지며, 상기 전하 차단 영역의 이산화규소는 제2 수평 두께를 가지며; 상기 제1 수평 두께는 상기 제2 수평 두께의 적어도 2배인, 메모리 어레이.
- 제16항에 있어서, 상기 전하 차단 영역의 실리콘 산화질소는 20Å 내지 140Å의 범위 내에 있는 수평 두께를 가지며, 상기 전하 차단 영역의 이산화규소는 10Å 내지 30Å의 범위 내에 있는 수평 두께를 갖는, 메모리 어레이.
- 조립체를 형성하는 방법으로서,
교번하는 제1 및 제2 레벨의 스택을 통해 제1 개구를 형성하는 단계로서; 상기 제1 레벨은 제1 재료를 포함하며, 상기 제2 레벨은 제2 재료를 포함하는, 상기 제1 개구를 형성하는 단계;
제1 갭을 형성하도록 상기 제1 개구를 따라서 상기 제2 레벨의 제2 재료를 오목화(recess)하는 단계로서; 상기 제1 갭은 상기 제1 레벨의 세그먼트 사이에서 수직으로 있는, 상기 제2 재료를 오목화하는 단계;
상기 제1 갭 내에서 제1 보호 구조물을 형성하는 단계;
제2 갭을 형성하도록 상기 제1 개구를 따라서 상기 제1 레벨의 제1 재료를 오목화하는 단계로서; 상기 제2 갭은 상기 제1 보호 구조물의 세그먼트 사이에서 수직으로 있는, 상기 제1 재료를 오목화하는 단계;
상기 제2 갭을 따라서 상기 제1 레벨의 제1 재료의 가장자리를 산화시키고 상기 제1 개구를 따라서 상기 제1 보호 구조물의 가장자리를 산화시키도록 산화 조건을 이용하는 단계로서; 상기 제1 재료의 산화된 가장자리는 전하 차단 영역이고 상기 제1 레벨의 제1 재료의 나머지 부분을 따르며; 상기 제1 보호 구조물의 산화된 가장자리는 돌출부이며; 제3 갭이 상기 돌출부 사이에서 수직으로 있는, 상기 산화 조건을 이용하는 단계;
상기 제3 갭 내에서 상기 전하 차단 영역을 따라서 전하 포획 영역을 형성하는 단계;
제4 갭을 남기도록 상기 돌출부를 제거하는 단계로서, 상기 제4 갭은 상기 전하 포획 영역 사이에서 수직으로 있는, 상기 단계;
상기 제4 갭 내에서 상기 제1 보호 구조물에 직접 인접하여 제2 보호 구조물을 형성하는 단계;
상기 제1 개구 내에서 수직으로 연장되는 터널링 재료를 형성하는 단계로서, 상기 터널링 재료는 상기 제2 보호 구조물의 가장자리를 따라서, 그리고 상기 전하 포획 영역을 따라서 연장되는, 상기 터널링 재료를 형성하는 단계;
상기 제1 개구 내에서 상기 터널링 재료에 인접하여 채널 재료를 형성하는 단계;
상기 스택을 통해 제2 개구를 형성하는 단계로서, 상기 제2 개구는 상기 제1 레벨의 제1 재료의 나머지 부분을 통해 연장되는, 상기 제2 개구를 형성하는 단계;
상기 제2 개구를 따라서 캐비티를 형성하도록 상기 제1 레벨의 제1 재료의 나머지 부분을 제거하는 단계;
상기 캐비티 내에서 전도성 영역을 형성하는 단계; 및
공동을 형성하도록 상기 제2 레벨의 제2 재료, 상기 제1 보호 구조물, 및 상기 제2 보호 구조물을 제거하는 단계를 포함하는, 조립체를 형성하는 방법. - 제19항에 있어서, 상기 제1 재료는 질화규소를 포함하며; 상기 제1 보호 구조물은 다결정 실리콘을 포함하며; 상기 산화 조건은 산화하여 상기 질화규소를 따르는 것보다 상기 다결정 실리콘을 따라서 더욱 큰 확장을 유도하는, 조립체를 형성하는 방법.
- 제20항에 있어서, 상기 산화 조건은 상기 질화규소를 따르는 것보다 상기 다결정 실리콘을 따르는 확장을 적어도 2배 유도하는, 조립체를 형성하는 방법.
- 제20항에 있어서, 상기 산화 조건은 상기 질화규소를 따라서 실질적으로 확장을 유도하지 않는, 조립체를 형성하는 방법.
- 제19항에 있어서, 상기 제1 재료는 질화규소를 포함하고; 상기 제1 보호 구조물은 다결정 실리콘을 포함하며; 상기 산화 조건은 질화규소보다 빠르게 다결정 실리콘을 산화시키는, 조립체를 형성하는 방법.
- 제23항에 있어서, 상기 산화 조건은 적어도 700℃의 온도를 이용하는, 조립체를 형성하는 방법.
- 제24항에 있어서, 상기 산화 조건은 원격 플라즈마를 이용하는, 조립체를 형성하는 방법.
- 제24항에 있어서, 상기 산화 조건은 증기를 이용하는, 조립체를 형성하는 방법.
- 제19항에 있어서, 상기 제1 재료는 질화규소를 포함하며, 상기 제2 재료는 이산화규소를 포함하는, 조립체를 형성하는 방법.
- 제19항에 있어서, 상기 제1 재료는 질화규소를 포함하며, 상기 전하 차단 영역은 실리콘 산화질소를 포함하는, 조립체를 형성하는 방법.
- 제28항에 있어서, 상기 전하 차단 영역은 또한 이산화규소를 포함하는, 조립체를 형성하는 방법.
- 제29항에 있어서, 상기 전하 차단 영역의 실리콘 산화질소는 제1 수평 두께를 갖고; 상기 전하 차단 영역의 이산화규소는 제2 수평 두께를 가지며; 상기 제1 수평 두께는 상기 제2 수평 두께의 적어도 2배인, 조립체를 형성하는 방법.
- 제29항에 있어서, 상기 전하 차단 영역의 실리콘 산화질소는 20Å 내지 140Å의 범위 내에 있는 수평 두께를 갖고, 상기 전하 차단 영역의 이산화규소는 10Å 내지 30Å의 범위 내에 있는 수평 두께를 갖는, 조립체를 형성하는 방법.
- 제19항에 있어서, 상기 제1 및 제2 보호 구조물은 서로 동일한 조성물인, 조립체를 형성하는 방법.
- 제19항에 있어서, 상기 제1 및 제2 보호 구조물은 다결정 실리콘을 포함하는, 조립체를 형성하는 방법.
- 제19항에 있어서, 절연성 재료로 상기 공동을 라이닝하는 단계를 더 포함하는, 조립체를 형성하는 방법.
- 제34항에 있어서, 상기 절연성 재료는 이산화규소를 포함하는, 조립체를 형성하는 방법.
- 제34항에 있어서, 상기 공동은 상기 제2 개구로 연장되는 오리피스를 가지며; 상기 절연성 재료는 상기 오리피스를 밀봉하는, 조립체를 형성하는 방법.
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