CN111373539A - 存储器阵列和形成存储器阵列的方法 - Google Patents

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Abstract

一些实施例包括一种具有用于传导电流的沟道的组件。沟道包括第一沟道部分和第二沟道部分。第一存储器单元结构在第一栅极和第一沟道部分之间。第一存储器单元结构包括第一电荷存储区域和第一电荷阻挡区域。第二存储器单元结构在第二栅极和第二沟道部分之间。第二存储器单元结构包括第二电荷存储区域和第二电荷阻挡区域。第一和第二电荷阻挡区域包括氮氧化硅。空隙位于第一和第二栅极之间以及第一和第二存储器单元结构之间。一些实施例包括存储器阵列(例如，NAND存储器阵列)，并且一些实施例包括形成存储器阵列的方法。

Description

存储器阵列和形成存储器阵列的方法
技术领域
存储器阵列(例如，NAND存储器阵列)和形成存储器阵列的方法。
背景技术
存储器为电子系统提供数据存储。闪存存储器是存储器的一种类型，并且在现代计算机和设备中具有多种用途。例如，现代个人计算机可以将BIOS存储在闪存存储器芯片上。作为另一示例，对于计算机和其他设备而言，在固态驱动器中利用闪存存储器来代替传统的硬盘驱动器变得越来越普遍。作为又一示例，闪存存储器在无线电子设备中很普及，因为其使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，并提供针对增强特征远程升级设备的能力。
NAND可以是闪存存储器的基本架构，并且可以被配置为包含垂直堆叠的存储器单元。
在具体描述NAND之前，更一般地描述存储器阵列在集成布置内的关系可能会有所帮助。图1示出了一种现有技术的器件1000的框图，所述器件包括存储器阵列1002，所述存储器阵列具有以行和列布置的多个存储器单元1003以及存取线1004(例如，用于传导信号WL0至WLm的字线)和第一数据线1006(例如，用于传导信号BL0至BLn的位线)。存取线1004和第一数据线1006可以用于向和从存储器单元1003传输信息。行解码器1007和列解码器1008对地址线1009上的地址信号A0至AX进行解码，以确定哪些存储器单元1003将被访问。读出放大器电路1015进行操作以确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002和输入/输出(I/O)线1005之间传输信息的值。I/O线1005上的信号DQ0至DQN可以表示从存储器单元1003读取或将要写入所述存储器单元的信息的值。其他器件可以通过I/O线1005、地址线1009或控制线1020与器件1000进行通信。存储器控制单元1018用于控制要对存储器单元1003执行的存储器操作，并且利用控制线1020上的信号。器件1000可以分别在第一电源线1030和第二电源线1032上接收电源电压信号Vcc和Vss。器件1000包括选择电路1040和输入/输出(I/O)电路1017。选择电路1040可以经由I/O电路1017对信号CSEL1至CSELn做出响应，以选择第一数据线1006和第二数据线1013上的信号，所述信号可以表示要从存储器单元1003读取或要被编程到其中的信息的值。列解码器1008可以基于地址线1009上的A0至AX地址信号选择性地激活CSEL1至CSELn信号。选择电路1040可以选择第一数据线1006和第二数据线1013上的信号，以在读取和编程操作期间提供存储器阵列1002和I/O电路1017之间的通信。
图1的存储器阵列1002可以是NAND存储器阵列，并且图2示出了可以用于图1的存储器阵列1002的三维NAND存储器器件200的框图。器件200包含多个电荷存储器件串。在第一方向(Z-Z')上，每个电荷存储器件串可以包含例如彼此堆叠的三十二个电荷存储器件，其中每个电荷存储器件对应于例如三十二层(例如Tier层0至层31)中的一个。各个串的电荷存储器件可以共享公共的沟道区域，诸如形成在半导体材料(例如，多晶硅)的相应柱中的沟道区域，围绕所述柱形成电荷存储器件串。在第二方向(X-X')上，例如，多个串的十六个第一组的每个第一组可以包含例如共享多个(例如三十二个)存取线(即“全局控制栅极(CG)线”，也称为字线WL)的八个串。每个存取线可以在层内耦合电荷存储器件。当每个电荷存储器件包含一能够存储两位信息的单元时，由同一存取线耦合(并由此对应于同一层)的电荷存储器件可以在逻辑上分组成例如两个页面，例如P0/P32、P1/P33、P2/P34等。在第三方向(Y-Y')上，例如，多个串中的八个第二组的每个第二组可以包含由八个数据线中对应的一条耦合的十六个串。存储器块的大小可以包含1,024个页面，总共约16MB(例如16字线×32层×2位＝1,024页/块，块大小＝1,024页×16KB/页＝16MB)。串、层、存取线、数据线、第一组、第二组和/或页面的数量可以大于或小于图2中所示的数量。
图3示出了图2的3D NAND存储器器件200的存储器块300在X-X'方向上的横截面图，包括在关于图2所述的串的十六个第一组的一个中的十五个电荷存储器件串。可以将存储器块300的多个串分组成多个子集310、320、330(例如，片列)，诸如片列I、片列j和片列K，其中每个子集(例如片列)包含存储器块300的“部分块”。全局漏极侧选择栅极(SGD)线340可以耦合到多个串的SGD。例如，全局SGD线340可以经由多个(例如三个)子SGD驱动器332、334、336中对应的一个耦合到多个(例如，三个)子SGD线342、344、346，其中每个子SGD线对应于相应的子集(例如，片列)。子SGD驱动器332、334、336中的每个可以独立于其他部分块的那些同时并发地耦合或切断对应的部分块(例如，片列)的串的SGD。全局源极侧选择栅极(SGS)线360可以耦合到多个串的SGS。例如，全局SGS线360可以经由多个子SGD驱动器322、324、326中对应的一个耦合到多个子SGS线362、364、366，其中每个子SGS线对应于相应的子集(例如，片列)。子SGS驱动器322、324、326中的每个可以独立于其他部分块的那些同时并发地耦合或切断对应的部分块(例如，片列)的串的SGS。全局存取线(例如，全局CG线)350可以耦合与多个串中的每个串的相应层相对应的电荷存储器件。每个全局CG线(例如，全局CG线350)可以经由多个子串驱动器312、314和316中对应的一个耦合到多个子存取线(例如，子CG线)352、354、356。每个子串驱动器可独立于其他部分块和/或其他层的那些同时并发地耦合或切断与相应部分块和/或层相对应的电荷存储器件。与相应子集(例如，部分块)和相应层相对应的电荷存储器件可以包含电荷存储器件的“部分层”(例如，单个“片”)。可以将与相应子集(例如，部分块)相对应的串耦合到子源极372、374和376(例如，“片源极”)中对应的一个，其中每个子源极耦合到相应的电源。
另选地，参考图4的示意图来描述NAND存储器器件200。
存储器阵列200包括字线2021至202N和位线2281至228M。
存储器阵列200还包括NAND串2061至206M。每个NAND串包括电荷存储晶体管2081至208N。电荷存储晶体管可以使用浮栅材料(例如，多晶硅)来存储电荷，或者可以使用电荷俘获材料(例如，氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202和串206的相交处。电荷存储晶体管208表示用于存储数据的非易失性存储器单元。每个NAND串206的电荷存储晶体管208在源极选择器件(例如，源极侧选择栅极SGS)210和漏极选择器件(例如，漏极侧选择栅极SGD)212之间以源极到漏极串联连接。每个源极选择器件210位于串206和源极选择线214的相交处，而每个漏极选择器件212位于串206和漏极选择线215的相交处。选择器件210和212可以是任何合适的存取器件，并且在图1中一般性用方框示出。
每个源极选择器件210的源极连接到公共源极线216。每个源极选择器件210的漏极连接到对应的NAND串206的第一电荷存储晶体管208的源极。例如，源极选择器件2101的漏极连接到对应的NAND串2061的电荷存储晶体管2081的源极。源极选择器件210连接到源极选择线214。
每个漏极选择器件212的漏极在漏极触点处连接到位线(即，数字线)228。例如，漏极选择器件2121的漏极连接到位线2281。每个漏极选择器件212的源极连接到对应的NAND串206的最后一个电荷存储晶体管208的漏极。例如，漏极选择器件2121的源极连接到对应的NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包括源极230、漏极232、电荷存储区域234和控制栅极236。电荷存储晶体管208的控制栅极236耦合到字线202。电荷存储晶体管208的列是NAND串206中耦合到给定位线228的那些晶体管。电荷存储晶体管208的行是通常耦合到给定字线202的那些晶体管。
期望开发改进的存储器单元设计、改进的存储器阵列架构(例如，改进的NAND架构)以及用于制造改进的存储器单元和改进的存储器阵列架构的方法。
附图说明
图1示出了具有带有存储器单元的存储器阵列的现有技术存储器器件的框图。
图2示出了采用3D NAND存储器器件形式的图1的现有技术存储器阵列的示意图。
图3示出了图2的现有技术3D NAND存储器器件沿X-X'方向的的横截面图。
图4是现有技术NAND存储器阵列的示意图。
图5至23是在用于制造示例性组件的示例性方法的示例性工艺步骤处的构造的区域的示意性横截面图。
图6A和15A分别是沿图6和15的线A-A的示意性俯视图。
具体实施方式
一些实施例包括具有电荷阻挡区域的存储器单元，所述电荷阻挡区域包含氮氧化硅。电荷阻挡区域可以另外包含二氧化硅。一些实施例包括具有垂直堆叠的存储器单元并且在垂直相邻的存储器单元之间具有空隙的存储器阵列(例如，NAND存储器阵列)。一些实施例包括形成存储器单元和存储器阵列的方法。参考图5至23描述示例性方法，并且参考图23描述示例性架构。
参考图5，构造(即，组件、架构等)10包括交替的第一级14和第二级16的堆叠12。第一级14包含第一材料18，并且第二级16包含第二材料20。第一材料18可以是牺牲材料(例如，氮化硅)，并且第二材料20可以是绝缘材料(例如，二氧化硅)。
级14和16可以具有任何合适的厚度；并且厚度可以彼此相同，或者厚度相对于彼此不同。在一些实施例中，级14和16可以具有在约10纳米(nm)至约400nm的范围内的垂直厚度。在一些实施例中，第一级14可以比第二级16更厚。例如，在一些实施例中，第一级14可以具有在约20nm至约40nm的范围内的厚度，并且第二级16可以具有在约15nm至约30nm的范围内的厚度。
第一级14的一些牺牲材料18最终被存储器单元栅极的导电材料代替。因此，级14可以最终对应于NAND配置中的存储器单元级。NAND配置将包括存储器单元串(即，NAND串)，其中串中的存储器单元的数量由垂直堆叠的级14的数量决定。NAND串可以包含任何合适数量的存储器单元级。例如，NAND串可以具有8个存储器单元级、16和存储器单元级、32个存储器单元级、64个存储器单元级、512个存储器单元级、1024个存储器单元级等。垂直堆叠12被显示为向外延伸超出堆叠的所示区域，表明可以存在比图5的图中具体所示的更多的垂直堆叠级。
堆叠12被显示为支撑在基底22上方。基底22可以包含半导体材料；并且例如可以包含单晶硅、基本上由单晶硅组成或由单晶硅组成。基底22可以被称为半导体衬底。术语“半导体衬底”是指包含半导体材料的任何构造，包括但不限于块状半导体材料，例如半导体晶片(单独或在包含其他材料的组件中)，以及半导体材料层(单独或在包含其他材料的组件中)。术语“衬底”是指任何支撑结构，包括但不限于上述半导体衬底。在一些应用中，基底22可以对应于含有与集成电路制造相关的一或多种材料的半导体衬底。此类材料可以包括例如难熔金属材料、阻隔材料、扩散材料、绝缘体材料等中的一或多种。
在堆叠12和基底22之间提供空间以表明可以在堆叠12和基底22之间提供其他部件和材料。此类其他部件和材料可以包含堆叠的其他级、源极线级、源极侧选择栅极(SGS)等。
参考图6，穿过堆叠12形成了开口24。所述开口最终被用于制造与存储器阵列的垂直堆叠的存储器单元相关联的沟道材料柱，并且在一些实施例中，所述开口可以被称为柱开口。当从上方观察时，开口24可具有任何合适的配置；并且在一些示例性实施例中，其可以是圆形、椭圆形、多边形等。图6A示出了构造10区的所示区域的顶部级16的一部分的俯视图，并且例示说明了其中当从上方观察时开口24为圆形的示例性配置。在一些实施例中，开口24可以被称为第一开口，以便将其与在稍后的工艺阶段形成的其他开口进行区分。柱开口24可以代表在图6的处理阶段在基底22上形成的大量基本上相同的开口(术语“基本上相同”是指在合理的制造和测量公差内相同)。
参考图7，第二级16的材料20沿着开口24凹陷以形成间隙(即腔)26。间隙26可以被称为第一间隙，以将它们与在后续工艺阶段形成的其他间隙进行区分。
在一些实施例中，第二级16的材料20可以包含二氧化硅、基本上由二氧化硅组成或由二氧化硅组成；并且第一级14的材料18可以包含氮化硅、基本上由氮化硅组成或由氮化硅组成。在这样的实施例中，可以利用缓冲氧化物蚀刻(例如，利用氢氟酸和缓冲剂的蚀刻，例如利用氟化铵的蚀刻)相对于材料18选择性地蚀刻材料20。术语“选择性蚀刻”是指一种材料比另一种材料更快地去除，并且包括但不限于相对于另一种材料对一种材料具有100％选择性的蚀刻工艺。
第一间隙26垂直地在第一级14的材料18的段28之间。
第一间隙延伸到第二级16中至深度D1。这样的深度可以是任何合适的深度，并且在一些实施例中可以在约5nm至约20nm的范围内。
在所示的实施例中，用于形成间隙26的蚀刻使第一级14的材料18的角部变圆。
在所示的实施例中，材料20的前表面在图7的处理阶段是弯曲且凹入的。在其他实施例中，此类前表面可以是凸的、笔直的或任何其他合适的形状。
参考图8，在第一间隙内形成保护结构30。保护结构30可以被称为第一保护结构，以将它们与在后续工艺阶段形成的其他保护结构进行区分。保护结构30包含材料32。这样的材料可以包含任何合适的成分；并且在一些实施例中可以包含硅。例如，在一些示例性实施例中，材料32可以包含多晶硅、基本上由多晶硅组成或由多晶硅组成。
可以利用任何合适的处理在间隙26内形成材料32。例如，在一些实施例中，材料32可以通过开口24沉积并到间隙26中；从而导致间隙26被材料32填充，且开口24至少部分地被材料32填充(并且在一些实施例中，基本上整个被材料32填充)。随后，可以利用蚀刻从开口24内去除多余的材料32，同时保留间隙26内的材料32。蚀刻可以利用任何合适的蚀刻剂和蚀刻条件。在一些示例性实施例中，蚀刻利用四甲基氢氧化铵(TMAH)。
参考图9，第一级14的材料18沿着开口24凹陷以形成第二间隙34。在一些实施例中，第一级14的材料18可以包含氮化硅、基本上由氮化硅组成或由氮化硅组成；并且保护结构30的材料32可以包含多晶硅、基本上由多晶硅组成或由多晶硅组成。在这样的实施例中，可以利用磷酸相对于材料32选择性地蚀刻材料18。间隙34垂直地在保护结构30的材料32的段36之间。
第二间隙34延伸到第一级14中至深度D2。这样的深度可以是任何合适的深度，并且在一些实施例中可以在约3nm至约10nm的范围内。
参考图10，开口24内的表面暴露于氧化条件下，所述氧化条件氧化第一级14的边缘以形成电荷阻挡区域38，并且还氧化保护结构30的边缘以形成凸缘40。氧化条件可以利用任何合适的化学和操作参数。在一些示例性实施例中，氧化条件可以包含至少约700℃(但不限于至少约700℃，并且如果合适的氧化条件能实现期望的电气和/或其他性能则可以更低))的氧化环境和/或氧化表面的操作温度。氧化条件可以例如利用蒸汽(例如，原位蒸汽产生(ISSG))作为氧化剂的来源，和/或可以利用等离子体产生氧化物质。等离子体可以是所谓的“远程等离子体”，这意味着等离子体并不接触开口24内要被氧化的表面，而是仅这种等离子体所产生的氧化物质到达氧化表面。在一些实施例中，电荷阻挡区域38和/或凸缘40的至少一部分可以通过沉积合适的材料(例如，二氧化硅)，之后进行适当的蚀刻以实现期望的形状(例如，与图10所示的电荷阻挡区域38和凸缘40的形状类似的形状)来形成。
在所例示的实施例中，材料18和32的氧化仅氧化材料18和32的一部分，而保留材料18和32的未被氧化的剩余部分。
在一些实施例中，第一级14的材料18包含氮化硅、基本上由氮化硅组成或由氮化硅组成；并且保护结构30的材料32包含多晶硅、基本上由多晶硅组成或由多晶硅组成。氧化可以氧化氮化硅18的边缘以形成氮氧化硅42和二氧化硅44；并且可以氧化多晶硅32的边缘以形成额外的二氧化硅44。在这样的实施例中，电荷阻挡区域38可以包含氮氧化硅42和二氧化硅44(如图所示)。在图10中用虚线43示意性地示出了在电荷阻挡区域38内的材料42和44之间的边界。虚线43用于表明材料42和44之间的边界可以是氮氧化硅和二氧化硅之间的突变界面，或者可以是梯度的。
电荷阻挡区域38垂直地延伸，并且具有水平厚度T1。这样的水平厚度可以具有任何合适的尺寸，并且在一些实施例中可以在约
Figure BDA0002497454760000071
至约
Figure BDA0002497454760000072
的范围内。电荷阻挡区域的氮氧化硅材料42具有水平厚度T2；并且电荷阻挡区域的二氧化硅材料44具有水平厚度T3。在一些实施例中，水平厚度T2可以是水平厚度T3的至少约两倍。在一些实施例中，水平厚度T2可以在约
Figure BDA0002497454760000073
至约
Figure BDA0002497454760000074
的范围内；并且水平厚度T3可以在约
Figure BDA0002497454760000075
至约
Figure BDA0002497454760000076
的范围内。在一些实施例中，水平厚度T2和T3可以分别被称为第一水平厚度和第二水平厚度，以便将它们彼此进行区分。
对材料32和18的氧化可以比氧化氮化硅材料18快得多地氧化多晶硅材料32(例如，氧化多晶硅的速度至少是氮化硅的约1.5倍快、至少是氮化硅的约两倍快，至少是氮化硅的约三倍快，等等)。因此，沿着材料32的二氧化硅44可以比沿着材料18的组合材料42/44实质上更厚；因此，沿着第二级16的膨胀可以比沿着第一级14的膨胀大得多。在其中氧化通过由多晶硅材料32形成的二氧化硅44引起的膨胀比通过由氮化硅材料18形成的氮氧化硅42/二氧化硅44引起的膨胀更大的实施例中，层14沿开口24的边缘可能膨胀很少(如果有的化)，而层16沿着开口24的边缘可能大幅膨胀(例如，由于由多晶硅材料32形成的二氧化硅44而引起的膨胀可能是由于由氮化硅材料18形成氮氧化硅42/二氧化硅44而引起的膨胀的至少约两倍)。在一些实施例中，沿着层16沿着开口24的边缘可以有大幅的膨胀，而沿着层14沿着开口24的边缘可以基本上没有膨胀(术语“基本上没有膨胀”意味着在合理的检测公差范围内没有膨胀)。沿着第二级16的厚二氧化硅44被配置为凸缘40。第三间隙46沿着第一级14，并且垂直地在凸缘40之间。
参考图11，在间隙46内形成电荷存储材料48。电荷存储材料48可以包含任何合适的成分；并且在一些实施例中可以包含电荷俘获材料，例如氮化硅、氮氧化硅、导电纳米点等。本领域普通技术人员理解术语“电荷俘获”；并且将理解，“电荷陷阱”可以指可以可逆地捕集电荷载流子(例如，电子或空穴)的能量井。在另选的实施例中(未示出)，电荷存储材料48可以被配置为浮栅材料(例如，多晶硅)。
电荷存储材料48可以通过任何合适的方法按照所示配置形成。例如，在一些实施例中，电荷存储材料48可以包含氮化硅、基本上由氮化硅组成或由氮化硅组成，并且可以最初形成为填充间隙46并延伸到开口24中。然后可以通过适当的蚀刻(例如，利用热磷酸的蚀刻、利用氧化然后进行氢氟酸处理的蚀刻等)去除多余的材料48，以仅保留被限制在间隙46内的材料48。
在一些实施例中，间隙46内的电荷存储材料48可以被认为是被配置为电荷存储区域(例如，电荷俘获区域)50。这样的电荷俘获区域沿着并且直接邻近电荷阻挡区域38的二氧化硅44。
参考图12，通过适当的蚀刻(例如，利用氢氟酸的蚀刻)去除电荷俘获区域50之间的二氧化硅44，从而在电荷俘获区域50之间垂直地保留第四间隙52。
参考图13，在第四间隙52内形成第二保护结构54。第二保护结构54包含材料56。这样的材料可以包括任何合适的成分；并且在一些实施例中，其可以包含与第一保护结构30的材料32相同的成分。例如，在一些实施例中，材料56和32两者均可以包含多晶硅、基本上由多晶硅组成或由多晶硅组成。虚线57用于示意性地例示说明材料32和56之间的近似边界，并用于表明材料32和56可以彼此相同或不同。材料32和56彼此直接相邻。
可以利用任何合适的处理形成材料56并包含在间隙52内。例如，在一些实施例中，材料56可以包含多晶硅，并且可以最初被形成为填充间隙52并在开口24内延伸。随后，可用适当的蚀刻(例如，利用氢氧化四甲基铵(TMAH)进行蚀刻)去除多余的材料56，以保留其中材料56包含在间隙52中的配置。
参考图14，沿着开口24的外周缘形成隧穿材料60、62和64。在例示的实施例中，隧穿材料60沿着第二保护材料56的边缘和电荷存储材料48的边缘并直接抵靠其延伸。
隧穿材料可以用作电荷载流子在编程操作、擦除操作等操作期间隧穿或以其他方式穿过的材料。在某些情况下，一或多种隧穿材料可以被称为栅极电介质材料，或简称为电介质材料。在例示的实施例中，利用了三种隧穿材料。在其他实施例中，可以有少于三种的隧穿材料；又在其他实施例中，可以有三种以上的隧穿材料。在一些实施例中，隧穿材料60、62和64可以经带隙工程化以具有期望的电荷隧穿特性。隧穿材料62在成分上不同于材料60和64。在一些实施例中，材料60和64可以在成分上彼此不同，并且在其他实施例中可以在成分上彼此相同。
在一些示例性实施例中，隧穿材料62可以包含氮化硅，并且隧穿材料60和64可以包含二氧化硅。在一些示例性实施例中，隧穿材料60可以包含氮氧化硅和二氧化硅中的一种或两种，隧穿材料62可以包含氮化硅，并且隧穿材料64可以包含二氧化硅。
在一些实施例中，隧穿材料60、62和64可以分别被称为第一、第二和第三隧穿材料。
沟道材料66形成在开口24内并沿着隧穿材料60、62和64。在例示的实施例中，沟道材料66直接抵靠隧穿材料64。沟道材料66可以包含任何合适的适当掺杂的半导体材料；并且在一些实施例中可以包含硅、锗、III/V半导体材料(例如，磷化镓)等中的一或多种。
在例示的实施例中，沟道材料66衬在开口24的周缘，并且绝缘材料68填充开口24的剩余内部区域。绝缘材料68可以包含任何合适的成分或成分的组合，例如二氧化硅。沟道材料66的例示配置可以被认为是空心沟道配置，因为在沟道配置中绝缘材料68被设置在“空心”内。在其他实施例中，沟道材料可以被配置为实心柱。
沟道材料66沿着开口24的周缘垂直地延伸；或者换句话说，垂直地延伸穿过堆叠12。
参考图15，穿过堆叠12形成了第二开口70。第二开口70延伸穿过材料18的在用于形成电荷阻挡区38的氧化(图10)之后剩余的部分。
图15A示出了所例示结构10的区域的顶部级16的一部分的俯视图，并且例示了示例性配置，其中第二开口70被构造为狭缝(即，沟槽)。
参考图16，第一级14的氮化物18沿着第二开口70凹陷(例如，利用磷酸蚀刻)，然后第二级16的氧化物20通过湿式蚀刻(例如，缓冲氧化物蚀刻)成形。成形的第二级16包含沿着第二开口70的周缘的突出部72。
参考图17，去除沿着开口70的侧面暴露的材料18(图16)以保留腔74。这样的去除可以利用任何适当的处理，并且在一些实施例中可以利用用磷酸的湿式蚀刻。
参考图18，在开口70内沉积电介质阻隔材料76。电介质阻隔材料76衬在开口70的外周缘边缘，并且衬在腔74的外周缘边缘。电介质阻隔材料76可以包含任何合适的成分；并且在一些实施例中可以包含一或多种高k材料(其中术语高k表示电介质常数大于二氧化硅的电介质常数)。可以掺入电介质阻隔材料的示例性成分是二氧化铪、氧化锆、氧化铝、硅酸铪、硅酸锆、氧化钛、氧化钆、氧化铌、氧化钽等。
在经衬里的开口70和经衬里的腔74内提供导电材料78和80。导电材料78和80可以包含任何合适的导电成分，例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、包含金属的成分(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)中的一或多种。在一些实施例中，导电材料78可以包含氮化钛、基本上由氮化钛组成或由氮化钛组成；并且导电材料80可以包含钨、基本上由钨组成或由钨组成。
参考图19，从开口70的中心区域内去除导电材料78和80，同时在腔74内保留导电材料78和80。
保留在腔74内的导电材料78和80一起形成导电区域82。尽管例示的导电区域包含两种导电材料，但是在其他实施例中，类似的导电区域可以仅包含一种导电材料，或者可以包含多于两种的导电材料。
腔74内的导电区域82的终端部分可以对应于导电栅极84，并且导电区域82的其他部分可以对应于字线86。字线沿着级14，并且相应地在一些实施例中，级14可以被称为字线级。可以认为这种字线级与图19的堆叠12内的绝缘级16交替。
在用于去除导电材料78和80的蚀刻期间，氧化物20的突出部72的外段沿着开口70的边缘暴露。在一些实施例中，突出部72的暴露段具有在约5nm至约10nm的范围内的垂直尺寸W1。相比之下，开口70具有在约500nm至约1000nm的范围内的水平尺寸W2。W1和W2之间的实质差异在随后的处理中可能是有益的，如以下参考图22所述。
参考图20，通过适当的蚀刻(例如，缓冲氧化物蚀刻)去除第二材料20(图19)以保留空隙88。保护结构30和54保护电荷阻挡区域38免于暴露于用于去除第二材料20的蚀刻。例如，在一些实施例中，第二材料20包含二氧化硅，并且电荷阻挡区域包含氮氧化硅和二氧化硅。可以利用缓冲氧化物蚀刻(例如，利用氢氟酸的蚀刻)来去除第二材料20。这种蚀刻还将去除电荷阻挡区域38的氮氧化硅42和二氧化硅44。蚀刻去除第二材料20的二氧化硅可以比去除氮氧化硅42慢得多。然而，用于去除材料20的蚀刻的持续时间可以足够长，从而可以去除显著量的氮氧化硅42。此外，可以从各种电荷阻挡区域38中去除不同量的氮氧化硅，从而导致整个存储器阵列上的不均匀性。保护结构30和54可以由此防止在省略了这种保护结构的实施例中可能发生的不利后果。
空隙88具有延伸到开口70的孔口89。这样的孔口具有以上参考图19所述的垂直尺寸W1。
参考图21，去除保护结构30和54(图19)以使空隙88延伸。在一些实施例中，保护结构30和54包含多晶硅。可以通过利用TMAH的蚀刻来去除这种保护结构，TMAH相对于电荷阻挡区域38的氮氧化硅和二氧化硅对多晶硅具有较高的选择性。
参考图22，沉积绝缘材料90以衬在空隙88的外周缘。绝缘材料90可以包含任何合适的成分；并且在一些实施例中，可以包含氧化硅、基本上由氧化硅组成或由氧化硅组成。可以利用任何适当的沉积方法来沉积绝缘材料90；包括例如化学气相沉积(CVD)、原子层沉积(ALD)中的一种或两种。在一些实施例中，绝缘材料90可以对应于利用CVD工艺以原硅酸四乙酯(TEOS)作为前体沉积的二氧化硅。
在存储器阵列内利用空隙88的优点是，与可另选地用于存储器阵列中的其他绝缘材料相比，空隙具有非常低的电介质常数。然而，尝试用绝缘材料衬里空隙时可能会遇到的困难是，在孔口89上所有空隙都已被充分密封之前，绝缘材料可能会夹断在开口70内。例示的实施例可以通过利用相对于开口70的宽度非常窄的孔口89来解决这种困难。因此，在绝缘材料已经封闭开口70之前，所有孔口89都可以用绝缘材料90(如图22所示)进行密封。
参考图23，在开口72内提供了附加的绝缘材料90，其完全填充了此类开口。
可以将导电栅极84与电介质阻隔材料76、电荷阻挡区域38、电荷存储区域50、隧穿材料60、62和64以及沟道材料66一起结合到存储器单元92a和92b中。在一些实施例中，这种存储器单元可以是NAND存储器单元。所例示的存储器单元彼此垂直堆叠在另一个顶部，并且可以是NAND串的一部分。存储器单元92a和92b彼此基本上相同(术语“基本上相同”是指在合理的制造和测量公差内相同)，并且在一些实施例中可以分别被称为第一存储器单元和第二存储器单元。存储器单元92a和92b可以被认为是表示可以在存储器阵列上制造的大量基本上相同的存储器单元；例如，类似于以上参考图1至4所描述的那些的NAND存储器阵列。
在操作中，电荷存储区域50可以被配置为将信息存储在存储器单元92a和92b中。存储在各个存储器单元(例如92a)中的信息的值(其中术语“值”表示一位或多位)可以基于电荷存储区域中存储的电荷量(例如电子数)。可以至少部分地基于施加到相关联的栅极84的电压值和/或基于施加到相关联的沟道材料66的电压值来控制(例如，增加或减少)各个电荷存储区域50内的电荷量。
隧穿材料60、62和64一起形成存储器单元92a和92b的隧穿区域94。此类隧穿区域可以被配置为允许电荷(例如电子)在电荷存储区域50和沟道材料66之间进行期望的隧穿(例如传输)。隧穿区域94可以被配置(即，工程化)以实现选定的准则，例如但不限于等效氧化层厚度(EOT)。EOT根据代表性的物理厚度来量化隧穿区域的电特性(例如，电容)。例如，EOT可以被定义为理论二氧化硅层的厚度，其为在忽略漏电流和可靠性考虑的情况下具有与给定电介质(例如，隧穿区域94)相同的电容密度所需要的厚度。
电荷阻挡区域38与电荷存储区域50相邻，并且可以提供阻挡电荷从电荷存储区域50流向相关联的栅极84的机制。电介质阻隔材料76设置在电荷阻挡区域38和栅极84之间，并且可以用于抑制电子从相关联的栅极84向电荷存储区域50的反向隧穿。在一些实施例中，可以认为电介质阻隔材料76在存储器单元92a和92b内形成电介质阻隔区域。
在一些实施例中，沟道材料66可以被认为是被配置为传导电流的沟道。沟道包括结合到第一存储器单元92a中的第一沟道部分100，并且包括结合到第二存储器单元92b中的第二沟道部分102。
结合到存储器单元92a中的栅极84可以被称为第一栅极，并且结合到第二存储器单元92b中的栅极84可以被称为第二栅极。
存储器单元内的电荷阻挡区域38和电荷存储区域50可以一起被认为是存储器单元结构104。第一存储器单元92a内的存储器单元结构104可以被称为第一存储器单元结构，并且第二存储器单元92b内的存储器单元结构104可以被称为第二存储器单元结构。电介质阻隔材料76在第一存储器单元92a和第二存储器单元92b内形成电介质阻隔区域。在一些实施例中，这种电介质阻隔区域可以被认为是存储器单元结构104的一部分，并且在其他实施例中可以被认为是与存储器单元结构104相分离的。第一存储器单元92a内的电介质阻隔区域可以被称为第一电介质阻隔区域，并且第二存储器单元92b内的电介质阻隔区域可以被称为第二电介质阻隔区域。
存储器单元结构104内的电荷阻挡区域38在电荷存储区域50和栅极84之间。
第一存储器单元92a的栅极84与第二存储器单元92b的栅极84垂直地隔开。空隙88垂直地在第一存储器单元92a和第二存储器单元92b的垂直隔开的栅极84之间；并且所述空隙在图23中被标记为88a，以使得所述空隙能够与其他空隙进行区分。
空隙88a在第一和第二栅极84之间具有第一垂直尺寸V1，并且在第一和第二电荷存储区域50之间具有第二垂直尺寸V2；其中第二垂直尺寸大于第一垂直尺寸。在一些实施例中，第一和第二垂直尺寸可以在从约100nm至约400nm的范围内；并且第二垂直尺寸可以比第一垂直尺寸大至少约5％、至少约10％、至少约20％等。
可以认为电荷阻挡区域38内的氮氧化硅42具有两个相对的侧面103和105。在所示实施例中，电荷阻挡区域38的二氧化硅44仅沿着相对的一个侧面(侧面105)，而另一个相对的侧面(侧面103)直接与电介质阻隔材料76相邻。
在一些实施例中，可以认为图23的堆叠12包含交替的绝缘级16和字线级14。沟道材料66沿着堆叠12垂直地延伸，并且栅极84沿着字线级并且通过隧穿材料(60、62和64)、存储器单元结构104和电介质阻隔材料76与沟道材料隔开。
空隙88沿着绝缘级16，并且在垂直相邻的存储器单元92a和92b之间。空隙88具有水平尺寸(H)，所述尺寸足够长，以使得各个空隙具有能将垂直相邻的栅极84彼此隔开的区域110，并且具有能将垂直相邻的电荷存储结构50彼此隔开的区域112。因此，空隙可以在垂直相邻的电荷存储材料的段之间提供电隔离，并且还可以在垂直相邻的导电栅极之间提供电隔离。
在一些实施例中，空隙的区域110可以被称为第一区域，并且空隙的区域112可以被称为第二区域。在例示的实施例中，空隙88的第二区域112在垂直方向上比空隙的第一区域110长(具体地第二区域112具有垂直厚度V2，而第一区域110具有垂直厚度V1)。
电荷存储区域(即，电荷存储结构)50通过绝缘级16的居间区域而彼此垂直地隔开。电荷存储区域50彼此垂直隔开可以减轻或防止在公共NAND串内的相邻电荷存储区域之间的电荷泄漏；并且可以减轻电荷存储区域与其他部件(例如，相邻的电荷存储区域、控制栅极、沟道、隧道氧化物等)的耦合。相对于具有沿着NAND串的所有存储器单元延伸的连续电荷存储结构的常规NAND配置，此类配置可以实现实质性的改进。示例性改进可以包括以下一或多项：改进的耐用性、改进的读/写预算、改进的快速充电增益、改进的快速充电损耗、减少的单元间电容耦合等。
以上所讨论的组件和结构可以在集成电路内使用(术语“集成电路”是指由半导体衬底支撑的电子电路)；并且可以结合到电子系统中。此类电子系统可以用于例如存储器模块、设备驱动器、电源模块、通信调制解调器、处理器模块和专用模块中，并且可以包括多层、多芯片模块。电子系统可以是以下范围广泛的系统中的任一种，例如相机、无线设备、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视机、移动电话、个人计算机、汽车、工业控制系统、飞机等。
除非另有说明，否则本文所述的各种材料、物质、组合物等可以利用现在已知或尚待开发的任何合适的方法形成，包括例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”和“绝缘”可以用来描述具有绝缘电特性的材料。这些术语在本公开中被认为是同义的。在一些情况下利用术语“电介质”以及在其他情况下利用术语“绝缘”(或“电绝缘”)可以用以在本公开内提供语言变化以简化所附权利要求书内的前提基础，而非用以指示任何显著的化学或电差异。
附图中各个实施例的特定取向仅用于说明的目的，并且在一些应用中，实施例可以相对于所示取向进行旋转。本文提供的描述以及所附的权利要求涉及在各种特征之间具有所描述的关系的任何结构，而无关乎所述结构是按照附图的特定取向，还是相对于此取向进行了旋转。
为了简化附图，除非另外指出，否则附图的横截面图仅显示横截面平面内的特征，且没有显示横截面平面后面的材料。
当某结构被称为“在另一结构上”、“与另一结构相邻”或“抵靠另一结构”时，其可以直接在另一结构上，或者也可以存在中间结构。相比之下，当某结构被称为“直接在另一结构上”、“与另一结构直接相邻”或“直接抵靠另一结构”时，则不存在中间结构。
结构(例如，层、材料等)可以被称为“垂直地延伸”，以表明所述结构通常从下面的基底(例如，衬底)向上延伸。垂直地延伸的结构可以相对于基底的上表面基本正交地延伸，也可以不正交地延伸。
一些实施例包括一种具有用于传导电流的沟道的组件。沟道包括第一沟道部分和第二沟道部分。第一存储器单元结构位于第一栅极和第一沟道部分之间。第一存储器单元结构包括第一电荷存储区域和第一电荷阻挡区域。第一电荷阻挡区域位于第一电荷存储区域和第一栅极之间。第一电荷阻挡区域包括氮氧化硅。第二存储器单元结构位于第二栅极和第二沟道部分之间。第二存储器单元结构包括第二电荷存储区域和第二电荷阻挡区域。第二电荷阻挡区域位于第二电荷存储区域和第二栅极之间。第二电荷阻挡区域包括氮氧化硅。空隙位于第一和第二栅极之间以及第一和第二存储器单元结构之间。
一些实施例包括一种存储器阵列，其具有交替的绝缘级和字线级的垂直堆叠。沟道材料沿着堆叠垂直地延伸。栅极沿着字线级。存储器单元结构沿着字线级，并且位于栅极和沟道材料之间。存储器单元结构包括电荷存储区域和电荷阻挡区域。电荷阻挡区域在电荷存储区域和栅极之间。空隙沿着绝缘级。各个空隙各自包含在一对垂直相邻的栅极之间的第一区域和在一对垂直相邻的电荷存储区域之间的第二区域。绝缘衬里在空隙内并且沿着空隙的外周缘。
一些实施例包括一种形成组件的方法。通过交替的第一级和第二级的堆叠形成第一开口。第一级包含第一材料，并且第二级包含第二材料。第二级的第二材料沿着第一开口凹陷以形成第一间隙。第一间隙垂直地在第一级的段之间。在第一间隙内形成第一保护结构。第一级的第一材料沿着第一开口凹陷以形成第二间隙。第二间隙垂直地在第一保护结构的段之间。利用氧化条件来沿着第二间隙氧化第一级的第一材料的边缘并且沿着第一开口来氧化第一保护结构的边缘。第一材料被氧化的边缘为电荷阻挡区域，并且沿着第一级的剩余部分。第一保护结构被氧化的边缘为凸缘。第三间隙垂直地在凸缘之间。在第三间隙内并沿着电荷阻挡区域形成电荷俘获区域。去除凸缘以保留第四间隙。第四间隙垂直地在电荷俘获区域之间。在第四间隙内并且直接邻近第一保护结构形成第二保护结构。在第一开口内形成垂直地延伸的隧穿材料。隧穿材料沿着第二保护结构的边缘并沿着电荷俘获区域延伸。在第一开口内并邻近隧穿材料形成沟道材料。穿过堆叠形成第二开口，其中第二开口延伸穿过第一级的剩余部分。去除第一级中第一材料的剩余部分以沿着第二开口形成腔。在腔内形成导电区域。去除第二材料、第一保护结构和第二保护结构以形成空隙。

Claims (36)

1.一种组件，其包含：
用于传导电流的沟道；所述沟道包括第一沟道部分和第二沟道部分；
第一存储器单元结构，其位于第一栅极和所述第一沟道部分之间；所述第一存储器单元结构包括第一电荷存储区域和第一电荷阻挡区域；所述第一电荷阻挡区域位于所述第一电荷存储区域和所述第一栅极之间；所述第一电荷阻挡区域包含氮氧化硅；
第二存储器单元结构，其位于第二栅极和所述第二沟道部分之间；所述第二存储器单元结构包括第二电荷存储区域和第二电荷阻挡区域；所述第二电荷阻挡区域位于所述第二电荷存储区域和所述第二栅极之间；所述第二电荷阻挡区域包含氮氧化硅；以及
空隙，其位于所述第一栅极和所述第二栅极之间以及所述第一存储器单元结构和所述第二存储器单元结构之间。
2.根据权利要求1所述的组件，其包含沿着所述空隙的外周缘的绝缘衬里。
3.根据权利要求2所述的组件，其中所述绝缘衬里包含二氧化硅。
4.根据权利要求3所述的组件，其中所述空隙在所述第一栅极和所述第二栅极之间具有第一垂直尺寸，并且在所述第一电荷存储区域和所述第二电荷存储区域之间具有第二垂直尺寸；并且其中所述第二垂直尺寸大于所述第一垂直尺寸。
5.根据权利要求1所述的组件，其包含在所述第一栅极和所述第一电荷阻挡区域之间的第一电介质阻隔区域，并且包含在所述第二栅极和所述第二电荷阻挡区域之间的第二电介质阻隔区域。
6.根据权利要求5所述的组件，其中所述第一电介质阻隔区域和所述第二电介质阻隔区域包含高k材料。
7.根据权利要求1所述的组件，其中所述第一电荷阻挡区域包含沿着所述氮氧化硅的二氧化硅，并且其中所述第二电荷阻挡区域包含沿着所述氮氧化硅的二氧化硅。
8.根据权利要求7所述的组件，其中所述第一电荷阻挡区域的氮氧化硅具有两个相对的侧面；其中所述第一电荷阻挡区域的所述二氧化硅仅沿着所述第一电荷阻挡区域的氮氧化硅的相对侧面中的一个；其中所述第二电荷阻挡区域的所述氮氧化硅具有两个相对的侧面；并且其中所述第二电荷阻挡区域的所述二氧化硅仅沿着所述第二电荷阻挡区域的氮氧化硅的相对侧面中的一个。
9.一种存储器阵列，其包含：
交替的绝缘级和字线级的垂直堆叠；
沿着所述堆叠垂直地延伸的沟道材料；
沿着所述字线级的栅极；
存储器单元结构，其沿着所述字线级，并且位于所述栅极和所述沟道材料之间；所述存储器单元结构包括电荷存储区域和电荷阻挡区域；所述电荷阻挡区域在所述电荷存储区域和所述栅极之间；
空隙，其沿着所述绝缘级；各个所述空隙各自包含在一对垂直相邻的所述栅极之间的第一区域和在一对垂直相邻的所述电荷存储区域之间的第二区域；以及
绝缘衬里，其在所述空隙内并且沿着所述空隙的外周缘。
10.根据权利要求9所述的存储器阵列，其中所述空隙的所述第二区域在垂直方向上比所述空隙的所述第一区域长。
11.根据权利要求9所述的存储器阵列，其中所述绝缘衬里包含二氧化硅。
12.根据权利要求9所述的存储器阵列，其中所述绝缘衬里由二氧化硅组成。
13.根据权利要求9所述的存储器阵列，其中电介质阻隔区域在所述栅极和所述电荷阻挡区域之间；并且其中所述电介质阻隔区域包含一或多种高k氧化物。
14.根据权利要求9所述的存储器阵列，其中所述电荷阻挡区域包含氮氧化硅。
15.根据权利要求14所述的存储器阵列，其中高k电介质阻隔材料在所述栅极和所述电荷阻挡区域之间；并且其中所述高k电介质阻隔材料直接抵靠所述氮氧化硅。
16.根据权利要求14所述的存储器阵列，其中所述电荷阻挡区域包含直接抵靠所述氮氧化硅的二氧化硅。
17.根据权利要求16所述的存储器阵列，其中所述电荷阻挡区域的所述氮氧化硅具有第一水平厚度，并且所述电荷阻挡区域的所述二氧化硅具有第二水平厚度；并且其中所述第一水平厚度是所述第一水平厚度的至少约两倍。
18.根据权利要求16所述的存储器阵列，其中所述电荷阻挡区域的所述氮氧化硅的水平厚度在从约
Figure FDA0002497454750000031
至约
Figure FDA0002497454750000032
的范围内，并且其中所述电荷阻挡区域的所述二氧化硅的水平厚度在从约
Figure FDA0002497454750000033
至约
Figure FDA0002497454750000034
的范围内。
19.一种形成组件的方法，其包含：
穿过交替的第一级和第二级的堆叠形成第一开口；所述第一级包含第一材料，并且所述第二级包含第二材料；
使所述第二级的所述第二材料沿着所述第一开口凹陷以形成第一间隙；所述第一间隙垂直地在所述第一级的段之间；
在所述第一间隙内形成第一保护结构；
使所述第一级的所述第一材料沿着所述第一开口凹陷以形成第二间隙；所述第二间隙垂直地在所述第一保护结构的段之间；
利用氧化条件来沿着所述第二间隙氧化所述第一级的所述第一材料的边缘并且沿着所述第一开口氧化所述第一保护结构的边缘；所述第一材料被氧化的边缘为电荷阻挡区域，并且沿着所述第一级的所述第一材料的剩余部分；所述第一保护结构被氧化的边缘为凸缘；第三间隙垂直地在所述凸缘之间；
在所述第三间隙内并沿着所述电荷阻挡区域形成电荷俘获区域；
去除所述凸缘以保留第四间隙，所述第四间隙垂直地在所述电荷俘获区域之间；
在所述第四间隙内并且直接邻近所述第一保护结构形成第二保护结构；
在所述第一开口内形成垂直地延伸的隧穿材料，所述隧穿材料沿着所述第二保护结构的边缘并沿着所述电荷俘获区域延伸；
在所述第一开口内并邻近所述隧穿材料形成沟道材料；
穿过所述堆叠形成第二开口，其中所述第二开口延伸穿过所述第一级的所述第一材料的所述剩余部分；
去除所述第一级的所述第一材料的所述剩余部分以沿着所述第二开口形成腔；
在所述腔内形成导电区域；以及
去除所述第二级的所述第二材料、所述第一保护结构和所述第二保护结构以形成空隙。
20.根据权利要求19所述的方法，其中所述第一材料包含氮化硅；其中所述第一保护结构包含多晶硅；并且其中所述氧化条件氧化沿着所述多晶硅比沿着所述氮化硅引起更多的膨胀。
21.根据权利要求20所述的方法，其中所述氧化条件沿着所述多晶硅引起的膨胀至少约为沿着所述氮化硅的两倍。
22.根据权利要求20所述的方法，其中所述氧化条件沿着所述氮化硅基本上不引起膨胀。
23.根据权利要求19所述的方法，其中所述第一材料包含氮化硅；其中所述第一保护结构包含多晶硅；并且其中所述氧化条件比所述氮化硅更快地氧化所述多晶硅。
24.根据权利要求23所述的方法，其中所述氧化条件利用至少约700℃的温度。
25.根据权利要求24所述的方法，其中所述氧化条件利用远程等离子体。
26.根据权利要求24所述的方法，其中所述氧化条件利用蒸汽。
27.根据权利要求19所述的方法，其中所述第一材料包含氮化硅，并且其中所述第二材料包含二氧化硅。
28.根据权利要求19所述的方法，其中所述第一材料包含氮化硅，并且其中所述电荷阻挡区域包含氮氧化硅。
29.根据权利要求28所述的方法，其中所述电荷阻挡区域还包含二氧化硅。
30.根据权利要求29所述的方法，其中所述电荷阻挡区域的所述氮氧化硅具有第一水平厚度；其中所述电荷阻挡区域的所述二氧化硅具有第二水平厚度；并且其中所述第一水平厚度是所述第一水平厚度的至少约两倍。
31.根据权利要求29所述的方法，其中所述电荷阻挡区域的所述氮氧化硅的水平厚度在从约
Figure FDA0002497454750000051
至约
Figure FDA0002497454750000052
的范围内，并且其中所述电荷阻挡区域的所述二氧化硅的水平厚度在从约
Figure FDA0002497454750000053
至约
Figure FDA0002497454750000054
的范围内。
32.根据权利要求19所述的方法，其中所述第一保护结构和所述第二保护结构是彼此相同的组成。
33.根据权利要求19所述的方法，其中所述第一保护结构和所述第二保护结构包含多晶硅。
34.根据权利要求19所述的方法，其进一步包含用绝缘材料衬里所述空隙。
35.根据权利要求34所述的方法，其中所述绝缘材料包含二氧化硅。
36.根据权利要求34所述的方法，其中所述空隙具有延伸至所述第二开口的孔口；并且其中所述绝缘材料密封所述孔口。
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