KR20220009295A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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에스케이하이닉스 주식회사
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Abstract

반도체 장치는 적층된 도전막들; 상기 도전막들을 관통하는 채널막; 상기 채널막의 측벽을 감싸는 강유전막; 상기 강유전막과 상기 도전막들의 사이에 각각 개재된 제1 유전 패턴들; 및 상기 도전막들의 사이에 개재되고, 상기 제1 유전 패턴들의 사이로 확장된 에어 갭들을 포함할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간 절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 적층된 도전막들; 상기 도전막들을 관통하는 채널막; 상기 채널막의 측벽을 감싸는 강유전막; 상기 강유전막과 상기 도전막들의 사이에 각각 개재된 제1 유전 패턴들; 및 상기 도전막들의 사이에 개재되고, 상기 제1 유전 패턴들의 사이로 확장된 에어 갭들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계; 상기 적층물을 관통하고, 상기 제2 물질막들이 상기 제1 물질막들에 비해 돌출된 내벽을 갖는 제1 개구부를 형성하는 단계; 상기 제1 개구부 내에 희생막을 형성하는 단계; 상기 희생막 내에 제1 유전막을 형성하는 단계; 상기 제1 유전막 내에 강유전막을 형성하는 단계; 상기 강유전막 내에 채널막을 형성하는 단계; 상기 제2 물질막들을 선택적으로 식각하여 제2 개구부들을 형성하는 단계; 상기 제1 유전막이 노출되도록, 상기 제2 개구부들을 통해 상기 희생막을 식각하는 단계; 상기 제2 개구부들을 통해 상기 제1 유전막을 식각하여 제1 유전 패턴들을 형성하는 단계; 및 상기 제2 개구부들을 실링하여 상기 제2 개구부들 내에 에어 갭들을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 채널막; 상기 채널막의 측벽을 감싸는 강유전막; 상기 강유전막의 측벽을 감싸는 제1 유전막; 및 상기 제1 유전막과 상기 절연막들의 사이에 개재되고, 상기 제1 유전막에 비해 높은 유전 상수를 갖는 물질을 포함하는 희생 패턴들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계; 상기 적층물을 관통하고, 상기 제2 물질막들이 상기 제1 물질막들에 비해 돌출된 내벽을 갖는 제1 개구부를 형성하는 단계; 상기 제1 개구부 내에 희생막을 형성하는 단계; 상기 희생막 내에 제1 유전막을 형성하는 단계; 상기 제1 유전막 내에 강유전막을 형성하는 단계; 및 상기 강유전막 내에 채널막을 형성하는 단계를 포함할 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 9a 내지 도 9e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 11a 내지 도 11d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 12a 내지 도 12c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 18은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 1b 및 도 1c는 도 1a의 A-A' 단면일 수 있다.
도 1a 내지 도 1c를 참조하면, 반도체 장치는 도전막들(11), 채널막(15), 강유전막(14), 제1 유전 패턴들(17A) 및 에어 갭들(AG)을 포함할 수 있다. 반도체 장치는 실링막(12), 마스크 패턴(13), 갭필막(16), 제1 유전 패턴(17B), 희생 패턴(18) 또는 제2 유전막(19)을 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
반도체 장치는 적층물(ST)을 포함할 수 있고, 적층된 도전막들(11)을 포함할 수 있다. 실시예로서, 적층물(ST)은 교대로 적층된 도전막들(11) 및 에어 갭들(AG)을 포함할 수 있다. 마스크 패턴(13)은 적층물(ST)의 상부에 위치될 수 있다. 마스크 패턴(13)은 질화물 또는 카본 계열 물질을 포함하거나 이들을 조합하여 포함할 수 있다.
도전막들(11)은 선택 트랜지스터, 메모리 셀 등의 게이트 전극일 수 있다. 도전막들(11)은 폴리실리콘, 텅스텐, 몰리브덴 등의 금속을 포함하거나, 폴리실리콘, 실리사이드 등의 도전 물질을 포함할 수 있다. 에어 갭들(AG)은 물질막이 채워지지 않은 빈 공간일 수 있고, 공기가 채워질 수 있다.
에어 갭들(AG) 각각은 도전막들(11)의 사이에 개재된 제1 부분(P1) 및 도전막들(11)에 비해 채널막(15)을 향해 돌출된 제2 부분(P2)을 포함할 수 있다. 제3 방향(Ⅲ), 제2 부분(P2)은 제1 부분(P1)에 비해 큰 폭을 가질 수 있다. 제3 방향(Ⅲ)은 도전막들(11) 및 에어 갭들(AG)이 적층된 방향일 수 있다.
슬릿(SL)은 적층물(ST)을 제3 방향(Ⅲ)으로 관통할 수 있다. 실링막(12)은 슬릿(SL)을 적어도 일부 채우도록 형성될 수 있다. 실링막(12)은 산화물 등의 절연 물질을 포함할 수 있다.
실링막(12)은 제1 실링막(12A)을 포함하거나 제2 실링막(12B)을 포함하거나 제1 실링막(12A) 및 제2 실링막(12B)을 포함할 수 있다. 제1 실링막(12A)은 슬릿(SL) 내에 형성된 제1 부분(12A1)과 적층된 도전막들(11)의 사이로 확장된 제2 부분(12A2)을 포함할 수 있다. 제2 부분(12A2)은 제1 유전 패턴들(17A, 17B)의 사이로 확장될 수 있고, 강유전막(14)과 접할 수 있다. 에어 갭들(AG)은 제2 부분들(12A2) 내에 각각 위치될 수 있다.
제2 부분(12A2)은 평평한 내면을 포함하거나 경사진 내면을 포함하거나 이들을 조합하여 포함할 수 있다. 제2 부분(12A2)이 경사진 내면을 포함하는 경우, 슬릿(SL)과 가까운 부분이 채널막(15)과 가까운 부분에 비해 두꺼운 두께를 가질 수 있다. 제2 실링막(12B)은 슬릿(SL) 내에 형성될 수 있다. 에어 갭(AG)의 영역은 제1 실링막(12A)에 의해 정의되거나, 제2 실링막(12B)에 이해 정의되거나, 제1 실링막(12A) 및 제2 실링막(12B)에 의해 정의될 수 있다.
채널막(15)은 제3 방향(Ⅲ)으로 적층물(ST)을 관통할 수 있다. 복수의 채널막들(15)이 제1 방향(I) 및 제1 방향과 교차된 제2 방향(Ⅱ)으로 배열될 수 있다. 제3 방향(Ⅲ)은 제1 방향(I) 및 제2 방향(Ⅱ)과 교차하는 방향일 수 있다. 실시예로서, 제3 방향(Ⅲ)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 구성된 평면으로부터 돌출된 방향일 수 있다. 채널막(15)은 실리콘, 저마늄, 폴리실리콘 등의 반도체 물질을 포함하거나, 나노 구조를 포함할 수 있다.
채널막(15)은 중심 영역이 오픈된 튜브 구조를 갖거나, 중심 영역까지 채워진 구조를 갖거나, 이들을 조합한 구조를 가질 수 있다. 채널막(15)은 내면에 요철을 포함하거나, 외면에 요철을 포함하거나, 내면 및 외면에 요철을 포함할 수 있다. 채널막(15)의 내면 또는 외면이 요철을 포함하는 경우, 채널막(15)은 도전막들(11)에 대응되는 레벨에서 상대적으로 넓은 폭을 갖고, 에어 갭들(AG)에 대응되는 레벨에서 상대적으로 좁은 폭을 가질 수 있다.
채널막(15) 내에 갭필막(16)이 형성될 수 있고, 갭필막(16)은 산화물, 질화물 등의 절연 물질을 포함할 수 있다.
강유전막(14)은 채널막(15)의 측벽을 감싸도록 형성될 수 있다. 강유전막(14)은 채널막(15)과 도전막들(11)의 사이 및 채널막(15)과 에어 갭들(AG)의 사이에 개재될 수 있다. 또한, 강유전막(14)은 채널막(15)과 마스크 패턴(13)의 사이에 개재될 수 있다.
강유전막(14)은 에어 갭들(AG)의 제2 부분(P2)을 감싸도록 형성될 수 있다. 강유전막(14)은 채널막(15)의 측벽을 감싸는 제1 부분(14P1) 및 제1 부분(14P1)으로부터 돌출된 제2 부분들(14P2)을 포함할 수 있다. 강유전막(14)의 제2 부분들(14P2)이 에어 갭들(AG)의 제2 부분들(P2)의 사이로 확장될 수 있다.
강유전막(14)의 측벽은 제2 부분들(14P2)의 사이에 정의된 그루브들을 포함할 수 있다. 그루브들은 에어 갭들(AG)에 대응하는 레벨에 위치될 수 있다. 그루브들 내에 에어 갭들(AG)이 각각 위치하거나, 제1 실링막(12A)이 위치되거나, 에어 갭(AG) 및 제1 실링막(12A)이 위치될 수 있다.
강유전막(14)의 내면은 요철을 포함하거나, 평평할 수 있다. 도 1b를 참조하면, 강유전막(14)의 내면은 에어 갭들(AG)의 제2 부분들(P2)의 프로파일을 따라 굴곡을 가질 수 있다. 도 1c를 참조하면, 강유전막(14)은 평평한 내면을 가질 수 있다. 강유전막(14)의 내면은 식각면일 수 있다. 이러한 경우, 채널막(15) 또한 평평한 외면 및 평평한 내면을 가질 수 있다.
제1 유전 패턴들(17A)은 강유전막(14)과 도전막들(11)의 사이에 개재될 수 있다. 제1 유전 패턴(17B)은 강유전막(14)과 마스크 패턴(13)의 사이에 개재될 수 있다. 제1 유전 패턴들(17A, 17B)은 강유전막(14)에 비해 밴드 갭이 큰 물질을 포함할 수 있다. 제1 유전 패턴들(17A, 17B)은 산화물을 포함할 수 있다. 실시예로서, 제1 유전 패턴들(17A, 17B)은 실리콘 산화물(SiO2)을 포함할 수 있다.
제1 유전 패턴들(17A) 각각은 제1 방향(I)으로 제1 두께(T1)를 가질 수 있고, 제2 방향(Ⅱ)으로 제1 길이(L1)를 가질 수 있다. 도전막들(11)은 제3 방향(Ⅲ)으로 제2 두께(T2)를 가질 수 있다. 제1 길이(L1)는 제2 두께(T2)와 실질적으로 동일하거나, 제2 두께(T2)에 비해 작은 값을 가질 수 있다.
제1 두께(T1)가 너무 작으면 메모리 셀의 게이트 브레이크 다운을 방지는데 어려움이 있다. 또한, 제1 두께(T1)가 너무 크면 탈분극 전기장으로 인해 강유전 특성이 열화될 수 있다. 따라서, 제1 두께(T1)는 메모리 셀의 게이트 브레이크 다운, 탈분극 전기장으로 인한 강유전 특성의 열화를 고려하여 결정될 수 있다. 제1 두께(T1)는 10Å 내지 30Å일 수 있다.
희생 패턴(18)은 제1 유전 패턴(17B)과 마스크 패턴(13)의 사이에 개재될 수 있다. 희생 패턴(18)은 제조 과정에서 사용된 보호막이 잔류하는 것일 수 있다. 희생 패턴(18)은 산화물 또는 질화물에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 희생 패턴(18)은 제1 유전 패턴(17A, 17B)에 비해 유전 상수가 높은 물질을 포함할 수 있다. 희생 패턴(18)은 고유전상수(high-k) 물질을 포함할 수 있고, 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf) 등을 포함할 수 있다. 실시예로서, 희생 패턴(18)은 실리콘(Si)이 도핑된 고유전상수 물질을 포함할 수 있다.
제2 유전막(19)은 강유전막(14)을 감싸도록 형성될 수 있다. 제2 유전막(19)은 강유전막(14)과 제1 유전 패턴들(17A)의 사이에 개재될 수 있고, 강유전막(14)과 에어 갭들(AG)의 사이에 개재될 수 있다. 제2 유전막(19)은 강유전막(14)과 제1 실링막(12A)의 사이에 개재될 수 있다. 제2 유전막(19)에 의해, 제1 실링막(12A), 제1 유전 패턴들(17A, 17B)에 대한 강유전막(14)의 접착력을 개선할 수 있다.
제2 유전막(19)은 제1 유전 패턴들(17A, 17B)에 비해 높은 유전 상수를 갖는 물질을 포함할 수 있다. 실시예로서, 제2 유전막(19)은 고유전상수(high-k) 물질을 포함할 수 있고, SiO2, HfO2, ZrO2, La2O3, TiO2 등을 포함할 수 있다. 또는, 제2 유전막(19)은 강유전막(14)에 비해 밴드 갭이 큰 물질을 포함할 수 있다. 실시예로서, 제2 유전막(19)은 SiO2를 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 채널막(15)과 도전막들(11)이 교차된 영역에 트랜지스터들이 위치된다. 트랜지스터들은 메모리 셀 또는 선택 트랜지스터일 수 있다. 메모리 셀은 강유전막(14)을 포함하고, 강유전막(14)의 분극 상태에 따라 데이터를 저장할 수 있다.
적층된 메모리 셀들의 사이에 에어 갭들(AG)이 존재할 수 있고, 에어 갭(AG)이 도전막들(11)에 비해 채널막(15)을 향해 돌출될 수 있다. 따라서, 메모리 셀들 간의 스페이스 영역에서의 프린지 필드(fringe field)를 효과적으로 제어할 수 있다. 적층된 메모리 셀들 간의 기생 캐패시터를 감소시킬 수 있을 뿐만 아니라, 메모리 셀들 간의 간섭(interference)을 감소시킬 수 있다.
메모리 셀은 제1 유전 패턴(17A) 및 제2 유전막(19)을 포함할 수 있다. 제1 유전 패턴(17A)이 강유전막(14)에 비해 밴드 갭이 높은 물질을 포함하는 경우, 메모리 셀의 게이트 브레이크 다운 전압을 확보할 수 있다. 마찬가지로, 제2 유전막(19)이 강유전막(14)에 비해 밴드 갭이 높은 물질을 포함하는 경우, 메모리 셀의 브레이크 다운 전압을 확보할 수 있다.
제2 유전막(19)이 고유전 상수 물질을 포함하는 경우, 제2 유전막(19)에 인가되는 전기장의 세기가 감소하고 강유전막(14)에 인가되는 전기장의 세기가 증가할 수 있다. 따라서, 프로그램, 리드 또는 소거 동작에 사용되는 동작 전압의 레벨을 감소시킬 수 있고, 메모리 윈도우를 개선할 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 2b 및 도 2c는 도 2a의 B-B' 단면일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a 내지 도 2c를 참조하면, 반도체 장치는 도전막들(11), 채널막(15), 강유전막(14), 제1 유전 패턴들(17A) 및 에어 갭들(AG)을 포함할 수 있다. 반도체 장치는 실링막(12), 마스크 패턴(13), 갭필막(16), 제1 유전 패턴(17B), 희생 패턴(18), 제2 유전막(19) 또는 제3 유전막(20)을 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
제3 유전막(20)은 채널막(15)의 측벽을 감싸도록 형성될 수 있다. 제3 유전막(20)은 채널막(15)과 강유전막(14)의 사이에 개재될 수 있다. 제3 유전막(20)에 의해 강유전막(14)과 채널막(15) 간의 접착력을 개선할 수 있다.
제3 유전막(20)은 강유전막(14)의 내면을 따라 형성할 수 있다. 도 2b를 참조하면, 강유전막(14)의 내면은 외면의 그루브들이 전사된 프로파일을 가질 수 있다. 강유전막(14)의 내면이 굴곡을 가질 수 있고, 제3 유전막(20)은 강유전막(14)의 굴곡진 내면을 따라 컨포멀하게 형성될 수 있다. 도 2c를 참조하면, 강유전막(14)이 평평한 내면을 포함할 수 있다. 강유전막(14)의 내면은 식각면일 수 있고, 제3 유전막(20)은 평평한 내면을 따라 컨포멀하게 형성될 수 있다. 이러한 경우, 제3 유전막(20) 또는 채널막(15)은 평평한 외면 및 평평한 내면을 가질 수 있다.
제3 유전막(20)은 제2 유전막(19)과 실질적으로 동일한 물질을 포함하거나 상이한 물질을 포함할 수 있다. 제3 유전막(20)은 제1 유전 패턴들(17A)에 비해 높은 유전 상수를 갖는 물질을 포함할 수 있다. 실시예로서, 제3 유전막(30)은 고유전상수(high-k) 물질을 포함할 수 있고, SiO2, HfO2, ZrO2, La2O3, TiO2 등을 포함할 수 있다. 또는, 제3 유전막(20)은 강유전막(14)에 비해 밴드 갭이 큰 물질을 포함할 수 있다. 실시예로서, 제3 유전막(20)은 SiO2를 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 메모리 셀은 제1 유전 패턴(17A) 및 제2 유전막(19)을 포함하거나, 제1 유전 패턴(17A) 및 제3 유전막(20)을 포함하거나, 제1 유전 패턴(17A), 제2 유전막(19) 및 제3 유전막(20)을 포함할 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 3b는 도 3a의 C-C' 단면일 수 있다. 이하 앞서 설명한 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 및 도 3b를 참조하면, 반도체 장치는 도전막들(11), 채널막(15), 강유전 패턴들(24A), 제1 유전 패턴들(17A) 및 에어 갭들(AG)을 포함할 수 있다. 반도체 장치는 실링막(12), 마스크 패턴(13), 갭필막(16), 제1 유전 패턴(17B), 희생 패턴(18), 제2 유전 패턴들(19A), 제2 유전 패턴(19B) 또는 강유전 패턴(24B)을 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
강유전 패턴들(24A)은 채널막(15)의 측벽을 감싸도록 형성될 수 있다. 강유전 패턴들(24A)은 도전막들(11)에 대응되는 레벨에 위치될 수 있고, 상호 분리될 수 있다. 강유전 패턴(24B)은 채널막(15)과 마스크 패턴(13)의 사이에 개재될 수 있다.
제1 유전 패턴들(17A)은 강유전 패턴들(24A)과 도전막들(11)의 사이에 각각 개재될 수 있다. 제1 유전 패턴(17B)은 강유전 패턴(24B)과 마스크 패턴(13)의 사이에 개재될 수 있다.
제2 유전 패턴들(19A)은 강유전 패턴들(24A)과 제1 유전 패턴들(17A)의 사이에 각각 개재될 수 있다. 또한, 제2 유전 패턴들(19A)은 강유전 패턴들(24A)과 제1 실링막(12A)의 사이로 확장될 수 있다. 이러한 경우, 제2 유전 패턴들(19A)은 강유전 패턴들을 각각 감싸는 C 형태의 단면을 가질 수 있다. 참고로, 제2 유전 패턴들(19A)이 강유전 패턴들(24A)과 제1 유전 패턴들(17A)의 사이에 한해 개재되는 것도 가능하다. 이러한 경우, 제2 유전 패턴들(19A)은 I 형태의 단면을 가질 수 있다. 제2 유전 패턴(19B)은 강유전 패턴(24B)과 제1 유전 패턴(17B)의 사이에 개재될 수 있다.
에어 갭들(AG)은 도전막들(11)의 사이에 위치되고, 강유전 패턴들(24A)의 사이로 확장될 수 있다. 에어 갭들(AG)의 제2 부분들(P2)의 사이에 강유전 패턴들(24A)이 각각 위치될 수 있다.
전술한 바와 같은 구조에 따르면, 메모리 셀들이 강유전 패턴들(24A)을 각각 포함할 수 있다. 적층된 메모리 셀들이 강유전막을 공유하는 경우, 적층된 메모리 셀들 간의 제3 방향(Ⅲ) 간섭(interference)이 유발될 수 있다. 예를 들어, 제1 메모리 셀을 프로그램한 후에 제2 메모리 셀을 프로그램하는 경우, 제1 메모리 셀의 프로그램 동작에 따른 프린지 필드에 의해 스페이스 영역의 강유전막에 Ec(Coercive Field) 이상의 전기장이 인가될 수 있다. 또한, 제2 메모리 셀을 제1 메모리 셀과 상이한 분극 상태로 프로그램하는 경우, 제2 메모리 셀의 프로그렘 동작에 따른 프린지 필드에 의해 스페이스 영역 또는 제1 메모리 셀의 강유전막에 Ec(Coercive Field) 이상의 전기장이 인가될 수 있다. 이로 인해 제1 메모리 셀의 문턱 전압이 변동될 수 있고 프로그램-소거 윈도우가 감소될 수 있다. 이러한 간섭 현상은 적층된 메모리 셀들 간의 간격이 좁을수록 심화될 수 있다. 또한, 프린지 필드로 인해, 스페이스 영역의 강유전막을 제어하는데 어려움이 있다. 따라서, 본 발명의 일 실시예에 따르면, 스페이스 영역의 강유전막을 제거하여 강유전 패턴들(24A)을 형성한다. 메모리 셀들이 강유전 패턴들(24A)을 각각 포함하므로, 간섭을 최소화 또는 방지할 수 있고, 신뢰성을 향상시킬 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 4b는 도 4a의 D-D' 단면일 수 있다. 이하 앞서 설명한 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a 및 도 4b를 참조하면, 반도체 장치는 도전막들(11), 채널막(15), 강유전 패턴들(24A), 제1 유전 패턴들(17A) 및 에어 갭들(AG)을 포함할 수 있다. 반도체 장치는 실링막(12), 마스크 패턴(13), 갭필막(16), 제1 유전 패턴(17B), 희생 패턴(18), 제2 유전 패턴들(19A), 제2 유전 패턴(19B), 강유전 패턴(24B) 또는 제3 유전막(20)을 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
제3 유전막(20)은 채널막(15)의 측벽을 감싸도록 형성될 수 있다. 제3 유전막(20)은 채널막(15)과 강유전 패턴들(24A, 24B)의 사이에 개재될 수 있다. 제3 유전막(20)은 채널막(15)과 에어 갭들(AG)의 사이에 개재될 수 있고, 채널막(15)과 제1 실링막(12A)의 사이에 개재될 수 있다. 제3 유전막(20)에 의해 강유전 패턴들(24A, 24B)과 채널막(15) 간의 접착력을 개선할 수 있다. 제3 유전막(20)은 강유전 패턴들(24A, 24B)의 내면을 따라 컨포멀하게 형성될 수 있다.
전술한 바와 같은 구조에 따르면, 메모리 셀은 제1 유전 패턴(17A) 및 제2 유전 패턴(19A)을 포함하거나, 제1 유전 패턴(17A) 및 제3 유전막(20)을 포함하거나, 제1 유전 패턴(17A), 제2 유전 패턴(19A) 및 제3 유전막(20)을 포함할 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 5b 및 도 5c는 도 5a의 E-E' 단면일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5a 내지 도 5c를 참조하면, 반도체 장치는 적층물(ST), 채널막(35), 강유전막(34), 제1 유전막(37) 및 희생 패턴들(38A)을 포함할 수 있다. 반도체 장치는 갭필막(36), 희생 패턴(38B) 또는 제2 유전막(39)을 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
적층물(ST)은 교대로 적층된 도전막들(31) 및 절연막들(32)을 포함할 수 있다. 적층물(ST)의 상부에 마스크 패턴(33)이 위치될 수 있다. 마스크 패턴(33)은 질화물 또는 카본 계열 물질을 포함하거나 이들을 조합하여 포함할 수 있다.
도전막들(31)은 선택 트랜지스터, 메모리 셀 등의 게이트 전극일 수 있다. 도전막들(31)은 폴리실리콘, 텅스텐, 몰리브덴 등의 금속을 포함하거나, 폴리실리콘, 실리사이드 등의 도전 물질을 포함할 수 있다. 절연막들(32)은 게이트 전극들을 상호 절연시키기 위한 것으로, 산화물, 질화물 등의 절연 물질을 포함할 수 있다.
절연막들(32) 각각은 도전막들(31)의 사이에 개재된 제1 부분(P1) 및 도전막들(31)에 비해 채널막(35)을 향해 돌출된 제2 부분(P2)을 포함할 수 있다. 제2 부분(P2)은 라운딩된 모서리를 포함할 수 있다. 제3 방향(Ⅲ)에서, 제2 부분(P2)은 제1 부분(P1)과 실질적으로 동일한 폭을 갖거나, 제1 부분(P1)에 비해 큰 폭을 갖거나, 제1 부분(P1)에 비해 작은 폭을 가질 수 있다.
채널막(35)은 제3 방향(Ⅲ)으로 적층물(ST)을 관통할 수 있다. 복수의 채널막들(35)이 제1 방향(I) 및 제2 방향(Ⅱ)으로 배열될 수 있다. 채널막(35)은 실리콘, 저마늄, 폴리실리콘 등의 반도체 물질을 포함하거나, 나노 구조를 포함할 수 있다.
채널막(35)은 중심 영역이 오픈된 튜브 구조를 갖거나, 중심 영역까지 채워진 구조를 갖거나, 이들을 조합한 구조를 가질 수 있다. 채널막(35)은 내면에 요철을 포함하거나, 외면에 요철을 포함하거나, 내면 및 외면에 요철을 포함할 수 있다. 채널막(35)이 내면 또는 외면에 요철을 포함하는 경우, 채널막(35)은 도전막들(31)에 대응되는 레벨에서 상대적으로 넓은 폭을 갖고, 절연막들(32)에 대응되는 레벨에서 상대적으로 좁은 폭을 가질 수 있다.
채널막(35) 내에 갭필막(36)이 형성될 수 있고, 갭필막(36)은 산화물, 질화물 등의 절연 물질을 포함할 수 있다.
강유전막(34)은 채널막(35)의 측벽을 감싸도록 형성될 수 있다. 강유전막(34)은 채널막(35)과 도전막들(31)의 사이 및 채널막(35)과 절연막들(32)의 사이에 개재될 수 있다. 또한, 강유전막(34)은 채널막(35)과 마스크 패턴(33)의 사이에 개재될 수 있다.
강유전막(34)은 절연막들(32)의 제2 부분(P2)을 감싸도록 형성될 수 있다. 강유전막(34)은 채널막(35)의 측벽을 감싸는 제1 부분(34P1) 및 제1 부분(34P1)으로부터 돌출된 제2 부분들(34P2)을 포함할 수 있다. 강유전막(34)의 제2 부분들(34P2)이 절연막들(32)의 제2 부분들(P2)의 사이로 확장될 수 있다.
강유전막(34)의 측벽은 제2 부분들(34P2)의 사이에 정의된 그루브들을 포함할 수 있다. 그루브들은 절연막들(32)에 대응하는 레벨에 위치될 수 있다. 각각의 그루브들 내에 절연막들(32)이 각각 위치될 수 있다. 또한, 각각의 그루브들 내에 희생 패턴들(38A, 38B), 제1 유전막(37) 또는 제2 유전막(39)이 더 형성되거나, 이들의 조합이 더 형성될 수 있다.
강유전막(34)의 내면은 요철을 포함하거나, 평평할 수 있다. 도 5b를 참조하면, 강유전막(34)의 내면은 절연막들(32)의 제2 부분들(P2)의 프로파일을 따라 굴곡을 가질 수 있다. 도 5c를 참조하면, 강유전막(34)은 평평한 내면을 가질 수 있다. 강유전막(34)의 내면은 식각면일 수 있다. 이러한 경우, 채널막(35) 또한 평평한 외면 및 평평한 내면을 가질 수 있다.
제1 유전막(37)은 강유전막(34)의 측벽을 감싸도록 형성될 수 있다. 제1 유전막(37)은 강유전막(34)과 도전막들(31)의 사이 및 강유전막(14)과 절연막들(32)의 사이에 개재될 수 있다. 또한, 제1 유전막(37)은 강유전막(34)과 마스크 패턴(33)의 사이에 개재될 수 있다.
제1 유전막(37)은 강유전막(34)에 비해 밴드 갭이 큰 물질을 포함할 수 있다. 제1 유전막(37)은 산화물을 포함할 수 있다. 실시예로서, 제1 유전막(37)은 실리콘 산화물(SiO2)을 포함할 수 있다.
희생 패턴들(38A)은 강유전막(34)과 절연막들(32)의 사이에 개재될 수 있다. 희생 패턴들(38A)은 절연막들(32)의 제2 부분들(P2)을 각각 감싸도록 형성될 수 있다. 희생 패턴(38B)은 제1 유전막(37)과 마스크 패턴(13)의 사이로 확장될 수 있다. 희생 패턴들(38A, 38B)은 도전막들(31)에 의해 상호 분리될 수 있다.
희생 패턴들(38A, 38B)은 산화물 또는 질화물에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 희생 패턴들(38A, 38B)은 제1 유전막(37)에 비해 유전 상수가 높은 물질을 포함할 수 있다. 희생 패턴들(38A, 38B)은 고유전상수(high-k) 물질을 포함할 수 있고, 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf) 등을 포함할 수 있다. 실시예로서, 희생 패턴들(38A, 38B)은 실리콘(Si)이 도핑된 고유전상수 물질을 포함할 수 있다. 희생 패턴들(38A, 38B)은 15 내지 20Å의 두께를 가질 수 있다.
제2 유전막(39)은 강유전막(34)을 감싸도록 형성될 수 있다. 제2 유전막(39)은 강유전막(34)과 제1 유전막(37)의 사이에 개재될 수 있다. 제2 유전막(39)에 의해 강유전막(34)과 제1 유전막(37) 간의 접착력을 개선할 수 있다.
제2 유전막(39)은 제1 유전막(37)에 비해 높은 유전 상수를 갖는 물질을 포함할 수 있다. 실시예로서, 제2 유전막(39)은 고유전상수(high-k) 물질을 포함할 수 있고, SiO2, HfO2, ZrO2, La2O3, TiO2 등을 포함할 수 있다. 또는, 제2 유전막(39)은 강유전막(34)에 비해 밴드 갭이 큰 물질을 포함할 수 있다. 실시예로서, 제2 유전막(39)은 SiO2를 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 적층된 메모리 셀들의 사이에 절연막들(32)이 위치하고, 절연막들(32)이 도전막들(31)에 비해 채널막(35)을 향해 돌출된다. 메모리 셀들 간의 스페이스 영역으로 절연막들(32)이 돌출되므로, 절연막들(32)에 의해 스페이스 영역에 탈분극 전기장이 생성된다. 따라서, 스페이스 영역에서 강유전막(34)이 분극되는 것을 방지하거나 최소화할 수 있다.
메모리 셀은 제1 유전막(37) 및 제2 유전막(39)을 포함할 수 있다. 제1 유전막(37)이 강유전막(34)에 비해 밴드 갭이 높은 물질을 포함하는 경우, 메모리 셀의 게이트 브레이크 다운 전압을 확보할 수 있다. 마찬가지로, 제2 유전막(39)이 강유전막(34)에 비해 밴드 갭이 높은 물질을 포함하는 경우, 메모리 셀의 게이트 브레이크 다운 전압을 확보할 수 있다.
제2 유전막(39)이 고유전 상수 물질을 포함하는 경우, 제2 유전막(39)에 인가되는 전기장의 세기가 감소하고 강유전막(34)에 인가되는 전기장의 세기가 증가할 수 있다. 따라서, 프로그램, 리드 또는 소거 동작에 사용되는 동작 전압의 레벨을 감소시킬 수 있고, 메모리 윈도우를 개선할 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 6b 및 도 6c는 도 6a의 F-F' 단면일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6a 내지 도 6c를 참조하면, 반도체 장치는 적층물(ST), 채널막(35), 강유전막(34), 제1 유전막(37) 및 희생 패턴들(38A)을 포함할 수 있다. 반도체 장치는 갭필막(36), 희생 패턴(38B), 제2 유전막(39) 또는 제3 유전막(40)을 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
제3 유전막(40)은 채널막(35)의 측벽을 감싸도록 형성될 수 있다. 제3 유전막(40)은 채널막(35)과 강유전막(34)의 사이에 개재될 수 있다. 제3 유전막(40)에 의해 강유전막(34)과 채널막(35) 간의 접착력을 개선할 수 있다.
제3 유전막(40)은 강유전막(34)의 내면을 따라 형성할 수 있다. 도 6b를 참조하면, 강유전막(34)의 내면은 외벽의 그루브들이 전사된 프로파일을 가질 수 있다. 강유전막(34)의 내면이 굴곡을 가질 수 있고, 제3 유전막(40)은 강유전막(34)의 굴곡진 내면을 따라 컨포멀하게 형성될 수 있다. 도 6c를 참조하면, 강유전막(34)이 평평한 내면을 포함할 수 있다. 강유전막(34)의 내면은 식각면일 수 있고, 제3 유전막(40)은 평평한 내면을 따라 컨포멀하게 형성될 수 있다.
제3 유전막(40)은 제2 유전막(39)과 실질적으로 동일한 물질을 포함하거나 상이한 물질을 포함할 수 있다. 제3 유전막(40)은 제1 유전막(37)에 비해 높은 유전 상수를 갖는 물질을 포함할 수 있다. 실시예로서, 제3 유전막(40)은 고유전상수(high-k) 물질을 포함할 수 있고, SiO2, HfO2, ZrO2, La2O3, TiO2 등을 포함할 수 있다. 또는, 제3 유전막(40)은 강유전막(34)에 비해 밴드 갭이 큰 물질을 포함할 수 있다. 실시예로서, 제3 유전막(40)은 SiO2를 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 메모리 셀은 제1 유전막(37) 및 제2 유전막(39)을 포함하거나, 제1 유전막(37) 및 제3 유전막(40)을 포함하거나, 제1 유전 패턴(37), 제2 유전막(39) 및 제3 유전막(40)을 포함할 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 7b는 도 7a의 G-G' 단면일 수 있다. 이하 앞서 설명한 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7a 및 도 7b를 참조하면, 반도체 장치는 적층물(ST), 채널막(35), 강유전 패턴들(34A), 제1 유전막(37) 및 희생 패턴들(38A)을 포함할 수 있다. 반도체 장치는 강유전 패턴(34B), 갭필막(36), 희생 패턴(38B), 제2 유전 패턴들(39A) 또는 제2 유전 패턴(39B)을 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
강유전 패턴들(34A)은 채널막(35)의 측벽을 감싸도록 형성될 수 있다. 강유전 패턴들(34A)은 도전막들(31)에 대응되는 레벨에 위치될 수 있고, 상호 분리될 수 있다. 제1 유전막(37)은 강유전 패턴들(34A)과 도전막들(31)의 사이 및 채널막(35)과 절연막들(32)의 사이에 개재될 수 있다. 강유전 패턴(34B)은 채널막(35)과 마스크 패턴(33)의 사이에 개재될 수 있다. 제2 유전 패턴(39B)은 강유전 패턴(34B)과 제1 유전막(37)의 사이에 개재될 수 있다.
절연막들(32)은 도전막들(31)의 사이에 위치되고, 강유전 패턴들(34A)의 사이로 확장될 수 있다. 절연막들(32)의 제2 부분들(P2)의 사이에 강유전 패턴들(34A)이 각각 위치될 수 있다.
전술한 바와 같은 구조에 따르면, 메모리 셀들이 강유전 패턴들(34A)을 각각 포함할 수 있다. 한편, 본 도면에는 도시되지 않았으나, 반도체 장치는 채널막(35)의 측벽을 감싸는 제3 유전막(도 6a 내지 도 6c의 "40" 참조)을 더 포함할 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 8b는 도 8a의 H-H' 단면일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 8a 및 도 8b를 참조하면, 반도체 장치는 적층물(ST), 채널막(35), 강유전막(34), 제1 유전막(37) 및 희생 패턴들(38A)을 포함할 수 있다. 반도체 장치는 갭필막(36), 희생 패턴(38B), 제2 유전막(39), 제3 유전막(40), 에어 갭(AG) 또는 실링막(42)을 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
적층물(ST)은 교대로 적층된 도전막들(31) 및 절연막들을 포함할 수 있고, 절연막들은 에어 갭들(AG)을 포함할 수 있다. 절연막들은 실링막(42)의 일부일 수 있다. 슬릿(SL)은 적층물(ST)을 제3 방향(Ⅲ)으로 관통할 수 있고, 실링막(42)은 슬릿(SL)을 적어도 일부 채울 수 있다. 실링막(42)은 제1 실링막(42A)을 포함하거나 제2 실링막(42B)을 포함하거나 제1 실링막(42A) 및 제2 실링막(42B)을 포함할 수 있다. 제1 실링막(42A)은 슬릿(SL)을 일부 채우고 적층된 도전막들(41)의 사이로 확장될 수 있다. 제2 실링막(42B)은 슬릿(SL) 내에 형성될 수 있다.
에어 갭(AG)의 영역은 제1 실링막(42A)에 의해 정의되거나, 제2 실링막(42B)에 의해 정의되거나, 제1 실링막(42A) 및 제2 실링막(42B)에 의해 정의될 수 있다. 에어 갭들(AG)은 물질막이 채워지지 않은 빈 공간일 수 있고, 공기가 채워질 수 있다.
에어 갭들(AG) 각각은 도전막들(31)의 사이에 개재된 제1 부분(P1) 및 도전막들(31)에 비해 채널막(35)을 향해 돌출된 제2 부분(P2)을 포함할 수 있다. 제3 방향(Ⅲ)에서, 제2 부분(P2)은 제1 부분(P1)과 실질적으로 동일한 폭을 갖거나 제1 부분(P1)에 비해 큰 폭을 가질 수 있다.
제2 유전 패턴들(38A)은 에어 갭들(AG)의 제2 부분들(P2)을 각각 감싸도록 형성될 수 있다. 제2 유전 패턴들(38A)은 제1 유전막(37)과 제1 실링막(42A)의 사이에 개재될 수 있다.
전술한 바와 같은 구조에 따르면, 적층된 메모리 셀들의 사이에 에어 갭들(AG)이 존재하고, 에어 갭(AG)이 도전막들(31)에 비해 채널막(35)을 향해 돌출된다. 따라서, 메모리 셀들 간의 스페이스 영역에서의 프린지 필드(fringe field)를 효과적으로 제어할 수 있다. 적층된 메모리 셀들 간의 기생 캐패시터를 감소시킬 수 있을 뿐만 아니라, 메모리 셀들 간의 간섭(interference)을 감소시킬 수 있다.
한편, 본 도면에는 도시되지 않았으나, 반도체 장치는 채널막(35)과 강유전막(34)의 사이에 개재된 제3 유전막(도 6a 내지 도 6c의 "40" 참조)을 더 포함할 수 있다. 또한, 반도체 장치가 강유전막(34) 대신에 강유전 패턴들(도 7a 및 도 7b의 "34A", 34B" 참조)을 포함하거나, 제2 유전막(39) 대신에 제2 유전 패턴들도 7a 및 도 7b의 "39A", "39B" 참조)를 포함하는 것도 가능하다.
도 9a 내지 도 9e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9a를 참조하면, 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(51) 및 제2 물질막들(52)을 포함할 수 있다. 제1 물질막들(51)은 제2 물질막들(52)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 일 예로, 제1 물질막들(51)은 질화물 등의 희생 물질을 포함할 수 있고 제2 물질막들(52)은 산화물 등의 절연 물질을 포함할 수 있다. 다른 예로, 제1 물질막들(51)은 폴리실리콘, 텅스텐, 몰리브덴 등의 도전 물질을 포함할 수 있고, 제2 물질막들(52)은 산화물 등의 절연 물질을 포함할 수 있다.
이어서, 적층물(ST)을 관통하고 제2 물질막들(52)이 제1 물질막들(51)에 비해 돌출된 내벽을 갖는 제1 개구부(OP1)를 형성한다.
실시예로서, 적층물(ST) 상에 마스크 패턴(53)을 형성한 후, 마스크 패턴(53)을 식각 배리어로 적층물(ST)을 식각하여 개구부를 형성한다. 이어서, 개구부를 통해 노출된 제2 물질막들(52) 상에 제2 물질을 선택적으로 증착한다. 이를 통해, 제2 물질막들(52)이 제1 물질막들(51)에 비해 돌출된 내벽을 갖는 제1 개구부(OP1)가 형성될 수 있다. 이러한 경우, 제2 물질막들(52)은 마스크 패턴(53)의 측벽에 비해 제1 개구부(OP1) 내로 돌출될 수 있다. 또한, 증착 공정의 특성 상, 제2 물질막들(52)의 돌출된 부분들이 라운딩된 모서리들을 가질 수 있다.
실시예로서, 적층물(ST) 상에 마스크 패턴(53)을 형성한 후, 마스크 패턴(53)을 식각 배리어로 적층물(ST)을 식각하여 개구부를 형성한다. 이어서, 개구부를 통해 노출된 제1 물질막들(51)을 선택적으로 식각한다. 이를 통해, 제2 물질막들(52)이 제1 물질막들(51)에 비해 돌출된 내벽을 갖는 제1 개구부(OP1)가 형성될 수 있다. 이러한 경우, 제2 물질막들(52)의 측벽이 마스크 패턴(53)의 측벽에 정렬되고, 제1 물질막들(52)의 측벽은 마스크 패턴(53)의 측벽에 비해 제1 개구부(OP1)로부터 이격될 수 있다. 또한, 식각 공정시 돌출된 제2 물질막들(52)의 모서리에 전계가 집중될 수 있고, 그에 따라, 모서리들이 라운딩될 수 있다.
도 9b를 참조하면, 제1 개구부(OP1) 내에 희생막(58)을 형성한다. 희생막(58)의 제1 개구부(OP1)의 내면을 따라 컨포멀하게 형성될 수 있다. 희생막(58)은 후속 공정에서 보호막으로 사용하기 위한 것일 수 있다. 희생막(58)은 제1 물질막들(51) 및 제2 물질막들(52)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 희생막(58)은 고유전상수(high-k) 물질을 포함할 수 있고, 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf) 등을 포함할 수 있다. 실시예로서, 희생막(58)은 실리콘(Si)이 도핑된 고유전상수 물질을 포함할 수 있다.
이어서, 희생막(58) 내에 제1 유전막(57)을 형성하고, 제1 유전막(57) 내에 강유전막(54)을 형성하고, 강유전막(54) 내에 채널막(55)을 형성한다. 강유전막(54)의 내면은 굴곡을 포함하거나, 플랫할 수 있다. 강유전막(54)의 내면을 일부 두께 식각한 후에 채널막(55)을 형성하는 것도 가능하다. 희생막(58)은 제1 유전막(57)에 비해 유전 상수가 높은 물질을 포함할 수 있다. 제1 유전막(57)은 강유전막(54)에 비해 밴드 갭이 큰 물질을 포함할 수 있다. 제1 유전막(57)은 산화물을 포함할 수 있고, 실리콘 산화물(SiO2)을 포함할 수 있다.
참고로, 강유전막(54)을 형성하기 전에, 제1 유전막(57) 내에 제2 유전막(59)을 형성할 수 있다. 제2 유전막(59)은 제1 유전막(57)에 비해 높은 유전 상수를 갖는 물질을 포함할 수 있다. 실시예로서, 제2 유전막(59)은 고유전상수(high-k) 물질을 포함할 수 있고, SiO2, HfO2, ZrO2, La2O3, TiO2 등을 포함할 수 있다. 또는, 제2 유전막(59)은 강유전막(54)에 비해 밴드 갭이 큰 물질을 포함할 수 있다. 실시예로서, 제2 유전막(59)은 SiO2를 포함할 수 있다.
또한, 본 도면에는 도시하지 않았으나, 채널막(55)을 형성하기 전에, 강유전막(54) 내에 제3 유전막을 형성하는 것도 가능하다. 제3 유전막은 강유전막(54)에 비해 밴드 갭이 큰 물질을 포함하거나, 제1 유전막(57)에 비해 높은 유전 상수를 갖는 물질을 포함할 수 있다.
채널막(55)은 내부에 갭필막(56)을 포함할 수 있다. 실시예로서, 강유전막(54) 내에 채널 물질을 형성한 후, 채널 물질 내에 갭필막(56)을 형성한다. 이어서, 갭필막(56)을 일부 식각한 후 갭필막(56)이 식각된 영역 내에 채널 물질을 추가로 형성함으로써, 채널막(55)을 형성할 수 있다.
도 9c를 참조하면, 마스크 패턴(53) 및 적층물(ST)을 관통하는 슬릿(SL)을 형성한다. 이어서, 슬릿(SL)을 통해 제1 물질막들(51)을 선택적으로 식각하여 제2 개구부들(OP2)을 형성한다. 이때, 희생막(58) 및 제2 물질막들(52)에 대해 식각 선택비가 높은 조건에서 제1 물질막들(51)을 식각할 수 있다. 따라서, 희생막(58)에 의해 제1 유전막(57)이 보호될 수 있다.
도 9d를 참조하면, 제1 유전막(57)이 노출되도록, 제2 개구부들(OP2)을 통해 희생막(58)을 선택적으로 식각한다. 이를 통해, 희생막(58) 중 제2 물질막들(52)에 대응되는 부분들이 잔류되고, 희생 패턴들(58A)이 형성된다. 희생막(58) 중 마스크 패턴(53)에 대응되는 부분도 잔류될 수 있고, 희생 패턴(58B)이 형성될 수 있다.
도 9e를 참조하면, 제2 개구부들(OP2) 내에 도전막들(61)을 형성한다. 실시예로서, 텅스텐, 몰리브덴 등의 금속을 포함하는 도전막들(61)을 형성할 수 있다. 도전막들(61)을 형성하기 전에, 제2 개구부들(OP2) 내에 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 배리어막을 형성하는 것도 가능하다.
전술한 바와 같은 제조 방법에 따르면, 강유전막(54)을 포함하는 메모리 셀들을 형성할 수 있다. 적층된 메모리 셀들은 강유전막(54)을 공유할 수 있다. 절연막들(101)은 적층된 메모리 셀들의 사이에 위치될 수 있으며, 도전막들(61)에 비해 채널막(55)을 향해 돌출될 수 있다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10a 내지 도 10c는 앞서 도 9a 내지 도 9e를 참조하여 설명한 제조 공정 이후에 수행되는 공정들을 나타낸 도면일 수 있다. 도 10a를 참조하면, 슬릿(SL)을 통해 제2 물질막들(52)을 선택적으로 식각하여 제3 개구부들(OP3)을 형성한다. 이때, 희생 패턴들(58A, 58B) 및 도전막들(61)에 대해 식각 선택비가 높은 조건에서 제2 물질막들(52)을 식각할 수 있다. 따라서, 희생 패턴들(58A, 58B)로 제1 유전막(57)을 보호할 수 있다.
도 10b를 참조하면, 제1 유전막(57)이 노출되도록 제3 개구부들(OP3)을 통해 희생 패턴들(58A, 58B)을 선택적으로 식각한다. 그에 따라, 희생 패턴들(58A)이 제거될 수 있고, 제1 유전막(57)이 노출될 수 있다. 또한, 희생 패턴(58B) 중 제3 개구부(OP3)를 통해 노출된 부분이 식각되고, 희생 패턴(58C)이 형성될 수 있다. 희생 패턴(58C)은 채널막(54)과 마스크 패턴(53)의 사이에 개재될 수 있다.
이어서, 제3 개구부들(OP3)을 통해 제1 유전막(57)을 선택적으로 식각한다. 제1 유전막(57) 중 제3 개구부들(OP3)을 통해 노출된 부분이 식각될 수 있고, 제2 유전막(59) 또는 강유전막(54)이 노출될 수 있다. 제1 유전막(57) 중 강유전막(54)과 도전막들(61)의 사이에 개재된 부분이 잔류될 수 있고, 제1 유전 패턴들(57A)이 형성될 수 있다. 제1 유전막(57) 중 강유전막(54)과 마스크 패턴(53)의 사이에 개재된 부분이 잔류될 수 있고, 제1 유전 패턴(57B)이 형성될 수 있다.
희생 패턴들(58A, 58B) 및 제1 유전막(57)을 식각함에 따라, 제3 개구부(OP3)가 확장된다. 확장된 제3 개구부들(OP3') 각각은 균일한 폭을 갖거나 영역에 따라 상이한 폭을 가질 수 있다. 실시예로서, 확장된 제3 개구부들(OP3') 각각은 제1 유전 패턴들(57A)의 사이에서 제1 폭(W1)을 갖고, 도전막들(61)의 사이에서 제2 폭(W2)을 갖고, 제1 폭(W1)이 제2 폭(W2)에 비해 큰 폭을 가질 수 있다.
한편, 본 도면에는 도시되지 않았으나, 제3 개구부들(OP3')을 통해 노출된 제2 유전막(59)을 식각하는 것도 가능하다. 이를 통해, 제2 유전막(59) 중 제3 개구부들(OP3')을 통해 노출된 부분을 제거할 수 있고, 강유전막(34)과 도전막들(61) 사이에 한해 제2 유전막(59)을 잔류시킬 수 있다. 또는, 제3 개구부들(OP3')을 통해 노출된 제2 유전막(59) 및 강유전막(54)을 식각할 수 있다. 이러한 경우, 채널막(55)과 도전막들(61)의 사이에 한해 강유전막(54) 및 제2 유전막(59)을 잔류시킬 수 있다.
도 10c를 참조하면, 제3 개구부들(OP3')을 실링하여 제3 개구부들(OP3') 내에 에어 갭들(AG)을 형성한다. 실시예로서, 슬릿(SL) 내에 실링막(62)을 형성하여 제3 개구부들(OP3') 내에 각각 위치된 에어 갭들(AG)을 형성할 수 있다. 실링막(62)은 산화물 등의 절연 물질을 포함할 수 있다. 실링막(62)은 제1 실링막(62A)을 포함할 수 있고, 제2 실링막(62B)을 더 포함할 수 있다.
제1 실링막(62A)은 슬릿(SL) 및 제3 개구부들(OP3')의 내면을 따라 형성될 수 있다. 제1 실링막(62A)은 도전막들(61)의 사이에 개재될 수 있고, 제1 유전 패턴들(57A)의 사이에 개재될 수 있다. 제1 실링막(62A)은 제2 유전막(59) 또는 강유전막(54)과 접할 수 있다.
제1 실링막(62A)은 증착 공정을 이용하여 형성될 수 있고, 균일한 두께로 형성되거나 영역에 따라 상이한 두께로 형성될 수 있다. 제1 실링막(62A)은 제3 개구부들(OP3')과 슬릿(SL)이 연결되는 부분에서 상대적으로 두꺼운 두께로 증착될 수 있다. 이러한 경우, 각 제3 개구부(OP3')에서, 제1 실링막(62A)이 경사진 내면을 포함할 수 있다. 제1 실링막(62A)에 의해 제3 개구부들(OP3) 중 적어도 일부가 실링되는 것도 가능하다.
제1 실링막(62A)에 의해 실링되지 않은 제3 개구부(OP3')가 존재할 경우, 제2 실링막(62B)을 추가로 형성할 수 있다. 제2 실링막(62B)은 슬릿(SL)의 내면을 따라 형성될 수 있다. 경우에 따라, 제2 실링막(62B)이 제3 개구부들(OP3') 내로 확장될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 강유전막(54)을 포함하는 메모리 셀들을 형성할 수 있다. 또한, 적층된 메모리 셀들의 사이에 위치되고, 도전막들(61)에 비해 채널막(55)을 향해 돌출된 에어 갭들(AG)을 형성할 수 있다.
도 11a 내지 도 11d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 11a를 참조하면, 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(71) 및 제2 물질막들(72)을 포함할 수 있다. 제1 물질막들(71)은 제2 물질막들(72)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 이어서, 적층물(ST)을 관통하고 제2 물질막들(72)이 제1 물질막들(71)에 비해 돌출된 내벽을 갖는 제1 개구부(OP1)를 형성한다.
이어서, 제1 개구부(OP1) 내에 희생막(78)을 형성한다. 희생막(78)은 제1 물질막들(71) 및 제2 물질막들(72)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 이어서, 희생막(78) 내에 제1 유전막(77)을 형성하고, 제1 유전막(77) 내에 강유전막(74)을 형성한다. 희생막(78)은 제1 유전막(77)에 비해 유전 상수가 높은 물질을 포함할 수 있다. 제1 유전막(77)은 강유전막(74)에 비해 밴드 갭이 큰 물질을 포함할 수 있다. 희생막(78), 제1 유전막(77) 및 강유전막(74)은 마스크 패턴(73)의 상부면에도 형성될 수 있다.
강유전막(74)을 형성하기 전에, 제1 유전막(77) 내에 제2 유전막(79)을 형성할 수 있다. 제2 유전막(79)은 제1 유전막(77)에 비해 높은 유전 상수를 갖는 물질을 포함할 수 있다. 또는, 제2 유전막(79)은 강유전막(74)에 비해 밴드 갭이 큰 물질을 포함할 수 있다.
도 11b를 참조하면, 강유전막(74)을 식각하여 강유전 패턴들(74A, 74B)을 형성한다. 별도의 마스크 패턴을 사용하지 않고, 전면 식각 방식으로 강유전막(74)을 식각할 수 있다. 강유전막(74) 중 제1 개구부(OP1) 내로 상대적으로 돌출된 부분이 식각될 수 있고, 돌출된 제2 물질막들(72)의 사이에 강유전 패턴들(74A)이 형성될 수 있다. 또한, 마스크 패턴(73)의 측벽에 강유전 패턴(74B)이 형성될 수 있다.
강유전막(74)을 식각할 때 제2 유전막(79)이 노출될 수 있다. 노출된 제2 유전막(79)이 식각될 수 있고, 제2 유전 패턴들(79A, 79B)이 형성될 수 있다. 제2 유전 패턴들(79A)은 돌출된 제2 물질막들(72)의 사이에 위치될 수 있다. 제2 유전 패턴들(79A)은 강유전 패턴들(74A)을 각각 감싸도록 형성될 수 있고, C 형태의 단면을 가질 수 있다. 제2 유전 패턴(79B)은 마스크 패턴(73)의 측벽에 형성될 수 있고, 강유전 패턴(74B)과 제1 유전막(77)의 사이에 개재될 수 있다.
이어서, 본 도면에는 도시하지 않았으나, 제1 개구부(OP1) 내에 제3 유전막을 형성할 수 있다. 제3 유전막은 강유전막(74)에 비해 밴드 갭이 큰 물질을 포함하거나, 제1 유전막(77)에 비해 높은 유전 상수를 갖는 물질을 포함할 수 있다.
도 11c를 참조하면, 제1 개구부(OP1) 내에 채널막(75) 및 갭필막(76)을 형성한다. 이어서, 마스크 패턴(73) 및 적층물(ST)을 관통하는 슬릿(SL)을 형성한다. 이어서, 슬릿(SL)을 통해 제1 물질막들(71)을 선택적으로 식각하여 제2 개구부들(OP2)을 형성한다. 희생막(78) 및 제2 물질막들(72)에 대해 식각 선택비가 높은 조건에서 제1 물질막들(71)을 식각할 수 있다.
도 11d를 참조하면, 제2 개구부들(OP2)을 통해 희생막(78)을 선택적으로 식각하여 희생 패턴들(78A, 78B)을 형성한다. 이를 통해, 제1 유전막(77)이 노출된다. 이어서, 제2 개구부들(OP2) 내에 도전막들(81)을 형성한다.
전술한 바와 같은 제조 방법에 따르면, 강유전 패턴들(74A)을 각각 포함하는 메모리 셀들을 형성할 수 있다.
도 12a 내지 도 12c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 12a 내지 도 12c는 앞서 도 11a 내지 도 11d를 참조하여 설명한 제조 공정 이후에 수행되는 공정들을 나타낸 도면일 수 있다. 도 12a를 참조하면, 슬릿(SL)을 통해 제2 물질막들(72)을 선택적으로 식각하여 제3 개구부들(OP3)을 형성한다. 희생 패턴들(78A, 78B) 및 도전막들(81)에 대해 식각 선택비가 높은 조건에서 제2 물질막들(72)을 식각할 수 있다.
도 12b를 참조하면, 제3 개구부들(OP3)을 통해 희생 패턴들(78A, 78B) 및 제1 유전막(77)을 식각한다. 이를 통해, 채널막(75)이 노출될 수 있고, 희생 패턴(78C) 및 제1 유전 패턴들(77A, 77B)이 형성될 수 있다. 이를 통해, 제3 개구부들(OP3')이 채널막(75)을 향해 확장될 수 있다.
이어서, 제3 개구부들(OP3)을 통해 제2 유전 패턴들(79A, 79B)을 식각하거나, 제2 유전 패턴들(79A, 79B) 및 강유전 패턴들(74A, 74B)을 식각할 수 있다. 이를 통해, 제3 개구부들(OP3')이 채널막(75)을 향해 더 확장될 수 있다. 또한, 앞서 강유전막(74)을 식각하는 과정에서 강유전 패턴들(74A, 74B)이 완전히 분리되지 않았더라도, 강유전 패턴들(74A, 74B)을 추가 식각함으로써 완전히 분리시킬 수 있다.
도 12c를 참조하면, 실링막(82)을 형성함으로써 제3 개구부들(OP3') 내에 각각 위치된 에어 갭들(AG)을 형성한다. 실링막(82)은 제1 실링막(82A)을 포함하거나, 제2 실링막(82B)을 포함하거나, 제1 실링막(82A) 및 제2 실링막(82B)을 포함할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 강유전 패턴들(74A)을 각각 포함하는 메모리 셀들을 형성할 수 있다. 또한, 도전막들(81)의 사이에 위치되고, 강유전 패턴들(74A)의 사이로 확장된 에어 갭들(AG)을 형성할 수 있다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 13a 및 도 13b는 앞서 도 9a 내지 도 9e를 참조하여 설명한 제조 공정 이후에 수행되는 공정들을 나타낸 도면일 수 있다. 도 13a를 참조하면, 슬릿(SL)을 통해 제2 물질막들(52)을 선택적으로 식각하여 제3 개구부들(OP3)을 형성한다. 이때, 희생막(58) 및 도전막들(61)에 대해 식각 선택비가 높은 조건에서 제2 물질막들(52)을 식각할 수 있다. 따라서, 희생막(58)으로 제1 유전막(57)을 보호할 수 있다.
도 13b를 참조하면, 실링막(62')을 형성한다. 이를 통해, 제3 개구부들(OP3) 내에 각각 위치된 에어 갭들(AG)을 형성한다. 실링막(62')은 제1 실링막(62A')을 포함하거나, 제2 실링막(62B')을 포함하거나, 제1 실링막(62A') 및 제2 실링막(62B')을 포함할 수 있다. 참고로, 실링막(62')을 형성하기 전에, 희생막(58)을 식각할 수 있다.
한편, 도 13a 및 도 13b를 참조하여 설명한 공정들이 도 11a 내지 도 11d를 참조하여 설명한 제조 공정들 이후에 수행되는 것도 가능하다. 그 밖에도, 본 명세서 내에서 설명된 실시예들은 서로 조합하여 수행될 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(memory system; 1000)은, 데이터가 저장되는 메모리 장치(memory device; 1200) 및 메모리 장치(1200)와 호스트(Host; 2000) 사이에서 통신하는 컨트롤러(controller; 1100)를 포함할 수 있다.
호스트(2000)는 메모리 시스템(1000)에 데이터를 저장하거나 메모리 시스템(1000)으로부터 데이터를 회수(retrieve)하는 장치 또는 시스템일 수 있다. 호스트(2000)는 다양한 동작을 위한 요청들(RQ)을 생성하고, 생성된 요청들(RQ)을 메모리 시스템(1000)에게 출력할 수 있다. 요청들(RQ)은 프로그램 동작(program operation)을 위한 프로그램 요청(program request), 리드 동작(read operation)을 위한 리드 요청(read request), 소거 동작(erase operation)을 위한 소거 요청(erase request) 등을 포함할 수 있다. 호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
호스트(2000)는 컴퓨터(computer), 휴대용 디지털 장치(portable digital device), 태블릿(tablet), 디지털 카메라(digital camera), 디지털 오디오 플레이어(digital audio player), 텔레비전(television), 무선 통신 장치(wireless communication device) 또는 이동 전화기(cellular phone) 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
컨트롤러(1100)는 메모리 시스템(2000)의 동작을 전반적으로 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청(RQ)에 따라 메모리 장치(1200)를 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청에 따라 프로그램(program) 동작, 리드(read) 동작 및 소거(erase) 동작 등이 수행될 수 있도록 메모리 장치(1200)를 제어할 수 있다. 또는, 컨트롤러(1100)는 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드(background) 동작 등을 수행할 수 있다.
컨트롤러(1100)는 메모리 장치(1200)의 동작을 제어하기 위하여 제어 신호(CTRL) 및 데이터 신호(DQ)를 메모리 장치(1200)로 전송할 수 있다. 제어 신호(CTRL) 및 데이터 신호(DQ)는 서로 다른 입출력 라인들을 통하여 메모리 장치(1200)로 전송될 수 있다. 데이터 신호(DQ)는, 커맨드(CMD), 어드레스(ADD) 또는 데이터(DATA)를 포함할 수 있다. 제어 신호(CTRL)는 데이터 신호(DQ)가 입력되는 구간을 구분하는 데 이용될 수 있다.
메모리 장치(1200)는 컨트롤러(1100)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(MD)는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 구현될 수 있다. 실시예로서, 메모리 장치(1200)는 앞서 설명한 반도체 장치(100)일 수 있으며 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
호스트(2000)로부터 프로그램, 리드 또는 소거 동작이 요청되면, 컨트롤러(1100)는 앞서 도 1a 내지 도 8b를 참조하여 설명한 구조를 갖거나 도 9a 내지 도 13b를 참조하여 설명한 제조 방법에 의해 제조된 메모리 장치(1200)에 프로그램, 리드 또는 소거 동작을 커맨드한다. 이러한 방식에 따르면, 셀 퍼포먼스 특성, 리텐션 특성 등을 개선할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(memory system; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)를 포함할 수 있다.
컨트롤러(2100)는, 프로세서(processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 컨트롤러(2100)의 제어에 따라 디스플레이(display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(radio transceiver; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(memory system; 40000)은 PC(personal computer), 태블릿(tablet), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 컨트롤러(2100)를 포함할 수 있다.
프로세서(processor; 4100)는, 입력 장치(input device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 컨트롤러(2100)의 동작을 제어할 수 있다. 실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿으로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 컨트롤러(2100)를 포함한다.
메모리 시스템(50000)의 이미지 센서(image sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(processor; 5100) 또는 컨트롤러(2100)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(display; 5300)를 통하여 출력되거나 컨트롤러(2100)를 통하여 메모리 장치(2200)에 저장될 수 있다. 또한, 메모리 장치(2200)에 저장된 데이터는, 프로세서(5100) 또는 컨트롤러(2100)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 18은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 시스템(memory system; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 컨트롤러(2100) 및 카드 인터페이스(card interface; 7100)를 포함할 수 있다.
컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
11: 도전막 12: 실링막
12A: 제1 실링막 12B: 제2 실링막
13: 마스크 패턴 14: 강유전막
15: 채널막 16: 갭필막
17A, 17B: 제1 유전 패턴 18: 희생막
19: 제2 유전막 20: 제3 유전막
24A, 24B: 강유전 패턴 31: 도전막
32: 절연막 33: 마스크 패턴
34: 강유전막 35: 채널막
36: 갭필막 37: 제1 유전막
38A, 38B: 희생 패턴 39: 제2 유전막
39A, 39B: 제2 유전 패턴 40: 제3 유전막
34A, 34B: 강유전 패턴들 42: 실링막
42A: 제1 실링막 42B: 제2 실링막
51: 제1 물질막 52: 제2 물질막
53: 마스크 패턴 54: 강유전막
55: 채널막 56: 갭필막
57: 제1 유전막 57A, 57B: 제1 유전 패턴
58: 희생막 58A, 58B, 58C: 희생 패턴
59: 제2 유전막 61: 도전막
62, 62': 실링막 62A, 62A': 제1 실링막
62B, 62B': 제2 실링막 71: 제1 물질막
72: 제2 물질막 73: 마스크 패턴
74: 강유전막 74A, 7B: 강유전 패턴
75: 채널막 76: 갭필막
77: 제1 유전막 77A, 77B: 제1 유전 패턴
78: 희생막 78A, 78B: 희생 패턴
78A, 78B, 78C: 희생 패턴 79: 제2 유전막
79A, 79B: 제2 유전 패턴 81: 도전막
82: 실링막 82A: 제1 실링막
82B: 제2 실링막

Claims (28)

  1. 적층된 도전막들;
    상기 도전막들을 관통하는 채널막;
    상기 채널막의 측벽을 감싸는 강유전막;
    상기 강유전막과 상기 도전막들의 사이에 각각 개재된 제1 유전 패턴들; 및
    상기 도전막들의 사이에 개재되고, 상기 제1 유전 패턴들의 사이로 확장된 에어 갭들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 유전 패턴들은 상기 강유전막에 비해 밴드 갭이 큰 물질을 포함하는
    반도체 장치.
  3. 제1항에 있어서,
    상기 강유전막은 상기 채널막과 상기 도전막들의 사이 및 상기 채널막과 상기 에어 갭들의 사이에 개재된
    반도체 장치.
  4. 제1항에 있어서,
    상기 강유전막은 상기 채널막과 상기 도전막들의 사이에 개재되고 상호 분리된 강유전 패턴들을 포함하는
    반도체 장치.
  5. 제4항에 있어서,
    상기 에어 갭들이 상기 강유전 패턴들의 사이로 확장된
    반도체 장치.
  6. 제1항에 있어서,
    상기 에어 갭들 각각은,
    상기 도전막들의 사이에 개재된 제1 부분; 및
    상기 도전막들에 비해 상기 채널막을 향해 돌출된 제2 부분을 포함하는
    반도체 장치.
  7. 제6항에 있어서,
    상기 제2 부분은 상기 제1 부분에 비해 큰 폭을 갖는
    반도체 장치.
  8. 제6항에 있어서,
    상기 강유전막이 상기 에어 갭들의 제2 부분들의 사이로 확장된
    반도체 장치.
  9. 제1항에 있어서,
    상기 제1 유전 패턴들과 상기 강유전막의 사이에 개재되고, 상기 제1 유전 패턴들에 비해 높은 유전 상수를 갖는 물질을 포함하는 제2 유전막
    을 더 포함하는 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 유전 패턴들과 상기 강유전막의 사이에 개재되고, 상기 강유전막에 비해 밴드 갭이 큰 물질을 포함하는 제2 유전막
    을 더 포함하는 반도체 장치.
  11. 제1항에 있어서,
    상기 강유전막과 상기 채널막의 사이에 개재되고, 상기 제1 유전 패턴들에 비해 높은 유전 상수를 갖는 물질을 포함하는 제3 유전막
    을 더 포함하는 반도체 장치.
  12. 제1항에 있어서,
    상기 강유전막과 상기 채널막의 사이에 개재되고, 상기 강유전막에 비해 밴드 갭이 큰 물질을 포함하는 제3 유전막
    을 더 포함하는 반도체 장치.
  13. 제1항에 있어서,
    상기 강유전막은 측벽에 그루브들을 포함하고, 상기 그루브들은 상기 에어 갭들에 대응하는 레벨에 위치된
    반도체 장치.
  14. 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물을 관통하고, 상기 제2 물질막들이 상기 제1 물질막들에 비해 돌출된 내벽을 갖는 제1 개구부를 형성하는 단계;
    상기 제1 개구부 내에 희생막을 형성하는 단계;
    상기 희생막 내에 제1 유전막을 형성하는 단계;
    상기 제1 유전막 내에 강유전막을 형성하는 단계;
    상기 강유전막 내에 채널막을 형성하는 단계;
    상기 제2 물질막들을 선택적으로 식각하여 제2 개구부들을 형성하는 단계;
    상기 제1 유전막이 노출되도록, 상기 제2 개구부들을 통해 상기 희생막을 식각하는 단계;
    상기 제2 개구부들을 통해 상기 제1 유전막을 식각하여 제1 유전 패턴들을 형성하는 단계; 및
    상기 제2 개구부들을 실링하여 상기 제2 개구부들 내에 에어 갭들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 개구부를 형성하는 단계는,
    상기 적층물 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 배리어로 상기 적층물을 식각하여 개구부를 형성하는 단계; 및
    상기 개구부를 통해 노출된 상기 제1 물질막들을 선택적으로 식각하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 제1 개구부를 형성하는 단계는,
    상기 적층물 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 배리어로 상기 적층물을 식각하여 개구부를 형성하는 단계; 및
    상기 개구부를 통해 노출된 상기 제2 물질막들 상에 제2 물질을 선택적으로 증착하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  17. 제14항에 있어서,
    상기 희생막은 상기 제1 물질막들 및 상기 제2 물질막들에 대해 식각 선택비가 높은 물질을 포함하는
    반도체 장치의 제조 방법.
  18. 제14항에 있어서,
    상기 희생막은 상기 제1 유전막에 비해 높은 유전 상수를 갖는 물질을 포함하는
    반도체 장치의 제조 방법.
  19. 제14항에 있어서,
    상기 강유전막을 형성하기 전에, 상기 제1 유전막 내에 상기 제1 유전막에 비해 높은 유전 상수를 갖는 물질을 포함하는 제2 유전막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  20. 제14항에 있어서,
    상기 강유전막을 형성하기 전에, 상기 제1 유전막 내에 상기 강유전막에 비해 밴드 갭이 큰 물질을 포함하는 제2 유전막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  21. 제14항에 있어서,
    상기 강유전막 내에 상기 제1 유전막에 비해 높은 유전 상수를 갖는 물질을 포함하는 제3 유전막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  22. 제14항에 있어서,
    상기 강유전막 내에 상기 강유전막에 비해 밴드 갭이 큰 물질을 포함하는 제3 유전막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  23. 제14항에 있어서,
    상기 채널막을 형성하기 전에, 상기 제1 개구부를 통해 상기 강유전막을 식각하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  24. 제14항에 있어서,
    상기 강유전막을 식각하여 강유전 패턴들로 분리시키는
    반도체 장치의 제조 방법.
  25. 제14항에 있어서,
    상기 제2 개구부를 통해 상기 강유전막을 식각하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  26. 제14항에 있어서,
    상기 강유전막을 식각하여 강유전 패턴들로 분리시키는
    반도체 장치의 제조 방법.
  27. 제14항에 있어서,
    상기 적층물을 관통하는 슬릿을 형성하는 단계를 더 포함하고,
    상기 슬릿 내에 실링막을 형성하여 상기 에어 갭들을 형성하는
    반도체 장치의 제조 방법.
  28. 제14항에 있어서,
    상기 제1 물질막들을 선택적으로 식각하여 제3 개구부들을 형성하는 단계;
    상기 제1 유전막이 노출되도록, 상기 제3 개구부들을 통해 상기 희생막을 식각하는 단계; 및
    상기 제3 개구부들 내에 도전막들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
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