KR102091713B1 - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

비휘발성 메모리 장치가 제공된다. 비휘발성 메모리 장치는 기판, 상기 기판 상에 제1 방향으로 연장되어 형성되는 절연 패턴, 상기 절연 패턴 상에 형성되는 도전 패턴, 상기 절연 패턴 및 상기 도전 패턴의 양측에 상기 제1 방향으로 교대로 적층되는 다수의 게이트 전극 및 다수의 층간 절연막을 포함하는 전극 구조체, 및 상기 전극 구조체 측면을 따라 형성되는 보호막을 포함하되, 상기 보호막이 상기 제1 방향으로 연장된 길이는 상기 전극 구조체가 상기 제1 방향으로 연장된 길이보다 짧다.

Description

비휘발성 메모리 장치 및 그 제조 방법{Non-volatile memory device and fabricating method thereof}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화인듐(InP) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등을 포함한다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치는 플래시 메모리 장치, ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 저항성 메모리 장치(예를 들어, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), RRAM(Resistive RAM)) 등을 포함한다.
한편, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 만족시키기 위해, 비휘발성 메모리 장치의 집적도가 증가하고 있다. 그런데, 2차원 또는 평면형 메모리 장치의 경우, 단위 메모리 셀이 점유하는 면적에 의해서 집적도가 결정된다. 따라서, 최근에는 단위 메모리 셀을 수직으로 배치하는 3차원 메모리 장치가 개발되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 기판, 상기 기판 상에 제1 방향으로 연장되어 형성되는 절연 패턴, 상기 절연 패턴 상에 형성되는 도전 패턴, 상기 절연 패턴 및 상기 도전 패턴의 양측에 상기 제1 방향으로 교대로 적층되는 다수의 게이트 전극 및 다수의 층간 절연막을 포함하는 전극 구조체, 및 상기 전극 구조체 측면을 따라 형성되는 보호막을 포함하되, 상기 보호막이 상기 제1 방향으로 연장된 길이는 상기 전극 구조체가 상기 제1 방향으로 연장된 길이보다 짧다. 상기 보호막이 상기 제1 방향으로 연장된 길이는 상기 기판의 상면부터 상기 다수의 게이트 전극 중 제일 위층에 배치되는 제1 게이트 전극의 상면까지의 길이보다 길고, 상기 비휘발성 메모리 장치는 상기 보호막과 상기 절연 패턴 및 상기 도전 패턴 사이에 배치되는 전하 저장막 및 상기 전하 저장막과 상기 절연 패턴 및 상기 도전 패턴 사이에 배치되는 채널막을 더 포함하고, 상기 전하 저장막은 상기 보호막 측면에 배치되는 블록킹 절연막, 상기 채널막 측면에 배치되는 터널막, 및 상기 블록킹 절연막과 상기 터널막 사이에 배치되는 트랩핑막을 포함하고, 상기 전하 저장막은 상기 보호막의 상면을 덮도록 형성되고, 상기 전하 저장막은 상기 전극 구조체의 측면, 상기 보호막의 상면 및 상기 보호막의 측면을 따라 컨포말하게 형성되고, 상기 채널막은 상기 전하 저장막의 측면을 따라 컨포말하게 형성되며, 상기 도전 패턴의 폭은 상기 절연 패턴의 폭보다 크다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 기판, 상기 기판 상에 제1 방향으로 연장되어 형성되는 절연 패턴, 상기 절연 패턴 상에 형성되는 도전 패턴, 상기 절연 패턴 및 상기 도전 패턴을 감싸도록 형성되며, 상기 제1 방향으로 교대로 적층되는 다수의 게이트 전극 및 다수의 층간 절연막을 포함하는 전극 구조체, 상기 전극 구조체와 상기 절연 패턴 및 상기 도전 패턴 사이에 형성되고, 상기 절연 패턴을 감싸며, 상기 전극 구조체가 상기 제1 방향으로 연장된 길이보다 짧은 길이를 갖는 보호막, 상기 보호막과 상기 절연 패턴 및 상기 도전 패턴 사이에 형성되고, 상기 절연 패턴을 감싸며, 상기 보호막의 상면을 덮도록 형성되는 전하 저장막, 및 상기 전하 저장막과 상기 절연 패턴 및 상기 도전 패턴 사이에 형성되고, 상기 절연 패턴 및 상기 도전 패턴을 감싸도록 형성되는 채널막을 포함한다. 상기 전하 저장막은 상기 전극 구조체 측면, 상기 보호막 상면 및 상기 보호막 측면을 따라 컨포말하게 형성되고, 상기 채널막은 상기 전하 저장막의 측면을 따라 컨포말하게 형성되며, 상기 도전 패턴의 직경은 상기 절연 패턴의 직경보다 크다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 제조 방법은, 상면에 제1 방향으로 교대로 적층되는 다수의 게이트 전극 및 다수의 층간 절연막을 포함하는 전극 구조체가 형성된 기판을 제공하고, 상기 전극 구조체의 내부에 리세스를 형성하고, 상기 리세스 내에, 상기 전극 구조체의 측면 및 상기 기판의 상면을 따라 컨포말하게 보호막을 형성하고, 상기 리세스 내에, 상기 상기 전극 구조체의 상면보다 낮은 높이로 식각 방지막을 형성하여 상기 보호막의 일부를 노출시키고, 상기 노출된 보호막을 제거하는 것을 포함한다. 상기 식각방지막은 SOH(spin on hardmask)이고, 상기 식각 방지막의 상면은 상기 다수의 게이트 전극 중 제일 위층에 배치되는 제1 게이트 전극의 상면의 높이보다 높다. 상기 노출된 보호막을 제거한 후에, 상기 식각방지막을 제거하고, 상기 보호막의 상면이 노출되지 않도록 상기 리세스 내부에 전하 저장막을 형성하는 것을 더 포함하고, 상기 전하 저장막을 형성하는 것은, 상기 전극 구조체의 측면, 상기 보호막의 상면 및 상기 보호막의 측면을 따라 컨포말하게 형성하는 것을 포함한다. 상기 전하 저장막을 형성한 후에, 상기 전하 저장막의 측면 전부를 덮도록 채널막을 형성하는 것을 더 포함하고, 상기 채널막을 형성하는 것은 상기 전하 저장막의 측면을 따라 상기 채널막을 컨포말하게 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이다.
도 2는 도 1의 메모리 블록을 설명하기 위한 사시도이다.
도 3은 도 2의 I - I'를 따라 절단한 단면도이다.
도 4 및 도 5는 도 3의 A 영역을 자세히 도시한 본 발명의 제1 실시예에 따른 확대도이다.
도 6 및 도 7은 도 3의 A 영역을 자세히 도시한 본 발명의 제2 실시예에 따른 확대도이다.
도 8 및 도 9는 도 3의 A 영역을 자세히 도시한 본 발명의 제3 실시예에 따른 확대도이다.
도 10은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치 제조 방법에 대한 순서도이다.
도 11 내지 도 21은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이는, 다수의 메모리 블록(BLK1~BLKn 단, n은 자연수)을 포함할 수 있다. 각 메모리 블록(BLK1~BLKn)은 제1 내지 제3 방향(D1, D2, D3)으로 연장될 수 있다. 제1 내지 제3 방향(D1, D2, D3)은 도시된 것과 같이, 서로 교차하는 방향이고, 서로 다른 방향일 수 있다. 예를 들어, 제1 내지 제3 방향(D1, D2, D3)은 서로 직각으로 교차하는 방향일 수 있으나, 이에 한정되는 것은 아니다.
도 2 내지 도 5를 참조하여 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치에 대하여 설명하기로 한다.
도 2는 도 1의 메모리 블록을 설명하기 위한 사시도이고, 도 3은 도 2의 I - I'를 따라 절단한 단면도이고, 도 4 및 도 5는 도 3의 A 영역을 자세히 도시한 본 발명의 제1 실시예에 대한 확대도이다.
도 2 내지 도 4를 참조하면, 메모리 블록(BLKi, 단, 1 ≤ i ≤ n, i는 자연수)은 반도체 기판(111) 상에 형성된 다수의 층간 절연막(112), 다수의 게이트 전극(211~291, 212~292, 213~293), 다수의 절연 패턴(147), 도전 패턴(149), 보호막(141), 전하 저장막(143), 채널막(145), 비트 라인(331~333) 등이 형성될 수 있다.
다수의 층간 절연막(112)은 기판(111) 상에 제1 방향(D1)으로 서로 이격되어 순차적으로 적층될 수 있다. 도 2에 도시한 것과 같이, 다수의 층간 절연막(112) 각각은 제3 방향(D3)으로 길게 연장되도록 형성될 수 있다. 이러한 층간 절연막(112)은 산화물일 수 있으나, 이에 한정되는 것은 아니다.
다수의 층간 절연막(112) 사이에, 다수의 게이트 전극(211~291, 212~292, 213~293)이 배치될 수 있다. 다수의 게이트 전극(211~291, 212~292, 213~293)은 제3 방향(D3)으로 길게 형성되고, 제1 방향(D1)으로 적층될 수 있다. 이와 같이 적층된 다수의 게이트 전극(211~291, 212~292, 213~293)과 다수의 층간 절연막(112)을 전극 구조체(200)라고 부르기로 한다. 다수의 게이트 전극(211~291, 212~292, 213~293)은 도전성 물질로 형성될 수 있는데, 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 도전성 물질이나 실리콘과 같은 반도체 물질로 형성될 수 있는데 이에 한정되는 것은 아니다.
다수의 게이트 전극(211~291, 212~292, 213~293)은 적층된 다수의 층간 절연막(112) 사이에 각각 형성될 수 있다. 다수의 게이트 전극(211~291, 212~292, 213~293)은 다수의 절연 패턴(147)과 교차되도록 형성될 수 있다. 다수의 게이트 전극(211~291, 212~292, 213~293)은 서로 같은 두께를 같은 것으로 도시하였으나, 서로 다른 두께를 가질 수도 있다.
절연 패턴(147)은 제1 방향(D1)으로 길게 연장되어 형성되고, 다수의 게이트 전극(211~291, 212~292, 213~293)은 제3 방향(D3)으로 길게 연장되어 형성된다. 구체적으로, 다수의 절연 패턴(147)은 기판(111) 상에 필러(pillar) 형태로 배치되어, 전극 구조체(200)를 관통하도록 형성된다. 즉, 전극 구조체(200)가 다수의 절연 패턴(147)을 감싸는 형태로 배치될 수 있으며, 도 3과 같이 I - I'를 따라 절단한 단면에서 바라보면, 전극 구조체(200)는 절연 패턴(147)의 양측에 배치된 형태로 나타날 수 있다.
한편, 도 2 및 도 3에 도시된 것과 같이, 다수의 절연 패턴(147)은 제2 방향(D2) 및 제3 방향(D3)으로 서로 이격되어 배열될 수 있다. 즉, 다수의 절연 패턴(147)은 매트릭스 형태로 배열될 수 있다. 도면에서는, 다수의 절연 패턴(147)이 3 × 3으로 배열된 것으로 도시하였으나, 이에 한정되는 것은 아니다.
제2 방향(D2)으로 배열된 다수의 절연 패턴(147) 사이에, 다수의 전극 구조체(200) 내에 분리공간(T)이 형성될 수 있다. 제2 방향(D2)으로 배열된 다수의 채널막(145)은 비트 라인(331~333)에 의해서 서로 전기적으로 연결될 수 있다.
절연 패턴(147) 상에는 도전 패턴(149)이 형성된다. 도전 패턴(149)은 채널막(145)과 비트 라인(331~333)을 전기적으로 연결시켜주는 역할을 한다. 채널막(145)의 상면은 폭이 좁기 때문에 절연 패턴(147) 상에 도전 패턴(149)을 형성하여 이를 보완한다. 도전 패턴(149)은 채널막(145)과 비트 라인 컨택(320)에 접하여 채널막(145)이 비트 라인(331~333)과 전기적으로 연결될 수 있도록 한다.
한편, 도면과는 달리 절연 패턴(147)을 형성하지 않고 절연 패턴(147)이 배치된 부분 전체를 도전 패턴(149)으로 형성하는 것도 가능하다.
전극 구조체(200)와 절연 패턴(147) 사이에는 보호막(141), 전하 저장막(143), 채널막(145)이 형성될 수 있다.
보호막(141)은 전극 구조체(200)의 측면을 따라서 제1 방향(D1)으로 연장되어 형성될 수 있다. 보호막(141)은 전극 구조체(200)와 절연 패턴(147) 사이에 배치된다. 보호막(141)의 높이는 전극 구조체(200)의 높이보다 낮다. 구체적으로, 보호막(141)이 제1 방향(D1)으로 연장된 길이 L2는 전극 구조체(200)가 제1 방향(D1)으로 연장된 길이 L1보다 짧다. 한편, 보호막(141)은 전하 저장막(143), 채널막(145) 등을 보호해야 하기 때문에 보호막(141)의 상면은 전극 구조체(200)에 포함된 다수의 게이트 전극(211~291, 212~292, 213~293) 중 제일 위쪽에 존재하는 제1 게이트 전극(291, 292, 293)의 상면보다 높을 수 있다. 다시 말해서, L2는 제1 게이트 전극(291, 292, 293)의 상면에서부터 상기 기판까지의 길이 L3보다 길 수 있다.
또한, 보호막(141)이 제1 방향(D1)으로 연장된 길이 L2는 절연 패턴(147)이 제1 방향(D1)으로 연장된 길이 L4보다 길 수 있다.
보호막(141)은 분리공간(T)을 형성하는 과정에서 필요할 수 있다. 구체적으로, 분리공간을(T)을 형성하기 위해서는 전극 구조체(200)를 식각해야하며, 이 때 전하 저장막(143), 채널막(145), 절연 패턴(147) 등에 손상이 갈 수 있다. 따라서 전극 구조체(200)의 측면을 따라 보호막(141)을 배치하여 전하 저장막(143), 채널막(145), 절연 패턴(147) 등을 보호할 수 있다. 보호막(141)은 예를 들어, 폴리 실리콘막, 질화막 또는 산화막 등일 수 있으나 이에 제한되는 것은 아니다.
전하 저장막(143)은 보호막(141)과 절연 패턴(147) 및 도전 패턴(149) 사이에 배치되며 L1 길이만큼 제1 방향(D1)으로 연장되어 형성될 수 있다. 전하 저장막(143)은 보호막(141)의 상면을 덮을 수 있다. 구체적으로, 보호막(141)은 L2의 길이를 가지므로 보호막(141) 상면에는 L1-L2 길이만큼의 공간이 비어있으며, 이 공간을 전하 저장막(143)이 채워줄 수 있다. 따라서, 도 4에 도시된 바와 같이, 보호막(141) 상부의 전하 저장막(143)의 폭 W1은 블로킹 절연막(141) 측면의 전하 저장막(143)의 폭 W2보다 클 수 있다. 전하 저장막(143)이 보호막(141)의 상면을 덮기 때문에 보호막(141)의 상면은 노출되지 않는다.
전하 저장막(143)은 단일막으로 도시되어 있으나 다수의 막을 포함할 수 있으며, 블록킹 절연막, 트랩핑막, 터널막을 포함할 수 있다. 구체적으로, 보호막(141)의 측면에서부터 채널막(145)의 측면까지 차례대로 제1 방향(D1)으로 연장되어 형성되는 블록킹 절연막, 트랩핑막, 터널막이 형성될 수 있다. 즉, 보호막(141)의 측면에는 블록킹 절연막이 배치되고, 채널막(145)의 측면에는 터널막이 배치되며, 블록킹 절연막과 채널막 사이에는 트랩핑막이 배치된다.
블록킹 절연막은 트랩핑막에 포획된 전하가 다수의 게이트 전극(211~291, 212~292, 213~293)으로 방출되는 것을 방지하고, 다수의 게이트 전극(211~291, 212~292, 213~293)의 전하가 트랩핑막에 포획되는 것을 방지할 수 있다.
블록킹 절연막은 실리콘 산화물 또는 실리콘 산화물보다 큰 유전상수를 가지는 절연성 금속 산화물을 포함할 수 있다. 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 또는 디스프로슘 스칸듐 산화물(dysprosium scandium oxide)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수 있다.
트랩핑막은 블록킹 절연막과 터널막 사이에 배치될 수 있다. 트랩핑막은 터널막을 통과한 전하가 저장되는 부분이다. 예를 들어, 트랩핑막은 질화막 또는 고유전율(high-k)막으로 형성될 수 있다. 질화막은 예를 들어 실리콘 질화물(silicon nitride), 실리콘 산화질화물(silicon oxynitride), 하프늄 산화질화물(hafnium oxynitride), 지르코늄 산화질화물(zirconium oxynitride), 하프늄 실리콘 산화질화물(hafnium silicon oxynitride), 또는 하프늄 알루미늄 산화질화물(hafnium aluminum oxynitride) 중에서 하나 이상을 포함할 수 있다. 고유전율막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
터널막은 채널막(145)과 트랩핑막 사이에서 전하가 통과되는 부분이다. 터널막은 예를 들어, 실리콘 산화막 도는 실리콘 질화막일 수 있으며, 또는 실리콘 산화막과 실리콘 질화막의 이중층으로 형성될 수 있다.
전하 저장막(143)과 절연 패턴(147) 사이에 채널막(145)이 배치될 수 있다. 구체적으로, 채널막(145)은 제1 방향(D1)으로 L1 길이까지 연장되어 형성될 수 있다. 채널막(145)은 도전 패턴(149)과 연결되어 비트 라인 컨택(320)과 연결된다. 채널막(145)의 두께가 얇을수록 비휘발성 메모리 소자의 전류 특성은 좋아질 수 있다.
채널막(145)은 전하 저장막(143)이 트랩(trap)하거나 방출할 전하를 제공한다. 따라서, 채널막(145)은 다수의 게이트 전극(211~291, 212~292, 213~293)의 측면에 배치된다. 채널막(145)은 예를 들어, 단결정 실리콘과 같은 반도체 물질일 수 있으나, 이에 한정되는 것은 아니다.
채널막(145)과 다수의 게이트 전극(211~291, 212~292, 213~293)이 교차하는 영역에서, 비휘발성 메모리 셀(TS1)이 정의될 수 있다.
도 5를 참조하면, 도 4와 달리, 절연 패턴(147)이 제1 방향(D1)으로 연장된 길이 L4는 보호막(141)이 제1 방향(D1)으로 연장된 길이 L2보다 길 수 있다. 그러나 절연 패턴(147)의 상면에는 도전 패턴(149)이 형성되므로 L3는 L1보다 짧다.
도 6 및 도 7을 참조하여, 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치에 대하여 설명하기로 한다. 상술한 것과 중복되는 내용은 설명을 생략하기로 한다.
도 6 및 도 7은 도 3의 A 영역을 자세히 도시한 본 발명의 제2 실시예에 따른 확대도이다.
본 발명의 제2 실시예는 본 발명의 제1 실시예와 달리, 전하 저장막(143)이 일정한 두께로 형성된다. 구체적으로, 도 6 및 도 7을 참조하면, 전하 저장막(143)은 전극 구조체(200)의 측면, 보호막(141)의 상면, 보호막(141)의 측면을 따라서 컨포말하게 형성될 수 있다.
대신에, 본 발명의 제2 실시예에서는 채널막(145)이 일정한 두께를 갖지 않는다. 구체적으로, 전하 저장막(145)의 제2 면(153)의 상부에도 채널막(145)이 형성되므로, 전하 저장막(145)의 제2 면(153) 상에 배치되는 채널막(145)의 폭 W3은 전하 저장막(143)의 측면에 배치되는 채널막(145)의 폭 W4보다 크다.
한편, 본 발명에서는 본 발명의 제1 실시예와 같이 보호막(141)이 제1 방향(D1)으로 연장된 길이 L2가 절연 패턴(147)이 제1 방향(D1)으로 연장된 길이 L4보다 길 수 있다.
도 7에서는, 도 6과 달리, 절연 패턴(147)의 길이가 보호막(141)보다 길 수 있다. 구체적으로, 도 7을 참조하면, 보호막(141)이 제1 방향(D1)으로 연장된 길이 L2는 절연 패턴(147)이 제1 방향(D1)으로 연장된 길이 L4보다 짧을 수 있다.
도 8 및 도 9를 참조하여, 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치에 대하여 설명하기로 한다. 상술한 것과 중복되는 내용은 설명을 생략하기로 한다.
도 8 및 도 9는 도 3의 A 영역을 자세히 도시한 본 발명의 제3 실시예에 따른 확대도이다.
도 8을 참조하면, 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치는 전하 저장막(143), 채널막(145) 모두 동일한 두께를 갖는다. 구체적으로, 전하 저장막(143)은 전극 구조체(200)의 측면, 보호막(141)의 상면 및 보호막(141)의 측면을 따라 컨포말하게 형성될 수 있다. 마찬가지로, 채널막(145)은 전하 저장막(143)의 측면, 즉, 전하 저장막(143)의 제1 면(151), 제2 면(153) 및 제3 면(155)을 따라 컨포말하게 형성될 수 있다. 따라서, 본 발명의 제1 및 제2 실시예에 따른 비휘발성 메모리 장치와는 달리 보호막(141), 전하 저장막(143) 및 채널막(145) 모두 일정한 두께를 가질 수 있다.
한편, 전하 저장막(143)과 채널막(145)이 컨포말하게 형성되는 경우, 절연 패턴(147)과 도전 패턴(149)의 형상이 달라질 수 있다. 구체적으로, 도 8을 참조하면, 절연 패턴(147)의 상면이 채널막(145)의 제1 면(163)보다 낮으면, 도전 패턴(149)은 2개의 폭 W5, W6을 갖는다. 절연 패턴(147)의 상면이 채널막(145)의 제1 면(163)과 같으면, 도 9와 같이, 도전 패턴(149)은 폭 W5을 갖는 사각형, 절연 패턴(147)은 2개의 W5보다 좁은 폭 W6을 갖는 사각형의 형상을 갖는다. 도면에 도시하지는 않았으나, 절연 패턴(147)의 상면이 채널막(145)의 제1 면(163)보다 높으면, 절연 패턴(149)은 2개의 폭 W5, W6을 갖는다.
결국, 어느 경우에 의하더라도 전하 저장막(143)과 채널막(145)이 컨포말하게 형성되면, 채널막(145)의 제1 면(163) 상부에 덮이는 도전 패턴(149)의 폭은 본 발명의 제1 및 제2 실시예 따른 비휘발성 메모리 장치의 도전 패턴(149)보다 넓다. 도전 패턴(149)의 폭이 W5로 넓어지면, 도전 패턴(149)이 비트 라인 컨택(320)과 접촉할 수 있는 면적이 넓어지므로 비휘발성 메모리 장치의 신뢰성이 향상될 수 있다.
한편, 본 발명의 제1 내지 제3 실시예(도 2 내지 도 9)에서는 보호막(141)이 제1 방향(D1)으로 연장된 길이 L2와 절연 패턴(147)이 제1 방향(D1)으로 연장된 길이 L4가 다른 경우만을 서술하였으나 이에 제한되지 않으며, L2와 L4는 서로 같을 수도 있다.
도 2 내지 도 9를 참조하면, 설명한 본 발명의 제1 내지 제3 실시예에 따른 비휘발성 메모리 장치 모두 보호막(141)이 제1 방향(D1)으로 연장된 길이 L2가 전극 구조체(200)이 제1 방향(D1)으로 연장된 길이 L1보다 짧고 보호막(141)의 상면은 전하 저장막(143)에 의하여 덮혀있어 보호막(141)의 상면은 노출되지 않는다.
비트 라인(311~333)은 채널막(145)과 전기적으로 연결되며, 채널막(145)의 폭이 좁기 때문에 비트 라인 컨택(320)과의 전기적 연결을 돕기 위하여 채널 영역(147) 상에는 채널막(145)과 연결되는 도전 패턴(149)이 배치되고 도전 패턴(149)은 비트 라인 컨택(320)과 연결된다. 그런데 비휘발성 메모리 제조 과정 상의 오차로 인해, 비트 라인 컨택(32)의 폭이 도전 패턴(149)의 폭보다 크게 형성될 수 있다. 또는 비트 라인 컨택(320)을 배치하는 공정 중에 오차가 발생하여 비트 라인 컨택(320)이 도전 패턴(149)과 정합되지 않고 비트라인 컨택(320)과 도전 패턴(149)의 일부만 연결되는 경우가 발생할 수 있다. 상술한 바와 같은 오차가 발생하였을 때, L2가 L1과 같아서 보호막(141)의 상면이 노출되어 있다면, 비트 라인 컨택(320)과 보호막(141) 사이에 브릿지(bridge)가 발생할 수 있다. 브릿지가 발생하면 보호막(141)을 따라서 전류가 흐를 수 있다. 본 발명과 같이 L2를 L1보다 짧게 형성하면, 비트 라인 컨택(32)과 보호막(141) 사이의 브릿지 발생을 막을 수 있어 비휘발성 메모리 장치의 오작동을 방지하고, 결국 비휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.
도 8 및 도 10 내지 도 22를 참조하여 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치 제조 방법을 설명하기로 한다.
도 10은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치 제조 방법에 대한 순서도이고, 도 11 내지 도 21은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저, 도 10을 참조하면, 기판을 제공한다(S100). 도 11을 참조하면, 상면에 제1 방향(D1)으로 교대로 적층되는 다수의 게이트 전극(211a~291a) 및 다수의 층간 절연막(112a)을 포함하는 전극 구조체(200a)가 형성된 기판을 제공한다.
이어서, 다시 도 10을 참조하면, 리세스를 형성한다(S110). 도 12를 참조하면, 기판(111)의 상면 일부가 노출되도록, 전극 구조체(200) 내부에 전극 구조체(200)를 관통하는 리세스(350)을 형성한다. 리세스(350)는 포토리소그래피(photolithography) 공정과 이방성 에칭(etching) 공정을 통해 형성할 수 있다.
이어서, 다시 도 10을 참조하면, 보호막을 형성한다(S120). 도 13을 참조하면, 리세스(350)에 컨포말하게 보호막(141a)를 형성한다. 구체적으로, 리세스(350)의 내부에, 전극 구조체(200)의 측면 및 기판(111)의 상면을 따라 컨포말하게 보호막(141a)을 형성한다. 보호막(141a)을 형성하는 과정에서 전극 구조체(200)의 상면에도 보호막(141a)이 형성될 수 있다. 보호막(141a)은 예를 들어, ALD(atomic layer deposition) 공정을 이용하여 형성할 수 있으나 이에 제한되는 것은 아니다.
이어서, 다시 도 10을 참조하면, 리세스에 식각 방지막을 형성한다(S130). 도 14를 참조하면, 보호막(141a)이 컨포말하게 형성된 리세스(350) 내에 식각 방지막(142)을 형성한다. 식각 방지막(142)은 전극 구조체(200)의 상면보다 낮은 제2 높이까지 채운다. 추후 공정을 통해서 식각 방지막(142)을 채운 높이까지 보호막(도 8의 141)이 형성되기 때문에 식각 방지막(142)은 제2 높이는 보호막(도 8의 141)이 제1 방향(D1)으로 연장된 길이 L2와 같다. 식각 방지막(142)을 L2까지 형성하면 보호막(141a)의 일부, 즉 식각 방지막(142)의 상면보다 높게 배치된 보호막(141a)은 외부에 노출된다. 기판(111)에서부터 식각 방지막(142)의 상면까지의 길이 L2는 기판(111) 상면으로부터 제1 게이트 전극(291)의 상면까지의 길이 L3 보다 길 수 있다.
여기서, 식각 방지막(142)은, 예를 들어, SOH(spin on hardmask)일 수 있으나 이에 제한되지 않는다.
이어서, 다시 도 10을 참조하면, 노출된 부분의 보호막을 제거한다(S140). 도 15를 참조하면, 식각 방지막(142)이 덮이지 않은 노출된 부분의 보호막(도 14의 140a)을 제거하여, 리세스(350) 내에 식각 방지막(142)이 덮인 부분의 보호막(141b)만을 남겨둔다.
이어서, 다시 도 10을 참조하면, 식각 방지막을 제거한다(S150). 도 16을 참조하면, 리세스(350) 내에 형성된 식각 방지막(도 15의 142)을 제거하여 윗부분이 제거된 보호막(141b)을 노출시킨다.
이어서, 다시 도 10을 참조하면, 전하 저장막을 형성한다(S160). 도 17을 참조하면, 보호막(141b)의 상면이 노출되지 않도록 리세스(350) 내부에 전하 저장막(143a)을 형성한다. 구체적으로, 전하 저장막(143a)은 전극 구조체(200)의 상면, 전극 구조체(200)의 측면, 보호막(141b)의 상면 및 보호막(141b)의 측면을 따라 컨포말하게 형성될 수 있다. 전하 저장막(143a)은 예를 들어, ALD 공정을 이용하여 형성할 수 있으나 이에 제한되지는 않는다.
한편, 전하 저장막(143a)은 블록킹 절연막, 트랩핑막 및 터널막을 포함할 수 있다. 이 경우에, 블록킹 절연막은 전극 구조체(200)의 상면, 전극 구조체(200)의 측면, 보호막(141b)의 상면 및 보호막(141b)의 측면을 따라 컨포말하게 형성되고, 트랩핑막은 블록킹 절연막의 표면을 따라 컨포말하게 형성되고, 터널막은 트랩핑막의 표면을 따라 컨포말하게 형성될 수 있다.
이어서, 다시 도 10을 참조하면, 채널막을 형성한다(S170). 도 18을 참조하면, 채널막(145)은 전하 저장막(143a)의 표면을 따라 컨포말하게 형성될 수 있다. 구체적으로, 채널막(145)은 리세스(350) 내부에서, 전하 저장막(143a)의 제1 면(151), 제2 면(153) 및 제3 면(155)을 따라 컨포말하게 형성될 수 있다.
이어서, 다시 도 10을 참조하면, 리세스 내의 기판 상면을 노출시킨다(S180). 도 19를 참조하면, 리세스(350) 내에서, 전극 구조체(200)의 측면을 따라 제1 방향(D1)으로 연장된 보호막(141b), 전하 저장막(143a) 및 채널막(145a)은 남겨두고 기판(111) 상면에 적층되어 있는 보호막(141b), 전하 저장막(143a) 및 채널막(145a)을 제거한다. 결국, 리세스(350) 내에서 기판(111)의 상면은 노출된다.
이어서, 다시 도 10을 참조하면, 리세스 내에 절연 패턴 및 도전 패턴을 형성한다(S190). 도 20 및 도 21을 참조하면, 노출된 기판(111)의 상면에 절연 패턴(147)을 형성하고, 그 위에 도전 패턴(149a)을 형성한다. 절연 패턴(147)은 기판(111) 상면으로부터 제1 방향(D1)으로 연장된 길이 L4만큼 형성할 수 있으며, 나머지 부분에 도전 패턴(149a)이 형성될 수 있다. 절연 패턴(147)의 상면은 채널막(145a)의 제1 면(163)과 같은 높이를 가질 수 있고, 이 경우 도전 패턴(149a)의 폭 W5는 절연 패턴(147)의 폭 W6보다 클 수 있다(도 9 참조).
이어서, 다시 도 10을 참조하면, 비트 라인 컨택을 형성한다(S200). 도 21에서, CMP(chemical mechanical polishing) 공정 등을 이용하여 전극 구조체(200)의 상면을 노출시키며, 전극 구조체(200)를 기판(111) 상면으로부터 제1 방향(D1)으로 연장된 길이 L1까지 형성할 수 있다. CMP 공정을 마친 후, 전극 구조체(200) 내에 분리공간(도 4의 T)을 형성하고, 도전 패턴(149) 상에 비트 라인 컨택(320)을 형성하면 도 8과 같은 형상의 비휘발성 메모리 장치를 제조할 수 있다.
이상에서는, 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치 제조 방법에 대해서만 설명하였으나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 이를 통해 다른 실시예에 따른 비휘발성 메모리 장치 역시 제조할 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
111: 기판 112: 층간 절연막
141: 보호막 142: 식각 방지막
143: 전하 저장막 145: 채널막
147: 절연 패턴 149: 도전 패턴
200: 전극 구조체
211~291, 212~292, 213~293: 게이트 전극
320: 비트 라인 컨택 331~333: 비트 라인

Claims (10)

  1. 기판;
    상기 기판 상에 제1 방향으로 연장되어 형성되는 절연 패턴;
    상기 절연 패턴 상에 형성되는 도전 패턴;
    상기 절연 패턴 및 상기 도전 패턴의 양측에 상기 제1 방향으로 교대로 적층되는 다수의 게이트 전극 및 다수의 층간 절연막을 포함하는 전극 구조체;
    상기 전극 구조체 측면을 따라 형성되는 보호막; 및
    상기 보호막과 상기 절연 패턴 및 상기 도전 패턴 사이에 배치되는 전하 저장막을 포함하되,
    상기 보호막이 상기 제1 방향으로 연장된 길이는 상기 전극 구조체가 상기 제1 방향으로 연장된 길이보다 짧은 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 보호막이 상기 제1 방향으로 연장된 길이는, 상기 기판의 상면부터 상기 다수의 게이트 전극 중 제일 위층에 배치되는 제1 게이트 전극의 상면까지의 길이보다 긴 비휘발성 메모리 장치.
  3. 제 1항에 있어서,
    상기 전하 저장막과 상기 절연 패턴 및 상기 도전 패턴 사이에 배치되는 채널막을 더 포함하는 비휘발성 메모리 장치.
  4. 제 3항에 있어서,
    상기 전하 저장막은,
    상기 보호막 측면에 배치되는 블록킹 절연막;
    상기 채널막 측면에 배치되는 터널막;및
    상기 블록킹 절연막과 상기 터널막 사이에 배치되는 트랩핑막을 포함하는 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 전하 저장막은 상기 보호막의 상면을 덮도록 형성되는 비휘발성 메모리 장치.
  6. 제 5항에 있어서,
    상기 전하 저장막은 상기 전극 구조체의 측면, 상기 보호막의 상면 및 상기 보호막의 측면을 따라 컨포말하게 형성되는 비휘발성 메모리 장치.
  7. 상면에 제1 방향으로 교대로 적층되는 다수의 게이트 전극 및 다수의 층간 절연막을 포함하는 전극 구조체가 형성된 기판을 제공하고,
    상기 전극 구조체의 내부에 리세스를 형성하고,
    상기 리세스 내에, 상기 전극 구조체의 측면 및 상기 기판의 상면을 따라 컨포말하게 보호막을 형성하고,
    상기 리세스 내에, 상기 전극 구조체의 상면보다 낮은 높이로 식각 방지막을 형성하여 상기 보호막의 일부를 노출시키고,
    상기 노출된 보호막을 제거하는 것을 포함하는 비휘발성 메모리 장치 제조 방법.
  8. 제 7항에 있어서,
    상기 노출된 보호막을 제거한 후에,
    상기 식각방지막을 제거하고,
    상기 보호막의 상면이 노출되지 않도록 상기 리세스 내부에 전하 저장막을 형성하는 것을 더 포함하는 비휘발성 메모리 장치 제조 방법.
  9. 제 8항에 있어서,
    상기 전하 저장막을 형성한 후에,
    상기 전하 저장막의 측면 전부를 덮도록 채널막을 형성하는 것을 더 포함하는 비휘발성 메모리 장치 제조 방법.
  10. 기판;
    상기 기판 상에 제1 방향으로 연장되어 형성되는 절연 패턴;
    상기 절연 패턴 상에 형성되는 도전 패턴;
    상기 절연 패턴 및 상기 도전 패턴을 감싸도록 형성되며, 상기 제1 방향으로 교대로 적층되는 다수의 게이트 전극 및 다수의 층간 절연막을 포함하는 전극 구조체;
    상기 전극 구조체와 상기 절연 패턴 및 상기 도전 패턴 사이에 형성되고, 상기 절연 패턴을 감싸며, 상기 전극 구조체가 상기 제1 방향으로 연장된 길이보다 짧은 길이를 갖는 보호막;
    상기 보호막과 상기 절연 패턴 및 상기 도전 패턴 사이에 형성되고, 상기 절연 패턴을 감싸며, 상기 보호막의 상면을 덮도록 형성되는 전하 저장막;및
    상기 전하 저장막과 상기 절연 패턴 및 상기 도전 패턴 사이에 형성되고, 상기 절연 패턴 및 상기 도전 패턴을 감싸도록 형성되는 채널막을 포함하는 비휘발성 메모리 장치.
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