KR20110118961A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 3차원 구조의 비휘발성메모리장치에서 전하의 측면스프레딩에 의한 전하 유지 특성 저하를 방지할 수 있는 비휘발성메모리장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 비휘발성메모리장치 제조 방법은 기판 상에 절연막과 도전막이 번갈아 적층된 메모리셀스택을 형성하는 단계; 상기 메모리셀스택을 식각하여 홀을 형성하는 단계; 상기 홀을 포함한 전면에 블록킹막을 형성하는 단계; 상기 블록킹막 상에 트랩막과 층간막을 포함하는 전하트랩막을 형성하는 단계; 상기 전하트랩막 상에 터널절연막을 형성하는 단계; 상기 터널절연막, 전하트랩막 및 블록킹막을 선택적으로 식각하여 상기 기판의 표면을 노출시키는 단계; 및 상기 홀을 매립하는 채널막을 형성하는 단계를 포함하고, 상술한 본 발명은 복수의 트랩막과 층간막을 포함하는 다층 구조의 전하트랩막을 적용하므로써 비휘발성메모리장치의 데이터유지 특성을 향상시킬 수 있는 효과가 있다.
Description
본 발명은 비휘발성메모리장치에 관한 것으로서, 특히 3차원 구조의 비휘발성메모리장치 및 그 제조 방법에 관한 것이다.
20nm 이하 낸드 플래시메모리장치(NAND Flash Memory device) 등의 비휘발성메모리장치를 위해 3차원 구조의 SONOS(Silicon Oxide Nitride Oxide Silicon) 또는 MONOS(Metal Oxide Nitride Oxide Silicon) 구조가 최근 많이 연구되고 있다. SONOS 또는 MONOS 구조를 적용하는 비휘발성메모리장치는 전하트랩형(Charge Trap type) 비휘발성메모리장치라 한다.
도 1은 종래기술에 따른 전하트랩형 비휘발성메모리장치를 도시한 도면이다.
도 1을 참조하면, 기판(11) 상에 메모리셀스트링(Memory cell string, MS)이 형성된다. 메모리셀스트링(MS)은 번갈아 적층된 절연막(12)과 제어게이트전극(13)을 포함하고, 채널(17), 블록킹막(14), 전하트랩막(15) 및 터널절연막(16)을 포함한다. 채널(17)과 어느 하나의 제어게이트전극(13)은 하나의 메모리셀을 이루며, 이에 따라 메모리셀스트링(MS)은 복수의 메모리셀이 적층된 3차원 구조가 된다.
도 1의 종래기술은 전하트랩막(15)으로서 실리콘질화막(silicon nitride)이 주로 사용되고 있다.
도 1과 같은 3차원 전하트랩형 비휘발성메모리장치의 경우 2차원 구조와 달리 전하(charge)가 트랩(trap)되는 전하트랩막(15)이 수직방향의 메모리셀간에 단절되지 않고 연속막(continuous layer)을 가질 수 밖에 없다. 이러한 경우 비휘발성메모리장치의 중요한 특성 중 하나인 전하 유지(charge retention) 특성은 실리콘질화막 내에 트랩된 전하의 측면스프레딩(lateral spreading)에 의해 나빠지게 된다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 3차원 구조의 전하트랩형 비휘발성메모리장치에서 전하의 측면스프레딩에 의한 전하 유지 특성 저하를 방지할 수 있는 비휘발성메모리장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 비휘발성메모리장치는 절연막과 제어게이트전극이 번갈아 적층되고 홀을 갖는 메모리셀스트링; 상기 홀을 매립하는 채널막; 상기 채널막과 제어게이트전극 사이에 형성되며 층간막과 트랩막을 포함하는다층의 전하트랩막; 상기 전하트랩막과 제어게이트전극 사이에 형성된 블록킹막; 및 상기 채널막과 전하트랩막 사이에 형성된 터널절연막을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 비휘발성메모리장치 제조 방법은 기판 상에 절연막과 도전막이 번갈아 적층된 메모리셀스택을 형성하는 단계; 상기 메모리셀스택을 식각하여 홀을 형성하는 단계; 상기 홀을 포함한 전면에 블록킹막을 형성하는 단계; 상기 블록킹막 상에 트랩막과 층간막을 포함하는 전하트랩막을 형성하는 단계; 상기 전하트랩막 상에 터널절연막을 형성하는 단계; 상기 터널절연막, 전하트랩막 및 블록킹막을 선택적으로 식각하여 상기 기판의 표면을 노출시키는 단계; 및 상기 홀을 매립하는 채널막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 복수의 트랩막과 층간막을 포함하는 다층 구조의 전하트랩막을 적용하므로써 비휘발성메모리장치의 데이터유지 특성을 향상시킬 수 있는 효과가 있다.
도 1은 종래기술에 따른 전하트랩형 비휘발성메모리장치를 도시한 도면.
도 2a는 본 발명의 실시예에 따른 전하트랩형 비휘발성메모리장치를 도시한 도면.
도 2b는 전하트랩막의 일예를 도시한 상세도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 전하트랩형 비휘발성메모리장치 제조 방법을 도시한 공정 단면도.
도 2a는 본 발명의 실시예에 따른 전하트랩형 비휘발성메모리장치를 도시한 도면.
도 2b는 전하트랩막의 일예를 도시한 상세도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 전하트랩형 비휘발성메모리장치 제조 방법을 도시한 공정 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 3차원 구조의 비휘발성메모리장치, 특히 고집적 낸드 플래시메모리장치에 사용되는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 구조 또는 M0NOS(Metal-Oxide-Nitride-Oxide-Silicon) 구조에 관한 것이다. 층간막(Inter layer)과 트랩막(Trap layer)이 번갈아 적층된 전하트랩막을 적용하므로써 3차원 구조의 비휘발성메모리장치의 전하 유지(charge retention) 특성을 향상시키는 방법에 관한 것이다.
3차원 구조의 낸드 플래시메모리장치의 전하 유지(charge retention) 특성은 전하트랩막의 트랩 레벨(trap level)에 의해 영향을 받게 된다. 이 경우 전하트랩막으로 주로 사용되는 실리콘질화막의 조성에 따라 유지 특성에 가장 큰 영향을 미치게 된다.
본 발명에서는 전하트랩막으로서 층간막과 트랩막이 번갈아 적층된 다층의 전하트랩막(Multi charge trap layer)을 적용한다. 예컨대, 전하트랩막은 질화막, 산화막 및 질화막을 포함하는 NON(Nitride Oxide Nitride) 구조의 트리플 구조를 포함한다. 전하트랩막은 실리콘질화막(Silicon nitride), 실리콘산화막(Silicon oxide) 및 실리콘질화막(Silicon nitride)로 이루어진 트리플 구조를 포함하거나, 또는 실리콘질화막, 실리콘산화질화막(Silicon oxy nitride) 및 실리콘질화막의 트리플 구조를 포함한다.
도 2a는 본 발명의 실시예에 따른 전하트랩형 비휘발성메모리장치를 도시한 도면이고, 도 2b는 전하트랩막의 일예를 도시한 상세도이다.
도 2a에 도시된 바와 같이, 기판(21) 상에 메모리셀스트링(MS)이 형성된다. 메모리셀스트링(MS)은 절연막(22A), 제어게이트전극(23A), 블록킹막(25A), 다층의 전하트랩막(202A), 터널절연막(29A) 및 채널막(30A)을 포함한다. 메모리셀스트링은 홀(24)을 갖고 홀 내부에 블록킹막(25A), 다층의 전하트랩막(202A), 터널절연막(29A) 및 채널막(30A)이 매립된다.
기판(21)은 실리콘기판을 포함하고, 절연막(22A)와 제어게이트전극(23A)은 수회 번갈아 적층되어 메모리셀스택(201)이 된다. 절연막(22A)은 실리콘산화막을 포함한다. 제어게이트전극(23A)은 폴리실리콘막을 포함하는데, 특히, N형 불순물 또는 P형 불순물이 도핑된 도우프드 폴리실리콘막을 포함한다. 절연막(22A)과 제어게이트전극(23A)은 기판 (21) 상에서 수직방향으로 적층되므로써 3차원 구조를 제공한다. 홀(24)에는 채널막(30A), 블록킹막(25A), 전하트랩막(202A) 및 터널절연막(29A)이 매립된다. 블록킹막(25A), 전하트랩막(202A) 및 터널절연막(29A)이 채널막(30A)을 에워싸는 구조이다. 채널막(30A)은 수직형(Vertical type)이다.
터널절연막(29A)과 블록킹막(25A)은 실리콘산화막을 포함한다. 채널막(30A)은 폴리실리콘막을 포함하며, 특히 N형 불순물이 도핑된 도우프드 폴리실리콘막을 포함한다. 채널막(30A)은 수직형 채널이 된다.
전하트랩막(202A)은 층간막과 트랩막이 반복하여 적층된 다층 구조를 갖는다. 실시예에서, 전하트랩막(202A)은 제1트랩막(26)과 제2트랩막(28) 사이에 하나의 층간막(27)이 삽입된 구조를 갖는다. 이 구조를 트리플 구조라 한다. 층간막(27)은 산화막을 포함하고, 제1 및 제2트랩막(26, 28)은 질화막을 포함하여 전하트랩막(202A)은 ONO(Oixde-Nitride-Oxide) 구조가 된다. 바람직하게, 층간막(27)은 실리콘산화막을 포함하고, 제1 및 제2트랩막(26, 28)은 실리콘질화막을 포함한다. 층간막(27)은 실리콘산화질화막을 포함할 수도 있다. 따라서, 트리플 구조의 전하트랩막(202A)은 실리콘질화막, 실리콘산화막 및 실리콘질화막으로 이루어진 NON 구조이다(도 2a의 A 부분을 확대시킨 도 2b 참조). 또한, 트리플 구조의 전하트랩막(202A)은 실리콘질화막, 실리콘산화질화막 및 실리콘질화막으로 이루어진다. 다른 실시예에서, 전하트랩막(202A)은 트랩막이 적어도 3회 이상 적층된 다층 구조를 포함한다. 예컨대, 트랩막, 층간막, 트랩막, 층간막 및 트랩막을 포함하는 5층 구조가 사용될 수 있다.
상술한 바와 같이, 다층 구조의 전하트랩막(202A)은 층간막에 의해 복수의 트랩영역을 갖게 되고, 이에 따라, 전하의 트랩이 분리된다. 이 경우 트랩된 전하에 의한 전기장(electric field)이 분산되는 효과를 지니게 된다. 또한, 다층 구조의 전하트랩막을 적용하면, 트랩된 전하가 분리됨에 따라 전기장이 분산되어 전하가 측면(lateral) 방향으로 스프레딩되는 구동력(driving force)을 약화시킬 수 있다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 전하트랩형 비휘발성메모리장치 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 실리콘기판 등의 기판(21) 상에 절연막(22)과 도전막(23)을 번갈아 수회 적층한다. 이와 같은 적층구조를 메모리셀스택(200)이라 약칭하기로 한다.
절연막(22)은 수직방향으로 적층된 복수의 메모리셀을 상호 분리시키기 위한 것으로서, 산화막으로 이루어지는 것이 바람직하다. 또한, 도전막(23)은 메모리셀의 제어게이트전극(Control gate electrode)을 형성하기 위한 것으로서, P형 불순물 또는 N형 불순물이 도핑된 폴리실리콘막으로 이루어지는 것이 바람직하다. 적층하고자 하는 메모리 셀의 갯수에 따라 절연막(22) 및 도전막(23)을 반복 형성하는데, 본 실시예에서는, 설명의 편의를 위하여 4개의 메모리 셀이 적층되는 경우에 대해 도시하고 있다.
도 3b에 도시된 바와 같이, 메모리셀스택(200)을 식각하여 기판(21)의 표면을 노출시키는 홀(24)을 형성한다. 홀(24)에 의해 메모리셀스택(201)은 복수의 절연막(22A)과 제어게이트전극(23A)이 수회 적층된 구조가 된다. 상부와 하부의 제어게이트전극(23A)은 절연막(22A)에 의해 절연된다. 한편, 홀(24) 형성전에 슬리밍식각을 이용하여 제어게이트전극(23A)의 끝단을 계단 형태(Stairway)로 미리 형성할 수 있다.
도 3c에 도시된 바와 같이, 홀(24)을 포함한 메모리셀스택(201) 상에 블록킹막(25), 다층의 전하트랩막(202), 터널절연막(29)을 순차적으로 적층한다.
블록킹막(25)은 터널절연막(27)을 통과한 전하들이 전하트랩막(202)에 트랩되는 과정에서 제어게이트전극(23A)으로 이동하는 것을 차단하는 차단막의 역할을 하는 것이다. 블록킹막(27)은 실리콘산화막 등의 산화막을 포함한다. 또한, 블록킹막(25)은 전하이동을 차단하면서도 등가산화막두께를 낮추도록 높은 유전율(High-k)을 갖는 고유전체막을 포함할 수 있다.
터널절연막(29)은 전하트랩막(202)보다 에너지밴드갭이 큰 물질을 포함한다. 바람직하게, 터널절연막(29)은 산화막 또는 질소가 혼합된 산화막을 포함할 수 있는데, 예를 들어, 실리콘산화막(SiO2) 또는 실리콘산화질화막(SiON)을 포함한다. 이와 같이, 터널절연막(29)이 에너지밴드갭이 크면 전하트랩막(202)에 트랩되어 있는 전하가 쉽게 이동하지 못한다.
전하트랩막(202)은 터널절연막(29)을 통해 주입된 전자(Electron)나 정공(Hole)을 트랩(trap)하는 기능을 갖는 막이다. 전하트랩막(202)은 트랩사이트 밀도(Trap site density)가 높도록 질소가 혼합된 물질을 포함하는데, 예를 들어, 실리콘질화막(Silicon nitride)을 포함할 수 있다. 실리콘질화막은 Si3N4를 포함한다.
본 발명은 전하트랩막(202)이 다층 구조를 갖는다. 바람직하게, 전하트랩막(202)은 트랩막과 층간막이 번갈아 적층된 다층 구조를 포함한다. 실시예에서, 전하트랩막(202)은 제1트랩막(26)과 제2트랩막(28) 사이에 하나의 층간막(Inter layer, 27)이 삽입된 트리플 구조(Tripple structure)를 포함한다. 제1트랩막(26)과 제2트랩막(28)은 동일 물질일 수 있고, 층간막(27)은 제1,2트랩막(26, 28)과는 다른 물질일 수 있다. 제1 및 제2트랩막(26, 28)은 질화막을 포함하고, 층간막(27)은 산화막을 포함한다. 특히, 제1 및 제2트랩막(26, 28)은 실리콘질화막을 포함하고, 층간막(27)은 실리콘산화막(Silicon oxide) 또는 실리콘산화질화막(Silicon oxynitride)을 포함한다. 따라서, 전하트랩막(202)은 제1실리콘질화막, 실리콘산화막 및 제2실리콘질화막으로 이루어지거나 또는 제1실리콘질화막, 실리콘산화질화막 및 제2실리콘질화막으로 이루어질 수 있다.
상술한 바와 같이, 다층 구조로 전하트랩막(202)을 형성하면, 데이터유지 특성이 향상된다.
일반적인 SONOS 구조에서 트랩사이트(trap site)가 가장 많이 존재하는 영역은 블록킹막과 전하트랩막의 계면영역(interface region)의 깊은 트랩(deep trap)에 주로 전하가 트랩된다. 이를 '트랩계면'이라 한다.
복수의 트랩막 사이에 층간막이 위치하는 다층 전하트랩막(202)의 경우 복수의 트랩막에 의해 트랩영역이 더 증가하면서 전하의 트랩농도(trap concentration)가 증가할 뿐만 아니라, 전하의 트랩이 주로 트랩되는 트랩영역이 분리된다. 이 경우 트랩된 전하에 의한 전기장(electric field)이 분산되는 효과를 지니게 된다. 3차원 SONOS 구조의 경우 구조적으로 전하트랩막을 고립(isolated) 시키는 것이 힘들게 된다. 이 경우 측면스프레딩(lateral spreading)에 의한 전하손실(charge loss)은 불가피하며, 데이터유지 특성은 전하트랩막의 고유 트랩 특성에 의존할 수 밖에 없다. 이에 반해, 다층의 전하트랩막(202)을 적용하면, 복수의 트랩막에 의해 전하가 분리됨에 따라 전기장이 분산되어 전하가 측면(lateral) 방향으로 스프레딩되는 구동력(driving force)을 약화시킬 수 있다.
결론적으로 본 발명의 실시예에 따르면, 전하트랩 방식의 3차원 비휘발성메모리장치의 데이터유지 특성을 향상시킨다.
도 3d에 도시된 바와 같이, 블록킹막(25), 전하트랩막(202) 및 터널절연막(29)을 선택적으로 제거하여 기판(21)의 표면을 노출시킨다. 이에 따라, 홀의 양쪽 측벽에만 블록킹막(25A), 전하트랩막(202A) 및 터널절연막(29A)이 잔류한다.
도 3e에 도시된 바와 같이, 홀(24)을 매립하도록 전면에 채널막(30)을 형성한다. 채널막(30)은 실리콘막을 포함한다. 특히, 채널막(30)은 폴리실리콘막을 포함한다. 채널막(30)으로 사용된 폴리실리콘막은 CVD(Chemical Vapor Deposition) 방법에 의해 다결정질로 형성한다. 다결정질로 형성하기 위해 CVD 방법에 의해 비정질(amorphous) 형태로 증착하고 열처리에 의해 결정화시키는 방법으로 진행할 수 있다.
도 3f에 도시된 바와 같이, CMP(Chemical Mechanical Polishing) 또는 건식식각(dry etch)을 이용하여 채널막(30)을 선택적으로 제거한다. 이에 따라, 홀(24)의 내부에 채널막(30A)이 잔류한다.
채널막(30A)이 폴리실리콘막이고, 제어게이트전극(23A)이 폴리실리콘막이므로, 본 발명의 실시예에 따른 비휘발성메모리장치는 SONOS 구조를 갖는다. 다른 실시예에서, 게이트가 금속막인 경우, MONOS 구조를 갖는다.
상술한 실시예에서는 트리플 구조의 전하트랩막에 대해 설명하였으나, 본 발명의 다른 실시예에서는 적어도 3층 이상의 트랩막을 갖는 다층의 전하트랩막을 적용할 수 있다. 예컨대, 다층(Multi-layer)의 전하트랩막은 적어도 트랩막이 2회 이상 사용된 구조를 포함한다. 일예로, 실리콘질화막, 실리콘산화막, 실리콘질화막, 실리콘산화막 및 실리콘질화막으로 이루어진 5층 구조도 적용가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
21 : 기판 22A : 절연막
23A : 제어게이트전극 24 : 홀
25A : 블록킹막 26 : 제1트랩막
27 : 층간막 28 : 제2트랩막
29A : 터널절연막 30A : 채널막
23A : 제어게이트전극 24 : 홀
25A : 블록킹막 26 : 제1트랩막
27 : 층간막 28 : 제2트랩막
29A : 터널절연막 30A : 채널막
Claims (12)
- 절연막과 제어게이트전극이 번갈아 적층되고 홀을 갖는 메모리셀스트링;
상기 홀을 매립하는 채널막;
상기 채널막과 제어게이트전극 사이에 형성되며 층간막과 트랩막을 포함하는다층의 전하트랩막;
상기 전하트랩막과 제어게이트전극 사이에 형성된 블록킹막; 및
상기 채널막과 전하트랩막 사이에 형성된 터널절연막
을 포함하는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 전하트랩막은,
상기 트랩막과 층간막이 번갈아 적층된 구조를 포함하는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 전하트랩막은,
두 층의 상기 트랩막 사이에 상기 층간막이 삽입된 트리플 구조를 포함하는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 트랩막은 질화막을 포함하고, 상기 층간막은 산화막 또는 산화질화막을 포함하는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 트랩막은 실리콘질화막을 포함하고, 상기 층간막은 실리콘산화막 또는 실리콘산화질화막을 포함하는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 층간막은 5∼20Å의 두께를 갖는 비휘발성 메모리 장치.
- 기판 상에 절연막과 도전막이 번갈아 적층된 메모리셀스택을 형성하는 단계;
상기 메모리셀스택을 식각하여 홀을 형성하는 단계;
상기 홀을 포함한 전면에 블록킹막을 형성하는 단계;
상기 블록킹막 상에 트랩막과 층간막을 포함하는 전하트랩막을 형성하는 단계;
상기 전하트랩막 상에 터널절연막을 형성하는 단계;
상기 터널절연막, 전하트랩막 및 블록킹막을 선택적으로 식각하여 상기 기판의 표면을 노출시키는 단계; 및
상기 홀을 매립하는 채널막을 형성하는 단계
를 포함하는 비휘발성 메모리장치 제조 방법.
- 제7항에 있어서,
상기 전하트랩막을 형성하는 단계는,
상기 트랩막과 층간막을 번갈아 적층하여 형성하는 비휘발성 메모리 장치 제조 방법.
- 제7항에 있어서,
상기 전하트랩막을 형성하는 단계는,
두 층의 상기 트랩막 사이에 상기 층간막을 형성하는 트리플 구조로 형성하는 비휘발성 메모리 장치 제조 방법.
- 제7항에 있어서,
상기 전하트랩막을 형성하는 단계에서,
상기 트랩막은 질화막을 포함하고, 상기 층간막은 산화막 또는 산화질화막을 포함하는 비휘발성 메모리 장치 제조 방법.
- 제7항에 있어서,
상기 전하트랩막을 형성하는 단계에서,
상기 트랩막은 실리콘질화막을 포함하고, 상기 층간막은 실리콘산화막 또는 실리콘산화질화막을 포함하는 비휘발성 메모리 장치 제조 방법.
- 제7항에 있어서,
상기 층간막은 5∼20Å의 두께로 형성하는 비휘발성 메모리 장치 제조 방법.
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