KR20100127111A - 전하트랩형 플래시 메모리소자의 제조방법 - Google Patents
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Abstract
공정을 단순화할 수 있으며 집적도를 향상시킬 수 있는 구조의 전하트랩형 플래시 메모리소자의 제조방법은, 기판 상에 N형의 도펀트가 도핑된 폴리실리콘막으로 이루어진 액티브층을 갖는 제1 선택 트랜지스터를 형성하는 단계와, 제1 선택 트랜지스터가 형성된 기판 상에 층간절연막을 형성하는 단계와, 층간절연막 상에 도전층과 절연층을 교대로 복수 회 형성하는 단계와, 도전층, 절연층 및 층간절연막을 패터닝하여 제1 선택 트랜지스터의 채널영역을 노출시키는 관통홀을 형성하는 단계와, 관통홀을 도전물질로 매립하여 비트라인을 형성하는 단계와, 비트라인이 형성된 기판의 결과물 상에 층간절연막을 형성하는 단계와, 층간절연막 상에 제2 선택 트랜지스터를 형성하는 단계를 포함한다.
플래시 메모리, SONOS, 전하트랩층, 수직 구조
Description
본 발명은 플래시 메모리소자의 제조방법에 관한 것으로서, 특히 수직 구조의 전하트랩형 플래시 메모리소자의 제조방법에 관한 것이다.
낸드(NAND) 플래시 메모리소자의 기술개발은 다른 반도체 메모리소자와 마찬가지로, 메모리 소자의 크기는 작으면서도 고용량을 가지는 소자의 개발로 진행되고 있다. 특히 전하트랩형 플래시 메모리소자는 이러한 요구에 부합하여 차세대 낸드 플래시 메모리소자로 고려되고 있다. 플래시 메모리소자의 크기를 줄이기 위해서, 특히 소자분리막, 게이트 구조를 형성하기 위해서는 적층 구조가 작은 것이 유리한데, 전하트랩형 소자는 질화막에 전자를 트랩시키므로 플로팅 게이트형 소자의 폴리실리콘 플로팅 게이트보다 적층 높이가 낮은 장점이 있다. 이러한 전하트랩형 플래시 메모리의 개발에 있어서 기존의 공정보다 복잡하지 않으면서 프로그램(program)/이레이즈(erase) 윈도우(window)를 크게 하는 것이 가능한 전하트랩형 소자의 제조공정의 개발이 필요한 실정이다.
본 발명이 이루고자 하는 기술적 과제는 공정을 단순화할 수 있으며 집적도를 향상시킬 수 있는 구조의 전하트랩형 플래시 메모리소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 전하트랩형 플래시 메모리소자의 제조방법은, 기판 상에 N형의 도펀트가 도핑된 폴리실리콘막으로 이루어진 액티브층을 갖는 제1 선택 트랜지스터를 형성하는 단계와, 제1 선택 트랜지스터가 형성된 기판 상에 층간절연막을 형성하는 단계와, 층간절연막 상에 도전층과 절연층을 교대로 복수 회 형성하는 단계와, 도전층, 절연층 및 층간절연막을 패터닝하여 제1 선택 트랜지스터의 채널영역을 노출시키는 관통홀을 형성하는 단계와, 관통홀을 도전물질로 매립하여 비트라인을 형성하는 단계와, 비트라인이 형성된 기판의 결과물 상에 층간절연막을 형성하는 단계와, 층간절연막 상에 제2 선택 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 선택 트랜지스터를 형성하는 단계는, 기판 상에 제1 선택 트랜지스터의 액티브층을 형성하는 단계, 상기 액티브층 상에 절연층을 형성하는 단계, 상기 절연층 상에 도전층과 하드마스크층을 형성하는 단계, 상기 하드마스크층, 도전층 및 절연층을 패터닝하여 게이트패턴을 형성하면서 상기 액티브층의 일부를 노출시키는 단계, 상기 게이트 패턴의 측면에 제1 선택 트랜지스터의 게이트절연막을 형성하는 단계, 및 상기 게이트 패턴 사이를 도전층으로 매립하는 단계를 포함할 수 있다.
상기 셀 트랜지스터의 채널영역을 형성하는 단계는, 상기 관통홀이 매립되도록 도핑된 폴리실리콘막을 증착하는 단계, 및 상기 폴리실리콘막의 표면을 평탄화하는 단계를 포함하여 이루어질 수 있다.
상기 관통홀이 매립되도록 증착된 도핑된 폴리실리콘막은 P_ 폴리실리콘막일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 1 내지 도 5는 본 발명에 따른 전하트랩형 플래시 메모리소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 반도체기판(도시되지 않음) 상에 산화막을 증착하여 절연막(도시되지 않음)을 형성한 후, 절연막 상에 제1 선택 트랜지스터의 액티브가 될 실리콘층(100)을 형성한다. 상기 실리콘층(100)은 N형 불순물이 고농도로 도핑된 N+ 폴리실리콘막으로 형성할 수 있다. 실리콘층(100) 상에 절연막(110), 게이트도전층(120), 그리고 하드마스크층(130)을 차례로 형성한다. 절연막(110)은 실리콘 층(100)과 게이트도전층(120)을 전기적으로 분리하기 위한 것으로, 실리콘층(100)과 게이트도전층(120)이 서로 도통하지 않도록 1,000Å 이상 두께의 산화막으로 형성할 수 있다.
게이트도전층(120)은 제1 선택 트랜지스터의 소스 역할을 하는 것으로 N형 불순물로 도핑된 폴리실리콘막으로 형성할 수 있다. 하드마스크층(130)은 후속 게이트도전층(120)과 절연막(110)을 패터닝하는 단계에서 마스크로 사용되는 것으로, 게이트도전층(120)을 구성하는 폴리실리콘막에 대해 식각 선택비가 있는 물질, 예를 들면 테오스(TEOS)와 같은 산화막으로 형성할 수 있다.
도 2를 참조하면, 하드마스크층(130)을 패터닝하여 하드마스크 패턴을 형성한 다음, 하드마스크 패턴을 마스크로 하여 게이트도전층(120) 및 절연막(110)을 차례로 식각한다. 그 결과 제1 선택 트랜지스터의 채널이 형성될 영역이 한정된다.
다음에, 결과물 상에 예를 들어 산화막을 증착한 다음 에치백을 실시하여 절연막(110), 게이트도전층(120) 및 하드마스크(130)의 측면에 제1 선택 트랜지스터의 게이트절연막(140)을 형성한다. 이때, 제1 선택 트랜지스터의 채널이 형성될 영역의 실리콘층(100)을 노출시킨다. 실리콘층(100)이 부분적으로 노출된 상태에서 결과물 상에, 예를 들어 P형 불순물이 저농도로 도핑된 P- 폴리실리콘막을 증착한 다음 평탄화를 실시하여 제1 선택 트랜지스터의 채널영역(150)을 형성한다. 상기 P_ 폴리실리콘막에 대한 평탄화 공정에서 제1 선택 트랜지스터의 게이트 패턴 상에 형성된 하드마스크층(130)이 노출될 때까지 화학기계적연마(CMP) 공정을 실시할 수 있다. 그 결과 제1 선택 트랜지스터의 게이트 패턴 사이에 P- 폴리실리콘막으로 이루어진 채널영역(150)이 형성되고, 상기 채널영역(150)은 실리콘층(100)과 접속된다.
도 3을 참조하면, 제1 선택 트랜지스터가 형성된 결과물 상에, 예를 들어 산화막을 증착하여 제1 선택 트랜지스터와 셀 트랜지스터들을 전기적으로 분리시키는 층간절연막(160)을 형성한다. 상기 층간절연막(160) 위에, 메모리 셀의 컨트롤게이트를 형성하기 위한 게이트도전층(170)과 상기 게이트도전층 사이를 분리하기 위한 층간절연막(180)을 차례로 적층한다. 이때, 상기 게이트도전층(170)과 층간절연막(180)을 셀 스트링에 연결된 메모리 셀의 수만큼 반복하여 교대로 적층한다. 다음에, 적층된 게이트도전층(170)과 층간절연막(180)을 패터닝하여 수직으로 적층된 메모리 셀 트랜지스터의 게이트 패턴을 형성한다.
셀 트랜지스터의 게이트 패턴이 형성된 결과물 상에 ONO(Oxide-Nitride-Oxide)막(190) 또는 ONA(Oxide-Nitride-Alumina)막을 증착하여, 상기 셀 트랜지스터의 게이트 패턴의 측벽으로부터 차례로 적층된 메모리 셀의 터널링층, 전하트랩층 및 블로킹층을 형성한다. 다음에, 상기 ONO막 또는 ONA막을 식각하여 메모리 셀의 채널이 형성될 영역을 노출시킨다.
도 4를 참조하면, 결과물 상에 P형 불순물이 저농도로 도핑된 P- 폴리실리콘막을 증착한 다음 평탄화 공정을 수행하여 셀 트랜지스터의 채널영역(200)을 형성한다. 평탄화 공정은 화학기계적연마(CMP) 공정을 사용하여 최상층 셀 트랜지스터 상에 형성된 층간절연막의 표면이 노출되도록 수행할 수 있다.
다음에, 메모리 셀의 채널영역이 형성된 결과물 상에 절연막을 증착하여 층간절연막(210)을 형성한다.
도 5를 참조하면, 다수 개의 셀 트랜지스터가 형성된 기판의 결과물 상에 제2 선택 트랜지스터를 형성한다. 구체적으로, 수직으로 배열된 소정 갯수의 셀 트랜지스터가 형성되면 층간절연막(210) 상에 게이트도전층(220), 예를 들어 N형으로 도핑된 폴리실리콘막을 증착한 다음, 하드마스크(230)를 형성한다. 상기 하드마스크(230), 게이트도전층(220) 및 층간절연막(210)을 패터닝하여 제2 선택 트랜지스터의 게이트 패턴을 형성하고, 상기 선택 트랜지스터의 게이트 패턴 측면에 게이트 절연막(240)을 형성한다.
다음에, 제2 선택 트랜지스터의 게이트 패턴 사이의 공간을, 예를 들어 P형 도펀트가 저농도로 도핑된 P- 폴리실리콘막을 증착한 후 평탄화를 실시하여 제2 선택 트랜지스터의 채널영역(250)을 형성한다. 다음에, 제2 선택 트랜지스터의 채널영역(250)이 형성된 결과물 상에 예를 들면 N형의 불순물이 고농도로 도핑된 N+ 폴리실리콘막을 증착하여 제2 선택 트랜지스터의 액티브가 될 실리콘층(260)을 형성한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1 내지 도 5는 본 발명에 따른 전하트랩형 플래시 메모리소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
Claims (4)
- 기판 상에 N형의 도펀트가 도핑된 폴리실리콘막으로 이루어진 액티브층을 갖는 제1 선택 트랜지스터를 형성하는 단계;제1 선택 트랜지스터가 형성된 기판 상에 층간절연막을 형성하는 단계;상기 층간절연막 상에 도전층과 절연층을 교대로 복수 회 형성하는 단계;상기 도전층, 절연층 및 층간절연막을 패터닝하여 상기 제1 선택 트랜지스터의 채널영역을 노출시키는 관통홀을 형성하는 단계;상기 관통홀의 측면에 터널링층, 전하트랩층 및 블로킹층을 차례로 형성하는 단계;상기 관통홀을 도전물질로 매립하여 셀 트랜지스터의 채널영역을 형성하는 단계;셀 트랜지스터의 채널영역이 형성된 기판의 결과물 상에 층간절연막을 형성하는 단계;상기 층간절연막 상에 제2 선택 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
- 제1항에 있어서,상기 제1 선택 트랜지스터를 형성하는 단계는,기판 상에 제1 선택 트랜지스터의 액티브층을 형성하는 단계,상기 액티브층 상에 절연층을 형성하는 단계,상기 절연층 상에 도전층과 하드마스크층을 형성하는 단계,상기 하드마스크층, 도전층 및 절연층을 패터닝하여 게이트패턴을 형성하면서 상기 액티브층의 일부를 노출시키는 단계,상기 게이트 패턴의 측면에 제1 선택 트랜지스터의 게이트절연막을 형성하는 단계, 및상기 게이트 패턴 사이를 도전층으로 매립하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
- 제1항에 있어서,상기 셀 트랜지스터의 채널영역을 형성하는 단계는,상기 관통홀이 매립되도록 도핑된 폴리실리콘막을 증착하는 단계, 및상기 폴리실리콘막의 표면을 평탄화하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
- 제3항에 있어서,상기 관통홀이 매립되도록 증착된 상기 도핑된 폴리실리콘막은 P_ 폴리실리콘막인 것을 특징으로 하는 플래세 미모리소자의 제조방법.
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