KR20230047181A - Nor형 메모리 소자, 그 제조 방법 및 메모리 소자를 포함하는 전자 기기 - Google Patents
Nor형 메모리 소자, 그 제조 방법 및 메모리 소자를 포함하는 전자 기기 Download PDFInfo
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Abstract
NOR형 메모리 소자 및 그 제조 방법 및 해당 NOR형 메모리 소자를 포함하는 전자 기기를 개시한다. 본 실시예에 따르면, 해당 NOR형 메모리 소자는, 기판에 설치되고 각각이 제1 소스/드레인층, 제1 채널층과 제2 소스/드레인층의 적층을 포함하는 복수의 소자층; 및 각 소자층 중의 적층을 관통하도록 기판에 대하여 수직으로 연장되는 게이트 도체층 및 게이트 도체층과 적층 사이에 설치되는 메모리 기능층을 포함하고, 적층과 교차하는 곳에서 메모리 셀을 한정하는 게이트 스택을 포함할 수 있다.
Description
<관련 출원의 상호 참조>
본 출원은 2021년 3월 8일에 제출된 "NOR형 메모리 소자, 그 제조 방법 및 메모리 소자를 포함하는 전자 기기"라는 제목의 중국 특허 출원 202110252927. 4의 우선권을 요구하며, 여기에서 그 내용을 함께 참고로 한다.
본 개시는 반도체 분야에 관한 것으로, 구체적으로, NOR형 메모리 소자, 그 제조 방법 및 이러한 메모리 소자를 포함하는 전자 기기에 관한 것이다.
금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 수평형 소자에서 소스, 게이트 및 드레인은 기판 표면에 대략 평행한 방향으로 배치된다. 이러한 배치로 인해 수평형 소자는 더 이상 축소되기 어렵다. 이와 달리, 수직형 소자에서 소스, 게이트 및 드레인은 기판 표면에 대략 수직인 방향으로 배치된다. 따라서 수직형 소자는 수평형 소자에 비해 축소되기 쉽다.
수직형 소자에 대하여, 서로 적층되는 것을 통해 집적 밀도를 높일 수 있다. 하지만, 이는 성능 저하를 초래할 수 있다. 복수의 소자를 적층하기 편리하도록 하기 위하여, 일반적으로 다결정 규소를 채널 재료로 하기 때문에, 단결정 규소의 채널 재료에 비해 저항이 커지게 된다. 또한， 소스/드레인 영역과 채널의 도핑 수준을 개별적으로 조정할 수 있는 것이 기대된다.
이를 감안하여, 본 개시의 목적은 적어도 부분적으로 성능이 개선된 NOR형 메모리 소자, 그 제조 방법과 이러한 메모리 소자를 포함하는 전자 기기를 제공하는 것이다.
본 개시의 일 측면에 따르면, 수직형 메모리 소자를 제공하며, 상기 수직형 메모리 소자는, 기판에 설치되고, 각각이 제1 소스/드레인층, 제1 채널층 및 제2 소스/드레인층의 적층을 포함하는 복수의 소자층; 및 각 소자층 중의 적층을 관통하도록 기판에 대하여 수직으로 연장되고, 게이트 도체층 및 게이트 도체층과 적층 사이에 설치되는 메모리 기능층을 포함하고, 적층과 교차하는 곳에서 메모리 셀을 한정하는 게이트 스택을 포함한다.
본 개시의 다른 측면에 따르면, 수직형 메모리 소자를 제조하는 방법을 제공하며, 상기 방법은, 기판에 각각이 제1 소스/드레인층, 제1 채널층과 제2 소스/드레인층의 적층을 포함하는 복수의 소자층을 설치하는 것; 각 소자층 중의 적층을 관통하도록 기판에 대하여 수직으로 연장되는 가공 통로를 형성하는 것; 및 가공 통로에서 게이트 도체층 및 게이트 도체층과 적층 사이에 설치되는 메모리 기능층을 포함하고, 적층과 교차하는 곳에서 메모리 셀을 한정하는 게이트 스택을 형성하는 것을 포함한다.
본 개시의 다른 측면에 따르면, 전자 기기를 제공하며, 상기 전자 기기는 상술한 NOR형 메모리 소자를 포함한다.
본 개시의 실시예에 따르면, 단결정 재료의 적층을 구축 모듈로 하여 3차원(3D) NOR형 메모리 소자를 구축할 수 있다. 따라서, 복수의 메모리 셀을 서로 적층시킬 때, 저항의 증가를 억제할 수 있다. 또한, 각 층은 별도로 도핑될 수 있으므로, 소스/드레인 영역과 채널 영역의 도핑 수준을 별도로 조정할 수 있다.
이하 첨부된 도면을 참조하여 본 개시의 실시예에 대한 설명을 통해, 본 개시의 상기 및 기타 목적, 특징과 장점은 더욱 명확해질 것이며, 도면에서,
도 1~11(c)은 본 개시의 실시예에 따른 NOR형 메모리 소자를 제조하는 흐름 중 일부 단계의 개략도를 나타내며,
도 12(a)~12(b)는 본 개시의 다른 실시예에 따른 NOR형 메모리 소자를 제조하는 흐름 중 일부 단계의 개략도를 나타내며,
도 13은 본 개시의 다른 실시예에 따른 NOR형 메모리 소자를 제조하는 흐름 중 일부 단계의 개략도를 나타내며,
도 14와 15는 본 개시의 다른 실시예에 따른 NOR형 메모리 소자를 제조하는 흐름 중 일부 단계의 개략도를 나타내며,
도 16(a)~17(b)은 본 개시의 실시예에 따른 NOR형 메모리 소자를 제조하는 흐름 중 일부 단계의 개략도를 나타내며,
도 18은 본 개시의 실시예에 따른 NOR형 메모리 소자의 등가 회로도를 개략적으로 나타내며, 그 중에,
여기서, 도 2(a), 7(a), 11(a), 12(a)는 조감도이고, 도 2(a)는 AA'선과 BB'선의 위치를 나타내며,
도 1, 2(b), 3~6, 7(b), 8(a), 9(a), 10(a), 11(b), 12(b), 16(a), 17(a)은 AA'선을 따른 단면도이며,
도 7(c), 8(b), 9(b), 10(b), 11(c), 13~15, 16(b), 17(b)은 BB' 선을 따른 단면도이다.
도면 전체에서, 동일하거나 유사한 부호는 동일하거나 유사한 구성 요소를 나타낸다.
도 1~11(c)은 본 개시의 실시예에 따른 NOR형 메모리 소자를 제조하는 흐름 중 일부 단계의 개략도를 나타내며,
도 12(a)~12(b)는 본 개시의 다른 실시예에 따른 NOR형 메모리 소자를 제조하는 흐름 중 일부 단계의 개략도를 나타내며,
도 13은 본 개시의 다른 실시예에 따른 NOR형 메모리 소자를 제조하는 흐름 중 일부 단계의 개략도를 나타내며,
도 14와 15는 본 개시의 다른 실시예에 따른 NOR형 메모리 소자를 제조하는 흐름 중 일부 단계의 개략도를 나타내며,
도 16(a)~17(b)은 본 개시의 실시예에 따른 NOR형 메모리 소자를 제조하는 흐름 중 일부 단계의 개략도를 나타내며,
도 18은 본 개시의 실시예에 따른 NOR형 메모리 소자의 등가 회로도를 개략적으로 나타내며, 그 중에,
여기서, 도 2(a), 7(a), 11(a), 12(a)는 조감도이고, 도 2(a)는 AA'선과 BB'선의 위치를 나타내며,
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도 7(c), 8(b), 9(b), 10(b), 11(c), 13~15, 16(b), 17(b)은 BB' 선을 따른 단면도이다.
도면 전체에서, 동일하거나 유사한 부호는 동일하거나 유사한 구성 요소를 나타낸다.
이하, 첨부된 도면을 참조하여 본 개시의 실시예를 설명하기로 한다. 그러나 이러한 설명은 단지 예시적인 것일 뿐이며, 본 개시의 범위를 제한하기 위한 것이 아님을 이해하여야 한다. 또한, 본 개시의 개념의 불필요한 혼동을 피하기 위해, 아래 설명에서 공지 기능 또는 구성에 대한 설명은 생략하도록 한다.
도면에 본 개시의 실시예에 따른 다양한 구조 개략도를 나타냈다. 이러한 도면들은 비례적으로 그려진 것이 아니며, 여기서 표현의 명확성의 목적을 위해 일부 세부 사항을 확대하고, 일부 세부 사항을 생략할 수 있다. 도면에 도시된 다양한 영역, 층의 형상 및 이들 사이의 상대적 크기, 위치 관계는 단지 예시적인 것으로, 실제로 제조 공차 또는 기술적 한계로 인해 편차가 있을 수 있으며, 당업자는 실제 필요에 따라 서로 다른 형상, 크기, 상대 위치를 갖는 영역/층을 별도로 설계할 수 있다.
본 개시의 맥락에서, 하나의 층/요소가 다른 층/요소 "상"에 위치하는 것이 언급될 때, 해당 층/요소는 해당 다른 층/요소 상에 직접 위치될 수 있고, 또는 이들 사이에 중간층/요소가 있을 수도 있다. 또한, 하나의 지향에서 하나의 층/요소가 다른 층/요소 "상" 에 있으면, 지향을 거꾸로 할 때 해당 층/요소는 해당 다른 층/요소 "하"에 위치할 수 있다.
본 개시의 실시예에 따른 메모리 소자는 수직형 소자에 기반한다. 수직형 소자는 기판 상에 수직 방향(대략적으로 기판 표면과 수직인 방향)으로 설치되는 활성 영역을 포함하며, 상단과 하단에 설치된 소스/드레인 영역 및 소스/드레인 영역 사이에 위치하는 채널 영역을 포함할 수 있다. 소스/드레인 영역 사이는 채널 영역을 통해 전도성 채널을 형성할 수 있다. 활성 영역에서, 소스/드레인 영역과 채널 영역은, 예를 들어 도핑 농도에 의해 한정될 수 있다.
본 개시의 실시예에 따르면, 활성 영역은 기판 상의 제1 소스/드레인층, 제1 채널층 및 제2 소스/드레인층의 적층을 통해 한정될 수 있다. 소스/드레인 영역은 각각 제1 소스/드레인층 및 제2 소스/드레인층에 형성될 수 있고, 채널 영역은 제1 채널층에 형성될 수 있다. 게이트 스택은 해당 적층을 관통하도록 연장될 수 있으므로, 활성 영역이 게이트 스택의 외주를 둘러쌀 수 있다. 여기서, 게이트 스택은 메모리 기능을 구현하기 위해 전하 포획 재료 또는 강유전체 재료 중 적어도 하나와 같은 메모리 기능층을 포함할 수 있다. 이와 같이, 게이트 스택은 그에 마주하는 활성 영역과 협력하여 메모리 셀을 한정한다. 여기서, 메모리 셀은 플래시 (flash) 셀일 수 있다.
복수의 게이트 스택을 해당 적층을 통과하도록 설치하여, 이 복수의 게이트 스택과 해당 적층이 교차하는 곳에서 복수의 메모리 셀을 한정할 수 있다. 이러한 메모리 셀은 해당 적층이 위치하는 평면에 해당 복수의 게이트 스택에 대응하는 배열(예를 들면, 일반적으로 행과 열로 배열된 2차원 배열)로 배열된다.
적층하기가 쉽다는 수직형 소자의 특성 때문에, 본 개시의 실시예에 따른 메모리 소자는 3차원 (3D) 배열일 수 있다. 구체적으로, 수직 방향으로 복수의 이러한 적층을 설치할 수 있다. 게이트 스택은 수직으로 연장되어 이러한 복수의 적층을 관통할 수 있다. 이와 같이, 단일 게이트 스택에 대해, 수직 방향으로 적층된 이러한 복수의 적층과 교차하여 수직 방향으로 적층된 복수의 메모리 셀을 한정한다.
NOR("부정 논리합”)형 메모리 소자에서 각 메모리 셀은 공통 소스 라인에 연결될 수 있다. 이러한 구성을 감안하여, 배선을 절약하기 위해, 수직 방향에서 각 인접한 두 개의 메모리 셀은 동일한 소스 라인을 공유하여 연결될 수 있다. 예를 들면, 상술한 적층은 제2 채널층 및 제3 소스/드레인층을 추가로 포함할 수 있다. 이와 같이, 제1 소스/드레인층, 제1 채널층 및 제2 소스/드레인층은 상술한 바와 같이 게이트 스택과 협력하여 제1 메모리 셀을 한정할 수 있으며, 또한 제2 소스/드레인층, 제2 채널층 및 제3 소스/드레인층도 마찬가지로 게이트 스택과 협력하여 제2 메모리 셀을 한정할 수 있다. 제1 메모리 셀과 제2 메모리 셀은 서로 적층되며, 동일한 제2 소스/드레인 층을 공유한다. 이 제2 소스/드레인 층은 소스 라인에 전기적으로 연결될 수 있다.
상기 적층은 기판 상의 에피택셜 성장을 통해 형성될 수 있으며, 단결정 반도체 재료일 수 있다. 서로 적층된 복수의 게이트 스택을 형성한 다음, 이러한 게이트 스택을 관통하는 수직 활성 영역을 형성하는 통상 공정에 비해, 단결정의 활성 영역(특히 채널층)을 형성하는 것이 더욱 쉽다. 또한, 성장 시에, 적층 중의 각 층은 각각 인-시투(In-situ) 도핑을 진행할 수 있으며, 서로 다른 도핑의 층 사이에는 도핑 농도 계면이 있을 수 있다. 이와 같이, 수직 방향의 도핑 분포를 더욱 잘 제어할 수 있다. 제1 소스/드레인층, 채널층과 제2 소스/드레인층의 적층은 벌크(bulk) 재료를 구성할 수 있으므로, 채널 영역은 벌크 재료에 형성된다. 이 경우, 공정은 비교적 간단하다.
이러한 수직형 메모리 소자는 예를 들면 다음과 같이 제조될 수 있다. 구체적으로, 기판에 복수의 소자층을 설치할 수 있으며, 각 소자층은 제1 소스/드레인층, 제1 채널층과 제2 소스/드레인층(및 선택적으로, 상술한 제2 채널층 및 제3 소스/드레인층)의 적층을 포함한다. 예를 들면, 에피택셜 성장을 통해 이러한 층을 제공할 수 있다. 에피택셜 성장 시, 성장하는 각 층, 특히 채널 층의 두께를 제어할 수 있다. 또한, 에피택셜 성장 시, 원하는 도핑 극성과 도핑 농도를 구현하기 위해 인-시투 도핑을 진행할 수 있다. 여기에서, 해당 적층 중의 각 층은 동일한 재료를 포함할 수 있다. 이 경우, 이른바 "층”은 이들 사이의 도핑 농도 계면에 의해 한정될 수 있다.
적어도 일부 내지 전부의 인접한 소자층 사이에는 희생층이 형성될 수 있다. 이러한 희생층은 인접한 비트 라인을 전기적으로 격리하기 위해 추후 격리층으로 교체될 수 있다. 희생층은 소자층에 비해 식각 선택성을 가질 수 있다.
기판에 대하여 수직으로 연장되어 각 소자층 중의 적층을 관통하는 가공 통로를 형성할 수 있다. 가공 통로에서 희생층의 측벽을 노출하여 이를 격리층으로 대체할 수 있다. 가공 통로에서 게이트 스택을 형성할 수 있다.
본 개시는 다양한 형태로 구현될 수 있으며, 아래 그 중의 일부 예시를 설명한다. 아래 설명에는 다양한 재료의 선택이 포함된다. 재료의 선택은 그 기능(예를 들면, 반도체 재료는 활성 영역을 형성하기 위한 것이며, 유전체 재료는 전기 격리를 형성하기 위한 것이며, 전도성 재료는 전극, 인터커넥트 구조 등을 형성하기 위한 것)을 고려하는 외에 식각 선택성도 고려한다. 아래 설명에는 필요한 식각 선택성을 명시할 수도 있고 명시하지 않을 수도 있다. 당업자는 아래에서 특정 재료층에 대한 식각을 언급할 때, 다른 층도 식각된다고 언급하지 않거나 도면에 다른 층도 식각된다고 도시되지 않았다면, 이러한 식각은 선택적일 수 있으며, 해당 재료층은 동일한 식각 레시피(Recipe)에 노출된 다른 층에 비해 식각 선택성을 가질 수 있다는 것을 잘 알아야 한다.
도 1~11(c)은 본 개시의 실시예에 따른 NOR형 메모리 소자를 제조하는 흐름 중 일부 단계의 개략도를 나타낸다.
도 1에 도시된 바와 같이, 기판(1001)을 제공한다. 해당 기판(1001)은 벌크 반도체 재료, 예를 들어 벌크 Si 기판, 절연체 상의 반도체(SOI) 기판, SiGe 기판과 같은 화합물 반도체 기판을 포함하지만 이에 한정되지 않은 다양한 형태의 기판일 수 있다. 아래 설명에서는 설명을 편의성을 위해, Si 웨이퍼와 같은 벌크 Si 기판을 예로 들어 설명한다.
기판(1001)에는 NOR형 플래시(flash)와 같은 메모리 소자가 다음과 같이 형성될 수 있다. 메모리 소자 중의 메모리 셀(cell)은 n형 소자 또는 p형 소자일 수 있다. 여기에서, n형 메모리 셀을 예로 들어 설명하며, 이를 위해 기판(1001)에 p형 웰이 형성될 수 있다. 따라서, 아래의 설명, 특히 도핑 유형에 대한 설명은 n형 소자의 형성에 대한 것이다. 하지만, 본 개시는 이에 한정되지 않는다.
기판(1001)에는 예를 들면 에피택셜 성장을 통해 격리층을 한정하기 위한 희생층(10031), 소스/드레인 영역을 한정하기 위한 제1 소스/드레인층(10051), 채널 영역을 한정하기 위한 제1 채널층(10071), 소스/드레인 영역을 한정하기 위한 제2 소스/드레인층(10091), 채널 영역을 한정하기 위한 제2 채널층(10111) 및 소스/드레인 영역을 한정하기 위한 제3 소스/드레인층(10131)이 형성될 수 있다. 제1 소스/드레인층(10051), 제1 채널층(10071), 제2 소스/드레인층(10091), 제2 채널층(10111)과 제3 소스/드레인층(10131)은 추후 소스의 활성 영역을 한정하고, 이들을 "소자층"이라고 할 수 있으며, 도면에는 L1로 표시되어 있다.
기판(1001)에서 성장한 각 층은 단결정의 반도체층일 수 있다. 이러한 층들은 개별적으로 성장하거나 도핑되기 때문에, 서로 간에 결정 계면이나 도핑 농도 계면을 가질 수 있다.
희생층(10031)은 추후 소자와 기판을 격리하기 위한 격리층으로 대체될 수 있으며, 그 두께는 형성하고자 하는 격리층의 두께, 예를 들면 약 10nm~50nm에 대응할 수 있다. 회로 설계에 따라, 희생층(10031)을 설치하지 않을 수도 있다. 제1 소스/드레인층(10051), 제2 소스/드레인층(10091) 및 제3 소스/드레인층(10131)은 도핑(예를 들면, 성장 시의 인-시투 도핑)을 통해 소스/드레인 영역을 형성할 수 있으며, 그 두께는 예를 들면 약 20nm~50nm일 수 있다. 제1 채널층(10071) 및 제2 채널층(10111)은 게이트 길이를 한정할 수 있으며, 그 두께는 형성하고자 하는 게이트 길이, 예를 들면 약 15nm~100nm에 대응할 수 있다.
이러한 반도체 층은 다양한 적절한 반도체 재료, 예를 들어 Si 또는 Ge와 같은 원소 반도체 재료, SiGe와 같은 화합물 반도체 재료 등을 포함할 수 있다. 희생층(10031)을 격리층으로 교체하는 아래의 공정을 고려하며, 희생층(10031)은 소자층에 비해 식각 선택성을 구비할 수 있다. 예를 들면, 희생층(10031)은 SiGe(Ge의 원자 백분율은 예를 들면 약 15~30%)를 포함할 수 있으며, 소자층은 Si를 포함할 수 있다. 본 예시에서, 소자층 중의 소스/드레인층과 채널층은 모두 Si를 포함하지만, 본 개시는 이에 한정되지 않는다. 예를 들면, 소자층의 서로 인접한 층 사이에도 식각 선택성을 구비할 수도 있다.
제1 소스/드레인층(10051), 제2 소스/드레인층(10091) 및 제3 소스/드레인층(10131)이 성장할 시, 소스/드레인 영역이 추후에 용이하게 형성되도록 이들에 대해 인-시투 도핑을 진행할 수 있다. 예를 들면, n형 소자의 경우, n형 도핑을 진행할 수 있으며, 도핑 농도는 예를 들면 약 1E19-1E21cm-3일 수 있다. 또한, 제1 채널층(10071) 및 제2 채널층 (10111)은 의도적으로 도핑되지 않거나 성장 시에 인-시투 도핑을 통해 가볍게 도핑되어, 단채널 효과를 개선하고 소자 임계값 전압(Vt) 등을 조정할 수 있다. 예를 들면, n형 소자의 경우, p형 도핑을 진행할 수 있으며, 도핑 농도는 예를 들면 약 1E17-1E19cm-3이다.
집적 밀도를 높이기 위해 복수의 소자층을 설치할 수 있다. 예를 들면, 에피택셜 성장을 통해 소자층(L1) 위에 소자층(L2)을 설치하고, 소자층 사이는 격리층을 한정하기 위한 희생층(10032)을 통해 분리될 수 있다. 도 1에는 두 개의 소자층만 도시되어 있지만, 본 개시는 이에 한정되지 않는다. 회로 설계에 따라, 일부 소자층 사이에는 격리층이 설치되지 않을 수도 있다. 유사하게, 소자층(L2)은 제1 소스/드레인층(10052), 제1 채널층(10072), 제2 소스/드레인층(10092), 제2 채널층(10112) 및 제3 소스/드레인층(10132)을 가질 수 있다. 각 소자층 중의 대응하는 층은 두께 및/또는 재료가 동일하거나 유사할 수 있으며, 서로 다른 두께 및/또는 재료를 가질 수도 있다. 여기서, 단지 설명의 편의성을 위해, 각 소자층(L1)과 소자층(L2)이 동일한 구성을 갖는다고 가정한다.
기판(1001)에 형성된 이러한 층에 하드 마스크층(1015)을 설치하여 패터닝을 용이하게 할 수 있다. 예를 들면, 하드 마스크층(1015)은 두께가 약 50nm~200nm의 질화물(예를 들면, 질화규소)을 포함할 수 있다.
하드 마스크층(1015)과 소자층(L2) 사이에는 격리층을 한정하기 위한 희생층(10033)도 설치될 수 있다. 희생층(10032, 10033)에 관해서는 상술한 희생층(10031)에 관한 설명을 참조할 수 있다.
이하, 한편으로, 희생층을 격리층으로 대체하기 위해 희생층에 도달할 수 있는 가공 통로가 필요하고, 다른 한편으로, 게이트 형성을 위한 영역을 한정해야 한다. 본 개시의 실시예에 따르면, 이 둘은 결합하여 진행할 수 있다. 구체적으로, 가공 통로를 이용하여 게이트 영역을 한정할 수 있다.
예를 들면, 도 2(a) 및 2(b)에 도시된 바와 같이, 하드 마스크층(1015)에 포토레지스트(1017)를 형성하고, 포토리소그래피를 통해 개구를 갖도록 패터닝할 수 있으며, 이러한 개구는 일련의 가공 통로의 위치를 한정할 수 있다. 개구는 예를 들면 원형, 직사각형, 사각형, 다각형 등 다양한 적절한 형태일 수 있으며, 예를 들면 직경 또는 변 길이가 약 20nm~500nm인 적절한 크기를 가질 수 있다. 여기서, 이러한 개구(특히 소자 영역에서)는 예를 들어 도 2(a)의 지면에서 수평 방향 및 수직 방향의 2차원 배열과 같은 배열 형태로 배열될 수 있다. 해당 배열은 추후 메모리 셀의 배열을 한정할 수 있다. 도 2(a)에서 개구를 기본적으로 일치한 크기, 대략 균일한 밀도로 기판(추후 메모리 셀을 제작하는 소자 영역 및 추후 접촉부를 제작하는 접촉 영역을 포함)에 형성되는 것으로 나타냈지만, 본 개시는 이에 한정되지 않는다. 개구의 크기 및/또는 밀도는 변경될 수 있으며, 예를 들면 접촉 영역의 저항을 줄이기 위해, 접촉 영역 중의 개구의 밀도는 소자 영역 중의 밀도보다 작을 수 있다.
도 3에 도시된 바와 같이, 이렇게 패터닝된 포토레지스트(1017)를 식각 마스크로 하여 반응성 이온 식각(RIE)과 같은 이방성 식각을 통해 기판(1001)상의 각 층을 식각하여 가공 통로(T)를 형성한다. RIE는 대략 수직 방향(예를 들면, 기판 표면에 수직된 방향)을 따라 진행될 수 있으며, 기판(1001) 내까지 진행될 수 있다. 따라서, 기판(1001)에 일련의 수직된 가공 통로(T)가 남게 된다. 소자 영역 중의 가공 통로(T)는 또한 게이트 영역을 한정한다. 그 후, 포토레지스트(1017)를 제거할 수 있다.
현재, 희생층의 측벽은 가공 통로(T)에 노출되어 있다. 따라서, 노출된 측벽을 통해 희생층을 격리층으로 대체할 수 있다. 대체 시에 소자층(L1, L2)의 지지 기능을 고려하여 지지층을 형성할 수 있다.
예를 들면, 도 4에 도시된 바와 같이, 예를 들면 화학 기상 증착(CVD) 등과 같은 증착을 통해 기판(1001)에 지지 재료층을 형성할 수 있다. 지지 재료층은 대략 공형의 방식으로 형성 될 수 있다. 식각 선택성을 고려하여, 특히 하드 마스크층(1015)(해당 예시에서는 질화물) 및 추후 형성된 격리층(해당 예시에서는 산화물)을 고려하여 지지 재료층은 예를 들면 SiC를 포함할 수 있다. 예를 들면, 포토레지스트(1021)를 형성하고, 포토레지스트(1021)와 협력하여 RIE와 같은 선택성 식각을 진행하는 것을 통해, 일부 가공 통로(T) 중의 지지 재료층을 제거하고, 나머지 가공 통로(T) 중의 지지 재료층을 보류할 수 있다. 남아 있는 지지 재료층은 지지층(1019)을 형성한다. 따라서, 한편으로 지지층(1019)이 형성되지 않은 가공 통로를 통해 희생층을 대체할 수 있고, 다른 한편으로는 기타 가공 통로 중의 지지층(1019)으로 소자층(L1, L2)을 지지할 수 있다. 그 후, 포토레지스트(1021)를 제거할 수 있다.
그 중에서 지지층(1019)이 형성된 가공 통로와 그 중에서 지지층(1019)이 형성되지 않은 가공 통로의 배치는 포토레지스트(1021)의 패터닝을 통해 구현될 수 있으며, 공정의 일치성과 균일성을 위해, 이들은 대략 균일하게 분포될 수 있다. 도 4에 도시된 바와 같이, 그 중에서 지지층(1019)이 형성된 가공 통로와 그 중에서 지지층(1019)이 형성되지 않은 가공 통로가 교대로 배열될 수 있다.
그 다음, 도 5에 도시된 바와 같이, 가공 통로(T)를 경유하고, 선택성 식각을 통해 희생층(10031, 10032, 10033)을 제거할 수 있다. 지지층(1019)의 존재로 인해, 소자층(L1, L2)이 무너지지 않도록 유지할 수 있다. 희생층의 제거로 인해 남은 공극에서, 예를 들면 증착(예를 들면, 막 두께를 더 잘 제어하기 위해, 원자층 증착(ALD)) 그리고 에치백(예를 들면, 수직 방향의 RIE) 공정을 통해 유전체 재료를 충전하여 격리층(10231, 10232, 10233)을 형성할 수 있다. 격리의 신뢰성, 누설 전류 또는 정기 용량 등의 최적화와 같은 다양한 목적을 위해, 산화물, 질화물, SiC 또는 이들의 조합과 같은 적절한 유전체 재료를 선택할 수 있다. 여기서, 식각 선택성을 고려하여, 격리층(10231, 10232, 10233)은 산화물(예를 들면, 산화규소)을 포함할 수 있다.
그 후, 선택성 식각을 통해 지지층(1019)을 제거할 수 있다.
가공 통로에서, 특히 소자 영역 중의 가공 통로에서 게이트 스택을 형성할 수 있다. 여기서, 메모리 소자를 형성하려면, 게이트 스택을 통해 메모리 기능을 구현할 수 있다. 예를 들면, 게이트 스택에는 전하 포획층 또는 강유전체 재료 등과 같은 메모리 구조를 포함할 수 있다.
도 6에 도시된 바와 같이, 예를 들면 증착을 통해 메모리 기능층(1025)과 게이트 도체층(1027)을 순차적으로 형성할 수 있다. 메모리 기능층(1025)은 대략 공형의 방식으로 형성될 수 있으며, 게이트 도체층(1027)은 가공 통로(T)에서 메모리 기능층(1025)을 형성한 후 남은 공극을 충전할 수 있다. 형성된 게이트 도체층(1027) 및 메모리 기능층(1025)은 화학적 기계적 연마(CMP, 예를 들면 하드 마스크층(1015)에서 정지될 수 있음)와 같은 평탄화 처리를 진행하여, 게이트 도체층(1027) 및 메모리 기능층(1025)은 가공 통로(T)에 남아 게이트 스택을 형성할 수 있다.
메모리 기능층(1025)은 유전 전하 포획, 강유전체 재료 효과 또는 밴드갭 엔지니어링 전하 메모리(SONOS) 등에 기반할 수 있다. 예를 들면, 메모리 기능층(1025)은 유전체 터널링층(예를 들면, 두께가 약 1nm~5nm의 산화물, 산화 또는 ALD를 통해 형성될 수 있음)-에너지 밴드 오프셋층(예를 들면, 두께가 약 2nm~6nm의 산화물, CVD 또는 ALD를 통해 형성될 수 있음)-격리층(예를 들면, 두께가 약 2nm~6nm의 산화물, 산화, CVD 또는 ALD를 통해 형성될 수 있음)을 포함할 수 있다. 이러한 3층 구조는 전자 또는 정공을 포획하는 에너지 밴드 구조를 초래할 수 있다. 또는, 메모리 기능층(1025)은 두께가 약 2nm~20nm인 HfZrO2와 같은 강유전체 재료층을 포함할 수 있다.
게이트 도체층(1027)은 예를 들면(도핑된, 예를 들면 n형 소자의 경우 p형 도핑) 다결정 규소 또는 금속 게이트 재료를 포함할 수 있다.
도 6에 도시된 바와 같이, 메모리 기능층을 갖는 게이트 스택(1025/1027)은 활성 영역으로 둘러싸여 있다. 도 6에 점선 원으로 도시한 바와 같이, 게이트 스택은 활성 영역(소스/드레인층, 채널 층 및 소스/드레인층의 적층)과 협력하여 메모리 셀을 한정한다. 채널층에 형성된 채널 영역은 마주하는 양단의 소스/드레인층에 형성된 소스/드레인 영역을 연결할 수 있으며, 채널 영역은 게이트 스택에 의해 제어될 수 있다.
게이트 스택은 수직 방향으로 기둥 모양으로 연장되어 복수의 소자층과 교차하여, 수직 방향으로 서로 적층되는 복수의 메모리 셀을 한정할 수 있다. 단일 게이트 스택 컬럼과 관련된 메모리 셀은 메모리 셀 스트링을 형성할 수 있다. 게이트 스택 컬럼의 레이아웃(2차원 배열과 같은 상술한 가공 통로(T)의 레이아웃에 대응)과 대응하여, 기판 상에 복수의 이러한 메모리 셀 스트링을 배치하여, 메모리 셀의 3차원(3D) 배열을 형성한다.
본 실시예에서, 도 6의 소자층(L1)의 두 개의 점선 원에 도시된 바와 같이, 단일 게이트 스택 컬럼은 단일 소자층에서 두 개의 메모리 셀을 한정할 수 있다. NOR형 메모리 소자에서, 이 두 개의 메모리 셀은 동일한 소스/드레인층(중간의 제2 소스/드레인층(10091 또는 10092))을 공유하고, 소스 라인에 전기적으로 연결될 수 있다. 또한, 이 두 개의 메모리 셀은 각각 상하 양측의 소스/드레인층(제1 소스/드레인 층(10051 또는 10052) 및 제3 소스/드레인층(10131 또는 10132))을 통해 비트 라인에 전기적으로 연결된다.
이와 같이, (소자 영역에서) 메모리 셀의 제작이 완료된다. 그 다음, 원하는 전기적 연결을 구현하기 위해 (접촉 영역에서) 다양한 전기 접촉부를 제작할 수 있다.
각 소자층까지의 전기적 연결을 구현하기 위해, 접촉 영역에서 계단 구조를 형성할 수 있다. 본 분야에는 이러한 계단 구조를 형성하는 다양한 방법이 존재한다. 본 개시의 실시예에 따르면, 계단 구조는 예를 들면 다음과 같이 형성될 수 있다.
도 6에 도시된 바와 같이, 현재의 게이트 스택은 하드 마스크층(1015)의 표면에 노출된다. 아래 계단 구조를 만들 때 (소자 영역의) 게이트 스택을 보호하기 위해, 도 7(a), 7(b) 및 7(c)에 도시한 바와 같이, 하드 마스크층(1015)에 다른 하드 마스크층(1029)을 먼저 형성할 수 있다. 예를 들면, 하드 마스크층(1029)은 산화물을 포함할 수 있다. 하드 마스크층(1029)에 포토레지스트(1031)를 형성하고, 포토리소그래피를 통해 소자 영역을 차폐하고 접촉 영역을 노출시키도록 패터닝할 수 있다. 포토레지스트(1031)를 식각 마스크로 하여, RIE와 같은 선택성 식각을 통해, 하드 마스크층(1029), 하드 마스크층(1015), 격리층(10233) 및 게이트 스택을 식각하여 소자층을 노출시킨다. 식각 깊이를 제어하는 것을 통해 식각 후 접촉 영역에서 포토레지스트(1031)에 의해 노출된 표면이 대략적으로 평탄하도록 할 수 있다. 예를 들면, 하드 마스크층(1029)을 먼저 식각하고, 그 다음에 게이트 도체층(1027)을 식각할 수 있으며, 게이트 도체층(1027)에 대한 식각은 소자층(L2)의 윗면 근처에서 멈출 수 있다. 그 다음, 하드 마스크층(1015)과 격리층(10233)을 순차적으로 식각할 수 있다. 이렇게 식각한 후, 메모리 기능층(1025)의 상단이 소자층(L2)의 윗면 위로 돌출되어, RIE를 통해 제거될 수 있다. 이와 같이, 접촉 영역과 소자 영역 사이에 하나의 계단이 형성된다. 그 후, 포토레지스트(1031)를 제거할 수 있다.
도 8(a) 및 8(b)에 도시된 바와 같이, 스페이서(spacer) 형성 공정을 통해 접촉 영역과 소자 영역 사이의 계단에 스페이서(1033)를 형성할 수 있다. 예를 들면, 한 층의 산화물과 같은 유전체층을 대략적으로 공형의 방식을 통해 증착한 다음, 증착된 유전체에 대해 수직 방향의 RIE와 같은 이방성 식각을 진행하여, 증착된 유전체의 가로 방향으로 연장하는 부분을 제거하고, 유전체의 수직 연장 부분을 남겨 스페이서(1033)를 형성할 수 있다. 여기서, 하드 마스크층(1029)에도 산화물이 포함되어 있는 것을 고려하여, 하드 마스크층(1029)이 완전히 제거되는 것을 피하기 위해, RIE의 식각 깊이를 실질적으로 유전체의 증착 두께와 같거나 약간 더 크게 제어할 수 있다. 스페이서(1033)의 폭(도면의 수평 방향)은 기본적으로 유전체 증착 두께와 동일할 수 있다. 스페이서(1033)의 폭은 추후 소자층(L2) 중의 제3 소스/드레인층(10132)의 접촉부까지의 랜딩 패드(landing pad)의 크기를 한정한다.
이렇게 형성된 스페이서(1033)를 식각 마스크로 하여, RIE와 같은 선택성 식각을 통해 노출된 제3 소스/드레인층(10132) 및 게이트 스택을 식각하여 소자층(L2) 중의 제2 채널층(10112)을 노출시킬 수 있다. 식각 깊이를 제어하는 것을 통해, 식각 후 접촉 영역에서 스페이서(1033)에 의해 노출된 표면이 대략적으로 평탄하도록 할 수 있다. 예를 들면, 제3 소스/드레인층(10132) 및 게이트 도체층(1027)(예를 들면, 각각 Si 및 다결정 Si이며, 게이트 도체층(1027)이 금속 게이트를 포함하면, 이들을 각각 식각할 수 있음)을 먼저 식각하며, 이들에 대한 식각은 제2 채널층(10112)의 윗면 부근에서 멈출 수 있다. 이렇게 식각한 후, 메모리 기능층(1025)의 상단은 제2 채널층(10112)의 윗면 위로 돌출되어 RIE를 통해 제거될 수 있다. 이와 같이, 접촉 영역 중의 제3 소스/드레인층(10132)과 스페이서(1033)에 의해 노출된 표면 사이에 또 하나의 계단이 형성된다.
위에서 도 8(a) 및 8(b)을 결합하여 설명한 공정에 따라, 도 9(a) 및 9(b)에 도시된 바와 같이, 스페이서를 형성하고, 스페이서를 식각 마스크로 하여 식각을 진행하는 것을 통해, 접촉 영역에 복수의 계단을 형성할 수 있다. 이러한 계단은 이러한 계단 구조를 형성하여, 각 소자층에서 전기적으로 연결되어야 하는 각 층, 예를 들어 상술한 소스/드레인층 및 선택적으로 채널층의 단부가 위의 층에 비해 상대적으로 돌출되도록 하여, 해당 층의 접촉부까지의 랜딩 패드를 한정한다. 도 9(a) 및 9(b)의 1035는 매번 형성된 스페이서를 처리한 후의 남은 부분을 나타낸다. 이러한 스페이서(1035)와 격리층은 모두 산화물이기 때문에, 여기에서 이들을 일체로 표시한다.
그 후, 접촉부를 제작할 수 있다.
예를 들면, 도 10(a) 및 10(b)에 도시된 바와 같이, 산화물을 증착하고 CMP와 같은 평탄화를 하여, 층간 유전체층(1037)을 형성할 수 있다. 여기서 모두 산화물이기 때문에, 이전의 격리층과 스페이서(1035)는 모두 층간 유전체층(1037)과 일체화된 것으로 도시된다. 그 다음, 도 11(a), 11(b) 및 11(c)에 도시된 바와 같이, 층간 유전체층(1037)에 접촉부(1039, 1041)를 형성할 수 있다. 구체적으로, 접촉부(1039)는 소자 영역에 형성되고, 게이트 스택의 게이트 도체층(1027)에 전기적으로 연결되며, 접촉부(1041)는 접촉 영역에 형성되어, 각 소스/드레인층 및 채널층에 전기적으로 연결된다. 접촉 영역의 접촉부(1041)는 접촉 영역에 잔류된 게이트 스택을 피할 수 있다. 이러한 접촉부는 층간 유전체층(1037)에서 구멍을 식각하고, 그 중에 금속과 같은 전도성 재료를 충전하여 형성할 수 있다.
여기서, 접촉부(1039)는 워드 라인에 전기적으로 연결될 수 있다. 워드 라인을 통해 접촉부(1039)를 경유하여, 게이트 도체층(1027)에 게이트 제어 신호를 가할 수 있다. 동일한 소자층에서 서로 적층되는 두 개의 메모리 셀에 대하여, 중간에 위치하는 소스/드레인층, 즉 제2 소스/드레인층(10091, 10092)은 이 두 개의 메모리 셀에 의해 공유되며, 접촉부(1041)를 경유하여 소스 라인에 전기적으로 연결될 수 있다. 상하 양단에 위치하는 소스/드레인층, 즉 제1 소스/드레인층(10051, 10052) 및 제3 소스/드레인층(10131, 10132)은 접촉부(1041)를 경유하여 비트 라인에 전기적으로 연결될 수 있다. 이와 같이, NOR형 구성을 얻을 수 있다. 여기서, 채널층까지의 접촉부도 형성된다. 이러한 접촉부를 벌크 접촉부라고 할 수 있으며, 벌크 바이어스를 받아 소자 임계값 전압을 조정할 수 있다.
여기서, 하나의 소자층에 두 개의 메모리 셀을 형성함으로써, 배선 수를 줄일 수 있다. 하지만, 본 개시는 이에 한정되지 않는다. 예를 들면, 하나의 소자층에는 단일 메모리 셀만 형성할 수 있다. 이 경우, 소자층에는 제1 소스/드레인층, 제1 채널층 및 제2 소스/드레인층만 설치되고, 제2 채널층과 제3 소스/드레인층을 설치할 필요가 없을 수 있다.
도 18은 본 개시의 실시예에 따른 NOR형 메모리 소자의 등가 회로도를 개략적으로 나타냈다.
도 18의 예시에서, 세 개의 워드 라인(WL1, WL2, WL3) 및 여덟 개의 비트 라인(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8)을 개략적으로 나타냈다. 하지만, 비트 라인과 워드 라인의 구체적인 수는 이에 한정되지 않는다. 비트 라인과 워드 라인이 교차하는 곳에는 메모리 셀(MC)이 설치된다. 도 18은 또한 네 개의 소스 라인(SL1, SL2, SL3, SL4)을 나타냈다. 상술한 바와 같이, 수직 방향에서 각 인접한 두 층은 동일한 소스 라인을 공유하여 연결될 수 있다. 또한, 각 소스 라인을 서로 연결할 수 있으므로, 각 메모리 셀(MC)을 공통 소스 라인에 연결할 수 있다. 또한, 도 18에서 또한 점선으로 각 메모리 셀까지의 선택적 벌크 연결을 개략적으로 나타냈다. 아래에 설명된 바와 같이, 각 메모리 셀의 벌크 연결은 해당 메모리 셀의 소스 라인에 전기적으로 연결될 수 있다.
여기서, 단지 도시의 편의성을 위해, 메모리 셀(MC)의 2차원 배열을 나타냈다. 이 2차원 배열과 교차하는 방향(예를 들면, 도면에서 지면에 수직인 방향)에 복수의 이러한 2차원 배열을 배치하여 3차원 배열을 얻을 수 있다.
도 18에서 워드 라인(WL1)에서 워드 라인(WL3)까지의 연장 방향은 게이트 스택의 연장 방향, 즉 전술한 실시예에서 기판에 대한 수직 방향에 대응할 수 있다. 해당 방향에서 인접한 비트 라인은 서로 격리된다. 이것은 또한 상술한 실시예에서 수직 방향으로 인접한 소자층 사이에 격리층을 설치하는 이유이기도 한다.
상술한 실시예에서, 접촉 영역의 접촉부(1041)는 접촉 영역에 잔류된 게이트 스택을 피해야 한다. 본 개시의 다른 실시예에 따르면, 접촉 영역에 잔류된 게이트 스택의 상단에 유전체와 같은 격리를 형성할 수 있으므로, 이러한 잔류된 게이트 스택을 의도적으로 피할 필요가 없게 된다.
예를 들면, 도 12(a) 및 도 12(b)에 도시된 바와 같이, 위에서 도 7(a) 내지 도 9(b)와 결합하여 설명한 바와 같이 접촉 영역에 계단 구조를 형성한 후, RIE와 같은 선택성 식각을 통해 격리층 및 스페이서(1035)를 제거하여, 각 게이트 스택의 상단(소자 영역 및 접촉 영역에서)을 노출시킬 수 있다. 포토레지스트와 같은 차폐층을 통해, 소자 영역의 게이트 스택을 차폐하여, 접촉 영역의 게이트 스택을 노출시킬 수 있다. 접촉 영역에 노출된 게이트 스택에 대하여, RIE와 같은 선택성 에칭을 통해 게이트 전도체층을 예를 들면 약 50nm~150nm로 오목할 수 있게 한다. 그 후, 차폐층을 제거할 수 있다. 접촉 영역에서 게이트 도체층의 오목으로 인해 형성된 공극에서, 예를 들면 증착 후의 에치백을 통해 SiC와 같은 유전체 재료를 충전하여, 격리 플러그(1043)를 형성할 수 있다.
그 다음, 상술한 실시예에 따라 층간 유전체층을 형성하고, 그 중에 접촉부(1039, 1041')를 형성할 수 있다. 해당 예시에서, 접촉 영역의 접촉부(1041')는 격리 플러그(1043)까지 연장될 수 있다. 따라서, 접촉부(1041')는 상술한 플러그의 형태로 한정되지 않고, 접촉 저항을 감소시키기 위해 스트립 형태로 형성될 수 있다. 스트립 접촉부(1041')는 해당 층의 랜딩 패드(즉, 계단 구조의 계단)를 따라 연장될 수 있다.
상술한 실시예에서, 채널층이 가볍게 도핑되거나 의도하지 않게 도핑되기 때문에, 벌크 접촉부와 채널층 사이의 접촉 저항은 상대적으로 클 수 있다. 본 개시의 다른 실시예에 따르면, 채널층과 벌크 접촉부가 접촉하는 곳에 상대적으로 고도핑된 영역을 형성하여 접촉 저항을 감소시킬 수 있다. 예를 들면, 상술한 바와 같이, 층간 유전체층을 형성하고, 층간 유전체층에서 접촉부에 사용되는 구멍을 식각한 후, 포토레지스트(1045)를 형성하고, 포토리소그래피를 통해 포토레지스트(1045)를 벌크 접촉부를 형성할 구멍을 노출시키도록 패터닝할 수 있다. 이러한 구멍을 경유하고, 예를 들면 이온 주입을 통해 채널층의 랜딩 패드에 고도핑 영역(1047)을 형성할 수 있다. 고도핑 영역(1047)의 도핑 유형은 채널층의 도핑 유형과 동일하지만, 도핑 농도는 채널층의 나머지 적어도 일부에 비해 비교적 높을 수 있다. 그 후, 포토레지스트(1045)를 제거할 수 있다. 그 다음, 층간 유전체층의 구멍에 접촉부를 형성할 수 있다.
상술한 실시예에서, 벌크 접촉부를 별도로 제공한다. 본 개시의 다른 실시예에 따르면, 벌크 접촉부는 소스 라인 접촉부와 일체화되어, 면적을 절약할 수 있다. 예를 들면, 도 14 및 15에 도시된 바와 같이, 접촉부(1041", 1041'")는 각 소자층의 제2 소스/드레인층 및 제2 소스/드레인층 상하의 제1 채널층 및 제2 채널층과 접촉할 수 있다. 도 14와 도 15의 실시예의 차이점은, 접촉 영역의 계단 구조가 다른 것이다. 도 14에 도시된 실시예에서, 제2 소스/드레인층과 제1 채널층 사이 및 제2 소스/드레인층과 제2 채널층 사이에 모두 계단이 형성될 수 있다. 하지만, 도 15에 도시된 실시예에서, 제2 소스/드레인층과 제2 채널층 사이에는 계단이 형성되지 않아 면적을 더욱 절약할 수 있다.
상술한 실시예에서, 접촉부는 상응하는 랜딩 패드와 직접 접촉한다. 본 개시의 다른 실시예에 따르면, 랜딩 패드에 규화물을 형성하여 접촉 저항을 감소시킬 수 있다. 보다 구체적으로, 접촉 영역의 각 계단에서 계단의 가로 방향 표면을 랜딩 패드로 하여, 그 위에 규화물을 형성할 수 있다. 한편, 인접한 계단 각각의 랜딩 패드 사이에 쇼트가 생기지 않도록 하기 위해, 계단의 수직 표면에는 규화물이 형성되지 않을 수 있다.
예를 들면, 도 16(a) 및 도 16(b)에 도시된 바와 같이, 위에서 도 7(a) 내지 도 9(b)와 결합하여 설명된 바와 같이 접촉 영역에 계단 구조를 형성한 후, RIE와 같은 선택성 식각을 통해 격리층 및 스페이서(1035)를 제거하여, 접촉 영역에서 각 게이트 스택의 표면을 노출시킬 수 있다. 스페이서 형성 공정을 통해, 각 계단의 수직 표면에 질화물과 같은 유전체 스페이서(1049)를 형성하여, 이러한 수직 표면을 차폐하여 추후 규화 반응이 발생하는 것을 방지할 수 있다. 그 다음, 노출된 각 계단의 가로 방향 표면을 규화 처리할 수 있다. 예를 들면, NiPt와 같은 금속을 증착하고 어닐링하여, 증착된 금속이 각 계단의 가로 방향 표면에 있는 반도체 재료(예를 들면, Si)와 규화 반응을 발생시켜, NiPtSi와 같은 전도성 금속 규화물(1051)을 생성할 수 있다. 그 후, 반응하지 않는 금속을 제거할 수 있다.
도시된 예시에서, 게이트 도체층(1027)은 예를 들면 다결정 규소이므로, 그 상단에서도 규화 반응을 발생하여, 규화물에 의해 덮일 수 있다. 게이트 도체층(1027)이 금속 게이트인 경우, 먼저 소자 영역에 보호층(예를 들면, 질화물)을 형성하여 게이트 스택을 덮은 다음 규화 처리를 진행할 수 있다. 이리하여, 규화 처리 공정에서 금속을 제거할 때 게이트 도체층(1027)이 식각되어 손상되는 것을 방지할 수 있다.
그 후, 도 17(a) 및 도 17(b)에 도시된 바와 같이, 상술한 바와 같이 층간 유전체층을 형성하고, 그 중에 접촉부(1039, 1041)를 형성할 수 있다. 접촉부에 사용되는 구멍을 식각할 때, 규화물(1051)을 식각 정지층으로 할 수 있다. 따라서, 구멍의 식각 깊이를 더 잘 제어할 수 있다.
본 개시의 실시예에 따른 메모리 소자는 다양한 전자 기기에 응용될 수 있다. 예를 들어, 메모리 소자는 전자 기기의 동작에 필요한 다양한 프로그램, 어플리케이션 및 데이터를 저장할 수 있다. 전자 기기는 메모리 소자와 배합하는 프로세서를 더 포함할 수 있다. 예를 들어, 프로세서는 메모리 소자에 저장된 프로그램을 실행하여 전자 기기를 동작시킬 수 있다. 이러한 전자 기기는, 예를 들어, 스마트폰, 개인용 컴퓨터(PC), 테블릿, 인공지능 기기, 웨어러블 기기 또는 이동 전원 등일 수 있다.
상기 설명에서, 각 층의 패터닝, 식각 등 기술적인 세부사항들에 대해 상세하게 설명하지는 않았다. 하지만, 당업자라면, 다양한 기술적 수단을 통해 원하는 모양의 층, 영역 등을 형성할 수 있음을 이해해야 한다. 또한, 동일한 구조를 형성하기 위해, 당업자는 상술한 방법과 완전히 동일하지 않은 방법을 설계할 수 있다. 비록, 위에서 각 실시예를 별도로 설명하였으나, 이는 결코 각 실시예 중의 조치가 결합하여 사용할수 없음을 의미하지 않는다.
이상에서 본 개시의 실시예에 대해 설명하였다. 하지만, 이러한 실시예들은 단지 설명을 위한 것일 뿐, 결코 본 개시의 범위를 제한하기 위한 것이 아니다. 본 개시의 범위는 첨부된 청구범위 및 그 등가물에 의해 한정된다. 당업자라면, 본 개시의 범위를 벗어나지 않고, 다양하게 치환 및 변경할 수 있는데, 이러한 치환 및 변경 또한 본 개시의 범위에 포함되어야 한다. 본 개시의 실시예에 따른 메모리 소자는 다양한 전자 기기에 적용될 수 있다. 예를 들면, 메모리 소자는 전자 기기의 동작에 필요한 다양한 프로그램, 애플리케이션 및 데이터를 메모리할 수 있다. 전자 기기는 또한 메모리 소자와 배합되는 프로세서를 포함할 수 있다. 예를 들면, 프로세서는 메모리 기기에 메모리된 프로그램을 실행하여 전자 기기를 조작할 수 있다. 이러한 전자 기기는 예를 들면 스마트폰, 개인용 컴퓨터(PC), 태블릿 컴퓨터, 인공지능 기기, 웨어러블 디바이스 또는 보조 배터리 등일 수 있다.
이상의 설명에서, 각 층의 구도, 식각 등 기술적 세부 사항에 대해 상세한 설명을 하지 않았다. 당업자는 다양한 기술적 수단을 통해 원하는 형상의 층, 영역 등을 형성할 수 있음을 이해해야 한다. 또한, 동일한 구조를 형성하기 위하여, 당업자는 위에서 설명한 방법과 완전히 같지 않은 방법도 설계할 수 있다. 또한, 위에서 각 실시예에 대해 별도로 설명했지만, 이는 각 실시예의 조치가 유리하게 결합될 수 없다는 것을 의미하지 않는다.
이상, 본 개시의 실시예에 대해 설명하였다. 하지만, 이러한 실시예는 단지 설명을 위한 목적일 뿐, 본 개시의 범위를 한정하기 위한 것이 아니다. 본 개시의 범위는 첨부된 청구의 범위와 그 동등물에 의해 한정된다. 본 개시의 범위를 벗어나는 것이 없이, 당업자는 다양한 대체 및 수정을 진행할 수 있으며, 이러한 대체 및 수정은 본 개시의 범위에 포함되어야 한다.
Claims (36)
- NOR형 메모리 소자로서,
기판 상에 설치되는 복수의 소자층 - 각각의 소자층은 제1 소스/드레인층, 제1 채널층 및 제2 소스/드레인층의 적층을 포함함 -; 및
각각의 소자층 중의 상기 적층을 관통하도록 상기 기판에 대하여 수직으로 연장되는 게이트 스택 - 상기 게이트 스택은 게이트 도체층 및 상기 게이트 도체층과 상기 적층 사이에 설치되는 메모리 기능층을 포함하고, 상기 게이트 스택이 상기 적층과 교차하는 곳에서 메모리 셀을 한정함 -;
을 포함하는, NOR형 메모리 소자. - 제1항에 있어서,
상기 복수의 소자층 중의 적어도 일부 소자층의 상기 적층은,
제2 채널층 및 제3 소스/드레인층을 더 포함하며,
상기 게이트 스택이 상기 적층과 교차하는 곳에서 서로 적층된 두 개의 메모리 셀을 한정하는, NOR형 메모리 소자. - 제1항 또는 제2항에 있어서,
상기 메모리 기능층은, 전하 포획 재료 또는 강유전체 재료 중의 적어도 하나를 포함하는, NOR형 메모리 소자. - 제1항 또는 제2항에 있어서,
상기 적층은, 단결정 반도체 재료를 포함하는, NOR형 메모리 소자. - 제1항 또는 제2항에 있어서,
상기 복수의 소자층 중의 적어도 일부 인접한 소자층 사이에 격리층이 설치된, NOR형 메모리 소자. - 제5항에 있어서,
상기 격리층 위의 소자층에서 상기 격리층과 인접한 소스/드레인층 및 상기 격리층 아래의 소자층에서 상기 격리층과 인접한 소스/드레인층은, 각각 다른 비트 라인에 전기적으로 연결되는, NOR형 메모리 소자. - 제1항 또는 제2항에 있어서,
상기 메모리 기능층은, 상기 게이트 도체층의 밑면과 측벽에 형성되는, NOR형 메모리 소자. - 제1항 또는 제2항에 있어서,
배열(array)로 배치된 복수의 상기 게이트 스택을 포함하는, NOR형 메모리 소자. - 제2항에 있어서,
상기 제1 소스/드레인층, 상기 제1 채널층, 상기 제2 소스/드레인층, 상기 제2 채널층과 상기 제3 소스/드레인층은, 동일한 반도체 재료를 포함하고,
그 중에 인접한 층 사이에는 도핑 농도 계면을 갖는, NOR형 메모리 소자. - 제2항에 있어서,
서로 다른 제1 비트 라인과 제2 비트 라인;
소스 라인;
상기 제1 소스/드레인층까지의 제1 접촉부;
상기 제2 소스/드레인층까지의 제2 접촉부; 및
상기 제3 소스/드레인층까지의 제3 접촉부를 더 포함하며,
여기서, 상기 제1 접촉부와 상기 제3 접촉부는 각각 상기 제1 비트 라인과 상기 제2 비트 라인에 전기적으로 연결되며, 상기 제2 접촉부는 상기 소스 라인에 전기적으로 연결되는, NOR형 메모리 소자. - 제10항에 있어서,
상기 제1 채널층까지의 제4 접촉부; 및
상기 제2 채널층까지의 제5 접촉부를 더 포함하는, NOR형 메모리 소자. - 제11항에 있어서,
상기 제1 접촉부 내지 상기 제5 접촉부는, 서로 실질적으로 평행하게 연장되는 스트립 형태로 형성되는, NOR형 메모리 소자. - 제11항에 있어서,
상기 제1 채널층에서 상기 제4 접촉부와 접촉하는 곳의 도핑 농도가 상기 제1 채널층에서 나머지 적어도 일부에 비해 높은 고도핑 영역; 및
상기 제2 채널층에서 상기 제5 접촉부와 접촉하는 곳의 도핑 농도가 상기 제2 채널층에서 나머지 적어도 일부에 비해 높은 고도핑 영역을 더 포함하는, NOR형 메모리 소자. - 제10항에 있어서,
상기 제2 접촉부는, 또한 상기 제1 채널층 및 상기 제2 채널층과 전기적으로 연결되는, NOR형 메모리 소자. - 제14항에 있어서,
상기 제2 소스/드레인층의 단부와 상기 제2 채널층의 단부는 실질적으로 정렬되고, 상기 제1 채널층의 단부는 상대적으로 돌출되어 있거나, 또는
상기 제1 채널층의 단부는 상기 제2 소스/드레인층의 단부에 비해 돌출되어 있고, 상기 제2 소스/드레인층의 단부는 상기 제2 채널층의 단부에 비해 돌출되어 있는, NOR형 메모리 소자. - 제10항 또는 제11항에 있어서,
상기 기판은 소자 영역 및 상기 소자 영역에 인접한 접촉 영역을 포함하고,
상기 메모리 셀은 상기 소자 영역에 형성되며,
상기 접촉부는 상기 접촉 영역에 형성되는, NOR형 메모리 소자. - 제16항에 있어서,
각 상기 소자층 중의 상기 제1 소스/드레인층, 상기 제1 채널층, 상기 제2 소스/드레인층, 상기 제2 채널층 및 상기 제3 소스/드레인층은, 상기 접촉 영역에서 계단 구조를 형성하는, NOR형 메모리 소자. - 제17항에 있어서,
상기 계단 구조는 가로 방향 표면 및 수직 표면을 갖는 계단을 포함하며,
상기 NOR형 메모리 소자는,
상기 계단의 상기 가로 방향 표면 상에 있는 규화물; 및
상기 계단의 상기 수직 표면 상에 있는 유전체 스페이서를 더 포함하는, NOR형 메모리 소자. - 제1항 또는 제2항에 있어서,
워드 라인; 및
상기 게이트 도체층까지의 제6 접촉부를 더 포함하며,
상기 제6 접촉부는 상기 워드 라인에 전기적으로 연결되는, NOR형 메모리 소자. - NOR형 메모리 소자의 제조 방법으로서,
기판 상에, 복수의 소자층을 설치하는 것 - 각각의 소자층이 제1 소스/드레인층, 제1 채널층과 제2 소스/드레인층의 적층을 포함함 -;
각 상기 소자층 중의 상기 적층을 관통하도록 상기 기판에 대하여 수직으로 연장되는 가공 통로를 형성하는 것; 및
상기 가공 통로에, 게이트 스택을 형성하는 것 - 상기 게이트 스택은 게이트 도체층 및 상기 게이트 도체층과 상기 적층 사이에 설치되는 메모리 기능층을 포함하고, 상기 게이트 스택이 상기 적층과 교차하는 곳에서 메모리 셀을 한정함 -;
을 포함하는, NOR형 메모리 소자의 제조 방법. - 제20항에 있어서,
상기 복수의 소자층 중의 적어도 일부 소자층의 상기 적층은, 제2 채널층 및 제3 소스/드레인층을 더 포함하는, NOR형 메모리 소자의 제조 방법. - 제20항 또는 제21항에 있어서,
상기 적층은, 에피택셜 성장을 통해 형성되는, NOR형 메모리 소자의 제조 방법. - 제22항에 있어서,
상기 적층 중의 각 층은, 에피택셜 성장 시에 인-시투 도핑되는, NOR형 메모리 소자의 제조 방법. - 제20항 또는 제21항에 있어서,
적어도 일부 인접한 소자층 사이에 희생층을 형성하는 것을 더 포함하며,
여기서, 상기 복수의 소자층을 설치한 후, 상기 제조 방법은 상기 희생층을 격리층으로 대체하는, NOR형 메모리 소자의 제조 방법. - 제24항에 있어서,
상기 희생층을 격리층으로 대체하는 것은,
일부 가공 통로에서 지지층을 형성하고, 나머지 가공 통로에서 상기 희생층을 노출시키는 것;
상기 나머지 가공 통로를 경유하여, 상기 희생층을 상기 격리층으로 대체하는 것; 및
상기 지지층을 제거하는 것을 포함하는, NOR형 메모리 소자의 제조 방법. - 제20항 또는 제21항에 있어서,
상기 게이트 스택을 형성하는 것은,
실질적으로 공형의(conformal) 방식으로 상기 가공 통로의 밑면과 측벽에 상기 메모리 기능층을 형성하는 것; 및
상기 메모리 기능층이 형성된 상기 가공 통로에 상기 게이트 도체층을 충전하는 것;을 포함하는, 메모리 소자의 제조 방법. - 제20항 또는 제21항에 있어서,
배열(array)로 배치된 복수의 상기 가공 통로를 형성하는, 메모리 소자의 제조 방법. - 제21항에 있어서,
상기 기판은 소자 영역 및 소자 영역에 인접한 접촉 영역을 포함하고, 상기 메모리 셀은 상기 소자 영역에 형성되며,
상기 제조 방법은,
상기 접촉 영역에 상기 제1 소스/드레인층까지의 제1 접촉부, 상기 제2 소스/드레인층까지의 제2 접촉부 및 상기 제3 소스/드레인층까지의 제3 접촉부를 형성하는 것을 더 포함하는, NOR형 메모리 소자의 제조 방법. - 제28항에 있어서,
상기 접촉 영역에 상기 제1 채널층까지의 제4 접촉부 및 상기 제2 채널층까지의 제5 접촉부를 형성하는 것을 더 포함하는, NOR형 메모리 소자의 제조 방법. - 제29항에 있어서,
상기 제1 접촉부 내지 상기 제5 접촉부는, 서로 실질적으로 평행하게 연장되는 스트립 형태로 형성하는, NOR형 메모리 소자의 제조 방법. - 제29항에 있어서,
상기 제1 채널층과 상기 제4 접촉부가 접촉하는 곳에, 도핑 농도가 상기 제1 채널층 중의 나머지 적어도 일부의 도핑 농도보다 높은 고도핑 영역을 형성하는 것; 및
상기 제2 채널층과 상기 제5 접촉부가 접촉하는 곳에, 도핑 농도가 상기 제2 채널층 중의 나머지 적어도 일부의 도핑 농도보다 높은 고도핑 영역을 형성하는 것;
을 더 포함하는, NOR형 메모리 소자의 제조 방법. - 제28항에 있어서,
상기 제2 접촉부는, 또한 상기 제1 채널층 및 상기 제2 채널층과 전기적으로 연결되도록 형성된, NOR형 메모리 소자의 제조 방법. - 제28항에 있어서,
각 상기 소자층 중의 상기 제1 소스/드레인층, 상기 제1 채널층, 상기 제2 소스/드레인층, 상기 제2 채널층 및 상기 제3 소스/드레인층은, 상기 접촉 영역에서 계단 구조로 패터닝되는, NOR형 메모리 소자의 제조 방법. - 제33항에 있어서,
상기 계단 구조는 가로 방향 표면 및 수직 표면을 갖는 계단을 포함하며, 상기 제조 방법은,
상기 계단의 상기 수직 표면 상에 유전체 스페이서를 형성하는 것; 및
상기 계단의 상기 가로 방향 표면을 규화 처리하는 것을 더 포함하는, NOR형 메모리 소자의 제조 방법. - 제1항 내지 제19항 중의 어느 한 항의 NOR형 메모리 소자를 포함하는, 전자 기기.
- 제35항에 있어서,
상기 전자 기기는 스마트폰, 개인용 컴퓨터, 태블릿 컴퓨터, 인공지능 기기, 웨어러블 디바이스 또는 보조 배터리를 포함하는, 전자 기기.
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