TWI827462B - 記憶體件及其製造方法及包括記憶體件的電子設備 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000002184 metal Substances 0.000 claims abstract description 68
- 229910052751 metal Inorganic materials 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 239000004020 conductor Substances 0.000 claims abstract description 25
- 230000006386 memory function Effects 0.000 claims abstract description 11
- 239000010410 layer Substances 0.000 claims description 495
- 238000012545 processing Methods 0.000 claims description 56
- 238000005530 etching Methods 0.000 claims description 41
- 238000002955 isolation Methods 0.000 claims description 41
- 239000002019 doping agent Substances 0.000 claims description 32
- 239000000463 material Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 26
- 239000007790 solid phase Substances 0.000 claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 16
- 238000003860 storage Methods 0.000 claims description 13
- 238000011065 in-situ storage Methods 0.000 claims description 12
- 230000006870 function Effects 0.000 claims description 11
- 239000007769 metal material Substances 0.000 claims description 7
- 239000013078 crystal Substances 0.000 claims description 6
- 239000003989 dielectric material Substances 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 3
- 239000002346 layers by function Substances 0.000 claims description 3
- 238000013473 artificial intelligence Methods 0.000 claims description 2
- 238000004891 communication Methods 0.000 claims description 2
- 230000007423 decrease Effects 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 claims description 2
- 230000008569 process Effects 0.000 description 18
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 238000001020 plasma etching Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 10
- 238000000151 deposition Methods 0.000 description 9
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000003754 machining Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000009828 non-uniform distribution Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000012864 cross contamination Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
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- Semiconductor Memories (AREA)
Abstract
本發明揭露一種記憶體件及其製造方法及包括記憶體件的電子設備。根據實施例,記憶體件可以包括:豎直地疊置在襯底上的多個單元有源層,各單元有源層包括設於該單元有源層中不同豎直高度處的下源/漏區和上源/漏區以及下源/漏區與上源/漏區之間的溝道區;襯底上相對於襯底豎直延伸以穿過多個單元有源層的柵堆疊,其中柵堆疊包括柵導體層和設置在柵導體層與單元有源層之間的存儲功能層,在柵堆疊與各單元有源層相交之處限定存儲單元;以及設於各單元有源層的下表面和上表面中至少之一上的導電金屬層。
Description
本發明涉及半導體領域,具體地,涉及記憶體件及其製造方法以及包括記憶體件的電子設備。
在水平型器件如金屬氧化物半導體場效應電晶體(MOSFET)中,源極、柵極和漏極沿大致平行於襯底表面的方向布置。由於這種布置,水平型器件不易進一步縮小。與此不同,在豎直型器件中,源極、柵極和漏極沿大致垂直於襯底表面的方向布置。因此,相對於水平型器件,豎直型器件更容易縮小。而且,豎直型器件易於彼此疊置,從而可以適於得到三維(3D)結構。
但是,在3D結構中,難以嵌入金屬導電線,特別是在溝道採用單晶矽材料以抑制電阻增大時。
有鑑於此,本發明的目的至少部分地在於提供一種具有改進性能的記憶體件及其製造方法以及包括記憶體件的電子設備。
根據本發明的一個方面,提供了一種記憶體件,包括:豎直地疊置在襯底上的多個單元有源層,各單元有源層包括設於該單元有源層中不同豎直高度處的下源/漏區和上源/漏區以及下源/漏區與上源/漏區之間的溝道區;襯底上相對於襯底豎直延伸以穿過多個單元有源層的柵堆疊,其中柵堆疊包括柵導體層和設置在柵導體層與單元有源層之間的存儲功能層,在柵堆疊與各單元有源層相交之處限定存儲單元;以及設於各單元有源層的下表面和上表面中至少之一上的導電金屬層。
根據本發明的另一方面,提供了一種製造記憶體件的方法,包括:在襯底上設置多個單元有源層與多個犧牲層的疊層,各單元有源層至少在其一側具有犧牲層;形成相對於襯底豎直延伸以穿過疊層的加工通道;經由加工通道,去除犧牲層;經由加工通道,在由於犧牲層的去除而釋放的空間中,在由此顯露的各單元有源層的下表面和/或上表面上形成導電金屬層,並形成將導電金屬層彼此電隔離的隔離層;以及在加工通道中形成柵堆疊,柵堆疊包括柵導體層和設置在柵導體層與單元有源層之間的存儲功能層,在柵堆疊與單元有源層相交之處限定存儲單元。
根據本發明的另一方面,提供了一種電子設備,包括上述記憶體件。
根據本發明的實施例,可以設置導電金屬層作為位線/源極線連接,以降低電阻。另外,可以使用單晶材料的疊層作為構建模組,來建立三維(3D)記憶體件。因此,在彼此疊置多個存儲單元時,可以抑制電阻的增大。
以下,將參照附圖來描述本發明的實施例。但是應該理解,這些描述只是示例性的,而並非要限制本發明的範圍。此外,在以下說明中,省略了對公知結構和技術的描述,以避免不必要地混淆本發明的概念。
在附圖中示出了根據本發明實施例的各種結構示意圖。這些圖並非是按比例繪製的,其中為了清楚表達的目的,放大了某些細節,並且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及他們之間的相對大小、位置關係僅是示例性的,實際中可能由於製造公差或技術限制而有所偏差,並且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。
在本發明的上下文中,當將一層/元件稱作位於另一層/元件“上”時,該層/元件可以直接位於該另一層/元件上,或者他們之間可以存在居中層/元件。另外,如果在一種朝向中一層/元件位於另一層/元件“上”,那麼當調轉朝向時,該層/元件可以位於該另一層/元件“下”。
根據本發明實施例的記憶體件基於豎直型器件。豎直型器件可以包括在襯底上沿豎直方向(大致垂直於襯底表面的方向)設置的有源區,包括設於不同豎直高度處(例如,分別設於上下兩端)的源/漏區以及位於源/漏區之間的溝道區。源/漏區之間可以通過溝道區形成導電通道。在有源區中,源/漏區和溝道區例如可以通過摻雜濃度來限定。
根據本發明的實施例,有源區可以通過襯底上的單元有源層來限定。例如,單元有源層可以是半導體材料層,源/漏區可以通過摻雜(例如,下述擴散摻雜)而分別形成在該半導體材料層在豎直方向上的相對兩端,而溝道區可以形成在該半導體材料層在豎直方向上的中部。或者,單元有源層可以是源/漏層、溝道層和源/漏層的疊層,源/漏層在生長時可以被原位摻雜而在其中形成源/漏區。柵堆疊可以延伸穿過單元有源層,從而有源區可以圍繞柵堆疊的外周。在此,柵堆疊可以包括存儲功能層如電荷捕獲材料或鐵電材料中至少之一,以便實現存儲功能。這樣,柵堆疊和與之相對的有源區相配合而限定存儲單元。在此,存儲單元可以是快閃記憶體(flash)單元。
可以設置多個柵堆疊以穿過單元有源層,從而在這多個柵堆疊與單元有源層相交之處限定多個存儲單元。這些存儲單元在單元有源層所在的平面內排列成與該多個柵堆疊相對應的陣列(例如,通常是按行和列排列的二維陣列)。
由於豎直型器件易於疊置的特性,根據本發明實施例的記憶體件可以是三維(3D)陣列。具體地,可以在豎直方向上設置多個這樣的單元有源層。柵堆疊可以豎直延伸,從而穿過這多個單元有源層。這樣,對於單個柵堆疊而言,與豎直方向上疊置的這多個單元有源層相交而限定在豎直方向上疊置的多個存儲單元。
在NOR(“或非”)型記憶體件中,各存儲單元可以連接到公共的源極線。鑒於這種配置,為節省布線,在豎直方向上,兩個相鄰的存儲單元可以共用相同的源極線連接。例如,對於這兩個相鄰的存儲單元,他們各自處於近端(即,這兩個存儲單元彼此靠近的一端)的源/漏區可以作為源區,並因此例如通過公共的接觸部而電連接到源極線;他們各自處於遠端(即,這兩個存儲單元彼此遠離的一端)的源/漏區可以作為漏區,並可以分別連接到不同的位線。
單元有源層可以通過外延生長而形成,並可以為單晶半導體材料。與形成彼此疊置的多個柵堆疊,再形成穿過這些柵堆疊的豎直有源區的常規工藝相比,更容易形成單晶的有源區(特別是溝道區)。
單元有源層在生長時可以被原位摻雜,並可以限定溝道區中的摻雜特性。另外,源/漏區的摻雜可以通過擴散形成。例如,可以在各單元有源層的相對兩端設置固相摻雜劑源層,並將固相摻雜劑源層中的摻雜劑驅入單元有源層中,以形成源/漏區。於是,可以單獨調節源/漏區、溝道區的摻雜分布,並可以形成陡峭的高源/漏摻雜。
單元有源層在其下表面和上表面至少之一上可以設置有導電金屬層,這有助於降低電阻。在一單元有源層的下表面和上表面上均設置有導電金屬層的情況下,其中一個可以用作位線(BL)連接,而另一個可以用作源極線(SL)連接。或者,在一單元有源層的下表面和上表面之一上設置有導電金屬層(而另一表面上未設置導電金屬層)的情況下,該導電金屬層可以用作BL連接或者SL連接。
這種豎直型記憶體件例如可以如下製造。具體地,可以在襯底上設置多個單元有源層和多個犧牲層的疊層,使得每一單元有源層在至少一側(上側和/或下側)具有犧牲層。例如,單元有源層和犧牲層可以交替設置,或者每兩個單元有源層之間設置一個犧牲層。單元有源層和犧牲層可以通過外延生長來提供。犧牲層隨後可以替換為隔離層(特別是,導電金屬層夾著隔離層的結構)。另外,在外延生長時,可以進行原位摻雜,以實現所需的摻雜極性和摻雜濃度。
可以形成相對於襯底豎直延伸以穿過各個單元有源層的加工通道。在加工通道中,可以露出犧牲層的側壁,從而可以將之替換為導電金屬層夾著隔離層的結構。例如,可以在一部分加工通道中形成支撐層,以便在替換犧牲層時對疊層起到支撐作用。可以經由其餘加工通道,例如通過選擇性刻蝕,去除犧牲層。在由於犧牲層的去除而釋放的空間中,可以通過例如沉積然後回蝕的方式,形成導電金屬層和隔離層。
根據其他實施例,可以先將犧牲層替換為固相摻雜劑源層。可以通過退火,將摻雜劑從固相摻雜劑源層驅入單元有源層的相對兩端,以形成源/漏區。之後,可以將固相摻雜劑源層替換為導電金屬層夾著隔離層的結構。另外,在加工通道中,可以形成柵堆疊。
本發明可以各種形式呈現,以下將描述其中一些示例。在以下的描述中,涉及各種材料的選擇。材料的選擇除了考慮其功能(例如,半導體材料用於形成有源區,電介質材料用於形成電隔離,導電材料用於形成電極、互連結構等)之外,還考慮刻蝕選擇性。在以下的描述中,可能指出了所需的刻蝕選擇性,也可能並未指出。本領域技術人員應當清楚,當以下提及對某一材料層進行刻蝕時,如果沒有提到其他層也被刻蝕或者圖中並未示出其他層也被刻蝕,那麼這種刻蝕可以是選擇性的,且該材料層相對於暴露於相同刻蝕配方中的其他層可以具備刻蝕選擇性。
圖1至13(c)示出了根據本發明實施例的製造記憶體件的流程中,部分階段的示意圖。
如圖1所示,提供襯底1001。該襯底1001可以是各種形式的襯底,包括但不限於體半導體材料襯底如體Si襯底、絕緣體上半導體(SOI)襯底、化合物半導體襯底如SiGe襯底等。在以下的描述中,為方便說明,以體Si襯底如Si晶片為例進行描述。
在襯底1001上,可以如下所述形成記憶體件,例如NOR型或AND(“與”)型快閃記憶體(flash)。記憶體件中的存儲單元(cell)可以是n型器件或p型器件。在此,以n型存儲單元為例進行描述,為此襯底1001中可以形成有p型阱。因此,以下的描述,特別是關於摻雜類型的描述,針對n型器件的形成。但是,本發明不限於此。
在襯底1001上,可以通過例如外延生長,形成用於限定隔離層的犧牲層1003
1以及用於限定存儲單元的有源區的單元有源層1005
1。
襯底1001上所生長的各層可以是單晶的半導體層。這些層由於分別生長或者摻雜,從而彼此之間可以具有晶體界面或摻雜濃度界面。
犧牲層1003
1隨後可以被替換為用於電隔離的隔離層,其厚度可以對應於希望形成的隔離層的厚度,例如為約10 nm~50 nm。根據本發明的實施例,犧牲層1003
1還可以用來限定位線/源極線(BL/SL)連接的位置。單元有源層1005
1隨後限定存儲單元的有源區,厚度例如可以為約40 nm~200 nm。
這些半導體層可以包括各種合適的半導體材料,例如元素半導體材料如Si或Ge、化合物半導體材料如SiGe等。考慮以下將犧牲層1003
1替換為隔離層的工藝,犧牲層1003
1可以相對於單元有源層1005
1具備刻蝕選擇性。例如,犧牲層1003
1可以包括SiGe(Ge的原子百分比例如為約15%~30%),單元有源層1005
1可以包括Si。
在生長單元有源層1005
1時,可以對其進行原位摻雜。例如,對於n型器件,可以進行p型摻雜,摻雜濃度為約1E17~1E19 cm
-3。這種摻雜可以限定隨後形成的溝道區中的摻雜特性,以例如調節器件閾值電壓(V
t)、控制短溝道效應等。在此,在豎直方向上,摻雜濃度可以具有非均勻的分布,以優化器件性能。例如,在與漏區(之後連接到位線)接近的區域中濃度相對較高以減少短溝道效應,而在與源區(之後連接到源極線)接近的區域中濃度相對較低以降低溝道電阻。這可以通過在生長的不同階段引入不同劑量的摻雜劑來實現。
為增加集成密度,可以設置多個單元有源層。例如,可以通過外延生長,在單元有源層1005
1上設置單元有源層1005
2、1005
3、1005
4,單元有源層之間通過用於限定隔離層的犧牲層1003
2、1003
3、1003
4間隔開。儘管圖1中僅示出了四個單元有源層,但是本發明不限於此。單元有源層1005
2、1005
3、1005
4可以具有與單元有源層1005
1相同或相似的厚度和/或材料,也可以具有不同的厚度和/或材料。在此,僅為方便描述起見,假設各單元有源層具有相同的配置。
在襯底1001上形成的這些層上,可以設置硬掩模層1015,以方便構圖。例如,硬掩模層1015可以包括氮化物(例如,氮化矽),厚度為約50 nm~200 nm。
在硬掩模層1015與單元有源層1005
4之間,也可以設置用於限定隔離層的犧牲層1003
5。關於犧牲層1003
2至1003
5,可以參見以上關於犧牲層1003
1的描述。
以下,一方面,需要能到達犧牲層的加工通道,以便將犧牲層替換為隔離層;另一方面,需要限定用於形成柵的區域。根據本發明的實施例,這兩者可以結合進行。具體地,可以利用加工通道來限定柵區域。
例如,如圖2(a)和2(b)所示,可以在硬掩模層1015上形成光刻膠1017,並通過光刻將其構圖為具有一系列開口,這些開口可以限定加工通道的位置。開口可以是各種合適的形狀,例如圓形、矩形、方形、多邊形等,並具有合適的大小,例如直徑或邊長為約20 nm~500 nm。在此,這些開口(特別是在單元區中)可以排列成陣列形式,例如沿圖2(a)中紙面內水平方向和豎直方向的二維陣列。該陣列隨後可以限定存儲單元的陣列。儘管在圖2(a)中將開口示出為以基本上一致的大小、大致均勻的密度形成在襯底(包括隨後將製作存儲單元的單元區以及隨後將製作接觸部的接觸區)上,但是本發明不限於此。開口的大小和/或密度可以改變,例如接觸區中開口的密度可以小於單元區中開口的密度,以降低接觸區中的電阻。
如圖3所示,可以如此構圖的光刻膠1017作為刻蝕掩模,通過各向異性刻蝕如反應離子刻蝕(RIE),來刻蝕襯底1001上的各層,以便形成加工通道T。RIE可以沿大致豎直的方向(例如,垂直於襯底表面的方向)進行,並可以進行到襯底1001中。於是,在襯底1001上留下了一系列豎直的加工通道T。單元區中的加工通道T還限定了柵區域。之後,可以去除光刻膠1017。
當前,犧牲層的側壁在加工通道T中露出。於是,可以經由露出的側壁,將犧牲層替換為隔離層。考慮到替換時對單元有源層1005
1至1005
4的支撐功能,可以形成支撐層。
例如,如圖4所示,可以通過例如沉積如化學氣相沉積(CVD)等,在襯底1001上形成支撐材料層。支撐材料層可以大致共形的方式形成。考慮到刻蝕選擇性,特別是相對於硬掩模層1015(在該示例中為氮化物)以及隨後形成的隔離層(在該示例中為氧化物),支撐材料層可以包括例如SiC。可以例如通過形成光刻膠1021,並配合光刻膠1021進行選擇性刻蝕如RIE,去除部分加工通道T中的支撐材料層,而保留其餘加工通道T中的支撐材料層。留下的支撐材料層形成支撐層1019。這樣,一方面可以通過其中沒有形成支撐層1019的加工通道來替換犧牲層,另一方面可以通過其他加工通道中的支撐層1019來支撐單元有源層1005
1至1005
4。之後,可以去除光刻膠1021。
其中形成有支撐層1019的加工通道與其中沒有形成支撐層1019的加工通道的排布可以通過光刻膠1021的構圖來實現,並且為了工藝的一致性和均勻性,他們可以大致均勻地分布。如圖4中所示,其中形成有支撐層1019的加工通道與其中沒有形成支撐層1019的加工通道可以交替排列。
根據本發明的實施例,利用擴散摻雜來進行源/漏摻雜,以實現更好的摻雜特性。為此,在形成隔離層之前,可以先將犧牲層替換為固相摻雜劑源層。
例如,如圖5所示,可以經由加工通道T,通過選擇性刻蝕,去除犧牲層1003
1至1003
5。由於支撐層1019的存在,可以保持單元有源層1005
1至1005
4不會坍塌。在由於犧牲層的去除而留下的空隙中,可以通過例如沉積(優選為原子層沉積(ALD),以更好地控制膜厚)然後回蝕(例如,豎直方向的RIE)的工藝,填充含摻雜劑的材料以形成固相摻雜劑源層1023
1、1023
2、1023
3、1023
4和1023
5。例如,固相摻雜劑源層1023
1至1023
5可以包括磷(P)含量為約0.1%~10%的磷矽玻璃(PSG)(對於n型存儲單元),或者硼(B)含量為約0.1%~10%的硼矽玻璃(BSG)(對於p型存儲單元)。
在該示例中,源/漏摻雜通過固相摻雜劑源層而非原位摻雜實現,這可以實現陡峭的高源/漏摻雜,並可以抑制外延生長時進行原位生長而可能導致的交叉污染。
可以進行退火處理,以將固相摻雜劑源層中的摻雜劑驅入單元有源層中。如圖6所示,對於單元有源層1005
1至1005
4中的每一個而言,其上下兩端的固相摻雜劑源層中的摻雜劑分別從上下兩端進入其中,從而可以在其上下兩端形成高摻雜區1007
1、1009
1;1007
2、1009
2;1007
3、1009
3;1007
4、1009
4(例如,約1E19~1E21 cm
-3的n型摻雜),從而限定源/漏區。在此,可以控制摻雜劑從隔離層向單元有源層中的擴散深度(例如,為約10 nm~50 nm),使各單元有源層在豎直方向上的中部可以保持相對低摻雜,例如基本保持生長時原位摻雜導致的摻雜極性(例如,p型摻雜)和摻雜濃度(例如,1E17~1E19 cm
-3),並可以限定溝道區。
原位摻雜所能實現的摻雜濃度一般低於1E20 cm
-3。根據本發明的實施例,通過從固相摻雜劑源層的擴散來進行源/漏摻雜,這可以實現高摻雜,例如最高摻雜濃度可以高於1E20 cm
-3,甚至高達約7E20~3E21 cm
-3。另外,由於擴散特性,源/漏區中可以具有在豎直方向上從靠近固相摻雜劑源層一側向著靠近溝道區一側下降的摻雜濃度梯度。
這種擴散摻雜可以實現陡峭的摻雜濃度分布。例如,在源/漏區與溝道區之間,可以具有陡峭的摻雜濃度突變,例如小於約5 nm/dec~20 nm/dec(即,摻雜濃度至少一個數量級的下降在小於約5 nm~20 nm的範圍內發生)。豎直方向上的這種突變區可以稱為“界面層”。
由於從各固相摻雜劑源層以大致相同的擴散特性向單元有源層中擴散,每一源/漏區1007
1、1009
1;1007
2、1009
2;1007
3、1009
3;1007
4、1009
4在橫向上可以實質上共面。類似地,每一溝道區可以在橫向上實質上共面。另外,如上所述,溝道區可以具有豎直方向上的非均勻分布,在靠近一側的源/漏區(漏區)處摻雜濃度相對較高,而在靠近另一側的源/漏區(源區)處摻雜濃度相對較低。
儘管使用固相摻雜劑源層是有利的,但是本發明不限於此。例如,也可以通過在外延生長時進行原位摻雜來實現源/漏區的摻雜。
如圖7所示,可以通過選擇性刻蝕,去除固相摻雜劑源層1023
1、1023
2、1023
3、1023
4和1023
5。在由於固相摻雜劑源層1023
1、1023
2、1023
3、1023
4和1023
5的去除而釋放的空間中,可以形成導電金屬層1053和隔離層1055。例如,可以大致共形的方式沉積導電金屬材料如鎢(W)等,然後沉積電介質材料如氧化物,以填充所釋放的空間以及加工通道中剩餘的空隙。在沉積導電金屬材料之前,還可以形成一導電的擴散阻擋層。可以對沉積的電介質材料和導電金屬材料(以及擴散阻擋層,如果存在的話)進行回蝕,如豎直方向的RIE,從而將他們從加工通道中去除(所釋放的加工通道將用於柵堆疊),而留在由於固相摻雜劑源層1023
1、1023
2、1023
3、1023
4和1023
5的去除而釋放的空間中,得到導電金屬層1053和隔離層1055。
導電金屬層1053可以在各單元有源層的上、下表面上延伸。導電金屬層1053在各單元有源層的上下表面上延伸的部分隨後可以用作相應單元有源層中的存儲單元的BL/SL連接。另外,由於支撐層1019的存在,導電金屬層1053在與支撐層1019相鄰之處存在沿著隔離層1055的側壁延伸的部分(為方便起見,以下稱為“側壁部分”),這導致不同單元有源層的BL/SL連接彼此之間電連通。這可能是不希望的。
為此,如圖8所示,可以通過選擇性刻蝕,去除支撐層1019。可以在之前並未形成支撐層1019的加工通道中形成遮蔽層1057如光刻膠,並露出之前形成有支撐層1019的加工通道,於是導電金屬層1053的側壁部分在這些加工通道中顯露。可以經由未被遮蔽的加工通道,選擇性刻蝕導電金屬層1053的側壁部分。於是,導電金屬層1053可以留於各單元有源層的上下表面上以用作相應單元有源層的BL/SL連接,且不同單元有源層的BL/SL連接可以彼此電隔離。
之後,可以去除遮蔽層1057。
在加工通道,特別是單元區的加工通道中,可以形成柵堆疊。在此,要形成記憶體件,可以通過柵堆疊來實現存儲功能。例如,柵堆疊中可以包括存儲結構,如電荷捕獲材料或鐵電材料等。
如圖9所示,可以例如通過沉積,依次形成存儲功能層1025和柵導體層1027。存儲功能層1025可以大致共形的方式形成,柵導體層1027可以填充加工通道T中形成存儲功能層1025之後剩餘的空隙。可以對形成的柵導體層1027和存儲功能層1025進行平坦化處理如化學機械拋光(CMP,例如可以停止於硬掩模層1015),從而柵導體層1027和存儲功能層1025可以留於加工通道T中,形成柵堆疊。
存儲功能層1025可以基於介電電荷捕獲、鐵電材料效應或帶隙工程電荷存儲(SONOS)等。例如,存儲功能層1025可以包括電介質隧穿層(例如厚度為約1 nm~5 nm的氧化物,可通過氧化或ALD形成)-能帶偏移層(例如厚度為約2 nm~10 nm的氮化物,可通過CVD或ALD形成)-隔離層(例如厚度為約2 nm~6 nm的氧化物,可通過氧化、CVD或ALD形成)。這種三層結構可導致捕獲電子或空穴的能帶結構。或者,存儲功能層1025可以包括鐵電材料層,例如厚度為約2 nm~20 nm的HfZrO
2。
柵導體層1027可以包括例如(摻雜的,例如在n型器件的情況下p型摻雜)多晶矽或金屬柵材料。
如圖9所示,具有存儲功能層的柵堆疊(1025/1027)被單元有源層圍繞。柵堆疊與單元有源層相配合,限定存儲單元,如圖9中的虛線圈所示。溝道區可以連接相對兩側的源/漏區,溝道區可以受柵堆疊的控制。單個存儲單元中上下兩端的源/漏區之一用作源區,可以電連接到源極線;另一個用作漏區,可以電連接到位線。在形成NOR型記憶體件的情況下,對於每兩個豎直相鄰的存儲單元,下方存儲單元的上端的源/漏區和上方存儲單元的下端的源/漏區可以用作源區,從而他們可以共用相同的源極線連接。
柵堆疊在豎直方向上呈柱狀延伸,與多個單元有源層相交疊,從而可以限定在豎直方向上彼此疊置的多個存儲單元。與單個柵堆疊柱相關聯的存儲單元可以形成存儲單元串。與柵堆疊柱的布局(對應於上述加工通道T的布局,例如二維陣列)相對應,在襯底上布置有多個這樣的存儲單元串,從而形成存儲單元的三維(3D)陣列。
這樣,就完成了(單元區中)存儲單元的製作。然後,可以(在接觸區中)製作各種電接觸部以實現所需的電連接。
為實現到各單元有源層的電連接,在接觸區中可以形成階梯結構。本領域存在多種方式來形成這樣的階梯結構。根據本發明的實施例,階梯結構例如可以如下形成。
如圖9所示,當前的柵堆疊在硬掩模層1015的表面處露出。為了以下在製作階梯結構時保護(單元區中的)柵堆疊,可以在硬掩模層1015上先形成另一硬掩模層1029,如圖10(a)、10(b)和10(c)所示。例如,硬掩模層1029可以包括氧化物。在硬掩模層1029上,可以形成光刻膠1031,並將其通過光刻構圖為遮蔽單元區而露出接觸區。可以光刻膠1031作為刻蝕掩模,通過選擇性刻蝕如RIE,刻蝕硬掩模層1029、硬掩模層1015、導電金屬層1053、絕緣層1055和柵堆疊。可以通過控制刻蝕深度,使得刻蝕後接觸區中被光刻膠1031露出的表面大致平坦。例如,可以先刻蝕硬掩模層1029;然後刻蝕柵導體層1027,對柵導體層1027的刻蝕可以停止在單元有源層1005
4的頂面附近;然後,可以依次刻蝕硬掩模層1015、導電金屬層1053和絕緣層1055;如此刻蝕之後,存儲功能層1025的頂端可以突出於單元有源層1005
4的頂面上方,並可以通過RIE去除。這樣,在接觸區與單元區之間形成了一個臺階。之後,可以去除光刻膠1031。
如圖11(a)和11(b)所示,可以通過側牆(spacer)形成工藝,在接觸區與單元區之間的臺階處形成側牆1033。例如,可以通過以大致共形的方式沉積一層電介質如氧化物,然後對沉積的電介質進行各向異性刻蝕如豎直方向上的RIE,以去除所沉積電介質的橫向延伸部分,而留下其豎直延伸部分,從而形成側牆1033。在此,考慮到硬掩模層1029也包括氧化物,可以控制RIE的刻蝕深度實質上等於或稍大於電介質的沉積厚度,以避免完全去除硬掩模層1029。側牆1033的寬度(在圖中水平方向上)可以基本等於電介質的沉積厚度。側牆1033的寬度限定了隨後到單元有源層1005
4中的源/漏區1009
4的接觸部的著陸墊(landing pad)的大小。
以如此形成的側牆1033作為刻蝕掩模,可以通過選擇性刻蝕如RIE,來刻蝕導電金屬層1053、單元有源層1005
4中的源/漏區1009
4以及柵堆疊,以露出單元有源層1005
4中的溝道區。可以通過控制刻蝕深度,使得刻蝕後接觸區中被側牆1033露出的表面大致平坦。例如,可以刻蝕導電金屬層1053以露出源/漏區1009
4,然後刻蝕源/漏區1009
4和柵導體層1027(例如,分別為Si和多晶Si;如果柵導體層1027包括金屬柵,則他們可以分別刻蝕),對他們的刻蝕可以停止於單元有源層1005
4中的溝道區;如此刻蝕之後,存儲功能層1025的頂端可以突出於單元有源層1005
4中的溝道區上方,並可以通過RIE去除。這樣,在接觸區中在單元有源層1005
4中的源/漏區1009
4與被側牆1033露出的表面之間形成了又一臺階。
可以按照以上結合圖11(a)和11(b)描述的工藝,通過形成側牆,以側牆為刻蝕掩模進行刻蝕,來在接觸區中形成多個臺階,如圖12(a)和12(b)所示。這些臺階形成這樣的階梯結構,使得對於各單元有源層中需要電連接的各源/漏區(表面上的導電金屬層也隨相應的源/漏區一樣構圖)以及可選地溝道區,其相對於上方的區域,端部相對突出,以限定到該區域的接觸部的著陸墊。圖12(a)和12(b)中的1035表示各次形成的側牆在處理之後的留下部分。由於這些側牆1035與隔離層均為氧化物,在此將他們示出為一體。
之後,可以製作接觸部。
例如,如圖13(a)、13(b)和13(c)所示,可以通過沉積氧化物並平坦化如CMP,來形成層間電介質層1037。在此,由於均為氧化物,將之前的隔離層和側牆1035均示出為與層間電介質層1037一體。然後,如圖所示,可以在層間電介質層1037中形成接觸部1039、1041。具體地,接觸部1039形成在單元區中,電連接到柵堆疊中的柵導體層1027;接觸部1041形成在接觸區中,電連接到各源/漏區以及可選地溝道區。接觸區中的接觸部1041可以避開接觸區中殘留的柵堆疊。這些接觸部可以通過在層間電介質層1037中刻蝕孔洞,並在其中填充導電材料如金屬來形成。
在此,接觸部1039可以電連接到字線。通過字線,經由接觸部1039,可以向柵導體層1027施加柵控制信號。接觸部1041可以電連接到源極線或位線。更具體地,對於同一存儲單元,其一個源/漏區可以電連接到位線,而另一個源/漏區可以電連接到源極線。由於導電金屬層1053的存在,可以降低從位線、源極線向相應源/漏區施加電信號時的電阻。在此,還形成了到溝道區的接觸部。這種接觸部可以稱為體接觸部,並可以接收體偏置,以調節器件閾值電壓。
圖14示意性示出了根據本發明實施例的記憶體件的等效電路圖。
在圖14的示例中,示出了彼此堆疊的八個存儲單元層(對應於前述實施例中的八個單元有源層)以及穿過這八個存儲單元層的三條字線WL1、WL2、WL3。每一存儲單元層中的存儲單元可以彼此並聯連接在相應的位線/源極線之間。圖中示意性示出了針對這八個存儲單元層的位線/源極線BL/SL1a、BL/SL1b、BL/SL2a、BL/SL2b、BL/SL3a、BL/SL3b、BL/SL4a、BL/SL4b、BL/SL5a、BL/SL5b、BL/SL6a、BL/SL6b、BL/SL7a、BL/SL7b、BL/SL8a、BL/SL8b。每一對位線/源極線BL/SLia和BL/SLib(其中,1≦i≦8)中的一條(例如,BL/SLia)可以作為位線,而另一條(例如,BL/SLib)可以作為源極線。需要指出,存儲單元的層數且因此位線/源極線的數目以及字線的數目不限於此。在位線與字線交叉之處,設置有存儲單元MC。另外,圖14中還以虛線示意性示出了可選的到各存儲單元的體連接。
在此,僅為圖示方便起見,示出了存儲單元MC的二維陣列。可以在與此二維陣列相交的方向上(例如,圖中垂直於紙面的方向),設置多個這樣的二維陣列,從而得到三維陣列。
基於這種配置,可以形成NOR型或AND型快閃記憶體。如下面進一步詳細所述,在NOR型快閃記憶體的情況下,至少一些存儲單元層的源極線可以彼此連接。
在上述實施例中,針對每一單元有源層,在其上下表面均形成了導電金屬層,作為位線/源極線連接,以降低電阻。但是,根據本發明的實施例不限於此。例如,可以僅在上表面或下表面形成導電金屬層。
圖15至18示出了根據本發明另一實施例的製造記憶體件的流程中部分階段的示意圖。
如圖15所示,可以如以上結合圖1所述,在襯底1001上形成犧牲層與單元有源層的交替堆疊。在此,犧牲層可以包括相對於彼此具有刻蝕選擇性的第一犧牲層1003
1、1003
3和1003
5以及第二犧牲層2003
2和2003
4,使得每一單元有源層1005
1、1005
2、1005
3、1005
4、1005
5各自的上表面上形成有第一犧牲層和第二犧牲層之一,而下表面上形成有第一犧牲層和第二犧牲層中另一個。例如,第一犧牲層和第二犧牲層可以包括具有不同Ge原子百分比的SiGe,或者第一犧牲層和第二犧牲層中一方可以包括SiGe,另一方可以包括SiC。另外,各單元有源層1005
1、1005
2、1005
3、1005
4、1005
5可以在外延生長同時被原位摻雜,以限定源/漏區。圖15中以虛線示意性示出了源/漏區與溝道區之間的摻雜濃度界面(在下面的圖式中,為方便起見,不再示出這種虛線)。
接下來,可以如上所述,在堆疊中形成加工通道,並在部分加工通道中形成支撐層1019,得到如圖16所示的結構。類似地,可以經由加工通道,將犧牲層替換為導電金屬層夾著隔離層的結構。但是,與上述實施例不同,可以對第一犧牲層1003
1、1003
3和1003
5以及第二犧牲層2003
2和2003
4分別進行替換。
例如,如圖17所示,可以通過選擇性刻蝕(特別是相對於第一犧牲層1003
1、1003
3和1003
5),去除第二犧牲層2003
2和2003
4,並在由於第二犧牲層2003
2和2003
4的去除而釋放的空間中,通過沉積然後回蝕電介質(例如,氧化物)的方式,形成隔離層2055。
然後,如圖18所示,可以通過選擇性刻蝕,去除第一犧牲層1003
1、1003
3和1003
5,並在由於第一犧牲層1003
1、1003
3和1003
5的去除而釋放的空間中,可以如以上結合圖7所述,形成導電金屬層1053和隔離層1055。於是,對於各單元有源層1005
1、1005
2、1005
3、1005
4、1005
5而言,導電金屬層1053可以僅形成在其上表面或下表面上,且另一表面上則可以形成有隔離層2055,而並無導電金屬層。
之後的工藝可以按照上述實施例進行,例如去除支撐層,刻蝕導電金屬層1053的側壁部分,並在加工通道中形成柵堆疊等。
根據另一實施例,可以僅去除第一犧牲層和第二犧牲層中一方以形成導電金屬層(中間夾著隔離層),而保留另一方。例如,第一犧牲層和第二犧牲層中一方可以包括SiGe,而另一方可以包括Si或沿豎直方向具有p-n-p摻雜分布或者n-p-n摻雜分布的Si層(這種Si層可以通過pn結來形成電隔離)。
在上述實施例中,相鄰的單元有源層之間均具有隔離層。但是,本發明不限於此。根據其他實施例,某些單元有源層之間可以並不彼此隔離。
圖19至21示出了根據本發明另一實施例的製造記憶體件的流程中部分階段的示意圖。
如圖19所示,可以在襯底1001上形成單元有源層與犧牲層的堆疊。與以上結合圖1描述的實施例中在所有相鄰的單元有源層之間設置犧牲層不同,在該實施例中,可以每隔兩個相鄰的單元有源層設置犧牲層:單元有源層L1、L2之間不設置犧牲層,而在他們的組合上下側分別設置犧牲層1003
1、1003
2;單元有源層L3、L4之間不設置犧牲層,而在他們的組合上下側分別設置犧牲層1003
2、1003
3。
每一單元有源層可以通過原位摻雜而限定出源/漏區(且因此他們之間的溝道區)。例如,單元有源層L1可以包括第一源/漏區3007
1、溝道區3005
1和第二源/漏區3009
1,他們可以是在外延生長的不同階段通過引入不同濃度的雜質而形成的。單元有源層L2可以包括第一源/漏區3007
2、溝道區3005
2和第二源/漏區3009
1。在此,單元有源層L1和單元有源層L2彼此鄰接,他們可以共用相同的源/漏區3009
1。類似地,單元有源層L3可以包括第一源/漏區3007
3、溝道區3005
3和第二源/漏區3009
3,單元有源層L4可以包括第一源/漏區3007
4、溝道區3005
4和第二源/漏區3009
3,他們可以共用相同的源/漏區3009
3。
接下來,可以如上所述,在堆疊中形成加工通道,並在部分加工通道中形成支撐層1019,得到如圖20所示的結構。類似地,可以經由加工通道,將犧牲層替換為導電金屬層夾著隔離層的結構。
然後,如圖21所示,可以通過選擇性刻蝕,去除第一犧牲層1003
1、1003
2和1003
3,並在由於第一犧牲層1003
1、1003
2和1003
3的去除而釋放的空間中,可以如以上結合圖7所述,形成導電金屬層1053和隔離層1055。於是,對於各單元有源層L1、L2、L3、L4而言,導電金屬層1053可以僅形成在其上端或下端,且另一端則可以與相鄰的單元有源層相鄰接。
之後的工藝可以按照上述實施例進行,例如去除支撐層,刻蝕導電金屬層1053的側壁部分,並在加工通道中形成柵堆疊等。
在該實施例中,豎直方向上相鄰的兩個存儲單元可以共用相同的源/漏區,並可以共同電連接到源極線。這可以得到NOR型配置。
圖22示意性示出了根據本發明實施例的NOR型記憶體件的等效電路圖。
在圖22的示例中,示意性示出了三條字線WL1、WL2、WL3以及八條位線BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8。但是,位線和字線的具體數目不限於此。在位線與字線交叉之處,設置有存儲單元MC。圖22中還示出了四條源極線SL1、SL2、SL3、SL4。如上所述,豎直方向上每兩層相鄰的存儲單元可以共用相同的源極線連接。另外,各條源極線可以彼此連接,從而各存儲單元MC可以連接到公共的源極線。另外,圖22中還以虛線示意性示出了可選的到各存儲單元的體連接。如下所述,各存儲單元的體連接可以電連接到該存儲單元的源極線連接。
圖22中字線WL1至WL3的延伸方向可以對應於柵堆疊的延伸方向,即,前述實施例中相對於襯底的豎直方向。在該方向上,相鄰的位線之間彼此隔離。
對於豎直方向上每兩個相鄰的存儲單元,位於中間的源/漏區,即單元有源層L1和單元有源層L2中間的源/漏區3009
1,單元有源層L3和單元有源層L4中間的源/漏區3009
3,可以經由接觸部(可以參見圖13(c)中的1041)而電連接到源極線;位於上下兩端的源/漏區,即單元有源層L1中的源/漏區3007
1和單元有源層L2中的源/漏區3007
2,單元有源層L3中的源/漏區3007
3和單元有源層L4中的源/漏區3007
4,可以經由接觸部(可以參見圖13(c)中的1041)而分別電連接到位線。
在此,將豎直方向上相鄰的兩個存儲單元設置為位於他們之間的源/漏區電連接到源極線。這可以減少布線數量。
根據本發明實施例的記憶體件可以應用於各種電子設備。例如,記憶體件可以存儲電子設備操作所需的各種程式、應用和數據。電子設備還可以包括與記憶體件相配合的處理器。例如,處理器可以通過運行記憶體件中存儲的程式來操作電子設備。這種電子設備例如括智慧型電話、個人電腦(PC)、平板電腦、人工智慧設備、可穿戴設備、移動電源、汽車電子設備、通訊設備或物聯網(IoT)設備等。
在以上的描述中,對於各層的構圖、刻蝕等技術細節並沒有做出詳細的說明。但是本領域技術人員應當理解,可以通過各種技術手段,來形成所需形狀的層、區域等。另外,為了形成同一結構,本領域技術人員還可以設計出與以上描述的方法並不完全相同的方法。另外,儘管在以上分別描述了各實施例,但是這並不意味著各個實施例中的措施不能有利地結合使用。
以上對本發明的實施例進行了描述。但是,這些實施例僅僅是為了說明的目的,而並非為了限制本發明的範圍。本發明的範圍由請求項及其均等物限定。不脫離本發明的範圍,本領域技術人員可以做出多種替代和修改,這些替代和修改都應落在本發明的範圍之內。
1001:襯底
1003
1,1003
2,1003
3,1003
5:(第一)犧牲層
1003
4:犧牲層
1005
1,1005
2,1005
3,1005
4:單元有源層
1007
1,1007
2,1007
3,1007
4:高摻雜區(源/漏區)
1009
1,1009
2,1009
3,1009
4:高摻雜區(源/漏區)
1015:硬掩模層
1017:光刻膠
1019:支撐層
1021:光刻膠
1023
1,1023
2,1023
3,1023
4,1023
5:固相摻雜劑源層
1025:存儲功能層
1027:柵導體層
1029:硬掩模層
1031:光刻膠
1033:側牆
1035:側牆
1037:層間電介質層
1039,1041:接觸部
1053:導電金屬層
1055:隔離層(絕緣層)
1057:遮蔽層
2003
2,2003
4:第二犧牲層
2055:隔離層
3005
1,3005
2,3005
3,3005
4:溝道區
3007
1,3007
2,3007
3,3007
4:第一源/漏區
3009
1,3009
3:第二源/漏區
BL/SL1a,BL/SL2a,BL/SL3a,BL/SL4a:位線/源極線
BL/SL5a,BL/SL6a,BL/SL7a,BL/SL8a:位線/源極線
BL/SL1b,BL/SL2b,BL/SL3b,BL/SL4b:位線/源極線
BL/SL5b,BL/SL6b,BL/SL7b,BL/SL8b:位線/源極線
BL1,BL2,BL3,BL4,BL5,BL6,BL7,BL8:位線
L1,L2,L3,L4:單元有源層
MC:存儲單元
SL1,SL2,SL3,SL4:源極線
T:加工通道
WL1,WL2,WL3:字線
通過以下參照附圖對本發明實施例的描述,本發明的上述以及其他目的、特徵和優點將更為清楚,在附圖中:
圖1至13(c)示出了根據本發明實施例的製造記憶體件的流程中,部分階段的示意圖;
圖14示意性示出了根據本發明實施例的記憶體件的等效電路圖;
圖15至18示出了根據本發明另一實施例的製造記憶體件的流程中,部分階段的示意圖;
圖19至21示出了根據本發明另一實施例的製造記憶體件的流程中,部分階段的示意圖;
圖22示意性示出了根據本發明實施例的NOR型記憶體件的等效電路圖,
其中,圖2(a)、10(a)、13(a)是俯視圖,圖2(a)中示出了AA'線、BB'線的位置,
圖1、2(b)、3至9、10(b)、11(a)、12(a)、13(b)、15至21是沿AA'線的截面圖,
圖10(c)、11(b)、12(b)、13(c)是沿BB'線的截面圖。
貫穿附圖,相同或相似的附圖標記表示相同或相似的部件。
1001:襯底
1037:層間電介質層
1039:接觸部
1053:導電金屬層
Claims (25)
- 一種記憶體件,包括: 豎直地疊置在襯底上的多個單元有源層,各所述單元有源層包括設於該單元有源層中不同豎直高度處的下源/漏區和上源/漏區以及所述下源/漏區與所述上源/漏區之間的溝道區; 所述襯底上相對於所述襯底豎直延伸以穿過所述多個單元有源層的柵堆疊,其中所述柵堆疊包括柵導體層和設置在所述柵導體層與所述單元有源層之間的存儲功能層,在所述柵堆疊與各所述單元有源層相交之處限定存儲單元;以及 設於各所述單元有源層的下表面和上表面中至少之一上的導電金屬層。
- 如請求項1所述的記憶體件,還包括: 豎直方向上相鄰的導電金屬層之間的隔離層。
- 如請求項1所述的記憶體件,其中,所述單元有源層的下表面和上表面上均設置有所述導電金屬層。
- 如請求項1所述的記憶體件,其中, 所述多個單元有源層中的一個單元有源層具有設於下表面上的導電金屬層,而所述多個單元有源層中與該單元有源層相鄰的單元有源層具有設置於上表面上的導電金屬層;或者 所述多個單元有源層中的一個單元有源層具有設於上表面上的導電金屬層,而所述多個單元有源層中與該單元有源層相鄰的單元有源層具有設置於下表面上的導電金屬層。
- 如請求項4所述的記憶體件,其中,彼此相鄰的一對單元有源層彼此鄰接,所述導電金屬層設於所述一對單元有源層中下方的單元有源層的下表面上以及上方的單元有源層的上表面上。
- 如請求項1所述的記憶體件,其中,所述單元有源層包括單晶半導體。
- 如請求項1所述的記憶體件,其中,各所述單元有源層在相對於所述襯底的橫向方向上延伸,從而圍繞所述柵堆疊的外周。
- 如請求項7所述的半導體器件,其中,設置多個所述柵堆疊,所述多個所述柵堆疊在襯底上成陣列布置,各所述導電金屬層在相應的單元有源層的上表面或下表面上延伸從而圍繞所述柵堆疊的外周。
- 如請求項7所述的記憶體件,其中,所述襯底包括單元區以及與所述單元區相鄰的接觸區,所述柵堆疊設置在所述單元區中,所述記憶體件還包括: 在所述接觸區中形成的分別電連接到各所述單元有源層的下源/漏區和上源/漏區的第一接觸部和第二接觸部。
- 如請求項1所述的記憶體件,其中,所述導電金屬層用作位線連接或源極線連接。
- 如請求項3所述的記憶體件,其中,所述單元有源層的下表面和上表面之一上的導電金屬層用作位線連接,而下表面和上表面中另一個上的導電金屬層用作源極線連接。
- 如請求項5所述的記憶體件,其中,所述導電金屬層用作位線連接。
- 如請求項1所述的記憶體件,其中,所述第一源/漏區和所述第二源/漏區中的摻雜濃度在豎直方向上朝向所述溝道區減小。
- 如請求項1所述的記憶體件,還包括: 所述第一源/漏區與所述溝道區之間的界面層以及所述第二源/漏區與所述溝道區之間的界面層。
- 如請求項1所述的記憶體件,其中,所述第一源/漏區和所述第二源/漏區中的最高摻雜濃度高於1E20 cm -3。
- 如請求項1所述的記憶體件,其中,所述存儲功能層包括電荷捕獲材料或鐵電材料中至少之一。
- 一種製造記憶體件的方法,包括: 在襯底上設置多個單元有源層與多個犧牲層的疊層,各單元有源層至少在其一側具有犧牲層; 形成相對於所述襯底豎直延伸以穿過所述疊層的加工通道; 經由所述加工通道,去除所述犧牲層; 經由所述加工通道,在由於所述犧牲層的去除而釋放的空間中,在由此顯露的各所述單元有源層的下表面和/或上表面上形成導電金屬層,並形成將導電金屬層彼此電隔離的隔離層;以及 在所述加工通道中形成柵堆疊,所述柵堆疊包括柵導體層和設置在所述柵導體層與所述單元有源層之間的存儲功能層,在所述柵堆疊與所述單元有源層相交之處限定存儲單元。
- 如請求項17所述的方法,其中,形成導電金屬層並形成隔離層包括: 在一部分加工通道中形成支撐層; 經由其餘加工通道,以實質上共形的方式形成導電金屬材料; 經由所述其餘加工通道,填充電介質材料; 回蝕所述電介質材料和所述導電金屬材料,以使他們留於所述空間中,回蝕後的所述電介質材料形成所述隔離層; 從所述一部分加工通道中去除所述犧牲層,並在所述其餘加工通道中形成遮蔽層; 經由所述一部分加工通道,刻蝕所述導電金屬材料在所述電介質材料的側壁上延伸的部分,刻蝕後的所述導電金屬材料形成所述導電金屬層;以及 去除所述遮蔽層。
- 如請求項17或18所述的方法,還包括: 經由所述加工通道,在所述空間中形成多個含摻雜劑的固相摻雜劑源層; 通過退火將所述摻雜劑從所述固相摻雜劑源層驅入所述單元有源層的相對兩端,以限定源/漏區;以及 經由所述加工通道,去除所述固相摻雜劑源層,其中在去除所述固相摻雜劑源層之後,在所述空間中形成所述導電金屬層並形成所述隔離層。
- 如請求項17所述的方法,其中,通過外延生長形成所述多個單元有源層和所述多個犧牲層。
- 如請求項20所述的方法,其中,所述多個單元有源層在外延生長時被原位摻雜。
- 如請求項17所述的方法,其中, 在所述疊層中,所述多個單元有源層與所述多個犧牲層交替設置,或者 在所述疊層中,每兩個相鄰的單元有源層之間設置所述犧牲層。
- 如請求項17所述的方法,其中,形成所述柵堆疊包括: 以實質上共形的方式在所述加工通道的底面和側壁上形成所述存儲功能層;以及 在形成有所述存儲功能層的所述加工通道中填充所述柵導體層。
- 一種電子設備,包括如請求項1至16中任一項所述的記憶體件。
- 如請求項24所述的電子設備,其中,所述電子設備包括智慧型電話、個人電腦、平板電腦、人工智慧設備、可穿戴設備、移動電源、汽車電子設備、通訊設備或物聯網設備。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202211036649.X | 2022-08-26 | ||
CN202211036649.XA CN115394784A (zh) | 2022-08-26 | 2022-08-26 | 存储器件及其制造方法及包括存储器件的电子设备 |
Publications (2)
Publication Number | Publication Date |
---|---|
TWI827462B true TWI827462B (zh) | 2023-12-21 |
TW202410419A TW202410419A (zh) | 2024-03-01 |
Family
ID=84122779
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW112104580A TWI827462B (zh) | 2022-08-26 | 2023-02-09 | 記憶體件及其製造方法及包括記憶體件的電子設備 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20240074191A1 (zh) |
CN (1) | CN115394784A (zh) |
TW (1) | TWI827462B (zh) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI697105B (zh) * | 2018-12-21 | 2020-06-21 | 大陸商芯恩(青島)積體電路有限公司 | 一種三維有接面半導體記憶體元件及其製造方法 |
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-
2022
- 2022-08-26 CN CN202211036649.XA patent/CN115394784A/zh active Pending
-
2023
- 2023-02-09 TW TW112104580A patent/TWI827462B/zh active
- 2023-02-28 US US18/175,907 patent/US20240074191A1/en active Pending
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CN115394784A (zh) | 2022-11-25 |
US20240074191A1 (en) | 2024-02-29 |
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