CN115394784A - 存储器件及其制造方法及包括存储器件的电子设备 - Google Patents
存储器件及其制造方法及包括存储器件的电子设备 Download PDFInfo
- Publication number
- CN115394784A CN115394784A CN202211036649.XA CN202211036649A CN115394784A CN 115394784 A CN115394784 A CN 115394784A CN 202211036649 A CN202211036649 A CN 202211036649A CN 115394784 A CN115394784 A CN 115394784A
- Authority
- CN
- China
- Prior art keywords
- layer
- cell active
- conductive metal
- source
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000002184 metal Substances 0.000 claims abstract description 62
- 229910052751 metal Inorganic materials 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 239000004020 conductor Substances 0.000 claims abstract description 24
- 230000006386 memory function Effects 0.000 claims abstract description 19
- 239000010410 layer Substances 0.000 claims description 467
- 238000000034 method Methods 0.000 claims description 69
- 230000008569 process Effects 0.000 claims description 59
- 238000005530 etching Methods 0.000 claims description 36
- 239000002019 doping agent Substances 0.000 claims description 34
- 239000000463 material Substances 0.000 claims description 32
- 238000002955 isolation Methods 0.000 claims description 30
- 239000007790 solid phase Substances 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 16
- 238000012545 processing Methods 0.000 claims description 15
- 238000011065 in-situ storage Methods 0.000 claims description 12
- 239000003989 dielectric material Substances 0.000 claims description 7
- 239000007769 metal material Substances 0.000 claims description 7
- 238000003860 storage Methods 0.000 claims description 6
- 239000013078 crystal Substances 0.000 claims description 4
- 230000006870 function Effects 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 3
- 238000004891 communication Methods 0.000 claims description 3
- 238000013473 artificial intelligence Methods 0.000 claims description 2
- 230000007423 decrease Effects 0.000 claims description 2
- 239000002346 layers by function Substances 0.000 claims 1
- 125000006850 spacer group Chemical group 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 238000001020 plasma etching Methods 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 11
- 238000000151 deposition Methods 0.000 description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000009828 non-uniform distribution Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000012864 cross contamination Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
公开了一种存储器件及其制造方法及包括存储器件的电子设备。根据实施例，存储器件可以包括：竖直地叠置在衬底上的多个单元有源层，各单元有源层包括设于该单元有源层中不同竖直高度处的下源/漏区和上源/漏区以及下源/漏区与上源/漏区之间的沟道区；衬底上相对于衬底竖直延伸以穿过多个单元有源层的栅堆叠，其中栅堆叠包括栅导体层和设置在栅导体层与单元有源层之间的存储功能层，在栅堆叠与各单元有源层相交之处限定存储单元；以及设于各单元有源层的下表面和上表面中至少之一上的导电金属层。
Description
技术领域
本公开涉及半导体领域，具体地，涉及存储器件及其制造方法以及包括存储器件的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。而且，竖直型器件易于彼此叠置，从而可以适于得到三维(3D)结构。
但是，在3D结构中，难以嵌入金属导电线，特别是在沟道采用单晶硅材料以抑制电阻增大时。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的存储器件及其制造方法以及包括存储器件的电子设备。
根据本公开的一个方面，提供了一种存储器件，包括：竖直地叠置在衬底上的多个单元有源层，各单元有源层包括设于该单元有源层中不同竖直高度处的下源/漏区和上源/漏区以及下源/漏区与上源/漏区之间的沟道区；衬底上相对于衬底竖直延伸以穿过多个单元有源层的栅堆叠，其中栅堆叠包括栅导体层和设置在栅导体层与单元有源层之间的存储功能层，在栅堆叠与各单元有源层相交之处限定存储单元；以及设于各单元有源层的下表面和上表面中至少之一上的导电金属层。
根据本公开的另一方面，提供了一种制造存储器件的方法，包括：在衬底上设置多个单元有源层与多个牺牲层的叠层，各单元有源层至少在其一侧具有牺牲层；形成相对于衬底竖直延伸以穿过叠层的加工通道；经由加工通道，去除牺牲层；经由加工通道，在由于牺牲层的去除而释放的空间中，在由此显露的各单元有源层的下表面和/或上表面上形成导电金属层，并形成将导电金属层彼此电隔离的隔离层；以及在加工通道中形成栅堆叠，栅堆叠包括栅导体层和设置在栅导体层与单元有源层之间的存储功能层，在栅堆叠与单元有源层相交之处限定存储单元。
根据本公开的另一方面，提供了一种电子设备，包括上述存储器件。
根据本公开的实施例，可以设置导电金属层作为位线/源极线连接，以降低电阻。另外，可以使用单晶材料的叠层作为构建模块，来建立三维(3D)存储器件。因此，在彼此叠置多个存储单元时，可以抑制电阻的增大。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至13(c)示出了根据本公开实施例的制造存储器件的流程中部分阶段的示意图；
图14示意性示出了根据本公开实施例的存储器件的等效电路图；
图15至18示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图；
图19至21示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图；
图22示意性示出了根据本公开实施例的NOR型存储器件的等效电路图，
其中，图2(a)、10(a)、13(a)是俯视图，图2(a)中示出了AA′线、BB′线的位置，
图1、2(b)、3至9、10(b)、11(a)、12(a)、13(b)、15至21是沿AA′线的截面图，
图10(c)、11(b)、12(b)、13(c)是沿BB′线的截面图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的存储器件基于竖直型器件。竖直型器件可以包括在衬底上沿竖直方向(大致垂直于衬底表面的方向)设置的有源区，包括设于不同竖直高度处(例如，分别设于上下两端)的源/漏区以及位于源/漏区之间的沟道区。源/漏区之间可以通过沟道区形成导电通道。在有源区中，源/漏区和沟道区例如可以通过掺杂浓度来限定。
根据本公开的实施例，有源区可以通过衬底上的单元有源层来限定。例如，单元有源层可以是半导体材料层，源/漏区可以通过掺杂(例如，下述扩散掺杂)而分别形成在该半导体材料层在竖直方向上的相对两端，而沟道区可以形成在该半导体材料层在竖直方向上的中部。或者，单元有源层可以是源/漏层、沟道层和源/漏层的叠层，源/漏层在生长时可以被原位掺杂而在其中形成源/漏区。栅堆叠可以延伸穿过单元有源层，从而有源区可以围绕栅堆叠的外周。在此，栅堆叠可以包括存储功能层如电荷捕获材料或铁电材料中至少之一，以便实现存储功能。这样，栅堆叠同与之相对的有源区相配合而限定存储单元。在此，存储单元可以是闪存(flash)单元。
可以设置多个栅堆叠以穿过单元有源层，从而在这多个栅堆叠与单元有源层相交之处限定多个存储单元。这些存储单元在单元有源层所在的平面内排列成与该多个栅堆叠相对应的阵列(例如，通常是按行和列排列的二维阵列)。
由于竖直型器件易于叠置的特性，根据本公开实施例的存储器件可以是三维(3D)阵列。具体地，可以在竖直方向上设置多个这样的单元有源层。栅堆叠可以竖直延伸，从而穿过这多个单元有源层。这样，对于单个栅堆叠而言，与竖直方向上叠置的这多个单元有源层相交而限定在竖直方向上叠置的多个存储单元。
在NOR(“或非”)型存储器件中，各存储单元可以连接到公共的源极线。鉴于这种配置，为节省布线，在竖直方向上，两个相邻的存储单元可以共用相同的源极线连接。例如，对于这两个相邻的存储单元，它们各自处于近端(即，这两个存储单元彼此靠近的一端)的源/漏区可以作为源区，并因此例如通过公共的接触部而电连接到源极线；它们各自处于远端(即，这两个存储单元彼此远离的一端)的源/漏区可以作为漏区，并可以分别连接到不同的位线。
单元有源层可以通过外延生长而形成，并可以为单晶半导体材料。与形成彼此叠置的多个栅堆叠，再形成穿过这些栅堆叠的竖直有源区的常规工艺相比，更容易形成单晶的有源区(特别是沟道区)。
单元有源层在生长时可以被原位掺杂，并可以限定沟道区中的掺杂特性。另外，源/漏区的掺杂可以通过扩散形成。例如，可以在各单元有源层的相对两端设置固相掺杂剂源层，并将固相掺杂剂源层中的掺杂剂驱入单元有源层中，以形成源/漏区。于是，可以单独调节源/漏区、沟道区的掺杂分布，并可以形成陡峭的高源/漏掺杂。
单元有源层在其下表面和上表面至少之一上可以设置有导电金属层，这有助于降低电阻。在一单元有源层的下表面和上表面上均设置有导电金属层的情况下，其中一个可以用作位线(BL)连接，而另一个可以用作源极线(SL)连接。或者，在一单元有源层的下表面和上表面上之一上设置有导电金属层(而另一表面上未设置导电金属层)的情况下，该导电金属层可以用作BL连接或者SL连接。
这种竖直型存储器件例如可以如下制造。具体地，可以在衬底上设置多个单元有源层和多个牺牲层的叠层，使得每一单元有源层在至少一侧(上侧和/或下侧)具有牺牲层。例如，单元有源层和牺牲层可以交替设置，或者每两个单元有源层之间设置一个牺牲层。单元有源层和牺牲层可以通过外延生长来提供。牺牲层随后可以替换为隔离层(特别是，导电金属层夹着隔离层的结构)。另外，在外延生长时，可以进行原位掺杂，以实现所需的掺杂极性和掺杂浓度。
可以形成相对于衬底竖直延伸以穿过各个单元有源层的加工通道。在加工通道中，可以露出牺牲层的侧壁，从而可以将之替换为导电金属层夹着隔离层的结构。例如，可以在一部分加工通道中形成支撑层，以便在替换牺牲层时对叠层起到支撑作用。可以经由其余加工通道，例如通过选择性刻蚀，去除牺牲层。在由于牺牲层的去除而释放的空间中，可以通过例如淀积然后回蚀的方式，形成导电金属层和隔离层。
根据其他实施例，可以先将牺牲层替换为固相掺杂剂源层。可以通过退火，将掺杂剂从固相掺杂剂源层驱入单元有源层的相对两端，以形成源/漏区。之后，可以将固相掺杂剂源层替换为导电金属层夹着隔离层的结构。另外，在加工通道中，可以形成栅堆叠。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离，导电材料用于形成电极、互连结构等)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
图1至13(c)示出了根据本公开实施例的制造存储器件的流程中部分阶段的示意图。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底如Si晶片为例进行描述。
在衬底1001上，可以如下所述形成存储器件，例如NOR型或AND(“与”)型闪存(flash)。存储器件中的存储单元(cell)可以是n型器件或p型器件。在此，以n型存储单元为例进行描述，为此衬底1001中可以形成有p型阱。因此，以下的描述，特别是关于掺杂类型的描述，针对n型器件的形成。但是，本公开不限于此。
在衬底1001上，可以通过例如外延生长，形成用于限定隔离层的牺牲层10031以及用于限定存储单元的有源区的单元有源层10051。
衬底1001上所生长的各层可以是单晶的半导体层。这些层由于分别生长或者掺杂，从而彼此之间可以具有晶体界面或掺杂浓度界面。
牺牲层10031随后可以被替换为用于电隔离的隔离层，其厚度可以对应于希望形成的隔离层的厚度，例如为约10nm-50nm。根据本公开的实施例，牺牲层10031还可以用来限定位线/源极线(BL/SL)连接的位置。单元有源层10051随后限定存储单元的有源区，厚度例如可以为约40nm-200nm。
这些半导体层可以包括各种合适的半导体材料，例如元素半导体材料如Si或Ge、化合物半导体材料如SiGe等。考虑以下将牺牲层10031替换为隔离层的工艺，牺牲层10031可以相对于单元有源层10051具备刻蚀选择性。例如，牺牲层10031可以包括SiGe(Ge的原子百分比例如为约15％-30％)，单元有源层10051可以包括Si。
在生长单元有源层10051时，可以对其进行原位掺杂。例如，对于n型器件，可以进行p型掺杂，掺杂浓度为约1E17-1E19cm-3。这种掺杂可以限定随后形成的沟道区中的掺杂特性，以例如调节器件阈值电压(Vt)、控制短沟道效应等。在此，在竖直方向上，掺杂浓度可以具有非均匀的分布，以优化器件性能。例如，在与漏区(之后连接到位线)接近的区域中浓度相对较高以减少短沟道效应，而在与源区(之后连接到源极线)接近的区域中浓度相对较低以降低沟道电阻。这可以通过在生长的不同阶段引入不同剂量的掺杂剂来实现。
为增加集成密度，可以设置多个单元有源层。例如，可以通过外延生长，在单元有源层10051上设置单元有源层10052、10053、10054，单元有源层之间通过用于限定隔离层的牺牲层10032、10033、10034间隔开。尽管图1中仅示出了四个单元有源层，但是本公开不限于此。单元有源层10052、10053、10054可以具有与单元有源层10051相同或相似的厚度和/或材料，也可以具有不同的厚度和/或材料。在此，仅为方便描述起见，假设各单元有源层具有相同的配置。
在衬底1001上形成的这些层上，可以设置硬掩模层1015，以方便构图。例如，硬掩模层1015可以包括氮化物(例如，氮化硅)，厚度为约50nm-200nm。
在硬掩模层1015与单元有源层10054之间，也可以设置用于限定隔离层的牺牲层10035。关于牺牲层10032至10035，可以参见以上关于牺牲层10031的描述。
以下，一方面，需要能到达牺牲层的加工通道，以便将牺牲层替换为隔离层；另一方面，需要限定用于形成栅的区域。根据本公开的实施例，这两者可以结合进行。具体地，可以利用加工通道来限定栅区域。
例如，如图2(a)和2(b)所示，可以在硬掩模层1015上形成光刻胶1017，并通过光刻将其构图为具有一系列开口，这些开口可以限定加工通道的位置。开口可以是各种合适的形状，例如圆形、矩形、方形、多边形等，并具有合适的大小，例如直径或边长为约20nm-500nm。在此，这些开口(特别是在单元区中)可以排列成阵列形式，例如沿图2(a)中纸面内水平方向和竖直方向的二维阵列。该阵列随后可以限定存储单元的阵列。尽管在图2(a)中将开口示出为以基本上一致的大小、大致均匀的密度形成在衬底(包括随后将制作存储单元的单元区以及随后将制作接触部的接触区)上，但是本公开不限于此。开口的大小和/或密度可以改变，例如接触区中开口的密度可以小于单元区中开口的密度，以降低接触区中的电阻。
如图3所示，可以如此构图的光刻胶1017作为刻蚀掩模，通过各向异性刻蚀如反应离子刻蚀(RIE)，来刻蚀衬底1001上的各层，以便形成加工通道T。RIE可以沿大致竖直的方向(例如，垂直于衬底表面的方向)进行，并可以进行到衬底1001中。于是，在衬底1001上留下了一系列竖直的加工通道T。单元区中的加工通道T还限定了栅区域。之后，可以去除光刻胶1017。
当前，牺牲层的侧壁在加工通道T中露出。于是，可以经由露出的侧壁，将牺牲层替换为隔离层。考虑到替换时对单元有源层10051至10054的支撑功能，可以形成支撑层。
例如，如图4所示，可以通过例如淀积如化学气相淀积(CVD)等，在衬底1001上形成支撑材料层。支撑材料层可以大致共形的方式形成。考虑到刻蚀选择性，特别是相对于硬掩模层1015(在该示例中为氮化物)以及随后形成的隔离层(在该示例中为氧化物)，支撑材料层可以包括例如SiC。可以例如通过形成光刻胶1021，并配合光刻胶1021进行选择性刻蚀如RIE，去除部分加工通道T中的支撑材料层，而保留其余加工通道T中的支撑材料层。留下的支撑材料层形成支撑层1019。这样，一方面可以通过其中没有形成支撑层1019的加工通道来替换牺牲层，另一方面可以通过其他加工通道中的支撑层1019来支撑单元有源层10051至10054。之后，可以去除光刻胶1021。
其中形成有支撑层1019的加工通道与其中没有形成支撑层1019的加工通道的排布可以通过光刻胶1021的构图来实现，并且为了工艺的一致性和均匀性，它们可以大致均匀地分布。如图4中所示，其中形成有支撑层1019的加工通道与其中没有形成支撑层1019的加工通道可以交替排列。
根据本公开的实施例，利用扩散掺杂来进行源/漏掺杂，以实现更好的掺杂特性。为此，在形成隔离层之前，可以先将牺牲层替换为固相掺杂剂源层。
例如，如图5所示，可以经由加工通道T，通过选择性刻蚀，去除牺牲层10031至10035。由于支撑层1019的存在，可以保持单元有源层10051至10054不会坍塌。在由于牺牲层的去除而留下的空隙中，可以通过例如淀积(优选为原子层淀积(ALD)，以更好地控制膜厚)然后回蚀(例如，竖直方向的RIE)的工艺，填充含掺杂剂的材料以形成固相掺杂剂源层10231、10232、10233、10234和10235。例如，固相掺杂剂源层10231至10235可以包括磷(P)含量为约0.1％-10％的磷硅玻璃(PSG)(对于n型存储单元)，或者硼(B)含量为约0.1％-10％的硼硅玻璃(BSG)(对于p型存储单元)。
在该示例中，源/漏掺杂通过固相掺杂剂源层而非原位掺杂实现，这可以实现陡峭的高源/漏掺杂，并可以抑制外延生长时进行原位生长而可能导致的交叉污染。
可以进行退火处理，以将固相掺杂剂源层中的掺杂剂驱入单元有源层中。如图6所示，对于单元有源层10051至10054中的每一个而言，其上下两端的固相掺杂剂源层中的掺杂剂分别从上下两端进入其中，从而可以在其上下两端形成高掺杂区10071、10091；10072、10092；10073、10093；10074、10094(例如，约1E19-1E21cm-3的n型掺杂)，从而限定源/漏区。在此，可以控制掺杂剂从隔离层向单元有源层中的扩散深度(例如，为约10nm-50nm)，使各单元有源层在竖直方向上的中部可以保持相对低掺杂，例如基本保持生长时原位掺杂导致的掺杂极性(例如，p型掺杂)和掺杂浓度(例如，1E17-1E19cm-3)，并可以限定沟道区。
原位掺杂所能实现的掺杂浓度一般低于1E20cm-3。根据本公开的实施例，通过从固相掺杂剂源层的扩散来进行源/漏掺杂，这可以实现高掺杂，例如最高掺杂浓度可以高于1E20cm-3，甚至高达约7E20-3E21cm-3。另外，由于扩散特性，源/漏区中可以具有在竖直方向上从靠近固相掺杂剂源层一侧向着靠近沟道区一侧下降的掺杂浓度梯度。
这种扩散掺杂可以实现陡峭的掺杂浓度分布。例如，在源/漏区与沟道区之间，可以具有陡峭的掺杂浓度突变，例如小于约5nm/dec-20nm/dec(即，掺杂浓度至少一个数量级的下降在小于约5nm-20mm的范围内发生)。竖直方向上的这种突变区可以称为“界面层”。
由于从各固相掺杂剂源层以大致相同的扩散特性向单元有源层中扩散，每一源/漏区10071、10091；10072、10092；10073、10093；10074、10094在横向上可以实质上共面。类似地，每一沟道区可以在横向上实质上共面。另外，如上所述，沟道区可以具有竖直方向上的非均匀分布，在靠近一侧的源/漏区(漏区)处掺杂浓度相对较高，而在靠近另一侧的源/漏区(源区)处掺杂浓度相对较低。
尽管使用固相掺杂剂源层是有利的，但是本公开不限于此。例如，也可以通过在外延生长时进行原位掺杂来实现源/漏区的掺杂。
如图7所示，可以通过选择性刻蚀，去除固相掺杂剂源层10231、10232、10233、10234和10235。在由于固相掺杂剂源层10231、10232、10233、10234和10235的去除而释放的空间中，可以形成导电金属层1053和隔离层1055。例如，可以大致共形的方式淀积导电金属材料如钨(W)等，然后淀积电介质材料如氧化物，以填充所释放的空间以及加工通道中剩余的空隙。在淀积导电金属材料之前，还可以形成一导电的扩散阻挡层。可以对淀积的电介质材料和导电金属材料(以及扩散阻挡层，如果存在的话)进行回蚀，如竖直方向的RIE，从而将它们从加工通道中去除(所释放的加工通道将用于栅堆叠)，而留在由于固相掺杂剂源层10231、10232、10233、10234和10235的去除而释放的空间中，得到导电金属层1053和隔离层1055。
导电金属层1053可以在各单元有源层的上、下表面上延伸。导电金属层1053在各单元有源层的上下表面上延伸的部分随后可以用作相应单元有源层中的存储单元的BL/SL连接。另外，由于支撑层1019的存在，导电金属层1053在与支撑层1019相邻之处存在沿着隔离层1055的侧壁延伸的部分(为方便起见，以下称为“侧壁部分”)，这导致不同单元有源层的BL/SL连接彼此之间电连通。这可能是不希望的。
为此，如图8所示，可以通过选择性刻蚀，去除支撑层1019。可以在之前并未形成支撑层1019的加工通道中形成遮蔽层1057如光刻胶，并露出之前形成有支撑层1019的加工通道，于是导电金属层1053的侧壁部分在这些加工通道中显露。可以经由未被遮蔽的加工通道，选择性刻蚀导电金属层1053的侧壁部分。于是，导电金属层1053可以留于各单元有源层的上下表面上以用作相应单元有源层的BL/SL连接，且不同单元有源层的BL/SL连接可以彼此电隔离。
之后，可以去除遮蔽层1057。
在加工通道，特别是单元区的加工通道中，可以形成栅堆叠。在此，要形成存储器件，可以通过栅堆叠来实现存储功能。例如，栅堆叠中可以包括存储结构，如电荷捕获材料或铁电材料等。
如图9所示，可以例如通过淀积，依次形成存储功能层1025和栅导体层1027。存储功能层1025可以大致共形的方式形成，栅导体层1027可以填充加工通道T中形成存储功能层1025之后剩余的空隙。可以对形成的栅导体层1027和存储功能层1025进行平坦化处理如化学机械抛光(CMP，例如可以停止于硬掩模层1015)，从而栅导体层1027和存储功能层1025可以留于加工通道T中，形成栅堆叠。
存储功能层1025可以基于介电电荷捕获、铁电材料效应或带隙工程电荷存储(SONOS)等。例如，存储功能层1025可以包括电介质隧穿层(例如厚度为约1nm-5nm的氧化物，可通过氧化或ALD形成)-能带偏移层(例如厚度为约2nm-10nm的氮化物，可通过CVD或ALD形成)-隔离层(例如厚度为约2nm-6nm的氧化物，可通过氧化、CVD或ALD形成)。这种三层结构可导致捕获电子或空穴的能带结构。或者，存储功能层1025可以包括铁电材料层，例如厚度为约2nm-20nm的HfZrO2。
栅导体层1027可以包括例如(掺杂的，例如在n型器件的情况下p型掺杂)多晶硅或金属栅材料。
如图9所示，具有存储功能层的栅堆叠(1025/1027)被单元有源层围绕。栅堆叠与单元有源层相配合，限定存储单元，如图9中的虚线圈所示。沟道区可以连接相对两侧的源/漏区，沟道区可以受栅堆叠的控制。单个存储单元中上下两端的源/漏区之一用作源区，可以电连接到源极线；另一个用作漏区，可以电连接到位线。在形成NOR型存储器件的情况下，对于每两个竖直相邻的存储单元，下方存储单元的上端的源/漏区和上方存储单元的下端的源/漏区可以用作源区，从而它们可以共用相同的源极线连接。
栅堆叠在竖直方向上呈柱状延伸，与多个单元有源层相交迭，从而可以限定在竖直方向上彼此叠置的多个存储单元。与单个栅堆叠柱相关联的存储单元可以形成存储单元串。与栅堆叠柱的布局(对应于上述加工通道T的布局，例如二维阵列)相对应，在衬底上布置有多个这样的存储单元串，从而形成存储单元的三维(3D)阵列。
这样，就完成了(单元区中)存储单元的制作。然后，可以(在接触区中)制作各种电接触部以实现所需的电连接。
为实现到各单元有源层的电连接，在接触区中可以形成阶梯结构。本领域存在多种方式来形成这样的阶梯结构。根据本公开的实施例，阶梯结构例如可以如下形成。
如图9所示，当前的栅堆叠在硬掩模层1015的表面处露出。为了以下在制作阶梯结构时保护(单元区中的)栅堆叠，可以在硬掩模层1015上先形成另一硬掩模层1029，如图10(a)、10(b)和10(c)所示。例如，硬掩模层1029可以包括氧化物。在硬掩模层1029上，可以形成光刻胶1031，并将其通过光刻构图为遮蔽单元区而露出接触区。可以光刻胶1031作为刻蚀掩模，通过选择性刻蚀如RIE，刻蚀硬掩模层1029、硬掩模层1015、导电金属层1053、绝缘层1055和栅堆叠。可以通过控制刻蚀深度，使得刻蚀后接触区中被光刻胶1031露出的表面大致平坦。例如，可以先刻蚀硬掩模层1029；然后刻蚀栅导体层1027，对栅导体层1027的刻蚀可以停止在单元有源层10054的顶面附近；然后，可以依次刻蚀硬掩模层1015、导电金属层1053和绝缘层1055；如此刻蚀之后，存储功能层1025的顶端可以突出于单元有源层10054的顶面上方，并可以通过RIE去除。这样，在接触区与单元区之间形成了一个台阶。之后，可以去除光刻胶1031。
如图11(a)和11(b)所示，可以通过侧墙(spacer)形成工艺，在接触区与单元区之间的台阶处形成侧墙1033。例如，可以通过以大致共形的方式淀积一层电介质如氧化物，然后对淀积的电介质进行各向异性刻蚀如竖直方向上的RIE，以去除所淀积电介质的横向延伸部分，而留下其竖直延伸部分，从而形成侧墙1033。在此，考虑到硬掩模层1029也包括氧化物，可以控制RIE的刻蚀深度实质上等于或稍大于电介质的淀积厚度，以避免完全去除硬掩模层1029。侧墙1033的宽度(在图中水平方向上)可以基本等于电介质的淀积厚度。侧墙1033的宽度限定了随后到单元有源层10054中的源/漏区10094的接触部的着接垫(landingpad)的大小。
以如此形成的侧墙1033作为刻蚀掩模，可以通过选择性刻蚀如RIE，来刻蚀导电金属层1053、单元有源层10054中的源/漏区10094以及栅堆叠，以露出单元有源层10054中的沟道区。可以通过控制刻蚀深度，使得刻蚀后接触区中被侧墙1033露出的表面大致平坦。例如，可以刻蚀导电金属层1053以露出源/漏区10094，然后刻蚀源/漏区10094和栅导体层1027(例如，分别为Si和多晶Si；如果栅导体层1027包括金属栅，则它们可以分别刻蚀)，对它们的刻蚀可以停止于单元有源层10054中的沟道区；如此刻蚀之后，存储功能层1025的顶端可以突出于单元有源层10054中的沟道区上方，并可以通过RIE去除。这样，在接触区中在单元有源层10054中的源/漏区10094与被侧墙1033露出的表面之间形成了又一台阶。
可以按照以上结合图11(a)和11(b)描述的工艺，通过形成侧墙，以侧墙为刻蚀掩模进行刻蚀，来在接触区中形成多个台阶，如图12(a)和12(b)所示。这些台阶形成这样的阶梯结构，使得对于各单元有源层中需要电连接的各源/漏区(表面上的导电金属层也随相应的源/漏区一样构图)以及可选地沟道区，其相对于上方的区域，端部相对突出，以限定到该区域的接触部的着接焊盘。图12(a)和12(b)中的1035表示各次形成的侧墙在处理之后的留下部分。由于这些侧墙1035与隔离层均为氧化物，在此将它们示出为一体。
之后，可以制作接触部。
例如，如图13(a)、13(b)和13(c)所示，可以通过淀积氧化物并平坦化如CMP，来形成层间电介质层1037。在此，由于均为氧化物，将之前的隔离层和侧墙1035均示出为与层间电介质层1037一体。然后，如图所示，可以在层间电介质层1037中形成接触部1039、1041。具体地，接触部1039形成在单元区中，电连接到栅堆叠中的栅导体层1027；接触部1041形成在接触区中，电连接到各源/漏区以及可选地沟道区。接触区中的接触部1041可以避开接触区中残留的栅堆叠。这些接触部可以通过在层间电介质层1037中刻蚀孔洞，并在其中填充导电材料如金属来形成。
在此，接触部1039可以电连接到字线。通过字线，经由接触部1039，可以向栅导体层1027施加栅控制信号。接触部1041可以电连接到源极线或位线。更具体地，对于同一存储单元，其一个源/漏区可以电连接到位线，而另一个源/漏区可以电连接到源极线。由于导电金属层1053的存在，可以降低从位线、源极线向相应源/漏区施加电信号时的电阻。在此，还形成了到沟道区的接触部。这种接触部可以称为体接触部，并可以接收体偏置，以调节器件阈值电压。
图14示意性示出了根据本公开实施例的存储器件的等效电路图。
在图14的示例中，示出了彼此堆叠的八个存储单元层(对应于前述实施例中的八个单元有源层)以及穿过这八个存储单元层的三条字线WL1、WL2、WL3。每一存储单元层中的存储单元可以彼此并联连接在相应的位线/源极线之间。图中示意性示出了针对这八个存储单元层的位线/源极线BL/SL1a、BL/SL1b、BL/SL2a、BL/SL2b、BL/SL3a、BL/SL3b、BL/SL4a、BL/SL4b、BL/SL5a、BL/SL5b、BL/SL6a、BL/SL6b、BL/SL7a、BL/SL7b、BL/SL8a、BL/SL8b。每一对位线/源极线BL/SLia和BL/SLib(其中，1≤i≤8)中的一条(例如，BL/SLia)可以作为位线，而另一条(例如，BL/SLib)可以作为源极线。需要指出，存储单元的层数且因此位线/源极线的数目以及字线的数目不限于此。在位线与字线交叉之处，设置有存储单元MC。另外，图14中还以虚线示意性示出了可选的到各存储单元的体连接。
在此，仅为图示方便起见，示出了存储单元MC的二维阵列。可以在与此二维阵列相交的方向上(例如，图中垂直于纸面的方向)，设置多个这样的二维阵列，从而得到三维阵列。
基于这种配置，可以形成NOR型或AND型闪存。如下面进一步详细所述，在NOR型闪存的情况下，至少一些存储单元层的源极线可以彼此连接。
在上述实施例中，针对每一单元有源层，在其上下表面均形成了导电金属层，作为位线/源极线连接，以降低电阻。但是，根据本公开的实施例不限于此。例如，可以仅在上表面或下表面形成导电金属层。
图15至18示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图。
如图15所示，可以如以上结合图1所述，在衬底1001上形成牺牲层与单元有源层的交替堆叠。在此，牺牲层可以包括相对于彼此具有刻蚀选择性的第一牺牲层10031、10033和10035以及第二牺牲层20032和20034，使得每一单元有源层10051、10052、10053、10054、10055各自的上表面上形成有第一牺牲层和第二牺牲层之一，而下表面上形成有第一牺牲层和第二牺牲层中另一个。例如，第一牺牲层和第二牺牲层可以包括具有不同Ge原子百分比的SiGe，或者第一牺牲层和第二牺牲层中一方可以包括SiGe，另一方可以包括SiC。另外，各单元有源层10051、10052、10053、10054、10055可以在外延生长同时被原位掺杂，以限定源/漏区。图15中以虚线示意性示出了源/漏区与沟道区之间的掺杂浓度界面(在下面的图示中，为方便起见，不再示出这种虚线)。
接下来，可以如上所述，在堆叠中形成加工通道，并在部分加工通道中形成支撑层1019，得到如图16所示的结构。类似地，可以经由加工通道，将牺牲层替换为导电金属层夹着隔离层的结构。但是，与上述实施例不同，可以对第一牺牲层10031、10033和10035以及第二牺牲层20032和20034分别进行替换。
例如，如图17所示，可以通过选择性刻蚀(特别是相对于第一牺牲层10031、10033和10035)，去除第二牺牲层20032和20034，并在由于第二牺牲层20032和20034的去除而释放的空间中，通过淀积然后回蚀电介质(例如，氧化物)的方式，形成隔离层2055。
然后，如图18所示，可以通过选择性刻蚀，去除第一牺牲层10031、10033和10035，并在由于第一牺牲层10031、10033和10035的去除而释放的空间中，可以如以上结合图7所述，形成导电金属层1053和隔离层1055。于是，对于各单元有源层10051、10052、10053、10054、10055而言，导电金属层1053可以仅形成在其上表面或下表面上，且另一表面上则可以形成有隔离层2055，而并无导电金属层。
之后的工艺可以按照上述实施例进行，例如去除支撑层，刻蚀导电金属层1053的侧壁部分，并在加工通道中形成栅堆叠等。
根据另一实施例，可以仅去除第一牺牲层和第二牺牲层中一方以形成导电金属层(中间夹着隔离层)，而保留另一方。例如，第一牺牲层和第二牺牲层中一方可以包括SiGe，而另一方可以包括Si或沿竖直方向具有p-n-p掺杂分布或者n-p-n掺杂分布的Si层(这种Si层可以通过pn结来形成电隔离)。
在上述实施例中，相邻的单元有源层之间均具有隔离层。但是，本公开不限于此。根据其他实施例，某些单元有源层之间可以并不彼此隔离。
图19至21示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图。
如图19所示，可以在衬底1001上形成单元有源层与牺牲层的堆叠。与以上结合图1描述的实施例中在所有相邻的单元有源层之间设置牺牲层不同，在该实施例中，可以每隔两个相邻的单元有源层设置牺牲层：单元有源层L1、L2之间不设置牺牲层，而在它们的组合上下侧分别设置牺牲层10031、10032；单元有源层L3、L4之间不设置牺牲层，而在它们的组合上下侧分别设置牺牲层10032、10033。
每一单元有源层可以通过原位掺杂而限定出源/漏区(且因此它们之间的沟道区)。例如，单元有源层L1可以包括第一源/漏区30071、沟道区30051和第二源/漏区30091，它们可以是在外延生长的不同阶段通过引入不同浓度的杂质而形成的。单元有源层L2可以包括第一源/漏区30072、沟道区30052和第二源/漏区30091。在此，单元有源层L1和单元有源层L2彼此邻接，它们可以共享相同的源/漏区30091。类似地，单元有源层L3可以包括第一源/漏区30073、沟道区30053和第二源/漏区30093，单元有源层L4可以包括第一源/漏区30074、沟道区30054和第二源/漏区30093，它们可以共享相同的源/漏区30093。
接下来，可以如上所述，在堆叠中形成加工通道，并在部分加工通道中形成支撑层1019，得到如图20所示的结构。类似地，可以经由加工通道，将牺牲层替换为导电金属层夹着隔离层的结构。
然后，如图21所示，可以通过选择性刻蚀，去除第一牺牲层10031、10032和10033，并在由于第一牺牲层10031、10032和10033的去除而释放的空间中，可以如以上结合图7所述，形成导电金属层1053和隔离层1055。于是，对于各单元有源层L1、L2、L3、L4而言，导电金属层1053可以仅形成在其上端或下端，且另一端则可以与相邻的单元有源层相邻接。
之后的工艺可以按照上述实施例进行，例如去除支撑层，刻蚀导电金属层1053的侧壁部分，并在加工通道中形成栅堆叠等。
在该实施例中，竖直方向上相邻的两个存储单元可以共用相同的源/漏区，并可以共同电连接到源极线。这可以得到NOR型配置。
图22示意性示出了根据本公开实施例的NOR型存储器件的等效电路图。
在图22的示例中，示意性示出了三条字线WL1、WL2、WL3以及八条位线BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8。但是，位线和字线的具体数目不限于此。在位线与字线交叉之处，设置有存储单元MC。图22中还示出了四条源极线SL1、SL2、SL3、SL4。如上所述，竖直方向上每两层相邻的存储单元可以共用相同的源极线连接。另外，各条源极线可以彼此连接，从而各存储单元MC可以连接到公共的源极线。另外，图22中还以虚线示意性示出了可选的到各存储单元的体连接。如下所述，各存储单元的体连接可以电连接到该存储单元的源极线连接。
图22中字线WL1至WL3的延伸方向可以对应于栅堆叠的延伸方向，即，前述实施例中相对于衬底的竖直方向。在该方向上，相邻的位线之间彼此隔离。
对于竖直方向上每两个相邻的存储单元，位于中间的源/漏区，即单元有源层L1和单元有源层L2中间的源/漏区30091，单元有源层L3和单元有源层L4中间的源/漏区30093，可以经由接触部(可以参见图13(c)中的1041)而电连接到源极线；位于上下两端的源/漏区，即单元有源层L1中的源/漏区30071和单元有源层L2中的源/漏区30072，单元有源层L3中的源/漏区30073和单元有源层L4中的源/漏区30074，可以经由接触部(可以参见图13(c)中的1041)而分别电连接到位线。
在此，将竖直方向上相邻的两个存储单元设置为位于它们之间的源/漏区电连接到源极线。这可以减少布线数量。
根据本公开实施例的存储器件可以应用于各种电子设备。例如，存储器件可以存储电子设备操作所需的各种程序、应用和数据。电子设备还可以包括与存储器件相配合的处理器。例如，处理器可以通过运行存储器件中存储的程序来操作电子设备。这种电子设备例如括智能电话、个人计算机(PC)、平板电脑、人工智能设备、可穿戴设备、移动电源、汽车电子设备、通讯设备或物联网(IoT)设备等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (25)
1.一种存储器件，包括：
竖直地叠置在衬底上的多个单元有源层，各所述单元有源层包括设于该单元有源层中不同竖直高度处的下源/漏区和上源/漏区以及所述下源/漏区与所述上源/漏区之间的沟道区；
所述衬底上相对于所述衬底竖直延伸以穿过所述多个单元有源层的栅堆叠，其中所述栅堆叠包括栅导体层和设置在所述栅导体层与所述单元有源层之间的存储功能层，在所述栅堆叠与各所述单元有源层相交之处限定存储单元；以及
设于各所述单元有源层的下表面和上表面中至少之一上的导电金属层。
2.根据权利要求1所述的存储器件，还包括：
竖直方向上相邻的导电金属层之间的隔离层。
3.根据权利要求1所述的存储器件，其中，所述单元有源层的下表面和上表面上均设置有所述导电金属层。
4.根据权利要求1所述的存储器件，其中，
所述多个单元有源层中的一个单元有源层具有设于下表面上的导电金属层，而所述多个单元有源层中与该单元有源层相邻的单元有源层具有设置于上表面上的导电金属层；或者
所述多个单元有源层中的一个单元有源层具有设于上表面上的导电金属层，而所述多个单元有源层中与该单元有源层相邻的单元有源层具有设置于下表面上的导电金属层。
5.根据权利要求4所述的存储器件，其中，彼此相邻的一对单元有源层彼此邻接，所述导电金属层设于所述一对单元有源层中下方的单元有源层的下表面上以及上方的单元有源层的上表面上。
6.根据权利要求1所述的存储器件，其中，所述单元有源层包括单晶半导体。
7.根据权利要求1所述的存储器件，其中，各所述单元有源层在相对于所述衬底的横向方向上延伸，从而围绕所述栅堆叠的外周。
8.根据权利要求7所述的半导体器件，其中，设置多个所述栅堆叠，所述多个所述栅堆叠在衬底上成阵列布置，各所述导电金属层在相应的单元有源层的上表面或下表面上延伸从而围绕所述栅堆叠的外周。
9.根据权利要求7所述的存储器件，其中，所述衬底包括单元区以及与所述单元区相邻的接触区，所述栅堆叠设置在所述单元区中，所述存储器件还包括：
在所述接触区中形成的分别到各所述单元有源层的下源/漏区和上源/漏区的第一接触部和第二接触部。
10.根据权利要求1所述的存储器件，其中，所述导电金属层用作位线连接或源极线连接。
11.根据权利要求3所述的存储器件，其中，所述单元有源层的下表面和上表面之一上的导电金属层用作位线连接，而下表面和上表面中另一个上的导电金属层用作源极线连接。
12.根据权利要求5所述的存储器件，其中，所述导电金属层用作位线连接。
13.根据权利要求1所述的存储器件，其中，所述第一源/漏区和所述第二源/漏区中的掺杂浓度在竖直方向上朝向所述沟道区减小。
14.根据权利要求1所述的存储器件，还包括：
所述第一源/漏区与所述沟道区之间的界面层以及所述第二源/漏区与所述沟道区之间的界面层。
15.根据权利要求1所述的存储器件，其中，所述第一源/漏区和所述第二源/漏区中的最高掺杂浓度高于1E20cm-3。
16.根据权利要求1所述的存储器件，其中，所述存储功能层包括电荷捕获材料或铁电材料中至少之一。
17.一种制造存储器件的方法，包括：
在衬底上设置多个单元有源层与多个牺牲层的叠层，各单元有源层至少在其一侧具有牺牲层；
形成相对于所述衬底竖直延伸以穿过所述叠层的加工通道；
经由所述加工通道，去除所述牺牲层；
经由所述加工通道，在由于所述牺牲层的去除而释放的空间中，在由此显露的各所述单元有源层的下表面和/或上表面上形成导电金属层，并形成将导电金属层彼此电隔离的隔离层；以及
在所述加工通道中形成栅堆叠，所述栅堆叠包括栅导体层和设置在所述栅导体层与所述单元有源层之间的存储功能层，在所述栅堆叠与所述单元有源层相交之处限定存储单元。
18.根据权利要求17所述的方法，其中，形成导电金属层并形成隔离层包括：
在一部分加工通道中形成支撑层；
经由其余加工通道，以实质上共形的方式形成导电金属材料；
经由所述其余加工通道，填充电介质材料；
回蚀所述电介质材料和所述导电金属材料，以使它们留于所述空间中，回蚀后的所述电介质材料形成所述隔离层；
从所述一部分加工通道中去除所述牺牲层，并在所述其余加工通道中形成遮蔽层；
经由所述一部分加工通道，刻蚀所述导电金属材料在所述电介质材料的侧壁上延伸的部分，刻蚀后的所示导电金属材料形成所述导电金属层；以及
去除所述遮蔽层。
19.根据权利要求17或18所述的方法，还包括：
经由所述加工通道，在所述空间中形成多个含掺杂剂的固相掺杂剂源层；
通过退火将所述掺杂剂从所述固相掺杂剂源层驱入所述单元有源层的相对两端，以限定源/漏区；以及
经由所述加工通道，去除所述固相掺杂剂源层，其中在去除所述固相掺杂剂源层之后，在所述空间中形成所述导电金属层并形成所述隔离层。
20.根据权利要求17所述的方法，其中，通过外延生长形成所述多个单元有源层和所述多个牺牲层。
21.根据权利要求20所述的方法，其中，所述多个单元有源层在外延生长时被原位掺杂。
22.根据权利要求17所述的方法，其中，
在所述叠层中，所述多个单元有源层与所述多个牺牲层交替设置，或者
在所述叠层中，每两个相邻的单元有源层之间设置所述牺牲层。
23.根据权利要求17所述的方法，其中，形成所述栅堆叠包括：
以实质上共形的方式在所述加工通道的底面和侧壁上形成所述存储功能层；以及
在形成有所述存储功能层的所述加工通道中填充所述栅导体层。
24.一种电子设备，包括如权利要求1至16中任一项所述的存储器件。
25.根据权利要求24所述的电子设备，其中，所述电子设备包括智能电话、个人计算机、平板电脑、人工智能设备、可穿戴设备、移动电源、汽车电子设备、通讯设备或物联网设备。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211036649.XA CN115394784A (zh) | 2022-08-26 | 2022-08-26 | 存储器件及其制造方法及包括存储器件的电子设备 |
| TW112104580A TWI827462B (zh) | 2022-08-26 | 2023-02-09 | 記憶體件及其製造方法及包括記憶體件的電子設備 |
| US18/175,907 US20240074191A1 (en) | 2022-08-26 | 2023-02-28 | Memory device and method of manufacturing the same, and electronic apparatus including memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211036649.XA CN115394784A (zh) | 2022-08-26 | 2022-08-26 | 存储器件及其制造方法及包括存储器件的电子设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115394784A true CN115394784A (zh) | 2022-11-25 |
Family
ID=84122779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211036649.XA Pending CN115394784A (zh) | 2022-08-26 | 2022-08-26 | 存储器件及其制造方法及包括存储器件的电子设备 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20240074191A1 (zh) |
| CN (1) | CN115394784A (zh) |
| TW (1) | TWI827462B (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111354739A (zh) * | 2018-12-21 | 2020-06-30 | 芯恩（青岛）集成电路有限公司 | 一种三维有结半导体存储器件及其制造方法 |
| CN110121778B (zh) * | 2019-03-04 | 2020-08-25 | 长江存储科技有限责任公司 | 三维存储器件 |
| KR102683677B1 (ko) * | 2019-07-12 | 2024-07-11 | 에스케이하이닉스 주식회사 | 수직형 메모리 장치 |
| US11502128B2 (en) * | 2020-06-18 | 2022-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device and method of forming the same |
| CN114420751A (zh) * | 2021-12-06 | 2022-04-29 | 北京超弦存储器研究院 | 一种垂直mosfet器件及其制造方法、应用 |
-
2022
- 2022-08-26 CN CN202211036649.XA patent/CN115394784A/zh active Pending
-
2023
- 2023-02-09 TW TW112104580A patent/TWI827462B/zh active
- 2023-02-28 US US18/175,907 patent/US20240074191A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| TW202410419A (zh) | 2024-03-01 |
| US20240074191A1 (en) | 2024-02-29 |
| TWI827462B (zh) | 2023-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN112909012B (zh) | Nor型存储器件及其制造方法及包括存储器件的电子设备 | |
| CN113707667B (zh) | Nor型存储器件及其制造方法及包括存储器件的电子设备 | |
| CN113629061B (zh) | Nor型存储器件及其制造方法及包括存储器件的电子设备 | |
| CN112909015B (zh) | Nor型存储器件及其制造方法及包括存储器件的电子设备 | |
| CN112909010B (zh) | Nor型存储器件及其制造方法及包括存储器件的电子设备 | |
| CN112909011B (zh) | Nor型存储器件及其制造方法及包括存储器件的电子设备 | |
| WO2023011084A1 (zh) | Nor型存储器件及其制造方法及包括存储器件的电子设备 | |
| TWI827462B (zh) | 記憶體件及其製造方法及包括記憶體件的電子設備 | |
| TWI856511B (zh) | Nor型記憶體件及其製造方法及包括記憶體件的電子設備 | |
| US20230363153A1 (en) | Nor-type memory device, method of manufacturing nor-type memory device, and electronic apparatus including memory device | |
| WO2024174345A1 (zh) | 存储器件及其制造方法及包括存储器件的电子设备 | |
| TWI852326B (zh) | Nor型記憶體件及其製造方法及包括記憶體件的電子設備 | |
| US20240008288A1 (en) | Nor-type memory device, method of manufacturing nor-type memory device, and electronic apparatus including memory device | |
| TW202404047A (zh) | Nor型記憶體件及其製造方法及包括記憶體件的電子設備 | |
| TW202435716A (zh) | 記憶體件及其製造方法及包括記憶體件的電子設備 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |