TW202404047A - Nor型記憶體件及其製造方法及包括記憶體件的電子設備 - Google Patents

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Abstract

本發明揭露一種NOR型記憶體件及其製造方法及包括該NOR型記憶體件的電子設備。根據實施例，該NOR型記憶體件可以包括：設置在襯底上的至少一個存儲單元層，該至少一個存儲單元層包括彼此疊置的第一源/漏層、第一溝道層、第二源/漏層、第二溝道層和第三源/漏層；相對於襯底豎直延伸以穿過該至少一個存儲單元層的至少一個柵堆疊，該至少一個柵堆疊包括柵導體層和設置在柵導體層與該至少一個存儲單元層之間的存儲功能層，其中在該至少一個柵堆疊與該至少一個存儲單元層相交之處限定存儲單元；至少一條位線，電連接到該至少一個存儲單元層中的第二源/漏層；以及至少一條源極線，電連接到該至少一個存儲單元層中的第一源/漏層和第三源/漏層。

Description

NOR型記憶體件及其製造方法及包括記憶體件的電子設備
本發明涉及半導體領域，具體地，涉及NOR型記憶體件及其製造方法以及包括這種記憶體件的電子設備。
在水平型器件如金屬氧化物半導體場效應電晶體（MOSFET）中，源極、柵極和漏極沿大致平行於襯底表面的方向布置。由於這種布置，水平型器件不易進一步縮小。與此不同，在豎直型器件中，源極、柵極和漏極沿大致垂直於襯底表面的方向布置。因此，相對於水平型器件，豎直型器件更容易縮小。
對於豎直型器件，可以通過彼此疊置來增加集成密度。但是，這可能會導致性能變差。因為為了方便疊置多個器件，通常使用多晶矽來作為溝道材料，導致與單晶矽的溝道材料相比電阻變大。另外，期望進一步增加集成密度並提升性能。
有鑑於此，本發明的目的至少部分地在於提供一種具有提升集成密度、改進性能、提高可靠性並優化製造工藝的NOR型記憶體件及其製造方法以及包括這種記憶體件的電子設備。
根據本發明的一個方面，提供了一種NOR型記憶體件，包括：設置在襯底上的至少一個存儲單元層，該至少一個存儲單元層包括彼此疊置的第一源/漏層、第一溝道層、第二源/漏層、第二溝道層和第三源/漏層；相對於襯底豎直延伸以穿過該至少一個存儲單元層的至少一個柵堆疊，該至少一個柵堆疊包括柵導體層和設置在柵導體層與該至少一個存儲單元層之間的存儲功能層，其中在該至少一個柵堆疊與該至少一個存儲單元層相交之處限定存儲單元；至少一條位線，電連接到該至少一個存儲單元層中的第二源/漏層；以及至少一條源極線，電連接到該至少一個存儲單元層中的第一源/漏層和第三源/漏層。
根據本發明的另一方面，提供了一種NOR型記憶體件，包括：設置在襯底上的至少一個存儲單元層，該至少一個存儲單元層包括用於限定存儲單元的有源區；相對於襯底豎直延伸以穿過該至少一個存儲單元層的至少一個柵堆疊，該至少一個柵堆疊包括柵導體層和設置在柵導體層與該至少一個存儲單元層之間的存儲功能層；以及分別設於該至少一個柵堆疊上方的至少一個選擇電晶體，該至少一個選擇電晶體包括該至少一個柵堆疊上的有源層以及圍繞有源層外周的選擇柵堆疊。
根據本發明的另一方面，提供了一種製造NOR型記憶體件的方法，包括：在襯底上設置至少一個存儲單元層，該至少一個存儲單元層包括彼此疊置的第一源/漏層、第一溝道層、第二源/漏層、第二溝道層和第三源/漏層；形成相對於襯底豎直延伸以穿過該至少一個存儲單元層的至少一個柵孔；在該至少一個柵孔中分別形成相應的柵堆疊，柵堆疊包括柵導體層和設置在柵導體層與該至少一個存儲單元層之間的存儲功能層，在柵堆疊與該至少一個存儲單元層相交之處限定存儲單元；形成至少一條位線，該至少一條位線電連接到該至少一個存儲單元層中的第二源/漏層；以及形成至少一條源極線，該至少一條源極線電連接到該至少一個存儲單元層中的第一源/漏層和第三源/漏層。
根據本發明的另一方面，提供了一種製造NOR型記憶體件的方法，包括：在襯底上設置至少一個存儲單元層，該至少一個存儲單元層包括用於限定存儲單元的有源區；形成相對於襯底豎直延伸以穿過該至少一個存儲單元層的至少一個柵孔；在該至少一個柵孔中分別形成相應的柵堆疊，柵堆疊包括柵導體層和設置在柵導體層與該至少一個存儲單元層之間的存儲功能層，在柵堆疊與該至少一個存儲單元層相交之處限定存儲單元；回蝕柵堆疊；在該至少一個柵孔中由於回蝕柵堆疊而形成的空間中分別形成用於選擇電晶體的有源層；以及在該至少一個柵孔外形成圍繞用於選擇電晶體的有源層外周的選擇柵堆疊。
根據本發明的另一方面，提供了一種電子設備，包括上述NOR型記憶體件。
根據本發明的實施例，可以使用單晶材料的疊層作為構建模組，來建立三維（3D）NOR型記憶體件。因此，在彼此疊置多個存儲單元層時，可以抑制電阻的增大。在各存儲單元層之間，特別是豎直方向上相鄰的位線（BL）之間，無需額外設置隔離層，可以優化工藝並利於增加集成度。
以下，將參照附圖來描述本發明的實施例。但是應該理解，這些描述只是示例性的，而並非要限制本發明的範圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本發明的概念。
在附圖中示出了根據本發明實施例的各種結構示意圖。這些圖並非是按比例繪製的，其中為了清楚表達的目的，放大了某些細節，並且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及他們之間的相對大小、位置關係僅是示例性的，實際中可能由於製造公差或技術限制而有所偏差，並且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。
在本發明的上下文中，當將一層/元件稱作位於另一層/元件“上”時，該層/元件可以直接位於該另一層/元件上，或者他們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位於另一層/元件“上”，那麼當調轉朝向時，該層/元件可以位於該另一層/元件“下”。
根據本發明實施例的記憶體件基於豎直型器件。豎直型器件可以包括在襯底上沿豎直方向（大致垂直於襯底表面的方向）設置的有源區，包括設於上下兩端的源/漏區以及位於源/漏區之間的溝道區。源/漏區之間可以通過溝道區形成導電通道。在有源區中，源/漏區和溝道區例如可以通過摻雜濃度來限定。
根據本發明的實施例，有源區可以通過襯底上的下源/漏層、溝道層和上源/漏層的疊層來限定。源/漏區可以分別形成在下源/漏層和上源/漏層中，而溝道區可以形成在溝道層中。柵堆疊可以延伸穿過該疊層，從而有源區可以圍繞柵堆疊的外周。在此，柵堆疊可以包括存儲功能層如電荷捕獲材料或鐵電材料中至少之一，以便實現存儲功能。這樣，柵堆疊和與之相對的有源區相配合而限定存儲單元（或用來構成存儲單元的單元構成器件）。在此，存儲單元可以是快閃記憶體（flash）單元。
根據本發明的實施例，與位線（BL）和源極線（SL）的布置相適應，可以基於兩個並聯連接的單元構成器件來限定單個存儲單元。為此，可以設置第一源/漏層、第一溝道層、第二源/漏層、第二溝道層和第三源/漏層的疊層。於是，穿過該疊層的柵堆疊可以與第一源/漏層、第一溝道層和第二源/漏層相對而限定第一單元構成器件，且與第二源/漏層、第二溝道層和第三源/漏層相對而限定第二單元構成器件。這兩個單元構成器件可以通過公共的第二源/漏層而（並聯）電連接到相同BL，另外他們可以（通過柵堆疊）電連接到相同字線（WL）。於是，第一單元構成器件和第二單元構成器件（限定單個存儲單元）可以通過同一BL和同一WL來尋址。
在NOR（“或非”）型記憶體件中，存儲單元可以電連接在BL與SL之間。在疊層中第二源/漏層電連接到BL的情況下，第一源/漏層和第三源/漏層可以電連接到SL。
可以設置多個柵堆疊以穿過該疊層，從而在這多個柵堆疊與該疊層相交之處限定多個存儲單元。這些存儲單元在該疊層所在的平面內排列成與該多個柵堆疊相對應的陣列（例如，通常是按行和列排列的二維陣列）。
由於豎直型器件易於疊置的特性，根據本發明實施例的記憶體件可以是三維（3D）陣列。具體地，可以在豎直方向上設置多個這樣的疊層。柵堆疊可以豎直延伸，從而穿過這多個疊層。這樣，對於單個柵堆疊而言，與豎直方向上疊置的這多個疊層相交而限定在豎直方向上疊置的多個存儲單元。
這些疊層可以通過在襯底上外延生長而形成，並可以為單晶半導體材料。在生長時，可以對疊層中的各層分別進行原位摻雜，不同摻雜的層之間可以具有摻雜濃度界面。這樣，可以更好地控制豎直方向上的摻雜分布。下源/漏層、溝道層和上源/漏層的疊層可以構成體（bulk）材料，且因此溝道區形成在體材料中。這種情況下，工藝較為簡單。
在常規工藝中，需要在（至少）一些疊層之間設置隔離層，以電隔離彼此相鄰的BL。需要相對複雜的工藝來形成（半導體，特別是單晶半導體）疊層與隔離層彼此疊置的設置。根據本發明的實施例，各個疊層可以彼此直接接觸。例如，下方疊層的最上源/漏層（即，第三源/漏層）可以與之上的疊層的最下源/漏層（即，第一源/漏層）是同一層，和/或上方疊層的最下源/漏層（即，第一源/漏層）與之下的疊層的最上源/漏層（即，第三源/漏層）是同一層。可以相對容易地形成彼此疊置的多個（半導體，特別是單晶半導體）疊層。而且，相鄰BL之間儘管存在隔離層，但是仍然可能存在相互干擾。與此不同，根據本發明的實施例，每一BL與其他BL之間至少間隔有一條SL以及與該SL電連接的單元構成器件，因此可以有效抑制不同BL之間的相互干擾，提高可靠性。
另外，儘管相比於存儲單元基於單個單元構成器件的常規工藝，根據本發明實施例的存儲單元基於更多（即，兩個）單元構成器件並因此具有較大尺寸（例如，具有較大高度），但是由於可以省略隔離層，且由於製造工藝特別是如上形成疊層的工藝的優化，也可以提升集成密度。
根據本發明的實施例，為減少互連數目，可以在各柵堆疊上設置相應的選擇電晶體。如下所述，選擇電晶體可以自對準於相應的柵堆疊。
這種豎直型記憶體件例如可以如下製造。具體地，可以在襯底上設置多個存儲單元層，每個存儲單元層例如包括第一源/漏層、第一溝道層、第二源/漏層、第二溝道層和第三源/漏層的疊層。例如，可以通過外延生長來提供這些層。在外延生長時，可以控制所生長的各層特別是溝道層的厚度。另外，在外延生長時，可以進行原位摻雜，以實現所需的摻雜極性和摻雜濃度。在此，該疊層中的各層可以包括相同的材料。這種情況下，所謂“層”可以通過他們之間的摻雜濃度界面來限定。
可以形成相對於襯底豎直延伸以穿過各個存儲單元層中的疊層的柵孔。在柵孔中，可以形成柵堆疊，並可以在柵堆疊上製作選擇電晶體。
本發明可以各種形式呈現，以下將描述其中一些示例。在以下的描述中，涉及各種材料的選擇。材料的選擇除了考慮其功能（例如，半導體材料用於形成有源區，電介質材料用於形成電隔離，導電材料用於形成電極、互連結構等）之外，還考慮刻蝕選擇性。在以下的描述中，可能指出了所需的刻蝕選擇性，也可能並未指出。本領域技術人員應當清楚，當以下提及對某一材料層進行刻蝕時，如果沒有提到其他層也被刻蝕或者圖中並未示出其他層也被刻蝕，那麼這種刻蝕可以是選擇性的，且該材料層相對於暴露於相同刻蝕配方中的其他層可以具備刻蝕選擇性。
圖1至12示出了根據本發明實施例的製造NOR型記憶體件的流程中，部分階段的示意圖。
如圖1所示，提供襯底1001。該襯底1001可以是各種形式的襯底，包括但不限於體半導體材料襯底如體Si襯底、絕緣體上半導體（SOI）襯底、化合物半導體襯底如SiGe襯底等。在以下的描述中，為方便說明，以體Si襯底如Si晶片為例進行描述。
在襯底1001上，可以如下所述形成記憶體件，例如NOR型快閃記憶體（flash）。記憶體件中的存儲單元（cell）可以包括n型單元構成器件或p型單元構成器件。在此，以n型單元構成器件為例進行描述，為此襯底1001中可以形成有p型阱。因此，以下的描述，特別是關於摻雜類型的描述，針對n型單元構成器件的形成。但是，本發明不限於此。
在襯底1001上，可以通過例如外延生長，交替地形成源/漏層1003 1、1007 1、1003 2、1007 2、1003 3和溝道層1005 1、1005 2、1005 3、1005 4，使得每一溝道層1005 1、1005 2、1005 3、1005 4可以在上、下兩側分別具有與之相鄰的源/漏層。於是，各溝道層1005 1、1005 2、1005 3、1005 4可以連同上下的相鄰源/漏層分別限定一個器件層DL 1、DL 2、DL 3、DL 4。在各器件層中可以形成單元構成器件（的陣列），這些單元構成器件的有源區可以由相應的器件層來限定。彼此相鄰的器件層之間可以具有公共的源/漏層（並因此彼此電連接），圖1中將該公共的源/漏層示出為上部屬於上器件層而下部屬於下器件層，這僅僅是為了便於理解而進行的圖示，而並非一定存在物理上的邊界或界面。
在圖1的示例中，示出了與四個溝道層1005 1、1005 2、1005 3、1005 4相對應的四個器件層DL 1、DL 2、DL 3、DL 4，但是本發明不限於此。例如，可以存在更多（或更少）的溝道層，並因此可以具有更多（或更少）的器件層。
在圖1中還另外示出了存儲單元層M 1、M 2。如下面進一步所述，在本發明的實施例中，一對在豎直方向上彼此相鄰的（並聯連接）單元構成器件限定一個存儲單元，這一對單元構成器件分別形成在一對相鄰的器件層中。於是，每個存儲單元層M 1、M 2可以對應於相應的一對器件層，且在各存儲單元層中可以形成存儲單元的陣列（與相應一對器件層中的單元構成器件陣列相對應）。
在此，對於同一溝道層上下兩側的源/漏層分別使用不同標記1003 n（在圖1的示例中，n＝1、2、3；在更多器件層的情況下，n可以更大）和1007 m（在圖1的示例中，m＝1、2；在更多器件層的情況下，m可以更大），原因部分地在於他們隨後可以進行不同的電連接（例如，分別連接到SL和BL；在以下，以1003 n標記的源/漏層可以連接到SL，而以1007 m標記的源/漏層可以連接到BL），而並不意味著他們一定具有不同的特性（例如，幾何特性如厚度、材料特性如成分、摻雜特性如摻雜元素和濃度等；當然他們也可以在至少一個方面不同）。
襯底1001上所形成的這些源/漏層和溝道層中的一層或多層（乃至全部層）特別是溝道層可以是單晶的半導體層。這些層由於分別生長或者摻雜，從而彼此之間可以具有晶體界面或摻雜濃度界面。
源/漏層1003 1、1007 1、1003 2、1007 2、1003 3可以限定單元構成器件的源/漏區，其厚度例如可以為約20 nm～150 nm。例如，源/漏層1003 1、1007 1、1003 2、1007 2、1003 3可以通過摻雜（如生長時原位摻雜）而形成源/漏區。對於n型單元構成器件，可以利用As或P等進行n型摻雜，摻雜濃度可以為例如約5E18～1E21 cm -3。
溝道層1005 1、1005 2、1005 3、1005 4可以限定單元構成器件的溝道區，其厚度可以限定單元構成器件的柵長，例如為約40 nm～300 nm。溝道層1005 1、1005 2、1005 3、1005 4可以並未有意摻雜，或者可以通過在生長時原位摻雜而被輕摻雜，以改善短溝道效應（SCE）、調節器件閾值電壓（V t）等。例如，對於n型單元構成器件，可以利用B等進行p型摻雜，摻雜濃度為約1E17～2E19 cm -3。另外，為了優化器件性能，溝道層中的摻雜濃度可以在豎直方向上具有非均勻分布，例如在靠近漏區（連接到BL）之處較高以改善SCE，而在靠近源區（連接到SL）之處較低以降低溝道電阻。
這些半導體層可以包括各種合適的半導體材料，例如元素半導體材料如Si或Ge、化合物半導體材料如SiGe等。在襯底1001為矽晶片的示例中，源/漏層和溝道層可以包括矽系材料（在該示例中，均為Si）。但是，本發明不限於此。
在襯底1001上形成的這些半導體層上，可以設置硬掩模層，以方便構圖。在該示例中，為了有助於隨後形成選擇電晶體，硬掩模層可以包括疊層配置，例如包括第一子層1015 1、第二子層1015 2和第三子層1015 3，第一子層1015 1和第三子層1015 3可以是固相摻雜劑源，以有助於後續對選擇電晶體的摻雜。考慮到後續工藝中的刻蝕選擇性，第一子層1015 1和第三子層1015 3可以包括氧化物（例如，氧化矽），其中含有摻雜劑如P以用作固相摻雜劑源；第二子層1015 2可以括氮化物（例如，氮化矽）。各子層的厚度例如為約50 nm～200 nm。
在如上所述形成的器件層DL 1、DL 2、DL 3、DL 4中，可以製作單元構成器件，以形成存儲單元。
例如，如圖2(a)和2(b)所示，可以在硬掩模層上形成光刻膠1017，並通過光刻將其構圖為（在襯底上的器件區中）具有一系列開口，這些開口可以限定其中將要形成柵堆疊的柵孔的位置。開口可以是各種合適的形狀，例如圓形、矩形、方形、多邊形等，並具有合適的大小，例如直徑或邊長為約20 nm～500 nm。在此，這些開口可以排列成陣列形式，例如沿圖2(a)中紙面內水平方向和豎直方向的二維陣列。該陣列隨後可以限定單元構成器件（且因此，存儲單元）的陣列。根據本發明的實施例，開口可以具有不同的布局、大小、形狀等。
如圖3所示，可以如此構圖的光刻膠1017作為刻蝕掩模，通過各向異性刻蝕如反應離子刻蝕（RIE），來刻蝕襯底1001上的各層，以便形成柵孔T。RIE可以沿大致豎直的方向（例如，垂直於襯底表面的方向）進行，並可以進行到襯底1001中。於是，在襯底1001上留下了一系列豎直的柵孔T。之後，可以去除光刻膠1017。
在柵孔T中，可以形成柵堆疊。在此，可以通過柵堆疊來實現存儲功能。例如，柵堆疊中可以包括存儲結構，如電荷捕獲層或鐵電材料等。
如圖4所示，可以例如通過沉積，依次形成存儲功能層1025和柵導體層1027。存儲功能層1025可以大致共形的方式形成，柵導體層1027可以填充柵孔T中形成存儲功能層1025之後剩餘的空隙。可以對形成的柵導體層1027和存儲功能層1025進行平坦化處理如化學機械拋光（CMP，例如可以停止於硬掩模層），從而柵導體層1027和存儲功能層1025可以留於柵孔T中，形成柵堆疊。
存儲功能層1025可以基於介電電荷捕獲、鐵電材料效應或帶隙工程電荷存儲（SONOS）等。例如，存儲功能層1025可以包括電介質隧穿層（例如厚度為約1 nm～5 nm的氧化物，可通過氧化或原子層沉積（ALD）形成）－能帶偏移層（例如厚度為約2 nm～10 nm的氮化物，可通過化學氣相沉積（CVD）或ALD形成）－隔離層（例如厚度為約2 nm～6 nm的氧化物，可通過氧化、CVD或ALD形成）。這種三層結構可導致捕獲電子或空穴的能帶結構。或者，存儲功能層1025可以包括鐵電材料層，例如厚度為約2 nm～20 nm的HfZrO 2。
柵導體層1027可以包括例如（摻雜的，例如在n型單元構成器件的情況下p型摻雜）多晶矽或金屬柵材料。
如圖4所示，具有存儲功能層的柵堆疊（1025/1027）被有源區圍繞。柵堆疊與有源區（源/漏層、溝道層和源/漏層的疊層）相配合，限定單元構成器件，如圖4中的虛線圈所示。溝道層中形成的溝道區可以連接相對兩端源/漏層中形成的源/漏區，溝道區可以受柵堆疊的控制。圖4中以兩個虛線圈示出了一對在豎直方向上彼此相鄰的單元構成器件，如下所述，這對單元構成器件隨後限定單個存儲單元。
柵堆疊在豎直方向上呈柱狀延伸，與多個器件層相交疊，從而可以限定在豎直方向上彼此疊置的多個單元構成器件（且因此，多個存儲單元）。與單個柵堆疊柱相關聯的存儲單元可以形成存儲單元串。與柵堆疊柱的布局（對應於上述柵孔T的布局，例如二維陣列）相對應，在襯底上布置有多個這樣的存儲單元串，從而形成存儲單元的三維（3D）陣列。
另外，在各個存儲單元串的上方，可以分別形成選擇電晶體。
例如，如圖5所示，可以通過選擇性刻蝕如RIE，將柵堆疊（1025/1027）回蝕/凹入一定高度。回蝕/凹入後的柵堆疊的頂面高度可以使得硬掩模層的（至少部分厚度的）第一子層1015 1在柵孔T的側壁上露出，而最上方的源/漏層1003 3在柵孔T的側壁上不會露出，仍被柵堆疊所遮蔽。例如，回蝕/凹入後的柵堆疊的頂面高度可以在硬掩模層的第一子層1015 1的頂表面與底表面之間。在柵孔T中由於柵堆疊的回蝕/凹入而釋放的空間中，可以通過沉積，以大致共形的方式，形成有源層1009。於是，有源層1009可以呈杯狀，包括在柵堆疊的頂面上延伸的底部以及在柵孔T的側壁上延伸的側部（在柵孔T之外的部分將由於隨後的工藝而被去除）。
有源層1009可以包括半導體材料如（多晶）Si，用以限定選擇電晶體的有源區，厚度例如為約5 nm～20 nm。可以通過退火，例如在約700˚C～1050˚C的溫度下進行約0.5秒～2秒的尖峰退火或快速熱處理（RTP），將摻雜劑從作為固相摻雜劑源的第一子層1015 1和第三子層1015 3中驅入到有源層1009中，以在有源層1009中與第一子層1015 1和第三子層1015 3相對應的區域處形成選擇電晶體的源/漏區S/D。在此，可以控制退火工藝的條件，使得從固相摻雜劑源擴散的摻雜劑不會實質上影響有源層1009在豎直方向上的中部（對應於第二子層1015 2的區域）。
另外，為降低接觸電阻，可以通過例如豎直方向的離子注入，對有源層1009的底部進行摻雜（摻雜類型與源/漏區S/D相同，摻雜濃度例如為約1E19～1E21 cm -3）。根據本發明的實施例，該離子注入處理可以在上述退火工藝之前進行，從而由此注入的摻雜劑可以通過上述退火工藝而被啟動，而不必針對該離子注入處理單獨進行退火。
於是，在各存儲單元串的上方限定了選擇電晶體的有源區。選擇電晶體的有源區可以包括在有源層1009（在豎直方向上）的上、下兩端形成的源/漏區以及（在豎直方向上的中部）處於源/漏區之間的溝道區。選擇電晶體的下端的源/漏區（通過有源層1009底部的高摻雜區）電連接到存儲單元的柵導體層1027。
在柵孔T中形成有源層1009之後的空隙中，可以通過沉積電介質材料如氧化物，然後進行平坦化處理如CMP（有源層1009在柵孔T之外的部分可以在該平坦化處理中被去除），來形成填充部1011。
可以通過自對準工藝來製作選擇電晶體的柵堆疊。例如，可以將硬掩模中的第二子層1015 2替換為選擇電晶體的柵堆疊，如此形成的柵堆疊可以自對準於選擇電晶體的溝道區。
目前，硬掩模層圍繞各柵孔連續延伸。需露出第二子層1015 2以將之替換。另外，考慮如下所述的選擇線的形成，可以將硬掩模層構圖為實質上平行延伸的一系列線形。
例如，如圖6(a)、6(b)和6(c)所示，可以在硬掩模層上形成光刻膠1031，並將其通過光刻構圖為一系列沿第一方向（例如，圖6(a)中紙面內的水平方向）延伸的線形圖案，這些線形圖案在與第一方向相交（例如，垂直）的第二方向（例如，圖6(a)中紙面內的豎直方向）上彼此間隔開（以分別覆蓋在第一方向上的一行柵孔）。可以光刻膠1031作為刻蝕掩模，通過選擇性刻蝕如RIE，依次刻蝕硬掩模層的第三子層1015 3和第二子層1015 2。在此，刻蝕可以停止於第一子層1015 1，以在後續形成選擇電晶體的柵堆疊時保護下面的器件層。這樣，如圖6(a)所示，硬掩模層中的第三子層1015 3和第二子層1015 2形成為沿第一方向延伸的條形，圍繞相應一行柵孔（中形成的有源層1009）的外周，且第二子層1015 2的側壁被露出。之後，可以去除光刻膠1031。
如圖7(a)和7(b)所示，可以通過選擇性刻蝕，例如採用熱磷酸的濕法刻蝕，去除第二子層1015 2，並在第一子層1015 1與第三子層1015 3之間由於第二子層1015 2的去除而留下的空隙中形成選擇電晶體的柵堆疊。例如，可以依次沉積柵介質層1019和柵金屬層1021，並以第三子層1015 3為掩模，刻蝕沉積的柵介質層1019和柵金屬層1021。於是，柵堆疊（1019/1021）可以形成為與光刻膠1031的圖案相對應的條形（並相應地形成選擇線），且圍繞相應行的柵孔中形成的有源層1019的外周。根據實施例，柵介質層1019可以包括高k電介質如HfO 2，厚度為約1 nm～10 nm；柵金屬層1021可以包括功函數調節層如TiN和導電金屬層如Al或W等。在柵介質層1019與有源層之間，還可以通過例如氧化或沉積，形成例如厚度為約0.5 nm～2 nm的氧化物界面層。
至此，基本上完成了存儲單元（串）和選擇電晶體的製作。然後，可以製作各種電接觸部以實現所需的電連接。
為實現到各器件層的電連接，可以在襯底上的接觸區中形成階梯結構。本領域存在多種方式來形成這樣的階梯結構。根據本發明的實施例，階梯結構例如可以如下形成。
如圖7(a)和7(b)所示，當前選擇電晶體的有源層1009的頂端在硬掩模層的表面處露出。為了以下在製作階梯結構時保護有源層1009，可以在硬掩模層上先形成另一硬掩模層。在該示例中，該另一掩模層可以與第一子層1015 1和第三子層1015 3以及填充部1011一樣包括氧化物，且因此如圖8(a)和8(b)所示與第一子層1015 1和第三子層1015 3以及填充部1011示出為一體，以1013標記。在硬掩模層1013上，可以形成光刻膠1023，並將其通過光刻構圖為遮蔽器件區而露出接觸區。可以光刻膠1023作為刻蝕掩模，通過選擇性刻蝕如RIE，刻蝕硬掩模層1013，以露出器件層（在此，最上方的源/漏層1003 3）。之後，可以去除光刻膠1023。
如圖9所示，可以通過側牆（spacer）形成工藝，在硬掩模層1013的側壁上形成側牆1033。例如，可以通過以大致共形的方式沉積一層電介質如氧化物，然後對沉積的電介質進行各向異性刻蝕如豎直方向上的RIE，以去除所沉積電介質的橫向延伸部分，而留下其豎直延伸部分，從而形成側牆1033。在此，考慮到硬掩模層1013也包括氧化物，可以控制RIE的刻蝕深度實質上等於或稍大於電介質的沉積厚度，以避免露出有源層1009。側牆1033的寬度（在圖中水平方向上）可以基本等於電介質的沉積厚度。側牆1033的寬度限定了隨後到器件層DL 4中的源/漏層1003 3的接觸部的著陸墊（landing pad）的大小。
以如此形成的側牆1033作為刻蝕掩模，可以通過選擇性刻蝕如RIE，來刻蝕露出的源/漏層1003 3，以露出器件層DL 4中的溝道層1005 4。可以通過控制刻蝕深度，使得刻蝕停止於溝道層1005 4的上部。這樣，在接觸區中在源/漏層1003 3與被側牆1033露出的溝道層1005 4的表面之間形成了一個臺階。
可以按照以上結合圖9描述的工藝，通過形成側牆，以側牆為刻蝕掩模進行刻蝕，來在接觸區中形成多個臺階，如圖10所示。這些臺階形成這樣的階梯結構，使得對於各器件層中需要電連接的各層，例如上述源/漏層以及可選地溝道層，其相對於上方的層，端部相對突出，以限定到該層的接觸部的著陸墊。圖10中的1035表示各次形成的側牆在處理之後的留下部分。由於這些側牆1035與硬掩模層均為氧化物，在此將他們示出為一體。在此，階梯結構還露出了襯底1001的一部分，以便後續製作到襯底的接觸部。
之後，可以製作接觸部。
例如，如圖11(a)和11(b)所示，可以通過沉積氧化物並平坦化如CMP，來形成層間電介質層1037。在此，由於均為氧化物，將之前的側牆1035均示出為與層間電介質層1037一體。可以在層間電介質層1037中形成接觸部1039、1041、1043。具體地，接觸部1039形成在器件區中，電連接到選擇電晶體，並通過選擇電晶體電連接到單元構成器件的柵導體層1027；接觸部1041形成在接觸區中，電連接到各源/漏層（以及可選地溝道層）；接觸部1043形成在器件區中，電連接到選擇電晶體的柵導體層1021（或者，相應的選擇線）。這些接觸部可以通過在層間電介質層1037中刻蝕孔洞，並在其中填充導電材料如金屬來形成。
在此，接觸部1039可以電連接到WL。通過WL，經由接觸部1039（並繼而經由選擇電晶體），可以向單元構成器件的柵導體層1027施加柵控制信號。經由接觸部1043，可以向選擇電晶體的柵導體層1021施加柵控制信號，並因此控制來自WL的信號向單元構成器件的柵導體層1027的施加。
在接觸部1041中，與源/漏層1003 n相接觸的接觸部可以電連接到SL，而與源/漏層1007 m相接觸的接觸部可以電連接到BL。對於豎直方向上彼此相鄰的兩個器件層，兩者可以共用相同的源/漏層（例如，器件層DL 1和DL 2可以共用源/漏層1007 1，器件層DL 2和DL 3可以共用源/漏層1003 2，器件層DL 3和DL 4可以共用源/漏層1007 2），該公共源/漏層可以電連接到SL或BL，而各器件層中另外的源/漏層可以電連接到BL或SL。這樣，可以得到NOR型配置。對於公共的源/漏層（例如，1007 1、1007 2）電連接到BL的相鄰器件層（例如，DL 1和DL 2、DL 3和DL 4），可以構成一個存儲單元層（M 1、M 2）。同一存儲單元層中由不同器件層（結合柵堆疊）限定的一對相鄰單元構成器件可以限定一個存儲單元。
在此，還形成了到溝道層的接觸部。這種接觸部可以稱為體接觸部，並可以接收體偏置，以調節器件閾值電壓。另外，還可以設置到襯底1001（中的阱區）的接觸部。
圖12示意性示出了字線WL1、WL2、WL3，位線BL1、BL2，源極線SL1、SL2、SL3以及選擇線SG1、SG2、SG3的布局。
字線WL1、WL2、WL3可以沿第二方向延伸，以分別電連接到在第二方向上的一列接觸部1039（且因此，相應的一列選擇電晶體，並進而相應的一列柵孔中的柵導體層1027）。位線BL1、BL2可以沿第二方向延伸，以分別電連接到源/漏層1007 2、1007 1。源極線SL1、SL2、SL3可以沿第二方向延伸，以分別電連接到源/漏層1003 3、1003 2、1003 1。選擇線SG1、SG2、SG3可以沿第一方向延伸，圍繞各選擇電晶體並作為選擇電晶體的柵電極。圖12中還示出了分別設置在各源極線與各位線之間、電連接到各溝道層的體連接。
圖13示意性示出了根據本發明實施例的NOR型記憶體件的等效電路圖。
在圖13的示例中，示意性示出了三條字線WL1、WL2、WL3以及兩位線BL1、BL2。但是，位線和字線的具體數目不限於此。在位線與字線交叉之處，設置有存儲單元MC。圖12中還示出了三條源極線SL1、SL2、SL3。各條源極線可以彼此連接，從而各存儲單元MC可以連接到公共的源極線。如上所述，連接到相同位線、在豎直方向上相鄰的一對單元構成器件形成一個存儲單元MC，該存儲單元分別在上下兩側連接到相應的源極線。位線WL1、WL2、WL3通過相應的選擇電晶體電連接到存儲單元中的單元構成器件的柵極，選擇電晶體的柵極電連接至選擇線SG1。另外，圖13中還以虛線示意性示出了可選的到各存儲單元的體連接。各存儲單元的體連接可以電連接到該存儲單元的源極線連接。
在此，僅為圖示方便起見，示出了存儲單元MC的二維陣列。可以在與此二維陣列相交的方向上（例如，圖中垂直於紙面的方向），設置多個這樣的二維陣列，從而得到三維陣列。
如以上結合圖4所述，每一單元構成器件包括由源/漏層限定的源/漏區，上下兩端的源/漏區在結構上彼此實質上等同。有鑑於此，源極線SL1、SL2、SL3和位線BL1、BL2彼此可互換，且因此可以將他們統稱為單元連接線SL/BL。例如，可以根據彼此之間施加的電勢，將單元連接線SL/BL分別電連接以作為源極線或位線。
圖14示意性示出了根據本發明另一實施例的NOR型記憶體件的等效電路圖。
圖14所示的等效電路圖與圖13所示的等效電路圖實質上相同，除了以單元連接線SL/BL1、SL/BL2、SL/BL3、SL/BL4、SL/BL5代替上述的源極線SL1、SL2、SL3和位線BL1、BL2之外。因此，圖14所示的NOR型記憶體件同樣可以基於以上結合圖1至12描述的工藝來製作。
如圖14所示，各單元連接線SL/BL1、SL/BL2、SL/BL3、SL/BL4、SL/BL5分別電連接到相應單元構成器件的源/漏區。或者，各單元構成器件（例如，圖14中示意性示出的TR1、TR2、TR3）分別電連接在單元連接線SL/BL1、SL/BL2、SL/BL3、SL/BL4、SL/BL5中相鄰的一對單元連接線之間。因此，對於每兩條相鄰的單元連接線，其中一條作為源極線，而另一條作為位線。
類似於上述實施例，一對相鄰的單元構成器件TR1和TR2可以限定存儲單元MC1。
當如上述實施例中那樣單元連接線SL/BL1、SL/BL3和SL/BL5用作源極線而單元連接線SL/BL2和SL/BL4用作位線時，存儲單元MC1可以電連接在用作源極線的單元連接線SL/BL1和SL/BL3之間，且其中的單元構成器件TR1和TR2可以共同電連接到用作位線的單元連接線SL/BL2。可以通過用作位線的單元連接線SL/BL2來進行讀取、寫入和清除等存取操作。
與上述情況互補，根據單元連接線SL/BL1、SL/BL2、SL/BL3、SL/BL4、SL/BL5上施加的電信號，單元連接線SL/BL1、SL/BL3和SL/BL5可以用作位線而單元連接線SL/BL2和SL/BL4可以用作源極線。這種情況下，存儲單元MC1可以電連接在用作位線的單元連接線SL/BL1和SL/BL3之間，且其中的單元構成器件TR1和TR2可以共同電連接到用作源極線的單元連接線SL/BL2。這種情況下，可以同時通過用作位線的兩條單元連接線SL/BL1和SL/BL3來進行讀取、寫入和清除等存取操作。
對於存儲單元MC1，電荷既可以俘獲在其單元構成器件靠近單元連接線SL/BL2的源/漏區中（即，單元構成器件TR1的下端以及單元構成器件TR2的上端），又可以俘獲在其單元構成器件靠近單元連接線SL/BL1、SL/BL3的源/漏區中（即，單元構成器件TR1的上端以及單元構成器件TR2的下端）。
此外，一對相鄰的單元構成器件TR2和TR3可以限定存儲單元MC2。
類似地，當如上述實施例中那樣單元連接線SL/BL1、SL/BL3和SL/BL5用作源極線而單元連接線SL/BL2和SL/BL4用作位線時，存儲單元MC2可以電連接在用作位線的單元連接線SL/BL2和SL/BL4之間，且其中的單元構成器件TR2和TR3可以共同電連接到用作源極線的單元連接線SL/BL3。可以同時通過用作位線的兩條單元連接線SL/BL2和SL/BL4來進行讀取、寫入和清除等存取操作。
另一方面，當單元連接線SL/BL1、SL/BL3和SL/BL5用作位線而單元連接線SL/BL2和SL/BL4用作源極線時，存儲單元MC2可以電連接在用作源極線的單元連接線SL/BL2和SL/BL4之間，且其中的單元構成器件TR2和TR3可以共同電連接到用作位線的單元連接線SL/BL3。可以通過用作位線的單元連接線SL/BL3來進行讀取、寫入和清除等存取操作。
對於存儲單元MC2，電荷既可以俘獲在其單元構成器件靠近單元連接線SL/BL3的源/漏區中（即，單元構成器件TR2的下端以及單元構成器件TR3的上端），又可以俘獲在其單元構成器件靠近單元連接線SL/BL2、SL/BL4的源/漏區中（即，單元構成器件TR2的上端以及單元構成器件TR3的下端）。
因此，對於各單元構成器件而言，其上下兩端的源/漏區均可以用來俘獲電荷並因此存儲數據。相比於圖13所示的固定源極線和位線的方案而言，資料存儲容量可以增加。
在以上實施例中，結合存儲單元基於一對單元構成器件的實施例，描述了選擇電晶體。但是，本發明不限於此。根據本發明實施例的選擇電晶體及其製造方法也可以應用於其他配置，例如存儲單元基於單個單元構成器件的NOR型記憶體件。
根據本發明實施例的記憶體件可以應用於各種電子設備。例如，記憶體件可以存儲電子設備操作所需的各種程式、應用和數據。電子設備還可以包括與記憶體件相配合的處理器。例如，處理器可以通過運行記憶體件中存儲的程式來操作電子設備。這種電子設備例如智慧型電話、個人電腦（PC）、平板電腦、人工智慧設備、可穿戴設備、移動電源、汽車電子設備、通訊設備、物聯網（IoT）設備或耳機（例如，真無線立體聲（True Wireless Stereo或TWS）耳機)等。
在以上的描述中，對於各層的構圖、刻蝕等技術細節並沒有做出詳細的說明。但是本領域技術人員應當理解，可以通過各種技術手段，來形成所需形狀的層、區域等。另外，為了形成同一結構，本領域技術人員還可以設計出與以上描述的方法並不完全相同的方法。另外，儘管在以上分別描述了各實施例，但是這並不意味著各個實施例中的措施不能有利地結合使用。
以上對本發明的實施例進行了描述。但是，這些實施例僅僅是為了說明的目的，而並非為了限制本發明的範圍。本發明的範圍由所附請求項及其均等物限定。不脫離本發明的範圍，本領域技術人員可以做出多種替代和修改，這些替代和修改都應落在本發明的範圍之內。
1001:襯底 1003 1,1003 2,1003 3:源/漏層 1007 1,1007 2:源/漏層 1005 1,1005 2,1005 3,1005 4:溝道層 1009:有源層 1011:填充部 1013:硬掩模層 1015 1:第一子層 1015 2:第二子層 1015 3:第三子層 1017:光刻膠 1019:柵介質層 1021:柵金屬層（柵導體層） 1023:光刻膠 1025:存儲功能層 1027:柵導體層 1031:光刻膠 1033:側牆 1035:側牆 1037:層間電介質層 1039,1041,1043:接觸部 BL1,BL2:位線 DL 1,DL 2,DL 3,DL 4:器件層 M 1,M 2:存儲單元層 MC,MC1,MC2:存儲單元 S/D:源/漏區 SL1,SL2,SL3:源極線 SL/BL1,SL/BL2,SL/BL3,SL/BL4,SL/BL5:單元連接線 SG1,SG2,SG3:選擇線 T:柵孔 TR1,TR2,TR3:單元構成器件 WL1,WL2,WL3:字線
通過以下參照附圖對本發明實施例的描述，本發明的上述以及其他目的、特徵和優點將更為清楚，在附圖中： 圖1至12示出了根據本發明實施例的製造NOR型記憶體件的流程中，部分階段的示意圖； 圖13示意性示出了根據本發明實施例的NOR型記憶體件的等效電路圖； 圖14示意性示出了根據本發明另一實施例的NOR型記憶體件的等效電路圖， 其中，圖2(a)、6(a)、11(a)、12是俯視圖，圖2(a)中示出了AA'線、BB'線的位置， 圖1、2(b)、3至5、6(b)、7(a)、8(a)、9、10、11(b)是沿AA'線的截面圖， 圖6(c)、7(b)、8(b)是沿BB'線的截面圖。
貫穿附圖，相同或相似的附圖標記表示相同或相似的部件。
1001:襯底
1037:層間電介質層
1039,1041,1043:接觸部

Claims (33)

  1. 一種NOR型記憶體件，包括： 設置在襯底上的至少一個存儲單元層，所述至少一個存儲單元層包括彼此疊置的第一源/漏層、第一溝道層、第二源/漏層、第二溝道層和第三源/漏層； 相對於所述襯底豎直延伸以穿過所述至少一個存儲單元層的至少一個柵堆疊，所述至少一個柵堆疊包括柵導體層和設置在所述柵導體層與所述至少一個存儲單元層之間的存儲功能層，其中在所述至少一個柵堆疊與所述至少一個存儲單元層相交之處限定存儲單元； 至少一條位線，電連接到所述至少一個存儲單元層中的所述第二源/漏層；以及 至少一條源極線，電連接到所述至少一個存儲單元層中的所述第一源/漏層和所述第三源/漏層。
  2. 一種NOR型記憶體件，包括： 設置在襯底上的至少一個存儲單元層，所述至少一個存儲單元層包括彼此疊置的第一源/漏層、第一溝道層、第二源/漏層、第二溝道層和第三源/漏層； 相對於所述襯底豎直延伸以穿過所述至少一個存儲單元層的至少一個柵堆疊，所述至少一個柵堆疊包括柵導體層和設置在所述柵導體層與所述至少一個存儲單元層之間的存儲功能層，其中在所述至少一個柵堆疊與所述至少一個存儲單元層相交之處限定存儲單元； 至少兩條位線，分別電連接到所述至少一個存儲單元層中的所述第一源/漏層和所述第三源/漏層；以及 至少一條源極線，電連接到所述至少一個存儲單元層中的所述第二源/漏層。
  3. 如請求項1或2所述的NOR型記憶體件，其中，所述至少一個存儲單元層包括多個存儲單元層， 各存儲單元層中的第一源/漏層與其下方的存儲單元層中的第三源/漏層是同一層；和/或 各存儲單元層中的第三源/漏層與其上方的存儲單元層中的第一源/漏層是同一層。
  4. 如請求項3所述的NOR型記憶體件，其中，所述至少一個存儲單元層中的第一源/漏層、第一溝道層、第二源/漏層、第二溝道層和第三源/漏層彼此直接接觸，相鄰的存儲單元層彼此直接接觸。
  5. 如請求項1所述的NOR型記憶體件，其中，在所述至少一個柵堆疊與所述至少一個存儲單元層中的第一源/漏層、第一溝道層、第二源/漏層相交之處限定第一單元構成器件，在所述至少一個柵堆疊與所述至少一個存儲單元層中的第二源/漏層、第二溝道層和第三源/漏層相交之處限定第二單元構成器件，所述第一單元構成器件和所述第二單元構成器件彼此並聯連接以限定相應的一個存儲單元。
  6. 如請求項1或2所述的NOR型記憶體件，還包括： 至少一條字線；以及 分別設於所述至少一個柵堆疊上的至少一個選擇電晶體，電連接在所述至少一條字線與所述至少一個柵堆疊之間。
  7. 如請求項6所述的NOR型記憶體件，其中，所述至少一個選擇電晶體包括自對準於所述至少一個柵堆疊上方的有源層以及圍繞所述有源層外周的選擇柵堆疊。
  8. 如請求項7所述的NOR型記憶體件，其中，所述至少一個選擇電晶體的有源層包括在所述至少一個柵堆疊的頂部延伸的底部以及從所述底部延伸的側部，所述有源層的側部的外壁與所述至少一個柵堆疊的外壁實質上共面。
  9. 如請求項7所述的NOR型記憶體件，其中，所述至少一個選擇電晶體包括多個選擇電晶體，所述多個選擇電晶體被設置為多個第一方向上的行，同一行中的選擇電晶體的選擇柵堆疊在第一方向上彼此連續延伸，所述至少一條位線和所述至少一條字線在與所述第一方向相交的第二方向上延伸。
  10. 如前述請求項中任一項所述的NOR型記憶體件，其中，所述第一源/漏層、所述第一溝道層、所述第二源/漏層、所述第二溝道層和所述第三源/漏層中至少之一包括單晶半導體材料。
  11. 如請求項10所述的NOR型記憶體件，其中，所述第一溝道層和所述第二溝道層包括單晶半導體材料。
  12. 如前述請求項中任一項所述的NOR型記憶體件，其中，所述存儲功能層包括電荷捕獲材料或鐵電材料中至少之一。
  13. 如前述請求項中任一項所述的NOR型記憶體件，其中，所述第一源/漏層、所述第一溝道層、所述第二源/漏層、所述第二溝道層和所述第三源/漏層中至少之一在橫向上環繞所述至少一個柵堆疊中的一個或多個。
  14. 一種NOR型記憶體件，包括： 設置在襯底上的至少一個存儲單元層，所述至少一個存儲單元層包括用於限定存儲單元的有源區； 相對於所述襯底豎直延伸以穿過所述至少一個存儲單元層的至少一個柵堆疊，所述至少一個柵堆疊包括柵導體層和設置在所述柵導體層與所述至少一個存儲單元層之間的存儲功能層；以及 分別設於所述至少一個柵堆疊上方的至少一個選擇電晶體，所述至少一個選擇電晶體包括所述至少一個柵堆疊上的有源層以及圍繞所述有源層外周的選擇柵堆疊。
  15. 如請求項14所述的NOR型記憶體件，其中，所述至少一個選擇電晶體的有源層自對準於所述至少一個柵堆疊。
  16. 如請求項14所述的NOR型記憶體件， 其中，所述至少一個選擇電晶體的有源層包括在所述至少一個柵堆疊的頂部延伸的底部以及從所述底部延伸的側部，所述有源層的側部的外壁與所述至少一個柵堆疊的外壁實質上共面。
  17. 如請求項14所述的NOR型記憶體件，還包括： 至少一條字線，其中所述至少一個選擇電晶體電連接在所述至少一條字線與所述至少一個柵堆疊之間， 其中，所述至少一個選擇電晶體包括多個選擇電晶體，所述多個選擇電晶體被設置為多個第一方向上的行，同一行中的選擇電晶體的選擇柵堆疊在第一方向上彼此連續延伸，所述至少一條字線在與所述第一方向相交的第二方向上延伸。
  18. 如請求項14所述的NOR型記憶體件，還包括： 在所述至少一個選擇柵堆疊的上下兩側圍繞所述至少一個選擇電晶體的有源層外周的電介質層，其中，所述電介質層含有與所述至少一個選擇電晶體的源/漏區相同的摻雜劑。
  19. 如請求項18所述的NOR型記憶體件，其中，所述至少一個選擇電晶體的源/漏區分別位於所述至少一個選擇電晶體的有源層在豎直方向上的相對兩端，且所述選擇柵堆疊自對準於所述有源層中處於所述源/漏區之間的溝道區。
  20. 一種製造NOR型記憶體件的方法，包括： 在襯底上設置至少一個存儲單元層，所述至少一個存儲單元層包括彼此疊置的第一源/漏層、第一溝道層、第二源/漏層、第二溝道層和第三源/漏層； 形成相對於所述襯底豎直延伸以穿過所述至少一個存儲單元層的至少一個柵孔； 在所述至少一個柵孔中分別形成相應的柵堆疊，所述柵堆疊包括柵導體層和設置在所述柵導體層與所述至少一個存儲單元層之間的存儲功能層，在所述柵堆疊與所述至少一個存儲單元層相交之處限定存儲單元； 形成至少一條位線，所述至少一條位線電連接到所述至少一個存儲單元層中的所述第二源/漏層；以及 形成至少一條源極線，所述至少一條源極線電連接到所述至少一個存儲單元層中的所述第一源/漏層和所述第三源/漏層。
  21. 一種製造NOR型記憶體件的方法，包括： 在襯底上設置至少一個存儲單元層，所述至少一個存儲單元層包括彼此疊置的第一源/漏層、第一溝道層、第二源/漏層、第二溝道層和第三源/漏層； 形成相對於所述襯底豎直延伸以穿過所述至少一個存儲單元層的至少一個柵孔； 在所述至少一個柵孔中分別形成相應的柵堆疊，所述柵堆疊包括柵導體層和設置在所述柵導體層與所述至少一個存儲單元層之間的存儲功能層，在所述柵堆疊與所述至少一個存儲單元層相交之處限定存儲單元； 形成至少兩條位線，所述至少兩條位線分別電連接到所述至少一個存儲單元層中的所述第一源/漏層和所述第三源/漏層；以及 形成至少一條源極線，所述至少一條源極線電連接到所述至少一個存儲單元層中的所述第二源/漏層。
  22. 如請求項20或21所述的方法，其中，所述至少一個存儲單元層包括多個存儲單元層，各存儲單元層中的第一源/漏層、第一溝道層、第二源/漏層、第二溝道層和第三源/漏層彼此直接接觸，相鄰的存儲單元層彼此直接接觸。
  23. 如請求項20或21所述的方法，其中，所述至少一個存儲單元層通過外延生長形成。
  24. 一種製造NOR型記憶體件的方法，包括： 在襯底上設置至少一個存儲單元層，所述至少一個存儲單元層包括用於限定存儲單元的有源區； 形成相對於所述襯底豎直延伸以穿過所述至少一個存儲單元層的至少一個柵孔； 在所述至少一個柵孔中分別形成相應的柵堆疊，所述柵堆疊包括柵導體層和設置在所述柵導體層與所述至少一個存儲單元層之間的存儲功能層，在所述柵堆疊與所述至少一個存儲單元層相交之處限定存儲單元； 回蝕柵堆疊； 在所述至少一個柵孔中由於回蝕柵堆疊而形成的空間中分別形成用於選擇電晶體的有源層；以及 在所述至少一個柵孔外形成圍繞用於選擇電晶體的有源層外周的選擇柵堆疊。
  25. 如請求項24所述的方法，其中，形成用於選擇電晶體的有源層包括： 以實質上共形的方式，在其中具有回蝕後柵堆疊的柵孔內沉積半導體層。
  26. 如請求項25所述的方法，還包括： 在所述至少一個存儲單元層上形成包括第一子層、第二子層和第三子層的硬掩模層，其中所述第一子層和所述第三子層中含有摻雜劑， 其中，在沉積所述半導體層之後，該方法還包括將所述摻雜劑從所述第一子層和所述第三子層驅入所述半導體層中。
  27. 如請求項26所述的方法，其中，形成選擇柵堆疊包括： 將所述硬掩模層構圖為沿第一方向延伸的線形； 將所述第二子層替換為所述選擇柵堆疊。
  28. 如請求項26所述的方法，還包括： 向所述半導體層的底部注入與所述摻雜劑相同導電類型的離子。
  29. 如請求項27所述的方法，還包括： 形成沿與所述第一方向相交的第二方向延伸的至少一條字線，所述至少一個柵孔中的半導體層電連接在所述至少一條字線與所述柵堆疊之間。
  30. 一種NOR型記憶體件，包括： 交替設置在襯底上的多個源/漏層和多個溝道層的疊層，其中所述多個溝道層中的每一溝道層在上下分別設置有所述多個源/漏層中的相應源/漏層； 相對於所述襯底豎直延伸以穿過所述疊層的至少一個柵堆疊，所述至少一個柵堆疊包括柵導體層和設置在所述柵導體層與所述疊層之間的存儲功能層；以及 多條單元連接線，分別電連接到所述多個源/漏層， 其中，在所述NOR型記憶體件的一些存取操作中，所述多條單元連接線中奇數編號的單元連接線被電連接為用作源極線，而偶數編號的單元連接線被電連接為用作位線；以及在所述NOR型記憶體件的另一些存取操作中，所述多條單元連接線中奇數編號的單元連接線被電連接為用作位線，而偶數編號的單元連接線被電連接為用作源極線。
  31. 一種電子設備，包括如請求項1至19以及請求項30中任一項所述的NOR型記憶體件。
  32. 如請求項31所述的電子設備，其中，所述電子設備包括智慧型電話、個人電腦、平板電腦、人工智慧設備、可穿戴設備、移動電源、汽車電子設備、通訊設備、物聯網設備或耳機。
  33. 一種操作如請求項1所述的NOR型記憶體件的方法，包括： 在所述NOR型記憶體件的一些存取操作中，將所述至少一條位線電連接為用作位線，且將所述至少一條源極線電連接為用作源極線；以及 在所述NOR型記憶體件的另一些存取操作中，將所述至少一條位線電連接為用作源極線，且將所述至少一條源極線電連接為用作位線。
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