CN115394783A - Nor型存储器件及其制造方法及包括存储器件的电子设备 - Google Patents

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Abstract

公开了一种NOR型存储器件及其制造方法及包括该NOR型存储器件的电子设备。根据实施例，该NOR型存储器件可以包括：设置在衬底上的至少一个存储单元层，该至少一个存储单元层包括彼此叠置的第一源/漏层、第一沟道层、第二源/漏层、第二沟道层和第三源/漏层；相对于衬底竖直延伸以穿过该至少一个存储单元层的至少一个栅堆叠，该至少一个栅堆叠包括栅导体层和设置在栅导体层与该至少一个存储单元层之间的存储功能层，其中在该至少一个栅堆叠与该至少一个存储单元层相交之处限定存储单元；至少一条位线，电连接到该至少一个存储单元层中的第二源/漏层；以及至少一条源极线，电连接到该至少一个存储单元层中的第一源/漏层和第三源/漏层。

Description

NOR型存储器件及其制造方法及包括存储器件的电子设备
技术领域
本公开涉及半导体领域，具体地，涉及NOR型存储器件及其制造方法以及包括这种存储器件的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。
对于竖直型器件，可以通过彼此叠置来增加集成密度。但是，这可能会导致性能变差。因为为了方便叠置多个器件，通常使用多晶硅来作为沟道材料，导致与单晶硅的沟道材料相比电阻变大。另外，期望进一步增加集成密度并提升性能。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有提升集成密度、改进性能、提高可靠性并优化制造工艺的NOR型存储器件及其制造方法以及包括这种存储器件的电子设备。
根据本公开的一个方面，提供了一种NOR型存储器件，包括：设置在衬底上的至少一个存储单元层，该至少一个存储单元层包括彼此叠置的第一源/漏层、第一沟道层、第二源/漏层、第二沟道层和第三源/漏层；相对于衬底竖直延伸以穿过该至少一个存储单元层的至少一个栅堆叠，该至少一个栅堆叠包括栅导体层和设置在栅导体层与该至少一个存储单元层之间的存储功能层，其中在该至少一个栅堆叠与该至少一个存储单元层相交之处限定存储单元；至少一条位线，电连接到该至少一个存储单元层中的第二源/漏层；以及至少一条源极线，电连接到该至少一个存储单元层中的第一源/漏层和第三源/漏层。
根据本公开的另一方面，提供了一种NOR型存储器件，包括：设置在衬底上的至少一个存储单元层，该至少一个存储单元层包括用于限定存储单元的有源区；相对于衬底竖直延伸以穿过该至少一个存储单元层的至少一个栅堆叠，该至少一个栅堆叠包括栅导体层和设置在栅导体层与该至少一个存储单元层之间的存储功能层；以及分别设于该至少一个栅堆叠上方的至少一个选择晶体管，该至少一个选择晶体管包括该至少一个栅堆叠上的有源层以及围绕有源层外周的选择栅堆叠。
根据本公开的另一方面，提供了一种制造NOR型存储器件的方法，包括：在衬底上设置至少一个存储单元层，该至少一个存储单元层包括彼此叠置的第一源/漏层、第一沟道层、第二源/漏层、第二沟道层和第三源/漏层；形成相对于衬底竖直延伸以穿过该至少一个存储单元层的至少一个栅孔；在该至少一个栅孔中分别形成相应的栅堆叠，栅堆叠包括栅导体层和设置在栅导体层与该至少一个存储单元层之间的存储功能层，在栅堆叠与该至少一个存储单元层相交之处限定存储单元；形成至少一条位线，该至少一条位线电连接到该至少一个存储单元层中的第二源/ 漏层；以及形成至少一条源极线，该至少一条源极线电连接到该至少一个存储单元层中的第一源/漏层和第三源/漏层。
根据本公开的另一方面，提供了一种制造NOR型存储器件的方法，包括：在衬底上设置至少一个存储单元层，该至少一个存储单元层包括用于限定存储单元的有源区；形成相对于衬底竖直延伸以穿过该至少一个存储单元层的至少一个栅孔；在该至少一个栅孔中分别形成相应的栅堆叠，栅堆叠包括栅导体层和设置在栅导体层与该至少一个存储单元层之间的存储功能层，在栅堆叠与该至少一个存储单元层相交之处限定存储单元；回蚀栅堆叠；在该至少一个栅孔中由于回蚀栅堆叠而形成的空间中分别形成用于选择晶体管的有源层；以及在该至少一个栅孔外形成围绕用于选择晶体管的有源层外周的选择栅堆叠。
根据本公开的另一方面，提供了一种电子设备，包括上述NOR型存储器件。
根据本公开的实施例，可以使用单晶材料的叠层作为构建模块，来建立三维(3D)NOR型存储器件。因此，在彼此叠置多个存储单元层时，可以抑制电阻的增大。在各存储单元层之间，特别是竖直方向上相邻的位线(BL)之间，无需额外设置隔离层，可以优化工艺并利于增加集成度。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至12示出了根据本公开实施例的制造NOR型存储器件的流程中部分阶段的示意图；
图13示意性示出了根据本公开实施例的NOR型存储器件的等效电路图；
图14示意性示出了根据本公开另一实施例的NOR型存储器件的等效电路图，
其中，图2(a)、6(a)、11(a)、12是俯视图，图2(a)中示出了AA′线、 BB′线的位置，
图1、2(b)、3至5、6(b)、7(a)、8(a)、9、10、11(b)是沿AA′线的截面图，
图6(c)、7(b)、8(b)是沿BB′线的截面图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的存储器件基于竖直型器件。竖直型器件可以包括在衬底上沿竖直方向(大致垂直于衬底表面的方向)设置的有源区，包括设于上下两端的源/漏区以及位于源/漏区之间的沟道区。源/漏区之间可以通过沟道区形成导电通道。在有源区中，源/漏区和沟道区例如可以通过掺杂浓度来限定。
根据本公开的实施例，有源区可以通过衬底上的下源/漏层、沟道层和上源/漏层的叠层来限定。源/漏区可以分别形成在下源/漏层和上源/漏层中，而沟道区可以形成在沟道层中。栅堆叠可以延伸穿过该叠层，从而有源区可以围绕栅堆叠的外周。在此，栅堆叠可以包括存储功能层如电荷捕获材料或铁电材料中至少之一，以便实现存储功能。这样，栅堆叠同与之相对的有源区相配合而限定存储单元(或用来构成存储单元的单元构成器件)。在此，存储单元可以是闪存(flash)单元。
根据本公开的实施例，与位线(BL)和源极线(SL)的布置相适应，可以基于两个并联连接的单元构成器件来限定单个存储单元。为此，可以设置第一源/漏层、第一沟道层、第二源/漏层、第二沟道层和第三源/ 漏层的叠层。于是，穿过该叠层的栅堆叠可以与第一源/漏层、第一沟道层和第二源/漏层相对而限定第一单元构成器件，且与第二源/漏层、第二沟道层和第三源/漏层相对而限定第二单元构成器件。这两个单元构成器件可以通过公共的第二源/漏层而(并联)电连接到相同BL，另外它们可以(通过栅堆叠)电连接到相同字线(WL)。于是，第一单元构成器件和第二单元构成器件(限定单个存储单元)可以通过同一BL和同一WL来寻址。
在NOR(“或非”)型存储器件中，存储单元可以电连接在BL与 SL之间。在叠层中第二源/漏层电连接到BL的情况下，第一源/漏层和第三源/漏层可以电连接到SL。
可以设置多个栅堆叠以穿过该叠层，从而在这多个栅堆叠与该叠层相交之处限定多个存储单元。这些存储单元在该叠层所在的平面内排列成与该多个栅堆叠相对应的阵列(例如，通常是按行和列排列的二维阵列)。
由于竖直型器件易于叠置的特性，根据本公开实施例的存储器件可以是三维(3D)阵列。具体地，可以在竖直方向上设置多个这样的叠层。栅堆叠可以竖直延伸，从而穿过这多个叠层。这样，对于单个栅堆叠而言，与竖直方向上叠置的这多个叠层相交而限定在竖直方向上叠置的多个存储单元。
这些叠层可以通过在衬底上外延生长而形成，并可以为单晶半导体材料。在生长时，可以对叠层中的各层分别进行原位掺杂，不同掺杂的层之间可以具有掺杂浓度界面。这样，可以更好地控制竖直方向上的掺杂分布。下源/漏层、沟道层和上源/漏层的叠层可以构成体(bulk)材料，且因此沟道区形成在体材料中。这种情况下，工艺较为简单。
在常规工艺中，需要在(至少)一些叠层之间设置隔离层，以电隔离彼此相邻的BL。需要相对复杂的工艺来形成(半导体，特别是单晶半导体)叠层与隔离层彼此叠置的设置。根据本公开的实施例，各个叠层可以彼此直接接触。例如，下方叠层的最上源/漏层(即，第三源/漏层) 可以与之上的叠层的最下源/漏层(即，第一源/漏层)是同一层，和/或上方叠层的最小源/漏层(即，第一源/漏层)与之下的叠层的最上源/漏层(即，第三源/漏层)是同一层。可以相对容易地形成彼此叠置的多个 (半导体，特别是单晶半导体)叠层。而且，相邻BL之间尽管存在隔离层，但是仍然可能存在相互干扰。与此不同，根据本公开的实施例，每一BL与其他BL之间至少间隔有一条SL以及与该SL电连接的单元构成器件，因此可以有效抑制不同BL之间的相互干扰，提高可靠性。
另外，尽管相比于存储单元基于单个单元构成器件的常规工艺，根据本公开实施例的存储单元基于更多(即，两个)单元构成器件并因此具有较大尺寸(例如，具有较大高度)，但是由于可以省略隔离层，且由于制造工艺特别是如上形成叠层的工艺的优化，也可以提升集成密度。
根据本公开的实施例，为减少互连数目，可以在各栅堆叠上设置相应的选择晶体管。如下所述，选择晶体管可以自对准于相应的栅堆叠。
这种竖直型存储器件例如可以如下制造。具体地，可以在衬底上设置多个存储单元层，每个存储单元层例如包括第一源/漏层、第一沟道层、第二源/漏层、第二沟道层和第三源/漏层的叠层。例如，可以通过外延生长来提供这些层。在外延生长时，可以控制所生长的各层特别是沟道层的厚度。另外，在外延生长时，可以进行原位掺杂，以实现所需的掺杂极性和掺杂浓度。在此，该叠层中的各层可以包括相同的材料。这种情况下，所谓“层”可以通过它们之间的掺杂浓度界面来限定。
可以形成相对于衬底竖直延伸以穿过各个存储单元层中的叠层的栅孔。在栅孔中，可以形成栅堆叠，并可以在栅堆叠上制作选择晶体管。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离，导电材料用于形成电极、互连结构等)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
图1至12示出了根据本公开实施例的制造NOR型存储器件的流程中部分阶段的示意图。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI) 衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底如Si晶片为例进行描述。
在衬底1001上，可以如下所述形成存储器件，例如NOR型闪存 (flash)。存储器件中的存储单元(cell)可以包括n型单元构成器件或 p型单元构成器件。在此，以n型单元构成器件为例进行描述，为此衬底1001中可以形成有p型阱。因此，以下的描述，特别是关于掺杂类型的描述，针对n型单元构成器件的形成。但是，本公开不限于此。
在衬底1001上，可以通过例如外延生长，交替地形成源/漏层10031、 10071、10032、10072、10033和沟道层10051、10052、10053、10054，使得每一沟道层10051、10052、10053、10054可以在上、下两侧分别具有与之相邻的源/漏层。于是，各沟道层10051、10052、10053、10054可以连同上下的相邻源/漏层分别限定一个器件层DL1、DL2、DL3、DL4。在各器件层中可以形成单元构成器件(的阵列)，这些单元构成器件的有源区可以由相应的器件层来限定。彼此相邻的器件层之间可以具有公共的源/漏层(并因此彼此电连接)，图1中将该公共的源/漏层示出为上部属于上器件层而下部属于下器件层，这仅仅是为了便于理解而进行的图示，而并非一定存在物理上的边界或界面。
在图1的示例中，示出了与四个沟道层10051、10052、10053、10054相对应的四个器件层DL1、DL2、DL3、DL4，但是本公开不限于此。例如，可以存在更多(或更少)的沟道层，并因此可以具有更多(或更少) 的器件层。
在图1中还另外示出了存储单元层M1、M2。如下面进一步所述，在本公开的实施例中，一对在竖直方向上彼此相邻的(并联连接)单元构成器件形限定个存储单元，这一对单元构成器件分别形成在一对相邻的器件层中。于是，每个存储单元层M1、M2可以对应于相应的一对器件层，且在各存储单元层中可以形成存储单元的阵列(与相应一对器件层中的单元构成器件阵列相对应)。
在此，对于同一沟道层上下两侧的源/漏层分别使用不同标记1003n (在图1的示例中，n＝1、2、3；在更多器件层的情况下，n可以更大) 和1007m(在图1的示例中，m＝1、2；在更多器件层的情况下，m可以更大)，原因部分地在于它们随后可以进行不同的电连接(例如，分别连接到SL和BL；在以下，以1003n标记的源/漏层可以连接到SL，而以1007m标记的源/漏层可以连接到BL)，而并不意味着它们一定具有不同的特性(例如，几何特性如厚度、材料特性如成分、掺杂特性如掺杂元素和浓度等；当然它们也可以在至少一个方面不同)。
衬底1001上所形成的这些源/漏层和沟道层中的一层或多层(乃至全部层)特别是沟道层可以是单晶的半导体层。这些层由于分别生长或者掺杂，从而彼此之间可以具有晶体界面或掺杂浓度界面。
源/漏层10031、10071、10032、10072、10033可以限定单元构成器件的源/漏区，其厚度例如可以为约20nm-150nm。例如，源/漏层10031、 10071、10032、10072、10033可以通过掺杂(如生长时原位掺杂)而形成源/漏区。对于n型单元构成器件，可以利用As或P等进行n型掺杂，掺杂浓度可以为例如约5E18-1E21cm-3。
沟道层10051、10052、10053、10054可以限定单元构成器件的沟道区，其厚度可以限定单元构成器件的栅长，例如为约40nm-300nm。沟道层10051、10052、10053、10054可以并未有意掺杂，或者可以通过在生长时原位掺杂而被轻掺杂，以改善短沟道效应(SCE)、调节器件阈值电压(Vt)等。例如，对于n型单元构成器件，可以利用B等进行p 型掺杂，掺杂浓度为约1E17-2E19cm-3另外，为了优化器件性能，沟道层中的掺杂浓度可以在竖直方向上具有非均匀分布，例如在靠近漏区 (连接到BL)之处较高以改善SCE，而在靠近源区(连接到SL)之处较低以降低沟道电阻。
这些半导体层可以包括各种合适的半导体材料，例如元素半导体材料如Si或Ge、化合物半导体材料如SiGe等。在衬底1001为硅晶片的示例中，源/漏层和沟道层可以包括硅系材料(在该示例中，均为Si)。但是，本公开不限于此。
在衬底1001上形成的这些半导体层上，可以设置硬掩模层，以方便构图。在该示例中，为了有助于随后形成选择晶体管，硬掩模层可以包括叠层配置，例如包括第一子层10151、第二子层10152和第三子层10153，第一子层10151和第三子层10153可以是固相掺杂剂源，以有助于后继对选择晶体管的掺杂。考虑到后继工艺中的刻蚀选择性，第一子层10151和第三子层10153可以包括氧化物(例如，氧化硅)，其中含有掺杂剂如P以用作固相掺杂剂源；第二子层10152可以括氮化物(例如，氮化硅)。各子层的厚度例如为约50nm-200nm。
在如上所述形成的器件层DL1、DL2、DL3、DL4中，可以制作单元构成器件，以形成存储单元。
例如，如图2(a)和2(b)所示，可以在硬掩模层上形成光刻胶1017，并通过光刻将其构图为(在衬底上的器件区中)具有一系列开口，这些开口可以限定其中将要形成栅堆叠的栅孔的位置。开口可以是各种合适的形状，例如圆形、矩形、方形、多边形等，并具有合适的大小，例如直径或边长为约20nm-500nm。在此，这些开口可以排列成阵列形式，例如沿图2(a)中纸面内水平方向和竖直方向的二维阵列。该阵列随后可以限定单元构成器件(且因此，存储单元)的阵列。根据本公开的实施例，开口可以具有不同的布局、大小、形状等。
如图3所示，可以如此构图的光刻胶1017作为刻蚀掩模，通过各向异性刻蚀如反应离子刻蚀(RIE)，来刻蚀衬底1001上的各层，以便形成栅孔T。RIE可以沿大致竖直的方向(例如，垂直于衬底表面的方向) 进行，并可以进行到衬底1001中。于是，在衬底1001上留下了一系列竖直的栅孔T。之后，可以去除光刻胶1017。
在栅孔T中，可以形成栅堆叠。在此，可以通过栅堆叠来实现存储功能。例如，栅堆叠中可以包括存储结构，如电荷捕获层或铁电材料等。
如图4所示，可以例如通过淀积，依次形成存储功能层1025和栅导体层1027。存储功能层1025可以大致共形的方式形成，栅导体层1027 可以填充栅孔T中形成存储功能层1025之后剩余的空隙。可以对形成的栅导体层1027和存储功能层1025进行平坦化处理如化学机械抛光 (CMP，例如可以停止于硬掩模层)，从而栅导体层1027和存储功能层1025可以留于栅孔T中，形成栅堆叠。
存储功能层1025可以基于介电电荷捕获、铁电材料效应或带隙工程电荷存储(SONOS)等。例如，存储功能层1025可以包括电介质隧穿层(例如厚度为约1nm-5nm的氧化物，可通过氧化或原子层淀积(ALD) 形成)-能带偏移层(例如厚度为约2nm-10nm的氮化物，可通过化学气相淀积(CVD)或ALD形成)-隔离层(例如厚度为约2nm-6nm的氧化物，可通过氧化、CVD或ALD形成)。这种三层结构可导致捕获电子或空穴的能带结构。或者，存储功能层1025可以包括铁电材料层，例如厚度为约2nm-20nm的HfZrO2。
栅导体层1027可以包括例如(掺杂的，例如在n型单元构成器件的情况下p型掺杂)多晶硅或金属栅材料。
如图4所示，具有存储功能层的栅堆叠(1025/1027)被有源区围绕。栅堆叠与有源区(源/漏层、沟道层和源/漏层的叠层)相配合，限定单元构成器件，如图4中的虚线圈所示。沟道层中形成的沟道区可以连接相对两端源/漏层中形成的源/漏区，沟道区可以受栅堆叠的控制。图4 中以两个虚线圈示出了一对在竖直方向上彼此相邻的单元构成器件，如下所述，这对单元构成器件随后限定单个存储单元。
栅堆叠在竖直方向上呈柱状延伸，与多个器件层相交迭，从而可以限定在竖直方向上彼此叠置的多个单元构成器件(且因此，多个存储单元)。与单个栅堆叠柱相关联的存储单元可以形成存储单元串。与栅堆叠柱的布局(对应于上述栅孔T的布局，例如二维阵列)相对应，在衬底上布置有多个这样的存储单元串，从而形成存储单元的三维(3D)阵列。
另外，在各个存储单元串的上方，可以分别形成选择晶体管。
例如，如图5所示，可以通过选择性刻蚀如RIE，将栅堆叠(1025/1027) 回蚀/凹进一定高度。回蚀/凹进后的栅堆叠的顶面高度可以使得硬掩模层的(至少部分厚度的)第一子层10151在栅孔T的侧壁上露出，而最上方的源/漏层10033在栅孔T的侧壁上不会露出，仍被栅堆叠所遮蔽。例如，回蚀/凹进后的栅堆叠的顶面高度可以在硬掩模层的第一子层10151的顶表面与底表面之间。在栅孔T中由于栅堆叠的回蚀/凹进而释放的空间中，可以通过淀积，以大致共形的方式，形成有源层1009。于是，有源层1009可以呈杯状，包括在栅堆叠的顶面上延伸的底部以及在栅孔T的侧壁上延伸的侧部(在栅孔T之外的部分将由于随后的工艺而被去除)。
有源层1009可以包括半导体材料如(多晶)Si，用以限定选择晶体管的有源区，厚度例如为约5nm-20nm。可以通过退火，例如在约700℃-1050℃的温度下进行约0.5秒-2秒的尖峰退火或快速热处理(RTP)，将掺杂剂从作为固相掺杂剂源的第一子层10151和第三子层10153中驱入到有源层1009中，以在有源层1009中与第一子层10151和第三子层 10153相对应的区域处形成选择晶体管的源/漏区S/D。在此，可以控制退火工艺的条件，使得从固相掺杂剂源扩散的掺杂剂不会实质上影响有源层1009在竖直方向上的中部(对应于第二子层10152的区域)。
另外，为降低接触电阻，可以通过例如竖直方向的离子注入，对有源层1009的底部进行掺杂(掺杂类型与源/漏区S/D相同，掺杂浓度例如为约1E19-1E21cm-3)。根据本公开的实施例，该离子注入处理可以在上述退火工艺之前进行，从而由此注入的掺杂剂可以通过上述退火工艺而被激活，而不必针对该离子注入处理单独进行退火。
于是，在各存储单元串的上方限定了选择晶体管的有源区。选择晶体管的有源区可以包括在有源层1009(在竖直方向上)的上、下两端形成的源/漏区以及(在竖直方向上的中部)处于源/漏区之间的沟道区。选择晶体管的下端的源/漏区(通过有源层1009底部的高掺杂区)电连接到存储单元的栅导体层1027。
在栅孔T中形成有源层1009之后的空隙中，可以通过淀积电介质材料如氧化物，然后进行平坦化处理如CMP(有源层1009在栅孔T之外的部分可以在该平坦化处理中被去除)，来形成填充部1011。
可以通过自对准工艺来制作选择晶体管的栅堆叠。例如，可以将硬掩模中的第二子层10152替换为选择晶体管的栅堆叠，如此形成的栅堆叠可以自对准于选择晶体管的沟道区。
目前，硬掩模层围绕各栅孔连续延伸。需露出第二子层10152以将之替换。另外，考虑如下所述的选择线的形成，可以将硬掩模层构图为实质上平行延伸的一系列线形。
例如，如图6(a)、6(b)和6(c)所示，可以在硬掩模层上形成光刻胶 1031，并将其通过光刻构图为一系列沿第一方向(例如，图6(a)中纸面内的水平方向)延伸的线形图案，这些线形图案在与第一方向相交(例如，垂直)的第二方向(例如，图6(a)中纸面内的竖直方向)上彼此间隔开(以分别覆盖在第一方向上的一行栅孔)。可以光刻胶1031作为刻蚀掩模，通过选择性刻蚀如RIE，依次刻蚀硬掩模层的第三子层10153和第二子层10152。在此，刻蚀可以停止于第一子层10151，以在后继形成选择晶体管的栅堆叠时保护下面的器件层。这样，如图6(a)所示，硬掩模层中的第三子层10153和第二子层10152形成为沿第一方向延伸的条形，围绕相应一行栅孔(中形成的有源层1009)的外周，且第二子层10152的侧壁被露出。之后，可以去除光刻胶1031。
如图7(a)和7(b)所示，可以通过选择性刻蚀，例如采用热磷酸的湿法刻蚀，去除第二子层10152，并在第一子层10151与第三子层10153之间由于第二子层10152的去除而留下的空隙中形成选择晶体管的栅堆叠。例如，可以依次淀积栅介质层1019和栅金属层1021，并以第三子层10153为掩模，刻蚀淀积的栅介质层1019和栅金属层1021。于是，栅堆叠 (1019/1021)可以形成为与光刻胶1031的图案相对应的条形(并相应地形成选择线)，且围绕相应行的栅孔中形成的有源层1019的外周。根据实施例，栅介质层1019可以包括高k电介质如HfO2，厚度为约1nm- 10nm；栅金属层1021可以包括功函数调节层如TiN和导电金属层如Al或W等。在栅介质层1019与有源层之间，还可以通过例如氧化或淀积，形成例如厚度为约0.5nm-2nm的氧化物界面层。
至此，基本上完成了存储单元(串)和选择晶体管的制作。然后，可以制作各种电接触部以实现所需的电连接。
为实现到各器件层的电连接，可以在衬底上的接触区中形成阶梯结构。本领域存在多种方式来形成这样的阶梯结构。根据本公开的实施例，阶梯结构例如可以如下形成。
如图7(a)和7(b)所示，当前选择晶体管的有源层1009的顶端在硬掩模层的表面处露出。为了以下在制作阶梯结构时保护有源层1009，可以在硬掩模层上先形成另一硬掩模层。在该示例中，该另一掩模层可以与第一子层10151和第三子层10153以及填充部1011一样包括氧化物，且因此如图8(a)和8(b)所示与第一子层10151和第三子层10153以及填充部1011示出为一体，以1013标记。在硬掩模层1013上，可以形成光刻胶 1023，并将其通过光刻构图为遮蔽器件区而露出接触区。可以光刻胶 1023作为刻蚀掩模，通过选择性刻蚀如RIE，刻蚀硬掩模层1013，以露出器件层(在此，最上方的源/漏层10033)。之后，可以去除光刻胶1023。
如图9所示，可以通过侧墙(spacer)形成工艺，在硬掩模层1013 的侧壁上形成侧墙1033。例如，可以通过以大致共形的方式淀积一层电介质如氧化物，然后对淀积的电介质进行各向异性刻蚀如竖直方向上的 RIE，以去除所淀积电介质的横向延伸部分，而留下其竖直延伸部分，从而形成侧墙1033。在此，考虑到硬掩模层1013也包括氧化物，可以控制RIE的刻蚀深度实质上等于或稍大于电介质的淀积厚度，以避免露出有源层1009。侧墙1033的宽度(在图中水平方向上)可以基本等于电介质的淀积厚度。侧墙1033的宽度限定了随后到器件层DL4中的源/ 漏层10033的接触部的着落垫(landing pad)的大小。
以如此形成的侧墙1033作为刻蚀掩模，可以通过选择性刻蚀如RIE，来刻蚀露出的源/漏层10333，以露出器件层DL4中的沟道层10054。可以通过控制刻蚀深度，使得刻蚀停止于沟道层10054的上部。这样，在接触区中在源/漏层10033与被侧墙1033露出的沟道层10054的表面之间形成了一个台阶。
可以按照以上结合图9描述的工艺，通过形成侧墙，以侧墙为刻蚀掩模进行刻蚀，来在接触区中形成多个台阶，如图10所示。这些台阶形成这样的阶梯结构，使得对于各器件层中需要电连接的各层，例如上述源/漏层以及可选地沟道层，其相对于上方的层，端部相对突出，以限定到该层的接触部的着落焊盘。图10中的1035表示各次形成的侧墙在处理之后的留下部分。由于这些侧墙1035与硬掩模层均为氧化物，在此将它们示出为一体。在此，阶梯结构还露出了衬底1001的一部分，以便后继制作到衬底的接触部。
之后，可以制作接触部。
例如，如图11(a)和11(b)所示，可以通过淀积氧化物并平坦化如CMP，来形成层间电介质层1037。在此，由于均为氧化物，将之前的侧墙1035 均示出为与层间电介质层1037一体。可以在层间电介质层1037中形成接触部1039、1041、1043。具体地，接触部1039形成在器件区中，电连接到选择晶体管，并通过选择晶体管电连接到单元构成器件的栅导体层1027；接触部1041形成在接触区中，电连接到各源/漏层(以及可选地沟道层)；接触部1043形成在器件区中，电连接到选择晶体管的栅导体层1021(或者，相应的选择线)。这些接触部可以通过在层间电介质层1037中刻蚀孔洞，并在其中填充导电材料如金属来形成。
在此，接触部1039可以电连接到WL。通过WL，经由接触部1039 (并继而经由选择晶体管)，可以向单元构成器件的栅导体层1027施加栅控制信号。经由接触部1043，可以向选择晶体管的栅导体层1021施加栅控制信号，并因此控制来自WL的信号向单元构成器件的栅导体层 1027的施加。
在接触部1041中，与源/漏层1003n相接触的接触部可以电连接到 SL，而与源/漏层1007m相接触的接触部可以电连接到BL。对于竖直方向上彼此相邻的两个器件层，两者可以共用相同的源/漏层(例如，器件层DL1和DL2可以共用源/漏层10071，器件层DL2和DL3可以共用源/ 漏层10032，器件层DL3和DL4可以共用源/漏层10072)，该公共源/漏层可以电连接到SL或BL，而各器件层中另外的源/漏层可以电连接到 BL或SL。这样，可以得到NOR型配置。对于公共的源/漏层(例如， 10071、10072)电连接到BL的相邻器件层(例如，DL1和DL2、DL3和DL4)，可以构成一个存储单元层(M1、M2)。同一存储单元层中由不同器件层(结合栅堆叠)限定的一对相邻单元构成器件可以限定一个存储单元。
在此，还形成了到沟道层的接触部。这种接触部可以称为体接触部，并可以接收体偏置，以调节器件阈值电压。另外，还可以设置到到衬底 1001(中的阱区)的接触部。
图12示意性示出了字线WL1、WL2、WL3，位线BL1、BL2，源极线SL1、SL2、SL3以及选择线SG1、SG2、SG3的布局。
字线WL1、WL2、WL3可以沿第二方向延伸，以分别电连接到在第二方向上的一列接触部1039(且因此，相应的一列选择晶体管，并进而相应的一列栅孔中的栅导体层1027)。位线BL1、BL2可以沿第二方向延伸，以分别电连接到源/漏层10072、10071。源极线SL1、SL2、SL3可以沿第二方向延伸，以分别电连接到源/漏层10033、10032、10031。选择线SG1、SG2、SG3可以沿第一方向延伸，围绕各选择晶体管并作为选择晶体管的栅电极。图12中还示出了分别设置在各源极线与各位线之间、电连接到各沟道层的体连接。
图13示意性示出了根据本公开实施例的NOR型存储器件的等效电路图。
在图13的示例中，示意性示出了三条字线WL1、WL2、WL3以及两位线BL1、BL2。但是，位线和字线的具体数目不限于此。在位线与字线交叉之处，设置有存储单元MC。图12中还示出了三条源极线SL1、 SL2、SL3。各条源极线可以彼此连接，从而各存储单元MC可以连接到公共的源极线。如上所述，连接到相同位线、在竖直方向上相邻的一对单元构成器件形成一个存储单元MC，该存储单元分别在上下两侧连接到相应的源极线。位线WL1、WL2、WL3通过相应的选择晶体管电连接到存储单元中的单元构成器件的栅极，选择晶体管的栅极电连接至选择线SG1。另外，图13中还以虚线示意性示出了可选的到各存储单元的体连接。各存储单元的体连接可以电连接到该存储单元的源极线连接。
在此，仅为图示方便起见，示出了存储单元MC的二维阵列。可以在与此二维阵列相交的方向上(例如，图中垂直于纸面的方向)，设置多个这样的二维阵列，从而得到三维阵列。
如以上结合图4所述，每一单元构成器件包括由源/漏层限定的源/ 漏区，上下两端的源/漏区在结构上彼此实质上等同。有鉴于此，源极线 SL1、SL2、SL3和位线BL1、BL2彼此可互换，且因此可以将它们统称为单元连接线SL/BL。例如，可以根据彼此之间施加的电势，将单元连接线SL/BL分别电连接以作为源极线或位线。
图14示意性示出了根据本公开另一实施例的NOR型存储器件的等效电路图。
图14所示的等效电路图与图13所示的等效电路图实质上相同，除了以单元连接线SL/BL1、SL/BL2、SL/BL3、SL/BL4、SL/BL5代替上述的源极线SL1、SL2、SL3和位线BL1、BL2之外。因此，图14所示的NOR型存储器件同样可以基于以上结合图1至12描述的工艺来制作。
如图14所示，各单元连接线SL/BL1、SL/BL2、SL/BL3、SL/BL4、 SL/BL5分别电连接到相应单元构成器件的源/漏区。或者，各单元构成器件(例如，图14中示意性示出的TR1、TR2、TR3)分别电连接在单元连接线SL/BL1、SL/BL2、SL/BL3、SL/BL4、SL/BL5中相邻的一对单元连接线之间。因此，对于每两条相邻的单元连接线，其中一条作为源极线，而另一条作为位线。
类似于上述实施例，一对相邻的单元构成器件TR1和TR2可以限定存储单元MC1。
当如上述实施例中那样单元连接线SL/BL1、SL/BL3和SL/BL5用作源极线而单元连接线SL/BL2和SL/BL4用作位线时，存储单元MC1 可以电连接在用作源极线的单元连接线SL/BL1和SL/BL3之间，且其中的单元构成器件TR1和TR2可以共同电连接到用作位线的单元连接线 SL/BL2。可以通过用作位线的单元连接线SL/BL2来进行读出、写入和擦除等访问操作。
与上述情况互补，根据单元连接线SL/BL1、SL/BL2、SL/BL3、 SL/BL4、SL/BL5上施加的电信号，单元连接线SL/BL1、SL/BL3和 SL/BL5可以用作位线而单元连接线SL/BL2和SL/BL4可以用作源极线。这种情况下，存储单元MC1可以电连接在用作位线的单元连接线SL/BL1和SL/BL3之间，且其中的单元构成器件TR1和TR2可以共同电连接到用作源极线的单元连接线SL/BL2。这种情况下，可以同时通过用作位线的两条单元连接线SL/BL1和SL/BL3来进行读出、写入和擦除等访问操作。
对于存储单元MC1，电荷既可以俘获在其单元构成器件靠近单元连接线SL/BL2的源/漏区中(即，单元构成器件TR1的下端以及单元构成器件TR2的上端)，又可以俘获在其单元构成器件靠近单元连接线 SL/BL1、SL/BL3的源/漏区中(即，单元构成器件TR1的上端以及单元构成器件TR2的下端)。
此外，一对相邻的单元构成器件TR2和TR3可以限定存储单元MC2。
类似地，当如上述实施例中那样单元连接线SL/BL1、SL/BL3和 SL/BL5用作源极线而单元连接线SL/BL2和SL/BL4用作位线时，存储单元MC2可以电连接在用作位线的单元连接线SL/BL2和SL/BL4之间，且其中的单元构成器件TR2和TR3可以共同电连接到用作源极线的单元连接线SL/BL3。可以同时通过用作位线的两条单元连接线SL/BL2和 SL/BL4来进行读出、写入和擦除等访问操作。
另一方面，当单元连接线SL/BL1、SL/BL3和SL/BL5用作位线而单元连接线SL/BL2和SL/BL4用作源极线时，存储单元MC2可以电连接在用作源极线的单元连接线SL/BL2和SL/BL4之间，且其中的单元构成器件TR2和TR3可以共同电连接到用作位线的单元连接线SL/BL3。可以通过用作位线的单元连接线SL/BL3来进行读出、写入和擦除等访问操作。
对于存储单元MC2，电荷既可以俘获在其单元构成器件靠近单元连接线SL/BL3的源/漏区中(即，单元构成器件TR2的下端以及单元构成器件TR3的上端)，又可以俘获在其单元构成器件靠近单元连接线 SL/BL2、SL/BL4的源/漏区中(即，单元构成器件TR2的上端以及单元构成器件TR3的下端)。
因此，对于各单元构成器件而言，其上下两端的源/漏区均可以用来俘获电荷并因此存储数据。相比于图13所示的固定源极线和位线的方案而言，数据存储容量可以增加。
在以上实施例中，结合存储单元基于一对单元构成器件的实施例，描述了选择晶体管。但是，本公开不限于此。根据本公开实施例的选择晶体管及其制造方法也可以应用于其他配置，例如存储单元基于单个单元构成器件的NOR型存储器件。
根据本公开实施例的存储器件可以应用于各种电子设备。例如，存储器件可以存储电子设备操作所需的各种程序、应用和数据。电子设备还可以包括与存储器件相配合的处理器。例如，处理器可以通过运行存储器件中存储的程序来操作电子设备。这种电子设备例如智能电话、个人计算机(PC)、平板电脑、人工智能设备、可穿戴设备、移动电源、汽车电子设备、通讯设备、物联网(IoT)设备或耳机(例如，真无线立体声(True Wireless Stereo或TWS)耳机)等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (33)

1.一种NOR型存储器件，包括：
设置在衬底上的至少一个存储单元层，所述至少一个存储单元层包括彼此叠置的第一源/漏层、第一沟道层、第二源/漏层、第二沟道层和第三源/漏层；
相对于所述衬底竖直延伸以穿过所述至少一个存储单元层的至少一个栅堆叠，所述至少一个栅堆叠包括栅导体层和设置在所述栅导体层与所述至少一个存储单元层之间的存储功能层，其中在所述至少一个栅堆叠与所述至少一个存储单元层相交之处限定存储单元；
至少一条位线，电连接到所述至少一个存储单元层中的所述第二源/漏层；以及
至少一条源极线，电连接到所述至少一个存储单元层中的所述第一源/漏层和所述第三源/漏层。
2.一种NOR型存储器件，包括：
设置在衬底上的至少一个存储单元层，所述至少一个存储单元层包括彼此叠置的第一源/漏层、第一沟道层、第二源/漏层、第二沟道层和第三源/漏层；
相对于所述衬底竖直延伸以穿过所述至少一个存储单元层的至少一个栅堆叠，所述至少一个栅堆叠包括栅导体层和设置在所述栅导体层与所述至少一个存储单元层之间的存储功能层，其中在所述至少一个栅堆叠与所述至少一个存储单元层相交之处限定存储单元；
至少两条位线，分别电连接到所述至少一个存储单元层中的所述第一源/漏层和所述第三源/漏层；以及
至少一条源极线，电连接到所述至少一个存储单元层中的所述第二源/漏层。
3.根据权利要求1或2所述的NOR型存储器件，其中，所述至少一个存储单元层包括多个存储单元层，
各存储单元层中的第一源/漏层与其下方的存储单元层中的第三源/漏层是同一层；和/或
各存储单元层中的第三源/漏层与其上方的存储单元层中的第一源/漏层是同一层。
4.根据权利要求3所述的NOR型存储器件，其中，所述至少一个存储单元层中的第一源/漏层、第一沟道层、第二源/漏层、第二沟道层和第三源/漏层彼此直接接触，相邻的存储单元层彼此直接接触。
5.根据权利要求1所述的NOR型存储器件，其中，在所述至少一个栅堆叠与所述至少一个存储单元层中的第一源/漏层、第一沟道层、第二源/漏层相交之处限定第一单元构成器件，在所述至少一个栅堆叠与所述至少一个存储单元层中的第二源/漏层、第二沟道层和第三源/漏层相交之处限定第二单元构成器件，所述第一单元构成器件和所述第二单元构成器件彼此并联连接以限定相应的一个存储单元。
6.根据权利要求1或2所述的NOR型存储器件，还包括：
至少一条字线；以及
分别设于所述至少一个栅堆叠上的至少一个选择晶体管，电连接在所述至少一条字线与所述至少一个栅堆叠之间。
7.根据权利要求6所述的NOR型存储器件，其中，所述至少一个选择晶体管包括自对准于所述至少一个栅堆叠上方的有源层以及围绕所述有源层外周的选择栅堆叠。
8.根据权利要求7所述的NOR型存储器件，其中，所述至少一个选择晶体管的有源层包括在所述至少一个栅堆叠的顶部延伸的底部以及从所述底部延伸的侧部，所述有源层的侧部的外壁与所述至少一个栅堆叠的外壁实质上共面。
9.根据权利要求7所述的NOR型存储器件，其中，所述至少一个选择晶体管包括多个选择晶体管，所述多个选择晶体管被设置为多个第一方向上的行，同一行中的选择晶体管的选择栅堆叠在第一方向上彼此连续延伸，所述至少一条位线和所述至少一条字线在与所述第一方向相交的第二方向上延伸。
10.根据前述权利要求中任一项所述的NOR型存储器件，其中，所述第一源/漏层、所述第一沟道层、所述第二源/漏层、所述第二沟道层和所述第三源/漏层中至少之一包括单晶半导体材料。
11.根据权利要求10所述的NOR型存储器件，其中，所述第一沟道层和所述第二沟道层包括单晶半导体材料。
12.根据前述权利要求中任一项所述的NOR型存储器件，其中，所述存储功能层包括电荷捕获材料或铁电材料中至少之一。
13.根据前述权利要求中任一项所述的NOR型存储器件，其中，所述第一源/漏层、所述第一沟道层、所述第二源/漏层、所述第二沟道层和所述第三源/漏层中至少之一在横向上环绕所述至少一个栅堆叠中的一个或多个。
14.一种NOR型存储器件，包括：
设置在衬底上的至少一个存储单元层，所述至少一个存储单元层包括用于限定存储单元的有源区；
相对于所述衬底竖直延伸以穿过所述至少一个存储单元层的至少一个栅堆叠，所述至少一个栅堆叠包括栅导体层和设置在所述栅导体层与所述至少一个存储单元层之间的存储功能层；以及
分别设于所述至少一个栅堆叠上方的至少一个选择晶体管，所述至少一个选择晶体管包括所述至少一个栅堆叠上的有源层以及围绕所述有源层外周的选择栅堆叠。
15.根据权利要求14所述的NOR型存储器件，其中，所述至少一个选择晶体管的有源层自对准于所述至少一个栅堆叠。
16.根据权利要求14所述的NOR型存储器件，其中，所述至少一个选择晶体管的有源层包括在所述至少一个栅堆叠的顶部延伸的底部以及从所述底部延伸的侧部，所述有源层的侧部的外壁与所述至少一个栅堆叠的外壁实质上共面。
17.根据权利要求14所述的NOR型存储器件，还包括：
至少一条字线，其中所述至少一个选择晶体管电连接在所述至少一条字线与所述至少一个栅堆叠之间，
其中，所述至少一个选择晶体管包括多个选择晶体管，所述多个选择晶体管被设置为多个第一方向上的行，同一行中的选择晶体管的选择栅堆叠在第一方向上彼此连续延伸，所述至少一条字线在与所述第一方向相交的第二方向上延伸。
18.根据权利要求14所述的NOR型存储器件，还包括：
在所述至少一个选择栅堆叠的上下两侧围绕所述至少一个选择晶体管的有源层外周的电介质层，其中，所述电介质层含有与所述至少一个选择晶体管的源/漏区相同的掺杂剂。
19.根据权利要求18所述的NOR型存储器件，其中，所述至少一个选择晶体管的源/漏区分别位于所述至少一个选择晶体管的有源层在竖直方向上的相对两端，且所述选择栅堆叠自对准于所述有源层中处于所述源/漏区之间的沟道区。
20.一种制造NOR型存储器件的方法，包括：
在衬底上设置至少一个存储单元层，所述至少一个存储单元层包括彼此叠置的第一源/漏层、第一沟道层、第二源/漏层、第二沟道层和第三源/漏层；
形成相对于所述衬底竖直延伸以穿过所述至少一个存储单元层的至少一个栅孔；
在所述至少一个栅孔中分别形成相应的栅堆叠，所述栅堆叠包括栅导体层和设置在所述栅导体层与所述至少一个存储单元层之间的存储功能层，在所述栅堆叠与所述至少一个存储单元层相交之处限定存储单元；
形成至少一条位线，所述至少一条位线电连接到所述至少一个存储单元层中的所述第二源/漏层；以及
形成至少一条源极线，所述至少一条源极线电连接到所述至少一个存储单元层中的所述第一源/漏层和所述第三源/漏层。
21.一种制造NOR型存储器件的方法，包括：
在衬底上设置至少一个存储单元层，所述至少一个存储单元层包括彼此叠置的第一源/漏层、第一沟道层、第二源/漏层、第二沟道层和第三源/漏层；
形成相对于所述衬底竖直延伸以穿过所述至少一个存储单元层的至少一个栅孔；
在所述至少一个栅孔中分别形成相应的栅堆叠，所述栅堆叠包括栅导体层和设置在所述栅导体层与所述至少一个存储单元层之间的存储功能层，在所述栅堆叠与所述至少一个存储单元层相交之处限定存储单元；
形成至少两条位线，所述至少两条位线分别电连接到所述至少一个存储单元层中的所述第一源/漏层和所述第三源/漏层；以及
形成至少一条源极线，所述至少一条源极线电连接到所述至少一个存储单元层中的所述第二源/漏层。
22.根据权利要求20或21所述的方法，其中，所述至少一个存储单元层包括多个存储单元层，各存储单元层中的第一源/漏层、第一沟道层、第二源/漏层、第二沟道层和第三源/漏层彼此直接接触，相邻的存储单元层彼此直接接触。
23.根据权利要求20或21所述的方法，其中，所述至少一个存储单元层通过外延生长形成。
24.一种制造NOR型存储器件的方法，包括：
在衬底上设置至少一个存储单元层，所述至少一个存储单元层包括用于限定存储单元的有源区；
形成相对于所述衬底竖直延伸以穿过所述至少一个存储单元层的至少一个栅孔；
在所述至少一个栅孔中分别形成相应的栅堆叠，所述栅堆叠包括栅导体层和设置在所述栅导体层与所述至少一个存储单元层之间的存储功能层，在所述栅堆叠与所述至少一个存储单元层相交之处限定存储单元；
回蚀栅堆叠；
在所述至少一个栅孔中由于回蚀栅堆叠而形成的空间中分别形成用于选择晶体管的有源层；以及
在所述至少一个栅孔外形成围绕用于选择晶体管的有源层外周的选择栅堆叠。
25.根据权利要求24所述的方法，其中，形成用于选择晶体管的有源层包括：
以实质上共形的方式，在其中具有回蚀后栅堆叠的栅孔内淀积半导体层。
26.根据权利要求25所述的方法，还包括：
在所述至少一个存储单元层上形成包括第一子层、第二子层和第三子层的硬掩模层，其中所述第一子层和所述第三子层中含有掺杂剂，
其中，在淀积所述半导体层之后，该方法还包括将所述掺杂剂从所述第一子层和所述第三子层驱入所述半导体层中。
27.根据权利要求26所述的方法，其中，形成选择栅堆叠包括：
将所述硬掩模层构图为沿第一方向延伸的线形；
将所述第二子层替换为所述选择栅堆叠。
28.根据权利要求26所述的方法，还包括：
向所述半导体层的底部注入与所述掺杂剂相同导电类型的离子。
29.根据权利要求27所述的方法，还包括：
形成沿与所述第一方向相交的第二方向延伸的至少一条字线，所述至少一个栅孔中的半导体层电连接在所述至少一条字线与所述栅堆叠之间。
30.一种NOR型存储器件，包括：
交替设置在衬底上的多个源/漏层和多个沟道层的叠层，其中所述多个沟道层中的每一沟道层在上下分别设置有所述多个源/漏层中的相应源/漏层；
相对于所述衬底竖直延伸以穿过所述叠层的至少一个栅堆叠，所述至少一个栅堆叠包括栅导体层和设置在所述栅导体层与所述叠层之间的存储功能层；以及
多条单元连接线，分别电连接到所述多个源/漏层，
其中，在所述NOR型存储器件的一些访问操作中，所述多条单元连接线中奇数编号的单元连接线被电连接为用作源极线，而偶数编号的单元连接线被电连接为用作位线；以及在所述NOR型存储器件的另一些访问操作中，所述多条单元连接线中奇数编号的单元连接线被电连接为用作位线，而偶数编号的单元连接线被电连接为用作源极线。
31.一种电子设备，包括如权利要求1至20以及权利要求30中任一项所述的NOR型存储器件。
32.根据权利要求31所述的电子设备，其中，所述电子设备包括智能电话、个人计算机、平板电脑、人工智能设备、可穿戴设备、移动电源、汽车电子设备、通讯设备、物联网设备或耳机。
33.一种操作如权利要求1所述的NOR型存储器件的方法，包括：
在所述NOR型存储器件的一些访问操作中，将所述至少一条位线电连接为用作位线，且将所述至少一条源极线电连接为用作源极线；以及
在所述NOR型存储器件的另一些访问操作中，将所述至少一条位线电连接为用作源极线，且将所述至少一条源极线电连接为用作位线。
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