CN116761433A - Nor型存储器件及其制备方法与电子设备 - Google Patents

Abstract

本申请属于半导体技术领域，具体涉及一种NOR型存储器件及其制备方法与电子设备。本申请的存储器件包括衬底，位于衬底上方的存储单元层，存储单元层包括依次叠置的源/漏层和沟道层，以及在存储单元层内形成的相对于衬底竖直延伸以穿过存储单元层的栅堆叠，栅堆叠包含第一栅导体层及设于第一栅导体层外周的存储功能层，在栅堆叠下方设有外延晶体管，第二栅导体层作为外延晶体管的栅极且绕外延晶体管周向设置；外延晶体管用于控制并提供非工作状态下的第一栅导体层的电流加载，在该大电流下，第一栅导体层导电放热，器件的局部温度得到提高，达到给存储功能层退火的技术效果，最终修复了存储功能层损伤并延长了数据保持时间，提高了器件的可靠性。

Description

NOR型存储器件及其制备方法与电子设备

技术领域

本申请属于半导体技术领域，具体涉及一种NOR型存储器件及其制备方法与电子设备。

背景技术

在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易提高集成度。

由SRAM、DRAM和3D NAND组成的层次结构是现代计算系统中的主要存储器件，NOR型存储器具有快速的随机存取读取速度，可靠性高和使用寿命长等优势，在人工智能、汽车电子和工业领域中发挥着不可替代的作用。

但是，由于使用中持续的被编程、擦除，存储层介质质量衰退，影响NOR型存储器件的耐久性和数据保持时间。

发明内容

本申请的技术目的是至少解决了NOR型存储器件由于使用中持续的被编程、擦除影响其耐久性和数据保持时间的问题。

该目的是通过以下技术方案实现的：

第一方面，本申请提供了一种NOR型存储器件，包括：

衬底；

存储单元层：包括依次叠置的源/漏层和沟道层；

栅堆叠：相对于所述衬底竖直延伸以穿过所述存储单元层；所述栅堆叠包含第一栅导体层及设于所述第一栅导体层外周的存储功能层；

外延晶体管：设于所述栅堆叠下方且连接所述第一栅导体层；

第二栅导体层：绕所述外延晶体管周向设置；

所述外延晶体管用于控制并提供非工作状态下的所述第一栅导体层的电流加载。

其中，本申请设计的器件包含位于栅堆叠下方的外延晶体管，该外延晶体管用于控制并提供非工作状态下的第一栅导体层的电流加载，在该大电流下，第一栅导体导电放热，器件的局部温度得到提高，达到给存储功能层退火的技术效果，最终修复了存储功能层损伤并延长了数据保持时间，提高了器件的可靠性。

在本申请的一些实施方式中，所述外延晶体管包含多个，各所述外延晶体管之间相互并联并受控于所述第二栅导体层。

在本申请的一些实施方式中，所述外延晶体管包含依次叠置一起形成的NPN型掺杂层或PNP型掺杂层；

各掺杂层包含采用外延方式进行原位掺杂形成。

在本申请的一些实施方式中，所述外延晶体管的材质包含Si、Ge、SiGe中的任意一种。

在本申请的一些实施方式中，所述外延晶体管与所述第一栅导体层之间设有接触层；

所述接触层的材质包含金属硅化物。

在本申请的一些实施方式中，所述第一栅导体层顶端设有第一导电金属，所述第一导电金属连接选择晶体管。

在本申请的一些实施方式中，所述选择晶体管一端连接高压，另一端连接第一导电金属，通过控制选择晶体管的导通以选择对所述第一栅导体层施加电流并使其导电放热，其中，选择晶体管的两端分别指代其源端、漏端。

在本申请的一些实施方式中，所述存储功能层包含隧穿层、存储层和阻挡层；

所述隧穿层、存储层和阻挡层的形成方式包含氧化、原子层淀积或化学气相淀积中的一种或两种以上。

在本申请的一些实施方式中，所述第一栅导体层、第二栅导体层的材质包括多晶硅或金属栅材料，其中，所述金属栅材料包含钨或铝。

在本申请的一些实施方式中，所述器件还包含分布在所述栅堆叠周围的至少一个接触部，各所述接触部相对于所述衬底竖直延伸至所述存储单元层中。

在本申请的一些实施方式中，所述器件还包含位线和源端；

所述源/漏层通过所述接触部引出并连接所述位线/源端。

本申请的第二方面是提供一种制备NOR型存储器件的方法，包括：

在衬底上依次设置牺牲层与存储单元层，所述存储单元层包括依次叠置的源/漏层和沟道层；

形成相对于所述衬底竖直延伸以穿过所述存储单元层的栅孔；

在所述栅孔内依次形成外延晶体管与栅堆叠，所述栅堆叠包含第一栅导体层及设于所述第一栅导体层外周的存储功能层；所述外延晶体管设于所述栅堆叠下方且连接所述第一栅导体层；

刻蚀掉牺牲层用于形成第二栅导体层，所述第二栅导体层作为所述外延晶体管的栅极且绕所述外延晶体管周向设置；

所述外延晶体管用于控制并提供非工作状态下的所述第一栅导体层的电流加载。

本申请的第三方面是提供一种电子设备，该电子设备包括第一方面所述NOR型存储器件或第二方面所述方法制备的NOR型存储器件。

在本申请的一些实施方式中，所述电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。

本申请公开技术方案的有益效果主要体现在如下：

本申请提供的NOR型存储器件包含位于栅堆叠下方的外延晶体管，该外延晶体管用于控制并提供非工作状态下的第一栅导体层的电流加载，在该大电流下，第一栅导体导电放热，器件的局部温度得到提高，达到给存储功能层退火的技术效果，最终修复了由于使用过程中持续的被编程、擦除带来的存储功能层损伤，有利于延长数据保持时间，并提高器件的可靠性。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的附图标记表示相同的部件。在附图中：

图1至图21示意性地示出了根据本申请实施方式制备NOR型存储器件流程中部分阶段的示意图；

其中，图3、图4、图11、图16为根据本申请实施方式制备NOR型存储器件的俯视图；

图5为图4中沿AA’线的剖视图；

图12为图11中沿BB’线的剖视图；

图17为图16中沿CC’线的剖视图；

图21示意性地示出了根据本申请实施方式制备NOR型存储器件的部分等效电路图。

附图中各标号表示如下：

100、衬底；

200、支撑层；201、第一支撑层；202、第二支撑层；

300、牺牲层；301、第一牺牲层；302、第二牺牲层；

400、源/漏层；

500、沟道层；

器件层DL1和DL2；

600、硬掩膜层；

700、凹槽；

800、隔离层；a、b、c、d开口；

900、栅孔；901、栅孔侧墙；902、外延晶体管；903、存储功能层；9031、隧穿层；9032、存储层；9033、阻挡层；904、第一栅导体层；905、第一接触层；

1000、接触孔；1001、第一接触孔；1002、第二接触孔；1003、第三接触孔；1004、第四接触孔； 1005、第五接触孔； 1006、第六接触孔；

1007、接触孔侧墙； 1008、第二接触层； 1009、第三栅导体层；

2000、介质层；

3000、第二栅导体层；

4000、导电金属；第一导电金属4001、第二导电金属4002、第三导电金属4003。

具体实施方式

现有技术中NOR型存储器包含电荷俘获存储器，其为栅堆栈结构，从下到上包含硅衬底、隧穿氧化层、存储层、阻挡层和栅电极，工作时主要依靠俘获在存储层中电荷量的变化来区分编程和擦除状态，其中，编程时，栅极加正偏压，衬底中的电子受到从栅极指向衬底的电场，以隧穿的方式通过隧穿氧化层进入存储层，被存储层中的陷阱能级所俘获，一部分电子到达存储层与阻挡层之间的界面，受到势垒的阻挡而被阻挡，从而无法泄漏到栅极而留在存储层中，所以器件的阈值电压将发生正向漂移。擦除时，栅极加负偏压，编程后进入存储层中的电子在电场的影响下穿过隧穿层进入衬底，一部分衬底的空穴从衬底进入存储层，而栅极的电子由于阻挡层与栅极之间势垒的阻挡，无法通过背隧穿进入存储层，器件的阈值电压负向漂移。由于器件持续的被编程、擦除，容易产生单元之间的串扰及损伤隧穿层介质，进而影响器件的耐久性和数据保持时间。

为解决上述技术问题，本申请提供了一种NOR型存储器件，该存储器件包含位于栅堆叠下方的外延晶体管，该外延晶体管用于控制并提供非工作状态下的第一栅导体层的电流加载，在该大电流下，第一栅导体层导电放热，器件的局部温度得到提高，达到给存储功能层退火的技术效果，最终修复了存储功能层损伤，有利于延长数据保持时间，并提高器件的可靠性。

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

根据本公开实施例的存储器件基于竖直型器件。竖直型器件可以包括在衬底上沿竖直方向(大致垂直于衬底表面的方向)设置的存储单元层，存储单元层包含依次叠置的源/漏层和沟道层，其中，沟道层构成沟道区，该沟道区位于上下两端的源/漏层中间，源/漏层形成源/漏区，源/漏区之间可以通过沟道区形成导电通道。此外，存储单元层可以通过衬底上的器件层来限定，器件层可以是半导体材料的叠层，对各半导体材料叠层进行掺杂浓度限定用于形成源/漏层与沟道层。栅堆叠相对于衬底竖直延伸以穿过器件层，从而实现器件层可以围绕在栅堆叠的外周，栅堆叠包含第一栅导体层及存储功能层，其中，存储功能层绕第一栅导体层外周设置，栅堆叠与各器件层相配合用于限定存储单元，存储单元可以是闪存(flash)单元。可以设置多个栅堆叠以穿过器件层，多个栅堆叠与器件层相交之处限定多个存储单元，这些存储单元在器件层所在的平面内排列成与该多个栅堆叠相对应的阵列(例如，通常是按行和列排列的二维阵列)。

由于竖直型器件易于叠置的特性，根据本公开实施例的存储器件可以是三维(3D)阵列。

与此同时，栅堆叠中的存储功能层包含隧穿层、存储层和阻挡层，这些层可导致捕获电子或空穴，其中，隧穿层、存储层和阻挡层的形成方式包含氧化、原子层淀积或化学气相淀积中的一种或两种以上，具体的，隧穿层材质包含本领域常规的任意材质，如氧化物二氧化硅，其具体可以通过氧化或原子层淀积(ALD)形成，存储层的材质包含本领域常规的任意材质，如氮化物氮化硅等，其可以通过化学气相淀积(CVD)或ALD形成；阻挡层的材质包含本领域常规的任意材质，如氧化物氧化硅等，其可以通过氧化、CVD或ALD等形成；栅堆叠中的第一栅导体层用于实现存储单元栅压的施加，第一栅导体层的材质可以包括例如多晶硅或金属栅材料等，其中，金属栅材料包含金属钨、金属铝等。

在栅堆叠下方设有外延晶体管，为实现栅堆叠与外延晶体管之间的低阻连接，在外延晶体管与栅堆叠之间设有接触层，该接触层的材质包含金属硅化物，该接触层的厚度包含本领域常规的可以实现栅堆叠与外延晶体管之间较好连接的厚度。由于栅堆叠可以包含多个，外延晶体管也包含多个，各外延晶体管之间相互并联连接且受第二栅导体层控制，第二栅导体层绕所述外延晶体管周向设置，第二栅导体层为对位于衬底上方的牺牲层进行刻蚀后形成的，第二栅导体层的材质可以与第一栅导体层的材质保持一致。外延晶体管的材质及掺杂类型根据衬底材质确定，如本申请的衬底为p型衬底，材质包含体Si、SOI、Ge、SiGe中的任意一种，则外延晶体管包含依次叠置一起的第一n型掺杂层、p型掺杂层与第二n型掺杂层，用于构成NPN型掺杂层，或者，当衬底为n型衬底时，外延晶体管包含依次叠置一起的第一p型掺杂层、n型掺杂层与第二p型掺杂层，用于构成PNP型掺杂层。其中，该外延晶体管中的各掺杂层包含采用本领域常规的选择性外延方式进行原位掺杂形成。

为实现栅堆叠与外电路的连接，在第一栅导体层顶端设有第一导电金属，第一导电金属连接选择晶体管，其中，选择晶体管的源端连接高压，比如10V电压，选择晶体管的漏端连接第一导电金属，可以通过控制选择晶体管的导通以选择对第一栅导体层施加电流并使其放热，并配合多个并联的外延晶体管提供非工作状态下的大电流加载，在该大电流下，第一栅导体层导电放热，器件的局部温度得到提高，达到给存储功能层退火的技术效果，最终修复了由于使用中持续的被编程、擦除对存储功能层带来的损伤，延长了数据保持时间，并提高了器件的可靠性。

上述器件还包含分布在栅堆叠周围的至少一个接触部，各接触部相对于衬底竖直延伸至所述存储单元层中，各接触部可以呈现阶梯结构，用于连接源/漏层。

为实现与外界电路相连，上述器件还包含位线和源端，其中，源/漏层通过上述接触部引出并连接至位线/源端。

本申请在在以下的描述中，会涉及各种材料的选择及选择性刻蚀用于实现器件的制备探究，其中，在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。

在一些实施例中，如图1所示，提供衬底100，衬底100可以是各种形式的衬底，包括但不限于体半导体材料如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等或者是锗等其他材质衬底，在以下描述中，为方便说明，以体Si衬底如Si晶片为例进行描述。

在衬底100上，形成存储器件，比如NOR型存储器件((flash)，存储器件中的存储单元可以是n型器件或p型器件，本申请以n型存储单元为例进行描述，故衬底中可以通过形成p型阱制得p型衬底，在p型衬底上交替生长支撑层200与牺牲层300，本申请优选交替生长一次，如本申请示意出图1所示的在衬底100上依次生长第一支撑层201、第一牺牲层301和第二支撑层202，各支撑层200与各牺牲层300可以具备相同或相似的厚度和/或材质，也可以具备不同的厚度和/或材质，本申请仅为方便器件制作，假设第二支撑层202的厚度大于第一支撑层201的厚度，与此同时，生长方式包含但不限于外延生长，其中，牺牲层300在后续可以被替换为用于形成外延晶体管的介质层等，考虑牺牲层300被替换的工艺，牺牲层300可以相对于支撑层200具备刻蚀选择性，例如，牺牲层300的材质可以包含锗硅，厚度可以为约5nm～500nm，第一支撑层201和第二支撑层202的材质可以包括Si，其厚度可以为约10nm～800nm，与此同时，在生长支撑层200时可以对其进行原位掺杂，例如对于p型衬底，可通过原位掺杂形成n型支撑层，掺杂浓度包含本领域常规的任意形式。

如图1所示，在远离衬底100的第二支撑层202表面，刻蚀形成凹槽700，该凹槽700可以是方形槽，该凹槽700的形成方式包含本领域常规的任意刻蚀方式，该凹槽700首先用于制作形成图2所示的第二牺牲层302并用于方便后续形成外延晶体管的漏端金属；凹槽700的个数受后续制备的外延晶体管个数和/或栅孔个数影响，凹槽700的大小受栅孔大小影响，本申请附图只体现一个凹槽的结构示意图，但两个以上的凹槽也在本申请保护范围内。

具体的，在凹槽700内外延或淀积形成第二牺牲层302，后通过化学机械抛光磨平，该第二牺牲层302完全的填充于凹槽700内，第二牺牲层302的材质包含本领域常规的任意材质，比如可以与第一牺牲层301保持一致。如图2所示，沿竖直方向在第二牺牲层302上方继续生长源/漏层400和沟道层500，使每个沟道层500的上、下两侧分别与源/漏层400相邻设置，且各沟道层500可以连同上下相邻的源/漏层400构成一个器件层DL，如本申请形成了器件层DL1和DL2，其中，本申请考虑为方便实现集成，选择第二支撑层202兼具与源/漏层400相同功能，其既充当支撑层作用，又用于器件层DL2的源/漏层400；与此同时，两个以上器件层可以形成单元并构成器件的阵列，这些单元构成器件的有源区可以由相应的器件层来限定。彼此相邻的器件层之间可以具有公共的源/漏层并因此彼此电连接。

图2所示的源/漏层400可以限定单元构成器件的源/漏区，源/漏层400的厚度可以包含本领域常规的任意厚度，且源/漏层400可以通过掺杂，如生长时的原位掺杂形成源/漏区，例如对于n型单元构成的器件，可以利用如As或P等进行n型掺杂，掺杂浓度包含本领域常规的任意浓度，且沟道层500可以限定单元构成器件的沟道区，其厚度可以限定单元构成器件的栅长，沟道层500可以并未有意掺杂，也可以在生长时原位掺杂或轻微掺杂，例如，对于n型单元构成的器件，可以利用B等进行p型掺杂，掺杂浓度包含本领域常规的任意浓度，另外，为了优化器件性能，沟道层500中掺杂浓度可以在竖直方向具有非均匀性分布，例如，靠近漏区较高，靠近源区浓度低等。此外，源/漏层400及沟道层500的材质包含但不限于Si或Ge、化合物半导体材料如SiGe等，在本申请选择衬底100为硅晶片下，源/漏层400及沟道层500的材质可以包含硅系材料，如Si。

本申请为方便后续刻蚀，还包含在上述器件层表面形成硬掩膜层600，该硬掩膜层600的材质包含但不限于氧化硅，氮化硅，碳化硅等，或者本领域常规的其他复合膜层，硬掩膜层600的厚度包含本领域常规的任意厚度。

为实现位于第二牺牲层302下方的第一牺牲层301内方便制作其他半导体层，如图3、图4所示，沿硬掩膜层600表面朝衬底100方向对器件外周进行刻蚀至衬底表面停止用于形成隔离槽，也可以刻蚀到衬底表面向下的一定位置，比如略微向下，向下的一定位置包含本领域常规刻蚀的任意位置，然后向隔离槽内沉积隔离物质形成隔离层800，隔离物质包含本领域常规的物质，比如氧化硅等。

外延晶体管902的加工可以通过在限定形成栅孔的区域内实现。例如，如图4、图5所示，在硬掩膜层600表面形成光刻胶，并通过光刻将其构图为具有一系列开口，这些开口可以限定加工通道的位置并与第二牺牲层302在竖直方向上对应。开口可以是各种合适的形状，例如圆形、矩形、方形、多边形等，并具有合适的大小，在此，这些开口(特别是在器件区中)可以排列成阵列形式，例如位于平面内的水平方向和竖直方向的二维阵列，该阵列随后可以限定单元构成器件的阵列，尽管图4中将开口示出为基本上一致大小、密度均匀的形成在衬底上，但开口可以具备不同的布局、大小及形状等，且为方便制作，开口大小制作成小于第二牺牲层302所在平面的宽度，也可以将开口大小制作成与第二牺牲层302所在平面的宽度相等。这里为图形简洁，省去了开口c和开口d对应的第二牺牲层302在图中示意。如前面所述，用于沉积第二牺牲层302的凹槽700在第二支撑层202内具备一定延伸，如图4所示的开口a和开口b可以共用同一个第二牺牲层302，而开口c、开口d则需要分别形成各自的第二牺牲层302，虽然图2中只体现一个第二牺牲层，且图5只示出开口a刻蚀后的图示，但各牺牲层及各开口实际上均存在，本申请图示只作最简单的示意。

如图5所示，以如图4所示构图的光刻胶作为刻蚀掩模，然后通过各向异性刻蚀如反应离子刻蚀(RIE)，来刻蚀衬底上的各层，以便形成开口a和开口b的栅孔900。刻蚀方向可以沿大致竖直的方向(例如，垂直于衬底表面的方向)进行，刻蚀至衬底表面的各层中，本申请选择刻蚀至与衬底100相邻设置的第一支撑层201表面，也可以刻蚀至第一支撑层201表面向下的一定位置，向下的一定位置包含本领域常规刻蚀的任意位置，于是在衬底100上方留下了一系列的竖直栅孔900，之后可以去除光刻胶。如前面所述，由于为方便制作，开口大小制作成小于第二牺牲层302所在平面的宽度，故刻蚀形成栅孔900后，第二牺牲层302沿竖直方向的两端的余下部分仍存在未刻蚀尽的牺牲层。

如图6所示，在栅孔900的内侧壁上沿内侧壁周向生长(沉积)形成栅孔侧墙901，如图7所示，在位于栅孔侧墙901之间的栅孔900底部形成外延晶体管902，该外延晶体管902通过本领域常规的形成方式形成，比如选择性外延形成，外延晶体管902的材质自第一支撑层201朝第二牺牲层302的方向依次包含n型硅+p型硅+n型硅，且外延晶体管902中的p型硅厚度与第一牺牲层301厚度相当，比如相同或近似相同或者偏大或者偏小等。p型硅上方的n型硅表面位于第二牺牲层302底面以下的位置，该外延晶体管902的设计及其电引出方式可实现对器件加热电路的选择性控制。接着刻蚀掉栅孔900内除外延晶体管902以外位置处的其他栅孔侧墙，如图8所示，进一步刻蚀掉图7所示的未刻蚀尽的部分第二牺牲层，得到图8所示栅孔余下的空间。

进一步可通过在图8所示栅孔余下的空间内进行栅堆叠来实现器件存储，其中，栅堆叠沿栅孔的延伸方向进行，并呈现为柱状延伸，该栅堆叠与多个器件层相交迭，从而可以限定在竖直方向上彼此叠置的多个单元构成器件，与此同时，单个栅堆叠柱相关联的存储单元可以形成存储单元串，与栅堆叠柱的布局相对应，可以在衬底上布置形成存储单元的二维阵列或者三维阵列。

比如，栅堆叠中可以包括存储结构，如电荷捕获层或铁电材料等。本申请选择形成电荷捕获层，如图9、图10所示，可以通过如沉积或者本领域常规其他方式，依次形成存储功能层903和第一栅导体层904，还可以对形成的存储功能层903和第一栅导体层904进行平坦化处理如化学机械抛光处理，例如可以停止于硬掩模层；存储功能层903可以采用大致共形的方式形成，第一栅导体层904可以填充于形成有存储功能层903以后剩余的空隙。如图9所示，为实现外延晶体管902的导通，对存储功能层903与外延晶体管902相接触的部分位置进行刻蚀以漏出外延晶体管902的部分表面，然后再在漏出的外延晶体管902部分表面形成第一接触层905，如图10所示，该第一接触层905的厚度包含本领域常规的任意厚度，第一接触层905的材质包含金属硅化物，再在第一接触层905的上方形成存储功能层903以后剩余的空隙内形成第一栅导体层904；其中，存储功能层903可以具备介电电荷捕获、铁电材料效应或带隙工程电荷存储等。例如，存储功能层903可以包括隧穿层9031、存储层9032和阻挡层9033，也可以包含本领域常规的其他层，这些层可导致捕获电子或空穴，其中，隧穿层9031材质包含本领域常规的任意材质，如氧化物二氧化硅，其具体可以通过氧化、低压化学气相淀积或原子层淀积(ALD)形成，存储层9032的材质包含本领域常规的任意材质，如氮化物氮化硅等，其可以通过化学气相淀积(CVD)或ALD形成；阻挡层9033的材质包含本领域常规的任意材质，如氧化物氧化硅等，其可以通过氧化、CVD或ALD等形成；第一栅导体层904的材质可以包括例如多晶硅或金属栅材料等，其中，金属栅材料包含金属钨等。结合图10所示，栅孔900中的栅堆叠被器件层围绕，栅堆叠与器件层相配合，用于限定存储单元，如沟道层500形成的沟道区可以连接相对两侧的源/漏区，沟道区可以受栅堆叠的控制，单个存储单元中上下两端的源/漏区之一用作源区，可以电连接到源极线，另一个用作漏区，可以电连接到位线，对于每两个竖直相邻的存储单元，下方存储单元的上端的源/漏区和上方存储单元的下端的源/漏区可以用作源区，从而它们可以共用相同的源极线连接。

结合图4的示意，各开口a、b、c、d均可以实现如图5至图10的操作，因此在衬底100上方形成了一个以上外延晶体管，各外延晶体管位于各栅堆叠下方并为后续电连接做准备。

接下来可以制作各种电接触部以实现所需的电连接，具体的，为实现到各器件层的电连接，可以在衬底上除栅堆叠以外的其他用于形成电接触部的区域形成阶梯结构，本领域存在多种方式来形成这样的阶梯结构，根据本申请实施例，阶梯结构可以采用如下方式形成：

如图11、图12所示，与栅孔的形成方式相同，选择自硬掩膜层朝器件层方向刻蚀深度不一致，呈阶梯结构的接触孔1000，其中，接触孔1000的形成深度、个数与器件层相关。本申请选择形成图12所示的第一接触孔1001、第二接触孔1002、第三接触孔1003、第四接触孔1004、第五接触孔1005和第六接触孔1006、其中，第六接触孔1006的底端伸向第一支撑层201。接着，如图13所示，在各接触孔1000内部沿侧壁周向生长(沉积)形成接触孔侧墙1007，如图14所示，在各接触孔底部形成第二接触层1008，该第二接触层1008的厚度包含本领域常规的任意厚度，第二接触层1008的材质包含金属硅化物，如图15所示，再在第二接触层1008上方的形成有接触孔侧墙1007以后剩余的空隙内形成第三栅导体层1009，该第三栅导体层1009的材质可以包括例如多晶硅或金属栅材料等，其中，金属栅材料包含导电金属如钨等。该接触孔侧墙1007的材质包含本领域常规的材质，如可以与栅孔侧墙901的材质保持相同，或比如选择高k电介质材料等。

如图16、图17、图18所示，将器件外周的隔离层800首先刻蚀掉，漏出第一牺牲层301的外侧壁，继续刻蚀该第一牺牲层301，在这里，图中未示意出，也可以进一步刻蚀栅孔侧墙901露出外延晶体管902表面。其中，刻蚀方式包含本领域常规的任意形式，在刻蚀掉隔离层800及第一牺牲层301以后，由于外延晶体管902阵列的存在，故器件能实现很好的支撑，具体的，在第一牺牲层301空出的空间及刻蚀掉隔离层800后余下的槽内依次沉积介质层2000和第二栅导体层3000，具体如图19所示，其中，介质层2000的材质包含但不限于本领域常规材质，如高K介质层等，第二栅导体层3000可以选择金属栅材料，比如金属钨、铝等。

最后，如图20、图21所示，将堆叠栅顶部的第一栅导体层进一步通过第一导电金属4001引出并电连接字线WL，字线WL连接字线选择电路，同时字线还连接选择晶体管漏端，可以在选择晶体管源端设置高压，比如10V的电压，通过控制选择晶体管的导通以选择对第一栅导体层施加电流并使其导电放热。图21示意的选择晶体管S1、S3包含本领域常规的任意形式的选择晶体管。将接触孔1000顶部的第三栅导体层通过第二导电金属4002引出，将第二栅导体层通过第三导电金属4003引出。且导电金属包含本领域常规的任意导电材料。

如图21所示，可以在与外延晶体管S2和S4相连接的第二栅导体层上施加电压如5V，以实现外延晶体管的开关，当选择对选择晶体管S1或S3源端施加高压并进行选择性导通时，电流依次经过第一栅导体层、并联的外延晶体管S2和S4，最后导入地线，故可实现非工作状态下的第一栅导体层的大电流加载，在该大电流下，第一栅导体导电放热，器件的局部温度得到提高，达到给存储功能层退火的技术效果，最终修复了存储功能层损伤并延长了数据存储时间，提高了器件的可靠性。

结合图21，对图20中的源/漏层经第二导电金属4002引出并电连接位线BL，而公共的源/漏层可以电连接位线BL或源端SL，本申请示出了其电连接源端SL，因此可以得到NOR型配置。

根据本申请实施例的存储器件可以应用于各种电子设备。例如，存储器件可以存储电子设备操作所需的各种程序、应用和数据。电子设备还可以包括与存储器件相配合的处理器。例如，处理器可以通过运行存储器件中存储的程序来操作电子设备。这种电子设备例如智能电话、个人计算机(PC)、平板电脑、人工智能设备、可穿戴设备、移动电源、汽车电子设备、通讯设备、物联网(IoT)设备或耳机(例如，真无线立体声(True Wireless Stereo或TWS)耳机)等。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上所述，仅为本申请较佳的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (14)

1.一种NOR型存储器件，其特征在于：包括：

衬底；

存储单元层：包括依次叠置的源/漏层和沟道层；

栅堆叠：相对于所述衬底竖直延伸以穿过所述存储单元层；所述栅堆叠包含第一栅导体层及设于所述第一栅导体层外周的存储功能层；

外延晶体管：设于所述栅堆叠下方且连接所述第一栅导体层；

第二栅导体层：绕所述外延晶体管周向设置；

所述外延晶体管用于控制并提供非工作状态下的所述第一栅导体层的电流加载。

2.根据权利要求1所述器件，其特征在于：所述外延晶体管包含多个，各所述外延晶体管之间相互并联并受控于所述第二栅导体层。

3.根据权利要求1或2所述器件，其特征在于：所述外延晶体管包含依次叠置一起形成的NPN型掺杂层或PNP型掺杂层；

各掺杂层包含采用外延方式进行原位掺杂形成。

4.根据权利要求3所述器件，其特征在于：所述外延晶体管的材质包含Si、Ge、SiGe中的任意一种。

5.根据权利要求1所述器件，其特征在于：所述外延晶体管与所述第一栅导体层之间设有接触层；

所述接触层的材质包含金属硅化物。

6.根据权利要求1所述器件，其特征在于：所述第一栅导体层顶端设有第一导电金属，所述第一导电金属连接选择晶体管。

7.根据权利要求6所述器件，其特征在于：所述选择晶体管一端连接高压，另一端连接第一导电金属，通过控制选择晶体管的导通以选择对所述第一栅导体层施加电流并使其导电放热。

8.根据权利要求1所述器件，其特征在于：所述存储功能层包含隧穿层、存储层和阻挡层；

所述隧穿层、存储层和阻挡层的形成方式包含氧化、原子层淀积或化学气相淀积中的一种或两种以上。

9.根据权利要求1所述器件，其特征在于：所述第一栅导体层、第二栅导体层的材质包括多晶硅或金属栅材料，其中，所述金属栅材料包含钨或铝。

10.根据权利要求1所述器件，其特征在于：所述器件还包含分布在所述栅堆叠周围的至少一个接触部，各所述接触部相对于所述衬底竖直延伸至所述存储单元层中。

11.根据权利要求1所述器件，其特征在于：所述器件还包含位线和源端；

所述源/漏层通过所述接触部引出并连接所述位线/源端。

12.一种制备NOR型存储器件的方法，其特征在于：包括：

在衬底上依次设置牺牲层与存储单元层，所述存储单元层包括依次叠置的源/漏层和沟道层；

形成相对于所述衬底竖直延伸以穿过所述存储单元层的栅孔；

在所述栅孔内依次形成外延晶体管与栅堆叠，所述栅堆叠包含第一栅导体层及设于所述第一栅导体层外周的存储功能层；所述外延晶体管设于所述栅堆叠下方且连接所述第一栅导体层；

刻蚀掉牺牲层用于形成第二栅导体层，所述第二栅导体层作为所述外延晶体管的栅极且绕所述外延晶体管周向设置；

所述外延晶体管用于控制并提供非工作状态下的所述第一栅导体层的电流加载。

13.一种电子设备，其特征在于，包括权利要求1至11中任一项所述NOR型存储器件或权利要求12所述方法制备的NOR型存储器件。

14.根据权利要求13所述电子设备，其特征在于，所述电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源中的任意一种及以上。