CN116406164B - 半导体结构及其制备方法 - Google Patents
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Abstract
本公开涉及一种半导体结构及其制备方法，半导体结构包括衬底、叠层结构、沟道孔、沟道层、存储层以及导电层，叠层结构位于衬底的上表面；叠层结构包括由下至上依次交替叠置的隔离层及有源层；隔离层内具有空气间隙；沟道孔位于叠层结构内；沟道层位于沟道孔的侧壁；存储层位于沟道孔内，且位于沟道层的表面及沟道孔的底部；导电层位于沟道孔内，且位于存储层的表面。能够有效解决叠层结构之间的耦合效应，提升器件可靠性。
Description
技术领域
本公开涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
随着半导体技术的发展，当器件尺寸的关键维度缩小至一般存储器单元技术的限制时，器件微缩的发展遇到了各种挑战例如，物理极限、现有显影技术极限以及存储电子密度极限等。研发人员的研究方向转变为寻找用于叠层存储器单元的多重平面的技术，以达到更大的存储容量，并降低器件成本。
为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维（3D）闪存存储器结构应运而生，例如三维或非（3D NOR）闪存存储器、三维与非（3DNAND）闪存存储器等。
然而，传统技术中，采用垂直栅极结构的3D NOR由于源极和漏极的层间距离较近，容易导致存储单元之间产生耦合效应，致使器件可靠性降低。
发明内容
基于此，有必要针对现有技术中的问题提供一种半导体结构及其制备方法，至少能够有效解决叠层结构之间的耦合效应，提升器件可靠性。
为了实现上述目的，根据一些实施例，本公开的一方面提供了一种半导体结构，包括衬底、叠层结构、沟道孔、沟道层、存储层以及导电层，叠层结构位于衬底的上表面；叠层结构包括由下至上依次交替叠置的隔离层及有源层；隔离层内具有空气间隙；沟道孔位于叠层结构内；沟道层位于沟道孔的侧壁；存储层位于沟道孔内，且位于沟道层的表面及沟道孔的底部；导电层位于沟道孔内，且位于存储层的表面。
在上述实施例的半导体结构中，叠层结构包括由下至上依次交替叠置的隔离层及有源层，隔离层内具有空气间隙，由于空气的介电常数为1，具有良好的隔离效果，通过形成具有空气间隙的隔离层，能够有效解决有源层之间的耦合效应；并且，由于寄生电容的大小与介电常数的大小呈正相关，通过减小隔离层的介电常数，能够有效减小有源层之间的寄生电容，从而提高半导体器件的可靠性与稳定性，提高产品的良率。
在一些实施例中，叠层结构包括核心区及台阶区，台阶区位于核心区的外侧。
在一些实施例中，半导体结构还包括图形化掩膜叠层，图形化掩膜叠层覆盖核心区；沟道孔沿厚度方向贯穿图形化掩膜叠层及核心区的叠层结构。
在一些实施例中，半导体结构还包括覆盖介质层，覆盖介质层覆盖台阶区及核心区。
在一些实施例中，半导体结构还包括第一接触插塞、第二接触插塞，第一接触插塞沿厚度方向贯穿覆盖介质层，与有源层相接触；第二接触插塞沿厚度方向贯穿覆盖介质层，与导电层相接触。
根据一些实施例，本公开的另一方面提供了一种半导体结构的制备方法，包括：提供衬底；于衬底的上表面形成外延叠层结构，外延叠层结构包括由下至上依次交替叠置的牺牲层及有源层；于外延叠层结构内形成沟道孔；于沟道孔内形成由外至内依次排布的沟道层、存储层及导电层；形成沟槽，沟槽至少沿厚度方向贯穿外延叠层结构；基于沟槽去除牺牲层，以形成牺牲间隙；于牺牲间隙内形成隔离层，隔离层位于牺牲间隙的内壁表面，且隔离层内具有空气间隙。
在上述实施例的半导体结构的制备方法中，外延叠层结构包括由下至上依次交替叠置的牺牲层及有源层，通过基于沟槽去除牺牲层，以形成牺牲间隙，并于牺牲间隙的内壁表面形成具有空气间隙的隔离层，由于空气的介电常数为1，具有良好的隔离效果，能够有效解决有源层之间的耦合效应；并且，由于寄生电容的大小与介电常数的大小呈正相关，通过减小隔离层的介电常数，能够有效减小有源层之间的寄生电容，从而提高半导体器件的可靠性与稳定性，提高产品的良率。
在一些实施例中，于衬底的上表面形成外延叠层结构之后，于外延叠层结构内形成沟道孔之前，还包括：刻蚀外延叠层结构，以形成核心区及台阶区 ；台阶区位于核心区的外侧；沟道孔位于核心区内。
在一些实施例中，刻蚀外延叠层结构，以形成核心区及台阶区，包括：于外延叠层结构的上表面形成掩膜叠层；图形化掩膜叠层，以得到图形化掩膜叠层，图形化掩膜叠层覆盖核心区；基于图形化掩膜叠层刻蚀外延叠层结构，以形成核心区及台阶区；沟道孔还沿厚度方向贯穿图形化掩膜叠层。
在一些实施例中，刻蚀外延叠层结构，以形成核心区及台阶区之后，还包括：形成第一覆盖介质层 ，第一覆盖介质层覆盖台阶区。
在一些实施例中，于沟道孔内形成由外至内依次排布的沟道层、存储层及导电层，还包括：于沟道孔的侧壁形成沟道层；于沟道层的表面、沟道孔的底部、图形化掩膜叠层的上表面及第一覆盖介质层的上表面形成存储材料层；于存储材料层的上表面形成导电材料层；去除沟道孔外围的导电材料层及沟道孔外围的存储材料层，以形成导电层及存储层。
在一些实施例中，于沟道孔内形成由外至内依次排布的沟道层、存储层及导电层之后，形成沟槽之前，还包括：形成第二覆盖介质层，第二覆盖介质层覆盖核心区及台阶区；沟槽还沿厚度方向贯穿第二覆盖介质层。
在一些实施例中，形成沟槽之后，还包括：形成第三覆盖介质层，第三覆盖介质层填满沟槽；形成第一接触插塞及第二接触插塞 ，第一接触插塞沿厚度方向贯穿第三覆盖介质层，与有源层相接触；第二接触插塞沿厚度方向贯穿第三覆盖介质层，与导电层相接触。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种二维NOR闪存存储器的截面图；
图2为一种3D NOR闪存存储器的截面图；
图3为本公开一实施例中提供的一种半导体结构的制备方法的流程图；
图4为本公开一实施例中提供的一种半导体结构的制备方法所得结构的立体示意图；
图5为本公开一实施例中提供的一种半导体结构的制备方法所得结构的局部剖面放大示意图；
图6为本公开一实施例中提供的一种半导体结构的制备方法步骤S10所得结构的立体示意图；
图7为本公开一实施例中提供的一种半导体结构的制备方法步骤S211所得结构的立体示意图；
图8为本公开一实施例中提供的一种半导体结构的制备方法步骤S212所得结构的立体示意图；
图9为本公开一实施例中提供的一种半导体结构的制备方法步骤S213所得结构的立体示意图；
图10为本公开一实施例中提供的一种半导体结构的制备方法步骤S22所得结构的立体示意图；
图11为本公开一实施例中提供的一种半导体结构的制备方法步骤S301所得结构的立体示意图；
图12为本公开一实施例中提供的一种半导体结构的制备方法步骤S302及步骤S303所得结构的立体示意图；
图13为本公开一实施例中提供的一种半导体结构的制备方法步骤S401所得结构对应图12中ZM区域的局部剖面放大示意图；
图14为本公开一实施例中提供的一种半导体结构的制备方法步骤S402所得结构的立体示意图；
图15为本公开一实施例中提供的一种半导体结构的制备方法步骤S402所得结构对应图14中的ZM区域的局部剖面放大示意图；
图16为本公开一实施例中提供的一种半导体结构的制备方法步骤S404所得结构的立体示意图；
图17为本公开一实施例中提供的一种半导体结构的制备方法步骤S404所得结构对应图17中的ZM区域的局部剖面放大示意图；
图18为本公开一实施例中提供的一种半导体结构的制备方法步骤S41所得结构的立体示意图；
图19为本公开一实施例中提供的一种半导体结构的制备方法步骤S50所得结构的立体示意图；
图20为本公开一实施例中提供的一种半导体结构的制备方法步骤S60所得结构的立体示意图；
图21为本公开一实施例中提供的一种半导体结构的制备方法步骤S70所得结构的立体示意图；
图22为本公开一实施例中提供的一种半导体结构的制备方法步骤S70所得结构沿图21中的AA’方向的局部剖面放大示意图；
图23为本公开一实施例中提供的一种半导体结构的制备方法步骤S71所得结构的立体示意图；
图24为本公开一实施例中提供的一种半导体结构的制备方法步骤S721所得结构的立体示意图；
图25为本公开一实施例中提供的一种半导体结构的制备方法步骤S722所得结构沿图24中AA’方向的局部剖面放大示意图；
图26为本公开一实施例中提供的一种半导体结构的制备方法步骤S723及步骤724所得结构的立体结构的剖面示意图；
图27为本公开一实施例中提供的一种半导体结构的制备方法步骤S723及步骤724所得结构对应图26中ZM区域的局部剖面放大示意图。
附图标记说明：
1、衬底；2、叠层结构；20、外延叠层结构；201、核心区；202、台阶区；21、隔离层；22、有源层；23、牺牲层；231、牺牲间隙；AG、空气间隙；3、沟道层；30、沟道孔；4、存储层；40、存储材料层；41、第一存储层；42、第二存储层；43、第三存储层；44、第四存储层；5、导电层；6、图形化掩膜叠层；60、掩膜叠层；61、第一掩膜层；62、第二掩膜层；63、第三掩膜层；71、第一图形层；72、第二图形层；73、第三图形层；74、第四图形层；8、覆盖介质层；81、第一覆盖介质层；82、第二覆盖介质层；83、第三覆盖介质层；9、沟槽；90、接触孔；91、第一接触插塞；911、第一电极；912、第一阻挡层；92、第二接触插塞；921、第二电极；922、第二阻挡层。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本公开的范围。
请参考图1，NOR闪存存储器由于高集成度、低功耗、高可靠性和高性价比等优点，在非易失性存储器市场中占据了主要的份额。但随着微电子技术的发展，NOR闪存存储器也面临了一系列的挑战，如更低的功耗，更快的速度，更高的集成度等。如图1所示的一种NOR闪存存储器的沟道为二维结构，在减小NOR闪存存储器的尺寸的同时，会造成沟道尺寸的减小。当沟道尺寸减小到一定尺寸时，存储器势必会面临诸多问题，例如，电荷保持机制不确定，导致存储器的读、写或擦除操作结果与实际状态不符合等。
请参考图2，为了提高NOR闪存存储器的集成度，研发人员采用了垂直栅极结构的3D NOR结构。然而，由于源极和漏极层与层之间距离较近，容易导致存储单元之间的耦合效应，致使层间寄生电容增大，降低器件可靠性。当然，可以采取增加层与层之间的距离的方式避免耦合效应，然而，由于栅极延伸的高度受到刻蚀工艺的限制，当栅极延伸的高度有限时，存储密度因层间距离增加而减小，导致NOR存储器的存储密度急速下降。
本公开提供了一种半导体结构及其制备方法，至少能够有效解决叠层结构之间的耦合效应，提升器件可靠性。
请参考图3至图5，根据一些实施例，本公开提供了一种半导体结构的制备方法，包括如下步骤：
步骤S10：提供衬底；
步骤S20：于衬底的上表面形成外延叠层结构，外延叠层结构包括由下至上依次交替叠置的牺牲层及有源层；
步骤S30：于外延叠层结构内形成沟道孔；
步骤S40：于沟道孔内形成由外至内依次排布的沟道层、存储层及导电层；
步骤S50：形成沟槽，沟槽至少沿厚度方向贯穿外延叠层结构；
步骤S60：基于沟槽去除牺牲层，以形成牺牲间隙；
步骤S70：基于牺牲间隙内形成隔离层，隔离层位于牺牲间隙的内壁表面，且隔离层内具有空气间隙。
在上述实施例的半导体结构的制备方法中，通过形成包括由下至上依次交替叠置的牺牲层及有源层的外延叠层结构，再基于沟槽去除牺牲层，以形成牺牲间隙，并于牺牲间隙的内壁表面形成具有空气间隙的隔离层，由于空气的介电常数为1，具有良好的隔离效果，能够有效解决有源层之间的耦合效应；并且，由于寄生电容的大小与介电常数的大小呈正相关，通过减小隔离层的介电常数，能够有效减小有源层之间的寄生电容，从而提高半导体器件的可靠性与稳定性，提高产品的良率。
并且，本公开实施例中，通过去除牺牲层并基于牺牲间隙内形成隔离层，从而形成由下至上依次交替叠置的隔离层及有源层。如此，通过与隔离层交替分布并堆叠的有源层，可以容易地实现半导体结构的三维堆叠，以获得存储器（尤其是3D存储器）。从而有效提升半导体结构或存储器的存储容量并有效降低半导体结构或存储器的工艺难度，以利于实现半导体结构及存储器的产业化。
当本公开实施例中所制备的半导体结构形成存储器时，存储层用于存储电荷，导电层可以作为存储器的控制栅极。当存储层中存有电荷时，由于存储层的感应作用，在相邻的有源层之间将形成带正电的空间电荷区，此时，导电层作为控制栅极无论是否施加电压，存储器都将处于导通状态。而当存储层中没有电荷时，只有当导电层作为控制栅极上施加有适当的偏置电压，在有源层上感应出电荷，相邻的有源层之间才能导通。
可以理解，至少部分有源层可以用于作为存储器的源极以及漏极。如果源极接地而漏极接位线，在无偏置电压的情况下，检测存储器的导通状态就可以获得其中存储的数据。如果位线上的电平为低，说明存储器处于导通状态，读取的数据为0，如果位线上为高电平，则说明存储器处于截止状态，读取的数据为1。由于导电层作为控制栅极在读取数据的过程中施加的电压较小或不施加电压，不足以改变存储层中原有的电荷量，所以读取操作不会改变本公开实施例中所制备的半导体结构形成的存储器中原有的数据。
应该理解的是，虽然图3的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图3中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在一些实施例中，于衬底的上表面形成外延叠层结构之后，于外延叠层结构内形成沟道孔之前，即步骤S20之后，步骤S30之前还包括：
步骤S21：刻蚀外延叠层结构，以形成核心区及台阶区；台阶区位于核心区的外侧。
在其中一些实施例中，步骤S21刻蚀外延叠层结构所形成的台阶区的每层台阶均包括上下叠置的一层牺牲层及一层有源层。相应地，在步骤S30的一些实施例中，沟道孔形成于外延叠层结构的核心区内，以利于堆叠结构的制备，提升器件集成度。
在一些实施例中，刻蚀外延叠层结构，以形成核心区及台阶区之后，即步骤S20之后，还包括：
步骤22：形成第一覆盖介质层，第一覆盖介质层覆盖台阶区。
在一些实施例中，于沟道孔内形成由外至内依次排布的沟道层、存储层及导电层之后，形成沟槽之前，即步骤S40之后，步骤S50之前还包括：
步骤S41：形成第二覆盖介质层，第二覆盖介质层覆盖核心区及台阶区；沟槽还沿厚度方向贯穿第二覆盖介质层。
在一些实施例中，形成隔离层之后，即步骤S70之后，还包括：
步骤S71：形成第三覆盖介质层，第三覆盖介质层填满沟槽；
步骤S72：形成第一接触插塞及第二接触插塞，第一接触插塞沿厚度方向贯穿第三覆盖介质层，与有源层相接触；第二接触插塞沿厚度方向贯穿第三覆盖介质层，与导电层相接触。
请参考图6至图27，为了更清楚地说明上述一些实施例中所述的半导体结构的制备方法，以下一些实施例以图3所示的方法为例进行了详述。
请参考图6，示例地，在步骤S10中，衬底1可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底1可以为单层结构，也可以为多层结构。例如，衬底1可以是诸如硅（Si）衬底1、硅锗（SiGe）衬底1、硅锗碳（SiGeC）衬底1、碳化硅（SiC）衬底1、砷化镓（GaAs）衬底1、砷化铟（InAs）衬底1、磷化铟（InP）衬底1或其它的III/V半导体衬底1或II/VI半导体衬底1。或者，还例如，衬底1可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅（SOI）或绝缘体上硅锗的层状衬底1。本领域的技术人员可以根据衬底1上形成的晶体管类型选择衬底1类型，因此衬底1的类型不应限制本公开的保护范围。
在一些实施例中，可以采用离子注入工艺向衬底1内注入P型离子，以形成P型衬底1。或者，在一些实施例中，可以采用离子注入工艺向衬底1内注入N型离子，以形成N型衬底1。
示例地，P型离子可以包括但不限于硼（B）离子、镓（Ga）离子、氟化硼（BF2）离子及铟（In）离子等中任一种或多种。N型杂质离子可以包括但不限于磷（P）离子、砷（As）离子及锑（Sb）离子等中任一种或多种。
在衬底1包括P型衬底1的实施例中，可以通过注入N型离子以形成有源区；与之对应的，在衬底1包括N型衬底1的实施例中，可以通过注入P型离子以形成有源区。相应地，有源区可以为P型有源区，也可以为N型有源区。P型有源区可以形成N型金属氧化物半导体（Negative channel Metal Oxide Semiconductor，简称NMOS）器件，N型有源区可以形成P型金属氧化物半导体（Positive channel Metal Oxide Semiconductor，简称PMOS）器件。
请参考图6，在步骤S20中，于衬底1的上表面形成外延叠层结构20，外延叠层结构20包括由下至上依次交替叠置的牺牲层23及有源层22。
示例地，牺牲层23采用与有源层22具有较大刻蚀选择比的材料形成，从而在后续工艺中能够更良好地去除牺牲层23，并且不损伤有源层22。
示例地，有源层22的材料包括硅；牺牲层23的材料包括硅锗。也就是说，外延叠层结构20包括由下至上依次交替叠置的硅层及硅锗层，由于硅材料与硅锗材料之间的刻蚀选择比较大，从而能够在后续工艺中在保留硅材料的前提下，更好地去除硅锗材料。
请参考图7至图9，在步骤S21中，刻蚀外延叠层结构20，以形成核心区201及台阶区202；台阶区202位于核心区201的外侧。
可以理解，图9中虚线为台阶区202与核心区201的分界线，在下文附图中不再赘述。
在一些实施例中，刻蚀外延叠层结构20所形成的台阶区202的每层台阶均包括上下叠置的一层牺牲层23及一层有源层22，以利于后续不同层的有源层22与器件布线层连接的工艺制备过程，例如，当有源层22作为存储器的源极以及漏极时，位于不同台阶的漏极可以通过简单的结构与其对应的位线相连，位于不同台阶的源极也可以通过简单的结构与其对应的源极线相连，以简化工艺流程，降低生产成本。
在一些实施例中，步骤S21包括：
步骤S211：于外延叠层结构20的上表面形成掩膜叠层60；
步骤S212：图形化掩膜叠层60，以得到图形化掩膜叠层6，图形化掩膜叠层6覆盖核心区201；
步骤S213：基于图形化掩膜叠层6刻蚀外延叠层结构20，以形成核心区201及台阶区202；
结合图5可以理解，沟道孔30还沿厚度方向贯穿图形化掩膜叠层6。
请参考图7，在步骤S211中，掩膜叠层60可以是单层结构，也可以是多层堆叠结构。示例地，掩膜叠层60可以包括自上而下依次层叠的第一掩膜层61、第二掩膜层62以及第三掩膜层63。示例地，第一掩膜层61为氮化硅层；第二掩膜层62为氧化硅层；第三掩膜层63为氮化硅层。
请参考图8，在步骤S212中，相应地，图形化掩膜叠层6也可以是单层结构或多层堆叠结构。示例地，图形化掩膜叠层6可以包括图形化的第一掩膜层61、图形化的第二掩膜层62以及图形化的第三掩膜层63。
请参考图7至图9，在一些实施例中，步骤S212中图形化掩膜叠层60的过程可以包括：于掩膜叠层60的上表面形成第一图形层71，第一图形层71用于定义出核心区201的位置；基于第一图形层71刻蚀掩膜叠层60以形成图形化掩膜叠层6。
示例地，第一图形层71可以为光刻胶层。
请参考图9，在形成核心区201及台阶区202之后，即步骤S213之后，可以去除第一图形层71。
请参考图10，在步骤22中，形成第一覆盖介质层81，第一覆盖介质层81覆盖台阶区202。第一覆盖介质层81的顶面与图形化掩膜叠层6的顶面齐平，以利于后续结构制备。
示例地，第一覆盖介质层81包括氧化硅层、氮化硅层、氮氧化硅层、碳化硅层或碳氮化硅层等。
示例地，第一覆盖介质层81采用沉积工艺形成，沉积工艺包括但不限于物理气相沉积(Physical Vapor Deposition，简称PVD)、化学气相沉积(ChemicalVaporDeposition，简称CVD)或原子层沉积(Atomic Layer Deposition，简称ALD)。
此外，在形成第一覆盖介质层81之后，可以对所得结构进行化学机械研磨，以确保所得结构的表面平坦化。
请参考图11至图12，在步骤S30中，于外延叠层结构20内形成沟道孔30；沟道孔30位于核心区201内。
在一些实施例中，步骤S30可以包括：
步骤S301：于外延叠层结构20的上表面形成第二图形层72；第二图形层72用于定义出沟道孔30的位置；
步骤S302：基于第二图形层72刻蚀图形化掩膜叠层6及外延叠层结构20，以得到沟道孔30；
步骤S303：去除第二图形层72。
示例地，第二图形层72可以为光刻胶层。
请参考图13至图17，在步骤S40中，于沟道孔30内形成由外至内依次排布的沟道层3、存储层4及导电层5；沟道层3位于沟道孔30的侧壁；存储层4位于沟道孔30内，且位于沟道层3的表面及沟道孔30的底部；导电层5位于沟道孔30内，且位于存储层4的表面。
示例地，沟道层3的材料包括硅。沟道层3的硅材料可以采用离子注入工艺向其内注入杂质离子以形成掺杂材料，例如，向沟道层3内注入硼离子以形成N型掺杂的硅材料沟道层3，从而提升沟道层3的导电性能。
在一些实施例中，存储层4可以是单层结构，也可以是多层堆叠结构。示例地，存储层4包括由内之外依次层叠的第一存储层41、第二存储层42、第三存储层43、第四存储层44。示例地，第一存储层41为氧化铝层；第二存储层42为氧化硅层；第三存储层43为氮化硅层；第四存储层44为氧化硅层。
示例地，导电层5采用具有良好导电性的导电材料沉积形成。形成导电层5的导电材料包括金属材料，例如，钼、钛、铝或钨等。
在一些实施例中，步骤S40包括：
步骤S401：于沟道孔30的侧壁形成沟道层3；
步骤S402：于沟道层3的表面、沟道孔30的底部、图形化掩膜叠层6的上表面及第一覆盖介质层81的上表面形成存储材料层40；
步骤S403：于存储材料层40的上表面形成导电材料层（未图示）；
步骤S404：去除沟道孔30外围的导电材料层及沟道孔30外围的存储材料层40，以形成导电层5及存储层4。
请参考图13，在步骤S401中，可以采用原子层沉积工艺（ALD）于沟道孔30的侧壁形成沟道层3。由于原子层沉积工艺在三维复杂表面进行沉积时具有优异的共形性及均匀性，从而能够在沟道孔30的侧壁形成均匀的沟道层3，提高沟道层3对沟道孔30的覆盖率及保形性。
在一些实施例中，步骤S401中可以先于沟道孔30的内表面形成初始沟道层（未图示）后，再去除沟道孔30底部的初始沟道层，从而形成覆盖沟道孔30侧壁的沟道层3。示例地，可以采用各向异性刻蚀工艺去除沟道孔30底部的初始沟道层。
请参考图14及图15，在步骤S402中，相应地，也可以采用原子层沉积工艺形成存储材料层40。
请参考图15至图17，在步骤S403中，导电材料层将沟道孔30填充满。
在一些实施例中，在步骤S402之后，步骤S403之前，还可以在存储材料层40的上表面形成阻挡材料层（未图示），并且在步骤S404中去除沟道孔30外围的导电材料层及沟道孔30外围的存储材料层40的同时，去除沟道孔30外的阻挡材料层，以形成第二阻挡层922，从而阻碍存储层4与导电层5之间的扩散，并且增加存储层4与导电层5之间的粘着力。
示例地，第二阻挡层922的材料包括氮化钛。当导电层5的材料为金属时，尤其是导电层5的材料为钨时，在存储层4与导电层5之间加入氮化钛层能够进一步增加二者的粘着力。
请参考图17至图19，在一些实施例中，于沟道孔30内形成由外至内依次排布的沟道层3、存储层4及导电层5之后，形成沟槽9之前，即步骤S40之后，步骤S50之前还包括：
步骤S41：形成第二覆盖介质层82，第二覆盖介质层82覆盖核心区201及台阶区202；沟槽9还沿厚度方向贯穿第二覆盖介质层82。
示例地，第二覆盖介质层82包括氧化硅层、氮化硅层、氮氧化硅层、碳化硅层或碳氮化硅层等。
请参考图19及图20，在步骤S50中，形成沟槽9，沟槽9至少沿厚度方向贯穿外延叠层结构20；
请参考图19，在一些实施例中，于第二覆盖介质层82的上表面形成第三图形层73，基于第二图形层72依次刻蚀第二覆盖介质层82、图形化掩膜叠层6、外延叠层结构20，以形成沟槽9。
请参考图19及图20，在其中一些实施例中，在形成沟槽9之后，去除第三图形层73。
示例地，第三图形层73可以为光刻胶层。
请参考图19及图20，在步骤S60中，基于沟槽9去除牺牲层23，以形成牺牲间隙231。
示例地，可以采用各向同性刻蚀工艺去除牺牲层23。
请参考图20至图22，在步骤S70中，基于牺牲间隙231内形成隔离层21，隔离层21位于牺牲间隙231的内壁表面，且隔离层21内具有空气间隙AG。
此处，依次层叠的有源层22及隔离层21构成叠层结构2。
示例地，可以采用原子层沉积工艺（ALD）基于牺牲间隙231内沉积隔离层21。由于原子层沉积工艺在三维复杂表面进行沉积时具有优异的共形性及均匀性，从而能够在牺牲间隙231四周的侧壁形成一层均匀的隔离层21，并保留牺牲间隙231的中间不被填满，以形成空气间隙AG。
请参考图22及图23，在步骤S71中，形成第三覆盖介质层83，第三覆盖介质层83填满沟槽9。
示例地，可以采用化学气相沉积（CVD）形成第三覆盖介质层83。根据化学气相沉积的自身工艺特性，在沉积第三覆盖介质层83的过程中，不容易填充进隔离层21内的空气间隙AG，使得空气间隙AG得以保留。
示例地，第三覆盖介质层83包括氧化硅层、氮化硅层、氮氧化硅层、碳化硅层或碳氮化硅层等。
请参考图24至图27，在步骤S72中，形成第一接触插塞91及第二接触插塞92，第一接触插塞91沿厚度方向贯穿第三覆盖介质层83，与有源层22相接触；第二接触插塞92沿厚度方向贯穿第三覆盖介质层83，与导电层5相接触。
在一些实施例中，步骤S72包括：
步骤S721：于第三覆盖介质层83的上表面形成第四图形层74；第四图形层74用于定义出第一接触插塞91以及第二接触插塞92的位置；
步骤S722：基于第四图形层74刻蚀第三覆盖介质层83，以形成接触孔90；
步骤S723：形成填充满接触孔90的第一接触插塞91以及第二接触插塞92；
步骤S724：去除第四图形层74。
请参考图24，在步骤S721中，示例地，第四图形层74可以为光刻胶层。
请参考图24及图25，在步骤S722中，示例地，位于台阶区202的接触孔90暴露出叠层结构2的顶面，具体的，暴露出有源层22的顶面；位于核心区201的接触孔90至少暴露出导电层5的顶面。
请参考图26及图27，在步骤S723中，可以理解，第一接触插塞91位于台阶区202，第二接触插塞92位于核心区201。在一些实施例中，第一接触插塞91还包括第一电极911以及第一阻挡层912，第一阻挡层912覆盖位于台阶区202的接触孔90的侧壁，第一电极911填充满位于台阶区202的接触孔90，并与有源层22相接触；相应的，第二接触插塞92还包括第二电极921以及第二阻挡层922，第二阻挡层922覆盖位于核心区201的接触孔90的侧壁，第二电极921填充满位于核心区201的接触孔90，并与导电层5相接触，从而降低接触电阻。第一阻挡层912能够阻碍第一电极911与覆盖介质层8之间的扩散，相应地，第二阻挡层922也能够阻碍第二电极921与覆盖介质层8之间的扩散，并且，第一阻挡层912、第二阻挡层922也能够增加第一电极911、第二电极921与覆盖介质层8之间的粘着力。
示例地，第一阻挡层912、第二阻挡层922的材料包括氮化钛。
请参考图4及图5，根据一些实施例，本公开提供了一种半导体结构，包括衬底1、叠层结构2、沟道孔30、沟道层3、存储层4以及导电层5，叠层结构2位于衬底1的上表面；叠层结构2包括由下至上依次交替叠置的隔离层21及有源层22；隔离层21内具有空气间隙AG；沟道孔30位于叠层结构2内；沟道层3位于沟道孔30的侧壁；存储层4位于沟道孔30内，且位于沟道层3的表面及沟道孔30的底部；导电层5位于沟道孔30内，且位于存储层4的表面。
在上述实施例的半导体结构中，叠层结构2包括由下至上依次交替叠置的隔离层21及有源层22，隔离层21内具有空气间隙AG，由于空气的介电常数为1，具有良好的隔离效果，通过形成具有空气间隙AG的隔离层21，能够有效解决有源层22之间的耦合效应；并且，由于寄生电容的大小与介电常数的大小呈正相关，通过减小隔离层21的介电常数，能够有效减小有源层22之间的寄生电容，从而提高半导体器件的可靠性与稳定性，提高产品的良率。
请继续参考图4及图5，在一些实施例中，存储层4可以是单层结构，也可以是多层堆叠结构。示例地，存储层4包括由内之外依次层叠的第一存储层41、第二存储层42、第三存储层43、第四存储层44。示例地，第一存储层41为氧化铝层；第二存储层42为氧化硅层；第三存储层43为氮化硅层；第四存储层44为氧化硅层。
示例地，导电层5采用具有良好导电性的导电材料沉积形成。形成导电层5的导电材料包括金属材料，例如，钼、钛、铝或钨等。
在一些实施例中，导电层5与存储层4之间还形成有第二阻挡层922，从而阻碍存储层4与导电层5之间的扩散，并且增加存储层4与导电层5之间的粘着力。
在一些实施例中，叠层结构2包括核心区201及台阶区202，台阶区202位于核心区201的外侧。沟道孔30位于核心区201内。可以理解，图5中虚线为台阶区202与核心区201的分界线。
在一些实施例中，半导体结构还包括图形化掩膜叠层6，图形化掩膜叠层6覆盖核心区201；沟道孔30沿厚度方向贯穿图形化掩膜叠层6及位于核心区201的叠层结构2。
示例地，图形化掩膜叠层6也可以是单层结构或多层堆叠结构。在一些实施例中，图形化掩膜叠层6可以包括图形化的第一掩膜层61、第二掩膜层62以及第三掩膜层63。示例地，第一掩膜层61为氮化硅层；第二掩膜层62为氧化硅层；第三掩膜层63为氮化硅层。
在一些实施例中，半导体结构还包括覆盖介质层8，覆盖介质层8覆盖台阶区202及核心区201。此处，可以理解，覆盖介质层8即为本公开实施例中的第三覆盖介质层83。示例地，覆盖介质层8包括氧化硅层、氮化硅层、氮氧化硅层、碳化硅层或碳氮化硅层等。
在一些实施例中，半导体结构还包括第一接触插塞91、第二接触插塞92，第一接触插塞91沿厚度方向贯穿覆盖介质层8，与有源层22相接触；第二接触插塞92沿厚度方向贯穿覆盖介质层8，与导电层5相接触。可以理解，第一接触插塞91位于台阶区202，第二接触插塞92位于核心区201。
在一些实施例中，第一接触插塞91还包括第一电极911以及第一阻挡层912，第一阻挡层912覆盖位于台阶区202的接触孔90的侧壁，第一电极911填充满位于台阶区202的接触孔90，并与有源层22相接触；相应的，第二接触插塞92还包括第二电极921以及第二阻挡层922，第二阻挡层922覆盖位于核心区201的接触孔90的侧壁，第二电极921填充满位于核心区201的接触孔90，并与导电层5相接触。第一阻挡层912能够阻碍第一电极911与覆盖介质层8之间的扩散，相应地，第二阻挡层922也能够阻碍第二电极921与覆盖介质层8之间的扩散，并且，第一阻挡层912、第二阻挡层922也能够增加第一电极911、第二电极921与覆盖介质层8之间的粘着力。
示例地，第一阻挡层912、第二阻挡层922的材料包括氮化钛。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。
Claims (12)
1.一种半导体结构，其特征在于，包括：
衬底；
叠层结构，位于所述衬底的上表面；所述叠层结构包括由下至上依次交替叠置的隔离层及有源层；所述隔离层内具有空气间隙；
沟道孔，位于所述叠层结构内；
沟道层，位于所述沟道孔的侧壁；
存储层，位于所述沟道孔内，且位于所述沟道层的表面及所述沟道孔的底部；
导电层，位于所述沟道孔内，且位于所述存储层的表面；
其中，所述沟道层、所述存储层及所述导电层于所述沟道孔内由外至内依次排布。
2.根据权利要求1所述的半导体结构，其特征在于，所述叠层结构包括核心区及台阶区，所述台阶区位于所述核心区的外侧。
3.根据权利要求2所述的半导体结构，其特征在于，还包括：
图形化掩膜叠层，覆盖所述核心区；所述沟道孔沿厚度方向贯穿所述图形化掩膜叠层及所述核心区的所述叠层结构。
4.根据权利要求2所述的半导体结构，其特征在于，还包括：
覆盖介质层，覆盖所述台阶区及核心区。
5.根据权利要求4所述的半导体结构，其特征在于，还包括：
第一接触插塞，沿厚度方向贯穿所述覆盖介质层，与所述有源层相接触；
第二接触插塞，沿厚度方向贯穿所述覆盖介质层，与所述导电层相接触。
6.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
于所述衬底的上表面形成外延叠层结构，所述外延叠层结构包括由下至上依次交替叠置的牺牲层及有源层；
于所述外延叠层结构内形成沟道孔；
于所述沟道孔内形成由外至内依次排布的沟道层、存储层及导电层；
形成沟槽，所述沟槽至少沿厚度方向贯穿所述外延叠层结构；
基于所述沟槽去除所述牺牲层，以形成牺牲间隙；
于所述牺牲间隙内形成隔离层，所述隔离层位于所述牺牲间隙的内壁表面，且所述隔离层内具有空气间隙。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，于所述衬底的上表面形成外延叠层结构之后，于所述外延叠层结构内形成沟道孔之前，还包括：
刻蚀所述外延叠层结构，以形成核心区及台阶区；所述台阶区位于所述核心区的外侧；所述沟道孔位于所述核心区内。
8.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述刻蚀所述外延叠层结构，以形成核心区及台阶区，包括：
于所述外延叠层结构的上表面形成掩膜叠层；
图形化所述掩膜叠层，以得到图形化掩膜叠层，所述图形化掩膜叠层覆盖所述核心区；
基于所述图形化掩膜叠层刻蚀所述外延叠层结构，以形成所述核心区及所述台阶区；所述沟道孔还沿厚度方向贯穿所述图形化掩膜叠层。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述刻蚀所述外延叠层结构，以形成核心区及台阶区之后，还包括：
形成第一覆盖介质层，所述第一覆盖介质层覆盖所述台阶区。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述于所述沟道孔内形成由外至内依次排布的沟道层、存储层及导电层，还包括：
于所述沟道孔的侧壁形成所述沟道层；
于所述沟道层的表面、所述沟道孔的底部、所述图形化掩膜叠层的上表面及所述第一覆盖介质层的上表面形成存储材料层；
于所述存储材料层的上表面形成导电材料层；
去除所述沟道孔外围的所述导电材料层及所述沟道孔外围的所述存储材料层，以形成所述导电层及所述存储层。
11.根据权利要求7所述的半导体结构的制备方法，其特征在于，于所述沟道孔内形成由外至内依次排布的沟道层、存储层及导电层之后，形成沟槽之前，还包括：
形成第二覆盖介质层，所述第二覆盖介质层覆盖所述核心区及所述台阶区；所述沟槽还沿厚度方向贯穿所述第二覆盖介质层。
12.根据权利要求7所述的半导体结构的制备方法，其特征在于，形成沟槽之后，还包括：
形成第三覆盖介质层，所述第三覆盖介质层填满所述沟槽；
形成第一接触插塞及第二接触插塞，所述第一接触插塞沿厚度方向贯穿所述第三覆盖介质层，与所述有源层相接触；所述第二接触插塞沿厚度方向贯穿所述第三覆盖介质层，与所述导电层相接触。
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Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110047840A (zh) * | 2019-03-29 | 2019-07-23 | 长江存储科技有限责任公司 | 3d nand闪存及制备方法 |
| CN110047839A (zh) * | 2019-03-29 | 2019-07-23 | 长江存储科技有限责任公司 | 3d nand闪存及制备方法 |
| CN110600422A (zh) * | 2019-08-28 | 2019-12-20 | 长江存储科技有限责任公司 | 3d nand闪存及制备方法 |
| CN110875239A (zh) * | 2018-09-04 | 2020-03-10 | 长鑫存储技术有限公司 | 浅沟槽隔离结构及其形成方法、半导体器件及其形成方法 |
| CN110914987A (zh) * | 2019-10-17 | 2020-03-24 | 长江存储科技有限责任公司 | 具有背面隔离结构的三维存储器件 |
| CN111785733A (zh) * | 2020-07-03 | 2020-10-16 | 长江存储科技有限责任公司 | 3d nand存储器的形成方法 |
| CN112185980A (zh) * | 2020-09-09 | 2021-01-05 | 长江存储科技有限责任公司 | 一种三维存储器及其制作方法 |
| TW202205518A (zh) * | 2020-07-27 | 2022-02-01 | 大陸商長江存儲科技有限責任公司 | 三維記憶裝置以及用於形成三維記憶裝置的方法 |
| CN114188301A (zh) * | 2020-09-14 | 2022-03-15 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
| CN114284293A (zh) * | 2021-12-29 | 2022-04-05 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| CN114361171A (zh) * | 2022-01-13 | 2022-04-15 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
| CN114420700A (zh) * | 2022-01-24 | 2022-04-29 | 长江存储科技有限责任公司 | 一种半导体器件及其制备方法 |
| CN114664842A (zh) * | 2022-03-17 | 2022-06-24 | 长江存储科技有限责任公司 | 半导体结构及其制备方法、存储器、存储系统及电子设备 |
| CN114944359A (zh) * | 2022-05-16 | 2022-08-26 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
| CN115881723A (zh) * | 2021-09-26 | 2023-03-31 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10283519B2 (en) * | 2015-03-23 | 2019-05-07 | Macronix International Co., Ltd. | Three dimensional NAND string memory device |
| CN109216357B (zh) * | 2017-06-30 | 2021-04-20 | 联华电子股份有限公司 | 半导体结构及其制作方法 |
| KR20220078343A (ko) * | 2020-12-03 | 2022-06-10 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 제조 방법 |
-
2023
- 2023-06-09 CN CN202310678049.1A patent/CN116406164B/zh active Active
Patent Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110875239A (zh) * | 2018-09-04 | 2020-03-10 | 长鑫存储技术有限公司 | 浅沟槽隔离结构及其形成方法、半导体器件及其形成方法 |
| CN110047839A (zh) * | 2019-03-29 | 2019-07-23 | 长江存储科技有限责任公司 | 3d nand闪存及制备方法 |
| CN110047840A (zh) * | 2019-03-29 | 2019-07-23 | 长江存储科技有限责任公司 | 3d nand闪存及制备方法 |
| CN110600422A (zh) * | 2019-08-28 | 2019-12-20 | 长江存储科技有限责任公司 | 3d nand闪存及制备方法 |
| CN110914987A (zh) * | 2019-10-17 | 2020-03-24 | 长江存储科技有限责任公司 | 具有背面隔离结构的三维存储器件 |
| CN111785733A (zh) * | 2020-07-03 | 2020-10-16 | 长江存储科技有限责任公司 | 3d nand存储器的形成方法 |
| TW202205518A (zh) * | 2020-07-27 | 2022-02-01 | 大陸商長江存儲科技有限責任公司 | 三維記憶裝置以及用於形成三維記憶裝置的方法 |
| CN112185980A (zh) * | 2020-09-09 | 2021-01-05 | 长江存储科技有限责任公司 | 一种三维存储器及其制作方法 |
| CN114188301A (zh) * | 2020-09-14 | 2022-03-15 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
| CN115881723A (zh) * | 2021-09-26 | 2023-03-31 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN114284293A (zh) * | 2021-12-29 | 2022-04-05 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| CN114361171A (zh) * | 2022-01-13 | 2022-04-15 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
| CN114420700A (zh) * | 2022-01-24 | 2022-04-29 | 长江存储科技有限责任公司 | 一种半导体器件及其制备方法 |
| CN114664842A (zh) * | 2022-03-17 | 2022-06-24 | 长江存储科技有限责任公司 | 半导体结构及其制备方法、存储器、存储系统及电子设备 |
| CN114944359A (zh) * | 2022-05-16 | 2022-08-26 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116406164A (zh) | 2023-07-07 |
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