CN112185980A - 一种三维存储器及其制作方法 - Google Patents

Abstract

本发明提供一种三维存储器及其制作方法，该方法包括以下步骤：提供一衬底，衬底自下而上依次包括基底、底部介质层、金属硅化物层及掺杂多晶硅层；形成三维存储结构层于衬底上，三维存储结构层中设有垂直沟道结构，垂直沟道结构包括沟道层及环绕于沟道层的存储叠层，垂直沟道结构的底部延伸进底部介质层中；提供一器件片与三维存储结构层键合；从背面减薄衬底直至暴露出金属硅化物层；从背面刻蚀存储叠层直至暴露出沟道层的底面及一部分侧面；形成导电接触层于三维存储结构层背面，导电接触层与沟道层的底面及一部分侧面接触。本发明的制作方法工艺简单而且成本低，不同技术代间的扩展性好，不受层数的限制，具有更大的工艺窗口。

Description

一种三维存储器及其制作方法

技术领域

本发明属于半导体集成电路技术领域，涉及一种三维存储器及其制作方法。

背景技术

目前3D NAND芯片存在以下问题：当氮化硅-氧化硅(NO)叠层大于200层时，两段式NO被采用，挑战在于以下方面：上段与下段沟道孔的对准(OVL)控制、底部外延层的形成、硅-氧化硅-氮化硅-氧化硅(SONO)刻蚀(沟道孔关键尺寸(CD)＝100nm，且氧化硅-氮化硅-氧化硅-多晶硅(ONOP)厚度＝60nm)、字线-阵列公共源极之间的漏电与电容及栅线缝隙侧墙刻蚀。

目前的解决方法包括：

(1)沟道孔多晶硅侧墙线引出。这种方法存在以下问题：①栅线缝隙刨削(gouging)的均匀性；②NO膜层沉积的时候引入多晶硅牺牲层，完成栅线缝隙刻蚀后，需要在栅线缝隙里面多次沉积各种保护膜和多次蚀刻，然后将多晶硅牺牲层和底部沟道孔侧墙的存储叠层(可以是ONO)去除掉，再将底部沟道孔侧墙多晶硅引出，但是当层数达到一定厚度时，干法刻蚀和湿法刻蚀会变得非常困难，而且成本非常高，不同技术代间的可扩展性(Scalability)不好。

(2)基于交叉堆叠(X-tacking)技术的衬底减薄工艺。这种方法存在均匀性不好控制的问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器及其制作方法，用于解决现有技术中当存储层数较高时，沟道孔多晶硅侧墙线引出困难以及采用衬底减薄工艺时衬底均匀性不好的问题。

为实现上述目的及其他相关目的，本发明提供一种三维存储器的制作方法，包括以下步骤：

提供一衬底，所述衬底自下而上依次包括基底、底部介质层、金属硅化物层及掺杂多晶硅层；

形成三维存储结构层于所述衬底上，所述三维存储结构层中设有垂直沟道结构，所述垂直沟道结构包括沟道层及环绕于所述沟道层的存储叠层，所述垂直沟道结构的底部延伸进所述底部介质层中；

提供一器件片，将所述器件片与所述三维存储结构层键合；

从背面减薄所述衬底直至暴露出所述金属硅化物层；

从背面刻蚀所述存储叠层直至暴露出所述沟道层的底面及一部分侧面；

形成导电接触层于所述三维存储结构层背面，所述导电接触层与所述沟道层的底面及一部分侧面接触。

可选地，所述垂直沟道结构还包括环绕于所述存储叠层的高介电常数介质层。

可选地，形成所述三维存储结构层包括以下步骤：

形成叠层结构于所述掺杂多晶硅层上，所述叠层结构包括在垂直方向上交替堆叠的电介质层及栅极牺牲层；

形成所述垂直沟道结构，所述垂直沟道结构上下贯穿所述叠层结构，并往下延伸至所述底部介质层中；

形成栅线缝隙，所述栅线缝隙上下贯穿所述叠层结构，并往下延伸至所述掺杂多晶硅层表面；

去除所述栅极牺牲层，得到多条栅极横向缝隙；

形成栅极导电层于所述栅极横向缝隙中，并形成绝缘填充层于所述栅线缝隙中；

形成多根导电柱，其中一部分所述导电柱与所述掺杂多晶硅层连接，另一部分所述导电柱与所述栅极导电层连接。

可选地，形成所述三维存储结构层包括以下步骤：

形成叠层结构于所述掺杂多晶硅层上，所述叠层结构包括在垂直方向上交替堆叠的电介质层及栅极牺牲层；

形成所述垂直沟道结构，所述垂直沟道结构上下贯穿所述叠层结构，并往下延伸至所述底部介质层中；

形成栅线缝隙，所述栅线缝隙上下贯穿所述叠层结构，并往下延伸至所述掺杂多晶硅层表面；

去除所述栅极牺牲层，得到多条栅极横向缝隙；

依次形成高介电常数介质层及栅极导电层于所述栅极横向缝隙中，并形成绝缘填充层于所述栅线缝隙中；

形成多根导电柱，其中一部分所述导电柱与所述掺杂多晶硅层连接，另一部分所述导电柱与所述栅极导电层连接。

可选地，还包括形成引出层于所述衬底背面的步骤，所述引出层包括导电线、导电插塞及导电焊盘，所述导电线通过所述导电插塞与所述导电接触层及所述衬底电连接。

可选地，所述三维存储结构层正面设有第一键合层，所述器件片的一面设有第二键合层，所述器件片与所述三维存储结构层之间通过所述第一键合层与所述第二键合层键合。

可选地，所述器件片中设有CMOS元件。

本发明还提供一种三维存储器，包括：

衬底；

三维存储结构层，位于所述衬底正面，所述三维存储结构层中设有垂直沟道结构，所述垂直沟道结构包括沟道层及环绕于所述沟道层的存储叠层，所述垂直沟道结构的底部延伸进所述衬底中；

器件片，键合于所述三维存储结构层正面；

导电接触层，位于所述衬底背面，并与所述沟道层的底面及一部分侧面接触。

可选地，所述垂直沟道结构还包括环绕于所述存储叠层的高介电常数介质层。

可选地，所述三维存储结构层包括在垂直方向上交替堆叠的电介质层及栅线层，所述栅线层包括栅极导电层，所述垂直沟道结构的侧壁与所述栅极导电层连接。

可选地，所述三维存储结构层包括在垂直方向上交替堆叠的电介质层及栅线层，所述栅线层包括栅极导电层及高介电常数介质层，所述高介电常数介质层包围所述栅极导电层，所述垂直沟道结构的侧壁与所述高介电常数介质层连接。

可选地，所述三维存储结构层中还设有多根导电柱，其中一部分所述导电柱延伸进所述衬底中，另一部分所述导电柱与所述栅极导电层连接。

可选地，所述三维存储结构层中还设有栅线缝隙，所述栅线缝隙延伸至所述衬底表面，所述栅线缝隙中设有绝缘填充层。

可选地，所述衬底背面还设有引出层，所述引出层包括导电线、导电插塞及导电焊盘，所述导电线通过所述导电插塞与所述导电接触层及所述衬底电连接。

可选地，所述三维存储结构层正面设有第一键合层，所述器件片的一面设有第二键合层，所述器件片与所述三维存储结构层之间通过所述第一键合层与所述第二键合层键合。

可选地，所述器件片中设有CMOS元件。

可选地，所述衬底包括掺杂多晶硅层。

如上所述，本发明的三维存储器的制作方法通过衬底背面减薄及存储叠层的背面刻蚀，从背面去除沟道孔底部区域的存储叠层以暴露出沟道层，后续可将沟道层与衬底连接，并从背面引出沟道层，实现背面自对准沟道侧墙多晶硅引出，其中，在从背面去除沟道孔底部区域的存储叠层时，沟道层作为刻蚀停止层，从而可以提高底部刨削均匀性及关键尺寸均匀性；在衬底背面减薄时，背面衬底的化学机械抛光与湿法处理可以自动停止于底部介质层表面，从而可以大幅提高减薄后衬底的均匀性以及后续沉积层的均匀性；此外，背面金属可以降低衬底(多晶硅)电阻Rs，其中，背面金属中的第一层金属硅化物不仅作为最终的导电层，还作为沟道孔刻蚀时的刻蚀停止层。由于采用背面减薄、刻蚀及背面引出方式，本发明通过湿法或干法处理可以形成高深宽比(AR>50)的沟槽至衬底，没有阵列衬底的顾虑。结合背面N阱，本发明的三维存储器可采用栅致漏极泄漏电流(GIDL)的操作方式。进一步的，本发明可采用高K介质层形成于沟道孔中方案(非栅线层中)，可以减少总的NO叠层厚度，有利于减少沟道孔刻蚀、栅线缝隙刻蚀和接触孔刻蚀的负载(loading)；采用高K介质层形成于沟道孔中方案还可以扩大沟道孔刻蚀的工艺窗口及背面存储叠层(例如ONO)去除的工艺窗口；此外，高K介质层沉积于沟道孔中而不是栅线层中，可以减少高K介质沉积时的负载。本发明的三维存储器中，栅线缝隙中采用绝缘填充层(阵列公共源极ACS氧化物-台阶氧化物)，可以改善Y方向(垂直于栅线缝隙方向)的应力。总的来说，本发明的三维存储器的制作方法工艺简单而且成本低，不同技术代间的扩展性好，不受层数的限制，具有更大的工艺窗口。

附图说明

图1显示为本发明的三维存储器的制作方法的工艺流程图。

图2显示为在底部介质层上形成金属层的示意图。

图3显示为形成掺杂多晶硅层于金属层上的示意图。

图4显示为形成叠层结构于掺杂多晶硅层上的示意图。

图5显示为形成栅线缝隙的示意图。

图6显示为形成栅极导电层于栅极横向缝隙中，并形成绝缘填充层于所述栅线缝隙中的示意图。

图7显示为形成多根导电柱的示意图。

图8显示为将器件片与三维存储结构层键合的示意图。

图9显示为去除或剥离基底的示意图。

图10显示为去除底部介质层的示意图。

图11显示为去除高介电常数介质层的暴露部分的示意图。

图12显示为去除存储叠层的暴露部分的示意图。

图13显示为形成导电接触层于三维存储结构层背面的示意图。

图14显示为图形化导电接触层以得到接触孔区域的示意图。

图15显示为形成接触插塞于接触孔中的示意图。

图16显示为图形化导电层，得到导电线及导电焊盘的示意图。

元件标号说明

S1～S6 步骤

1 基底

2 底部介质层

3 金属层

4 掺杂多晶硅层

5 金属硅化物层

6 电介质层

7 栅极牺牲层

8 高介电常数介质层

9 阻隔层

10 存储层

11 隧穿层

12 沟道层

13 填充材料

14 半导体接触部

15 绝缘覆盖层

16 栅线缝隙

17 绝缘介质层

18 栅极横向缝隙

19 粘附层

20 栅主体层

21 绝缘填充层

22a、22b 导电柱

23 导电插塞

24 焊盘

25 器件片

26 CMOS元件

27 导电接触层

28 绝缘层

29 接触孔

30 接触插塞

31 绝缘侧墙

32 导电层

33 导电线

34 导电焊盘

35 导电插塞

36 绝缘层

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图16。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

本发明提供一种三维存储器的制作方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤：

S1：提供一衬底，所述衬底自下而上依次包括基底、底部介质层、金属硅化物层及掺杂多晶硅层；

S2：形成三维存储结构层于所述衬底上，所述三维存储结构层中设有垂直沟道结构，所述垂直沟道结构包括沟道层及环绕于所述沟道层的存储叠层，所述垂直沟道结构的底部延伸进所述底部介质层中；

S3：提供一器件片，将所述器件片与所述三维存储结构层键合；

S4：从背面减薄所述衬底直至暴露出所述金属硅化物层；

S5：从背面刻蚀所述存储叠层直至暴露出所述沟道层的底面及一部分侧面；

S6：形成导电接触层于所述三维存储结构层背面，所述导电接触层与所述沟道层的底面及一部分侧面接触。

首先请参阅图2及图3，执行步骤S1：提供一衬底，所述衬底自下而上依次包括基底1、底部介质层2、金属硅化物层5及掺杂多晶硅层4。

作为示例，所述基底1包括但不限于Si衬底、Ge衬底、SiGe衬底、绝缘体上硅(Silicon On Insulator，SOI)衬底或绝缘体上锗(Germanium On Insulator，GOI)衬底等，所述基底1可以为P型掺杂或N型掺杂，所述底部介质层2包括但不限于氧化硅层，所述掺杂多晶硅层4可以为N型掺杂。

作为示例，先如图2所示，提供上方具有所述底部介质层2的所述基底1，在所述底部介质层2上形成金属层3，所述金属层3的材质包括但不限于Ti、Co、Ni等导电金属。然后如图3所示，形成所述掺杂多晶硅层4于所述金属层3上，所述掺杂多晶硅层4的底部与所述金属层3反应生成所述金属硅化物层5。

然后请参阅图4至图7，执行步骤S2：形成三维存储结构层于所述衬底上，所述三维存储结构层中设有垂直沟道结构，所述垂直沟道结构包括沟道层及环绕于所述沟道层的存储叠层，所述垂直沟道结构的底部延伸进所述底部介质层中。

作为示例，形成所述三维存储结构层包括以下步骤：

步骤S2-1：如图4所示，形成叠层结构于所述掺杂多晶硅层4上，所述叠层结构包括在垂直方向上交替堆叠的电介质层6及栅极牺牲层7。所述电介质层6包括但不限于氧化硅层，所述栅极牺牲层7包括但不限于氮化硅层。

步骤S2-2：继续参见图4，形成所述垂直沟道结构，所述垂直沟道结构上下贯穿所述叠层结构，并往下延伸至所述底部介质层中。

具体的，形成所述垂直沟道结构包括以下步骤：

(1)通过一个或多个湿法蚀刻和/或干法蚀刻工艺(例如深反应离子蚀刻(DRIE))形成垂直沟道孔，所述垂直沟道孔上下贯穿所述叠层结构，并往下延伸至所述衬底中。本实施例中，所述垂直沟道孔往下延伸至所述衬底中的所述底部介质层2中。

具体的，在形成所述垂直沟道孔时，所述金属硅化物层5可以充当刻蚀停止层。

(2)采用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积法(ALD)中的至少一种依次形成高介电常数介质层8(介电常数高于氧化硅的介电常数，例如介电常数值k>4.2)及所述存储叠层于所述垂直沟道孔的侧壁与底面，其中，所述高介电常数介质层8环绕于所述存储叠层。

具体的，所述高介电常数介质层8的材质包括但不限于氧化铝。所述存储叠层在所述垂直沟道孔的径向上由外而内依次包括阻隔层9、存储层10和隧穿层11，所述阻隔层9包括但不限于氧化硅层、氮氧化硅层、高k介质层中的至少一种，所述存储层10包括但不限于氮化硅层、氮氧化硅层、硅层中的至少一种，所述隧穿层11包括但不限于氧化硅层、氮氧化硅层中的至少一种。

(3)采用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积法(ALD)中的至少一种形成所述沟道层12于所述存储叠层表面。所述沟道层12包括但不限于多晶硅层、单晶硅层及非晶硅层中的至少一种。

(4)作为示例，可进一步沉积填充材料13(氧化硅或其它电介质材料)于所述垂直沟道孔的剩余空间中，以完全或部分填充所述垂直沟道孔，并可进一步形成半导体接触部14于所述垂直沟道孔的上部，所述半导体接触部14的材质包括但不限于多晶硅，其与所述沟道层12连接。为了保护所述垂直沟道结构，可进一步沉积绝缘覆盖层15于所述叠层结构上方以覆盖所述垂直沟道结构。

步骤S2-3：如图5所示，采用湿法蚀刻工艺和/或干法蚀刻工艺(例如，DRIE)形成栅线缝隙16，所述栅线缝隙16上下贯穿所述叠层结构，并往下延伸至所述掺杂多晶硅层4表面。

需要指出的是，为了同时呈现相关区域的剖面，图5所示剖面图及后续剖面图并非沿着一条直线切下去的剖面，其中，台阶区域I为沿着栅线缝隙16延伸方向切下去的剖面，核心区域II为沿着垂直于栅线缝隙16延伸方向切下去的剖面。

作为示例，形成栅线缝隙16之前，先刻蚀所述叠层结构以在所述台阶区域I得到阶梯结构，并形成绝缘介质层17于所述台阶区域I以覆盖所述阶梯结构。

步骤S2-4：继续参见图5，采用湿法蚀刻工艺和/或干法蚀刻工艺去除所述栅极牺牲层7，得到多条栅极横向缝隙18。

步骤S2-5：如图6所示，采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积法(ALD)或其它合适的工艺形成栅极导电层于所述栅极横向缝隙18中，并形成绝缘填充层21于所述栅线缝隙16中。

作为示例，所述栅极导电层按照沉积顺序依次包括粘附层19及栅主体层20，所述粘附层19包括但不限于TiN层、Ti层、Ta层及TaN层中的至少一种，所述栅主体层20包括但不限于钨层。

作为示例，绝缘填充层21的材质包括但不限于氧化硅。本发明的三维存储器中，栅线缝隙中采用绝缘填充层(阵列公共源极ACS氧化物-台阶氧化物)，可以改善Y方向(垂直于栅线缝隙方向)的应力。

步骤S2-6：如图7所示，形成多根导电柱，其中一部分所述导电柱22a与所述掺杂多晶硅层4连接，另一部分所述导电柱22b与所述栅极导电层连接。

作为示例，进一步形成第一键合层于所述三维存储结构层正面，所述第一键合层中设有导电插塞23及焊盘24，其中，所述导电插塞23及所述焊盘24可均包括粘附层及导电主体层，所述导电插塞23四周被绝缘材料包围，所述焊盘24四周可以被绝缘材料包围，也可以突出于绝缘材料上方，所述导电柱22a、所述导电柱22b及所述半导体接触部14可分别通过相应的导电插塞与相应的焊盘连接。

需要指出的是，在上述形成所述三维存储结构层的步骤中，采用高K介质层形成于沟道孔中方案(非栅线层中)，可以减少总的NO叠层厚度，有利于减少沟道孔刻蚀、栅线缝隙刻蚀和接触孔刻蚀的负载(loading)；采用高K介质层形成于沟道孔中方案还可以扩大沟道孔刻蚀的工艺窗口及背面存储叠层(例如ONO)去除的工艺窗口；此外，高K介质层沉积于沟道孔中而不是栅线层中，可以减少高K介质沉积时的负载。

需要指出的是，高K介质层也可以形成于栅线层中，此处不应过分限制本发明的保护范围。作为示例，在另一实施例中，形成所述三维存储结构层包括以下步骤：

步骤S2-1’：形成叠层结构于所述掺杂多晶硅层上，所述叠层结构包括在垂直方向上交替堆叠的电介质层及栅极牺牲层；

步骤S22’：形成所述垂直沟道结构，所述垂直沟道结构上下贯穿所述叠层结构，并往下延伸至所述底部介质层中；

步骤S2-3’：形成栅线缝隙，所述栅线缝隙上下贯穿所述叠层结构，并往下延伸至所述掺杂多晶硅层表面；

步骤S2-4’：去除所述栅极牺牲层，得到多条栅极横向缝隙；

步骤S2-5’：依次形成高介电常数介质层及栅极导电层于所述栅极横向缝隙中，并形成绝缘填充层于所述栅线缝隙中；

步骤S2-6’：形成多根导电柱，其中一部分所述导电柱与所述掺杂多晶硅层连接，另一部分所述导电柱与所述栅极导电层连接。

再请参阅图8，执行步骤S3：提供一器件片25，将所述器件片25与所述三维存储结构层键合。

作为示例，所述器件片25的一面设有第二键合层，所述器件片25与所述三维存储结构层之间通过所述第一键合层与所述第二键合层键合。

作为示例，所述器件片25中设有CMOS元件26。在其它实施例中，所述器件片25中还可设有其它类型电子元件此处不应过分限制本发明的保护范围。

再请参阅图9及图10，执行S4：从背面减薄所述衬底直至暴露出所述金属硅化物层5。

具体的，如图9所示，首先去除或剥离所述基底1，在衬底背面减薄时，背面衬底的化学机械抛光与湿法处理可以自动停止于所述底部介质层2表面，从而可以大幅提高减薄后衬底的均匀性以及后续沉积层的均匀性。

如图10所示，再采用湿法蚀刻工艺和/或干法蚀刻工艺去除所述底部介质层2，并停止于所述金属硅化物层5表面。

再请参阅图11及图12，S5：采用干法蚀刻工艺和/或湿法蚀刻工艺从背面刻蚀所述存储叠层直至暴露出所述沟道层的底面及一部分侧面。

具体的，对于所述高介电常数介质层8形成于所述沟道孔内壁而非栅线层中时，本步骤包括以下流程：

如图11所示，先去除所述高介电常数介质层8的暴露部分，在该过程中，所述存储叠层的底面及部分侧面暴露出来。

如图12所示，再采去除所述存储叠层的暴露部分，在该过程中，所述沟道层12作为刻蚀停止层，可以提高底部刨削均匀性及关键尺寸均匀性，最终所述沟道层的底面及一部分侧面暴露出来。由于采用背面刻蚀的方法去除所述存储叠层，可以减少所述掺杂多晶硅层4的化学损伤。

再请参阅图13，执行步骤S6：采用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积法(ALD)中的至少一种形成导电接触层27于所述三维存储结构层背面，所述导电接触层27自对准地填充进所述掺杂多晶硅层4与所述沟道层12侧壁之间的间隙，最终所述导电接触层27与所述沟道层12的底面及一部分侧面接触。

作为示例，所述导电接触层27可以为单层结构或多层结构，本实施例中以双层结构为例。

作为示例，请参阅图14至图16，可进一步形成引出层于所述衬底背面，所述引出层包括导电线、导电插塞及导电焊盘，所述导电线通过所述导电插塞与所述导电接触层及所述衬底电连接。

具体的，如图14所示，首先采用光刻、刻蚀等半导体工艺图形化所述导电接触层27以得到接触孔区域，并沉积绝缘层28，然后基于所述绝缘层及所述掺杂多晶硅层4形成多个接触孔29于所述接触孔区域。

如图15所示，形成接触插塞30于所述接触孔29中，并形成导电层32于所述绝缘层28上方，其中，所述接触插塞30的侧壁通过绝缘侧墙31与所述掺杂多晶硅层4绝缘，所述接触插塞30与所述导电柱22a连接以电连接所述第一键合层。

如图16所示，采用光刻、刻蚀等半导体工艺图形化所述导电层32，得到所述导电线33及所述导电焊盘34，所述导电线33和所述导电焊盘34之间可通过绝缘层36绝缘。

作为示例，所述导电线33可进一步通过其下方的导电插塞35与所述导电接触层27及所述掺杂多晶硅层4，从而从背面引出所述沟道层及所述衬底(掺杂多晶硅层)。

需要指出的是，所述引出层的具体布置可以根据需要进行调整，此处不应过分限制本发明的保护范围。

至此，制作得到一种三维存储器，本实施例的三维存储器的制作方法通过衬底背面减薄及存储叠层的背面刻蚀，从背面去除沟道孔底部区域的存储叠层以暴露出沟道层，后续可将沟道层与衬底连接，并从背面引出沟道层，实现背面自对准沟道侧墙多晶硅引出，其中，在从背面去除沟道孔底部区域的存储叠层时，沟道层作为刻蚀停止层，从而可以提高底部刨削均匀性及关键尺寸均匀性；在衬底背面减薄时，背面衬底的化学机械抛光与湿法处理可以自动停止于底部介质层表面，从而可以大幅提高减薄后衬底的均匀性以及后续沉积层的均匀性；此外，背面金属可以降低衬底(多晶硅)电阻Rs，其中，背面金属中的第一层金属硅化物不仅作为最终的导电层，还作为沟道孔刻蚀时的刻蚀停止层。由于采用背面减薄、刻蚀及背面引出方式，本发明通过湿法或干法处理可以形成高深宽比(AR>50)的沟槽至衬底，没有阵列衬底的顾虑。结合背面N阱，本发明的三维存储器可采用栅致漏极泄漏电流(GIDL)的操作方式。进一步的，本发明可采用高K介质层形成于沟道孔中方案(非栅线层中)，可以减少总的NO叠层厚度，有利于减少沟道孔刻蚀、栅线缝隙刻蚀和接触孔刻蚀的负载(loading)；采用高K介质层形成于沟道孔中方案还可以扩大沟道孔刻蚀的工艺窗口及背面存储叠层(例如ONO)去除的工艺窗口；此外，高K介质层沉积于沟道孔中而不是栅线层中，可以减少高K介质沉积时的负载。本发明的三维存储器中，栅线缝隙中采用绝缘填充层(阵列公共源极ACS氧化物-台阶氧化物)，可以改善Y方向(垂直于栅线缝隙方向)的应力。总的来说，本发明的三维存储器的制作方法工艺简单而且成本低，不同技术代间的扩展性好，不受层数的限制，具有更大的工艺窗口。

实施例二

本实施例中提供一种三维存储器，请参阅图16，显示为该三维存储器的剖面结构示意图，包括衬底、三维存储结构层、器件片25及导电接触层27，其中，所述三维存储结构层位于所述衬底正面，所述三维存储结构层中设有垂直沟道结构，所述垂直沟道结构包括沟道层12及环绕于所述沟道层12的存储叠层，所述垂直沟道结构的底部延伸进所述衬底中；所述器件片键合于所述三维存储结构层正面；所述导电接触层27位于所述衬底背面，并与所述沟道层12的底面及一部分侧面接触。

作为示例，所述衬底包括掺杂多晶硅层4。

作为示例，所述垂直沟道结构还包括环绕于所述存储叠层的高介电常数介质层8。

作为示例，所述三维存储结构层包括在垂直方向上交替堆叠的电介质层6及栅线层，所述栅线层包括栅极导电层，所述垂直沟道结构的侧壁与所述栅极导电层连接。所述栅极导电层按照沉积顺序依次包括粘附层19及栅主体层20，所述粘附层19包括但不限于TiN层、Ti层、Ta层及TaN层中的至少一种，所述栅主体层20包括但不限于钨层。

作为示例，所述三维存储结构层包括在垂直方向上交替堆叠的电介质层及栅线层，所述栅线层包括栅极导电层及高介电常数介质层(此方案未图示)，所述高介电常数介质层包围所述栅极导电层，所述垂直沟道结构的侧壁与所述高介电常数介质层连接。

作为示例，所述三维存储结构层中还设有多根导电柱，其中一部分所述导电柱22a延伸进所述衬底中，另一部分所述导电柱22b与所述栅极导电层连接。

作为示例，所述三维存储结构层中还设有栅线缝隙，所述栅线缝隙延伸至所述衬底表面，所述栅线缝隙中设有绝缘填充层21。

作为示例，所述三维存储结构层正面设有第一键合层，所述器件片的一面设有第二键合层，所述器件片与所述三维存储结构层之间通过所述第一键合层与所述第二键合层键合。

作为示例，所述衬底背面还设有引出层，所述引出层包括导电线33、导电插塞30、导电插塞35及导电焊盘34，其中，所述接触插塞30的侧壁通过绝缘侧墙31与所述掺杂多晶硅层4绝缘，所述接触插塞30与所述导电柱22a连接以电连接所述第一键合层。所述导电线33通过所述导电插塞35与所述导电接触层27及所述衬底(本实施例中具体为所述掺杂多晶硅层4)电连接。

作为示例，所述器件片25中设有CMOS元件26。

本实施例的三维存储器中，导电接触层位于衬底背面，并与垂直沟道结构的沟道层的底面及一部分侧面接触，其中，沟道层引出处及附近的存储叠层损伤小，所述衬底背面及所述导电接触层的均匀性高，具有更高的可靠性及更优良的性能。该三维存储器中，栅线缝隙中采用绝缘填充层(ACS氧化物-台阶氧化物)，可以改善Y方向(垂直于栅线缝隙方向)的应力。结合背面N阱，本发明的三维存储器可采用栅致漏极泄漏电流(GIDL)的操作方式。

综上所述，本发明的三维存储器的制作方法通过衬底背面减薄及存储叠层的背面刻蚀，从背面去除沟道孔底部区域的存储叠层以暴露出沟道层，后续可将沟道层与衬底连接，并从背面引出沟道层，实现背面自对准沟道侧墙多晶硅引出，其中，在从背面去除沟道孔底部区域的存储叠层时，沟道层作为刻蚀停止层，从而可以提高底部刨削均匀性及关键尺寸均匀性；在衬底背面减薄时，背面衬底的化学机械抛光与湿法处理可以自动停止于底部介质层表面，从而可以大幅提高减薄后衬底的均匀性以及后续沉积层的均匀性；此外，背面金属可以降低衬底(多晶硅)电阻Rs，其中，背面金属中的第一层金属硅化物不仅作为最终的导电层，还作为沟道孔刻蚀时的刻蚀停止层。由于采用背面减薄、刻蚀及背面引出方式，本发明通过湿法或干法处理可以形成高深宽比(AR>50)的沟槽至衬底，没有阵列衬底的顾虑。结合背面N阱，本发明的三维存储器可采用栅致漏极泄漏电流(GIDL)的操作方式。进一步的，本发明可采用高K介质层形成于沟道孔中方案(非栅线层中)，可以减少总的NO叠层厚度，有利于减少沟道孔刻蚀、栅线缝隙刻蚀和接触孔刻蚀的负载(loading)；采用高K介质层形成于沟道孔中方案还可以扩大沟道孔刻蚀的工艺窗口及背面存储叠层(例如ONO)去除的工艺窗口；此外，高K介质层沉积于沟道孔中而不是栅线层中，可以减少高K介质沉积时的负载。本发明的三维存储器中，栅线缝隙中采用绝缘填充层(阵列公共源极ACS氧化物-台阶氧化物)，可以改善Y方向(垂直于栅线缝隙方向)的应力。总的来说，本发明的三维存储器的制作方法工艺简单而且成本低，不同技术代间的扩展性好，不受层数的限制，具有更大的工艺窗口。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (17)

1.一种三维存储器的制作方法，其特征在于，包括以下步骤：

提供一衬底，所述衬底自下而上依次包括基底、底部介质层、金属硅化物层及掺杂多晶硅层；

形成三维存储结构层于所述衬底上，所述三维存储结构层中设有垂直沟道结构，所述垂直沟道结构包括沟道层及环绕于所述沟道层的存储叠层，所述垂直沟道结构的底部延伸进所述底部介质层中；

提供一器件片，将所述器件片与所述三维存储结构层键合；

从背面减薄所述衬底直至暴露出所述金属硅化物层；

从背面刻蚀所述存储叠层直至暴露出所述沟道层的底面及一部分侧面；

形成导电接触层于所述三维存储结构层背面，所述导电接触层与所述沟道层的底面及一部分侧面接触。

2.根据权利要求1所述的三维存储器的制作方法，其特征在于：所述垂直沟道结构还包括环绕于所述存储叠层的高介电常数介质层。

3.根据权利要求2所述的三维存储器的制作方法，其特征在于，形成所述三维存储结构层包括以下步骤：

形成叠层结构于所述掺杂多晶硅层上，所述叠层结构包括在垂直方向上交替堆叠的电介质层及栅极牺牲层；

形成所述垂直沟道结构，所述垂直沟道结构上下贯穿所述叠层结构，并往下延伸至所述底部介质层中；

形成栅线缝隙，所述栅线缝隙上下贯穿所述叠层结构，并往下延伸至所述掺杂多晶硅层表面；

去除所述栅极牺牲层，得到多条栅极横向缝隙；

形成栅极导电层于所述栅极横向缝隙中，并形成绝缘填充层于所述栅线缝隙中；

形成多根导电柱，其中一部分所述导电柱与所述掺杂多晶硅层连接，另一部分所述导电柱与所述栅极导电层连接。

4.根据权利要求1所述的三维存储器的制作方法，其特征在于，形成所述三维存储结构层包括以下步骤：

形成叠层结构于所述掺杂多晶硅层上，所述叠层结构包括在垂直方向上交替堆叠的电介质层及栅极牺牲层；

形成所述垂直沟道结构，所述垂直沟道结构上下贯穿所述叠层结构，并往下延伸至所述底部介质层中；

形成栅线缝隙，所述栅线缝隙上下贯穿所述叠层结构，并往下延伸至所述掺杂多晶硅层表面；

去除所述栅极牺牲层，得到多条栅极横向缝隙；

依次形成高介电常数介质层及栅极导电层于所述栅极横向缝隙中，并形成绝缘填充层于所述栅线缝隙中；

形成多根导电柱，其中一部分所述导电柱与所述掺杂多晶硅层连接，另一部分所述导电柱与所述栅极导电层连接。

5.根据权利要求1所述的三维存储器的制作方法，其特征在于：还包括形成引出层于所述衬底背面的步骤，所述引出层包括导电线、导电插塞及导电焊盘，所述导电线通过所述导电插塞与所述导电接触层及所述衬底电连接。

6.根据权利要求1所述的三维存储器的制作方法，其特征在于：所述三维存储结构层正面设有第一键合层，所述器件片的一面设有第二键合层，所述器件片与所述三维存储结构层之间通过所述第一键合层与所述第二键合层键合。

7.根据权利要求1所述的三维存储器的制作方法，其特征在于：所述器件片中设有CMOS元件。

8.一种三维存储器，其特征在于，包括：

衬底；

三维存储结构层，位于所述衬底正面，所述三维存储结构层中设有垂直沟道结构，所述垂直沟道结构包括沟道层及环绕于所述沟道层的存储叠层，所述垂直沟道结构的底部延伸进所述衬底中；

器件片，键合于所述三维存储结构层正面；

导电接触层，位于所述衬底背面，并与所述沟道层的底面及一部分侧面接触。

9.根据权利要求8所述的三维存储器，其特征在于：所述垂直沟道结构还包括环绕于所述存储叠层的高介电常数介质层。

10.根据权利要求9所述的三维存储器，其特征在于：所述三维存储结构层包括在垂直方向上交替堆叠的电介质层及栅线层，所述栅线层包括栅极导电层，所述垂直沟道结构的侧壁与所述栅极导电层连接。

11.根据权利要求8所述的三维存储器，其特征在于：所述三维存储结构层包括在垂直方向上交替堆叠的电介质层及栅线层，所述栅线层包括栅极导电层及高介电常数介质层，所述高介电常数介质层包围所述栅极导电层，所述垂直沟道结构的侧壁与所述高介电常数介质层连接。

12.根据权利要求10或11所述的三维存储器，其特征在于：所述三维存储结构层中还设有多根导电柱，其中一部分所述导电柱延伸进所述衬底中，另一部分所述导电柱与所述栅极导电层连接。

13.根据权利要求8所述的三维存储器，其特征在于：所述三维存储结构层中还设有栅线缝隙，所述栅线缝隙延伸至所述衬底表面，所述栅线缝隙中设有绝缘填充层。

14.根据权利要求8所述的三维存储器，其特征在于：所述衬底背面还设有引出层，所述引出层包括导电线、导电插塞及导电焊盘，所述导电线通过所述导电插塞与所述导电接触层及所述衬底电连接。

15.根据权利要求8所述的三维存储器，其特征在于：所述三维存储结构层正面设有第一键合层，所述器件片的一面设有第二键合层，所述器件片与所述三维存储结构层之间通过所述第一键合层与所述第二键合层键合。

16.根据权利要求8所述的三维存储器，其特征在于：所述器件片中设有CMOS元件。

17.根据权利要求8所述的三维存储器，其特征在于：所述衬底包括掺杂多晶硅层。

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