CN111276490A - 一种三维存储器及其制作方法 - Google Patents
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Abstract
本发明提供一种三维存储器及其制作方法，该方法包括以下步骤：形成垂直沟道结构于基底结构中；形成在水平方向上贯穿存储叠层并与沟道层连接的多晶硅侧墙；形成与所述多晶硅侧墙的外侧壁连接的P型掺杂层；形成N型掺杂层于所述P型掺杂层上方，所述N型掺杂层与所述多晶硅侧墙的外侧壁连接；形成与所述沟道存储叠层的外侧壁连接的栅极层；形成贯穿所述栅极层并与所述N型掺杂层连接的阵列共源极结构。本发明的存储器中，与沟道层连接的多晶硅侧墙同时与不同掺杂类型的材料层连接，可以实现电子和空穴的独立传输通道，极大地降低了对底部选择栅的要求，可以采用体擦除方式实现擦除操作，极大地提高了器件的可靠性和擦除效率。
Description
技术领域
本发明属于半导体集成电路技术领域，涉及一种三维存储器及其制作方法。
背景技术
随着3D NAND层数的增加，沟道导通在工艺上有着巨大的挑战，侧墙选择性外延生长(Side Wall SEG，简称SWS)可以从侧壁实现沟道导通，避免了硅-氧化物-氮化物-氧化物刻蚀(SONO ET)的工艺挑战。
基于SWS结构有两种擦除方式，分别是栅极感应漏极泄漏(GIDL)擦除和体擦除，其中，GIDL擦除时用于产生GIDL的单元需要承受极大的电应力，导致器件的可靠性较差，同时存在比较大的电势降落，擦除速度降低，另外，不同GIDL单元产生空穴的效率、空穴量存在比较大的波动；体擦除方式中所需的空穴由P阱提供，擦除时稳定性较好，但是在读操作过程中，需要将P型区域反型形成导电通道，对底部选择栅(Bottom Selective Gate，简称BSG)要求较高，需要同时兼顾水平方向(P型区域反型)和垂直方向(沟道开关)的控制能力。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器及其制作方法，用于解决现有三维存储器对底部选择栅要求较高，对器件控制能力要求较高的问题。
为实现上述目的及其他相关目的，本发明提供一种三维存储器的制作方法，包括以下步骤：
提供一基底结构，形成垂直沟道结构于所述基底结构中，所述垂直沟道结构包括沟道层及包围所述沟道层外侧面及外底面的存储叠层；
形成多晶硅侧墙，所述多晶硅侧墙在水平方向上贯穿所述存储叠层，并与所述沟道层连接；
形成P型掺杂层，所述P型掺杂层与所述多晶硅侧墙的外侧壁连接；
形成N型掺杂层于所述P型掺杂层上方，所述N型掺杂层与所述多晶硅侧墙的外侧壁连接；
形成栅极层于所述N型掺杂层上方，所述栅极层与所述存储叠层的外侧壁连接；
形成阵列共源极结构，所述阵列共源极结构贯穿所述栅极层，并与所述N型掺杂层连接。
可选地，所述基底结构自下而上依次包括衬底、隔离层、牺牲层及叠层结构，所述垂直沟道结构上下贯穿所述叠层结构、所述牺牲层及所述隔离层，并往下延伸至所述衬底中，所述叠层结构包括在垂直方向上交替堆叠的层间绝缘层及栅极牺牲层，形成所述多晶硅侧墙包括以下步骤：
形成栅线缝隙于所述基底结构中，所述栅线缝隙垂直贯穿所述叠层结构，并暴露出所述牺牲层；
形成栅线缝隙侧墙；
去除所述牺牲层以得到刻蚀通道；
经由所述刻蚀通道去除所述存储叠层被所述刻蚀通道显露的部分以显露出所述沟道层；
基于所述沟道层被所述刻蚀通道显露的部分外延生长多晶硅侧墙。
可选地，形成所述栅极层包括以下步骤：
去除所述栅线缝隙侧墙；
去除所述栅极牺牲层；
形成栅极层以替换所述栅极牺牲层。
可选地，，形成所述阵列共源极结构包括以下步骤：
形成隔离侧墙于所述栅线缝隙侧壁；
形成所述阵列共源极结构于所述栅线缝隙中。
可选地，采用选择性外延生长法形成所述P型掺杂层。
可选地，所述P型掺杂层包括P型单晶硅。
可选地，采用化学气相沉积法形成所述N型掺杂层。
可选地，所述N型掺杂层包括N型多晶硅层。
可选地，所述多晶硅侧墙包括N型多晶硅或P型多晶硅。
可选地，所述P型掺杂层的厚度范围是10nm～300nm，所述N型掺杂层的厚度范围是40nm～200nm。
可选地，所述P型掺杂层的掺杂浓度范围是1E17 cm-3～9E22 cm-3，所述N型掺杂层的掺杂浓度范围是1E15 cm-3～9E19 cm-3。
本发明还提供一种三维存储器，包括：
垂直沟道结构，包括沟道层及包围所述沟道层外侧面及外底面的存储叠层；
栅极叠层，包括在垂直方向上交替堆叠层间绝缘层与栅极层，所述栅极层与所述存储叠层的外侧壁接触；
多晶硅侧墙，位于所述栅极叠层下方，并在水平方向上贯穿所述存储叠层以与所述沟道层连接；
N型掺杂层，位于所述栅极叠层下方，并与所述多晶硅侧墙的外侧壁连接；
P型掺杂层，位于所述N型掺杂层下方，并与所述多晶硅侧墙的外侧壁连接；
阵列共源极结构，贯穿所述栅极叠层结构，并与所述N型掺杂层连接。
可选地，所述P型掺杂层包括P型单晶硅，所述N型掺杂层包括N型多晶硅层，所述多晶硅侧墙包括N型多晶硅或P型多晶硅。
可选地，所述P型掺杂层包括选择性外延生长单晶硅，所述N型掺杂层包括化学气相沉积多晶硅。
可选地，所述P型掺杂层的厚度范围是10nm～300nm，所述N型掺杂层的厚度范围是40nm～200nm。
可选地，所述P型掺杂层的掺杂浓度范围是1E17 cm-3～9E22 cm-3，所述N型掺杂层的掺杂浓度范围是1E15 cm-3～9E19 cm-3。
如上所述，本发明的三维存储器件及其制作方法中，与沟道层连接的多晶硅侧墙同时与不同掺杂类型的材料层连接，可以实现电子和空穴的独立传输通道。读取时存在独立的电子传输通道，极大地降低了对底部选择栅(BSG)的要求，擦除时存在独立的空穴传输通道，可以采用体擦除方式实现擦除操作，极大地提高了器件的可靠性和擦除效率。
附图说明
图1显示为本发明的三维存储器件的制作方法的工艺流程图。
图2显示为本发明的三维存储器件的制作方法形成垂直沟道结构于基底结构中的示意图。
图3显示为本发明的三维存储器件的制作方法形成栅线缝隙7于基底结构中的示意图。
图4-图5显示为本发明的三维存储器件的制作方法形成栅线缝隙侧墙的示意图。
图6显示为本发明的三维存储器件的制作方法去除牺牲层以得到刻蚀通道的示意图。
图7-图9显示为本发明的三维存储器件的制作方法经所述刻蚀通道去除存储叠层被刻蚀通道显露的部分以显露出沟道层的示意图。
图10显示为本发明的三维存储器件的制作方法去除栅线缝隙侧墙中的一氮化硅层的示意图。
图11显示为本发明的三维存储器件的制作方法外延生长多晶硅侧墙的示意图。
图12显示为本发明的三维存储器件的制作方法去除隔离层剩余的氧化硅层以暴露出衬底的示意图。
图13显示为本发明的三维存储器件的制作方法形成P型掺杂层的示意图。
图14-图15显示为本发明的三维存储器件的制作方法形成N型掺杂层于P型掺杂层上方的示意图。
图16-图17显示为本发明的三维存储器件的制作方法形成隔离侧墙于栅线缝隙的侧壁的示意图。
图18显示为本发明的三维存储器件的制作方法形成阵列共源极结构于栅线缝隙中的示意图。
图19显示为本发明的三维存储器件的结构示意图。
元件标号说明
1 衬底
2 隔离层
201 氧化硅层
202 氮化硅层
203 氧化硅层
204 氮化硅层
3 牺牲层
4 叠层结构
401 层间绝缘层
402 栅极牺牲层
5 垂直沟道结构
501 沟道层
502 存储叠层
5021 隧穿层
5022 电荷存储层
5023 阻挡层
503 填充介质
6 介质层
7 栅线缝隙
8 栅线缝隙侧墙
801 氮化硅层
802 氧化硅层
803 氮化硅层
804 氧化硅层
805 氮化硅层
9 刻蚀通道
10 多晶硅侧墙
11 P型掺杂层
12 N型掺杂层
13 栅极层
14 隔离侧墙
15 阵列共源极结构
1501 介质层
1502 TiN层
1503 W层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图19。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本发明提供一种三维存储器的制作方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤：
S1：提供一基底结构，形成垂直沟道结构于所述基底结构中，所述垂直沟道结构包括沟道层及包围所述沟道层外侧面及外底面的存储叠层；
S2：形成多晶硅侧墙，所述多晶硅侧墙在水平方向上贯穿所述存储叠层，并与所述沟道层连接；
S3：形成P型掺杂层，所述P型掺杂层与所述多晶硅侧墙的外侧壁连接；
S4：形成N型掺杂层于所述P型掺杂层上方，所述N型掺杂层与所述多晶硅侧墙的外侧壁连接；
S5：形成栅极层于所述N型掺杂层上方，所述栅极层与所述存储叠层的外侧壁连接；
S6：形成阵列共源极结构，所述阵列共源极结构贯穿所述栅极层，并与所述N型掺杂层连接。
首先请参阅图2，执行步骤S1：提供一基底结构，形成垂直沟道结构5于所述基底结构中，所述垂直沟道结构5包括沟道层501及包围所述沟道层501外侧面及外底面的存储叠层502。
作为示例，所述基底结构自下而上依次包括衬底1、隔离层2、牺牲层3及叠层结构4，所述垂直沟道结构5上下贯穿所述叠层结构4、所述牺牲层3及所述隔离层2，并往下延伸至所述衬底1中，所述叠层结构4包括在垂直方向上交替堆叠的层间绝缘层401及栅极牺牲层402。
具体的，所述衬底1包括但不限于硅、锗、锗硅等半导体衬底，且所述衬底1中可含有N型或P型杂质。
具体的，所述隔离层2用于保护所述衬底1，其可由单层膜或多层膜组成。本实施例中，所述隔离层2自下而上依次包括氧化硅层201、氮化硅层202、氧化硅层203及氮化硅层204。当然，在其它实施例中，所述隔离层2的膜层数及膜成分也可以根据需要进行调整，此处不应过分限制本发明的保护范围。
具体的，所述牺牲层3用于占位以在后续工艺中提供刻蚀通道，所述牺牲层3的材质包括但不限于多晶硅。
具体的，所述叠层结构4中，所述栅极牺牲层402用于占位，在后续工艺中将被替换为栅极层，所述层间绝缘层401用于栅极层之间的隔离。作为示例，所述栅极牺牲层402包括但不限于氮化硅，所述层间绝缘层401包括但不限于氧化硅。
具体的，所述沟道层501用于提供选择晶体管和存储晶体管的沟道区，所述沟道层501的材质包括但不限于多晶硅，且所述沟槽层501可以为P型掺杂或N型掺杂。本实施例中，所述沟道层501以N型掺杂多晶硅为例。
具体的，所述存储叠层502自所述沟道层501往外依次包括隧穿层5021、电荷存储层5022及阻挡层5023，所述隧穿层5021、所述电荷存储层5022及所述阻挡层5023分别可为单层膜或多层膜。本实施例中，所述存储叠层502以氧化硅-氮化硅-氧化硅(ONO)层为例，且所述垂直沟道结构5还包括填充介质503，所述填充介质503包括但不限于氧化硅。
作为示例，形成所述垂直沟道结构5之后，进一步沉积介质层6作为保护层。
再请参阅图3至图11，执行步骤S2：形成多晶硅侧墙10，所述多晶硅侧墙10在水平方向上贯穿所述存储叠层502，并与所述沟道层501连接。
作为示例，形成所述多晶硅侧墙10包括以下步骤：
如图3所示，通过刻蚀形成栅线缝隙7(GLS)于所述基底结构中，所述栅线缝隙7垂直贯穿所述叠层结构4，并暴露出所述牺牲层3。
如图4及图5所示，沉积一覆盖层(参见图4)，并在所述栅线缝隙7底部形成垂直贯穿所述覆盖层的开口(参见图5)，所述覆盖层位于所述栅线缝隙7侧壁的部分作为栅线缝隙侧墙8。
作为示例，所述栅线缝隙侧墙8按照沉积顺序依次包括氮化硅层801、氧化硅层802、氮化硅层803、氧化硅层804及氮化硅层805。当然，在其它实施例中所述栅线缝隙侧墙8的膜组成也可以根据需要进行调整。
如图6所示，去除所述牺牲层3以得到刻蚀通道9。
如图7至图9所示，经由所述刻蚀通道9去除所述存储叠层502被所述刻蚀通道9显露的部分以显露出所述沟道层501，其中，图7显示为去除相应部位的阻挡层5023的示意图；图8显示为去除相应部位的电荷存储层5022的示意图，与此同时，所述栅线缝隙侧墙8中的所述氮化硅层805及所述隔离层2中的氮化硅层204也被去除；图9显示为去除相应部位的所述隧穿层5021的示意图，与此同时，所述栅线缝隙侧墙8中的所述氧化硅层804及所述隔离层2中的氧化硅层203也被去除。
如图10所示，本实施例中，还进一步去除所述栅线缝隙侧墙8中的氮化硅层803，与此同时，所述隔离层2中的氮化硅层202也被去除。
如图11所示，基于所述沟道层501被所述刻蚀通道9显露的部分外延生长多晶硅侧墙10。所述多晶硅侧墙10包括N型多晶硅或P型多晶硅。
作为示例，所述多晶硅侧墙10的外侧面可以突出于所述存储叠层502的外侧面，也可以不突出于所述存储叠层502的外侧面。本实施例中，所述多晶硅侧墙10与所述沟道层501在水平方向上的总宽度范围是10nm～50nm。所述多晶硅侧墙10在垂直方向上的厚度基于IMP扩散仿真结果，可以根据器件要求进行调整。
作为示例，所述多晶硅侧墙10的底面与所述垂直沟道结构的底面之间的距离范围是50nm～500nm。所述多晶硅侧墙10的顶面与所述垂直沟道结构的底面之间的距离范围是100nm～400nm。
作为示例，所述多晶硅侧墙10的顶面与距离最近的所述牺牲层402的底面之间的距离范围是20～500nm。
如图12所示，本实施例中，还进一步去除所述隔离层2剩余的所述氧化硅层201以暴露出所述衬底1，与此同时，所述栅线缝隙侧墙8中的所述氧化硅层802可能有所减薄。
再请参阅图13，执行步骤S3：形成P型掺杂层11，所述P型掺杂层11与所述多晶硅侧墙10的外侧壁连接。
具体的，所述P型掺杂层11作为擦除(Erase)操作时的空穴传输通道。
作为示例，采用选择性外延生长法形成所述P型掺杂层11，本实施例中，所述P型掺杂层11包括P型单晶硅。
作为示例，所述P型掺杂层11的顶面低于所述多晶硅侧墙10的顶面，本实施例中，所述P型掺杂层的厚度范围是10nm～300nm。
作为示例，所述P型掺杂层11的掺杂浓度范围是1E17 cm-3～9E22 cm-3。
再请参阅图14及15，执行步骤S4：形成N型掺杂层12于所述P型掺杂层11上方，所述N型掺杂层12与所述多晶硅侧墙10的外侧壁连接。
具体的，所述N型掺杂层12作为读取(Read)操作时的电子传输通道。
作为示例，采用化学气相沉积法形成所述N型掺杂层12，本实施例中，采用炉管沉积法沉积一覆盖层(参见图14)，然后去除所述覆盖层位于所述栅线缝隙7侧壁及所述介质层6上的部分(参见图15)以得到所述N型掺杂层12。所述N型掺杂层12包括N型多晶硅层，所述N型掺杂层12的厚度范围是40nm～200nm。
作为示例，所述N型掺杂层12的掺杂浓度范围是1E15 cm-3～9E19 cm-3。
请继续参见图15，执行步骤S5：形成栅极层13于所述N型掺杂层12上方，所述栅极层13与所述存储叠层502的外侧壁连接。
作为示例，形成所述栅极层13包括以下步骤：去除所述栅线缝隙侧墙8(本实施例中为剩余的所述氮化硅层801与所述氧化硅层802)，然后去除所述栅极牺牲层402，再形成栅极层13以替换所述栅极牺牲层402。
作为示例，所述栅极层13可以包括金属氮化物、金属、多晶硅、金属硅化物中的至少一种。
再请参阅图16至图18，执行步骤S6：形成阵列共源极结构15(Array CommonSource，简称ACS)，所述阵列共源极结构贯穿所述栅极层13，并与所述N型掺杂层12连接。
作为示例，可选地，形成所述阵列共源极结构包括以下步骤：
如图16及图17所示，形成隔离侧墙14于所述栅线缝隙7的侧壁。具体的，先沉积一隔离层(参见图16)，例如氧化硅层，然后刻蚀去除所述隔离层位于所述栅线缝隙7底部的部分(参见图17)，所述隔离层位于所述栅线缝隙7侧壁的部分作为所述隔离侧墙14。
如图18所示，形成所述阵列共源极结构15于所述栅线缝隙7中。作为示例，所述阵列共源极结构15包括与所述N型掺杂层12接触的TiN层1502、包裹于所述TiN层1502中的介质层1501(例如多晶硅等)及位于所述介质层1501上方的W层1503，所述W层1503的底部及侧壁被TiN材料包裹，以防止W(钨)扩散。
作为示例，所述阵列共源极结构15伸入所述N型掺杂层中的部分的厚度范围是10～180nm。
至此，制作得到三维存储器，请参阅图19，显示为所述三维存储器的结构示意图，其中采用实线粗箭头示出了读取时的电子传输路径，并采用虚线粗箭头示出了擦除时的空穴传输路径。
本实施例的制作方法采用不同掺杂类型在空间上分离电子传输通道与空穴传输通道，使得器件在读取时存在独立的电子传输通道，极大地降低了对底部选择栅(BSG)的要求，擦除时存在独立的空穴传输通道，可以采用体擦除方式实现擦除操作，极大地提高了器件的可靠性和擦除效率。
实施例二
本实施例中提供一种三维存储器，请参阅图19，显示为所述三维存储器的结构示意图，包括垂直沟道结构5、栅极叠层、多晶硅侧墙10、N型掺杂层12、P型掺杂层11及阵列共源极结构15，其中，所述垂直沟道结构5包括沟道层501及包围所述沟道层501外侧面及外底面的存储叠层502；所述栅极叠层包括在垂直方向上交替堆叠层间绝缘层401与栅极层13，所述栅极层13与所述存储叠层502的外侧壁接触；所述多晶硅侧墙10位于所述栅极叠层下方，并在水平方向上贯穿所述存储叠层502以与所述沟道层501连接；所述N型掺杂层12位于所述栅极叠层下方，并与所述多晶硅侧墙10的外侧壁连接；所述P型掺杂层11位于所述N型掺杂层12下方，并与所述多晶硅侧墙的10外侧壁连接；所述阵列共源极结构15贯穿所述栅极叠层结构，并与所述N型掺杂层12连接。
具体的，所述沟道层501用于提供选择晶体管和存储晶体管的沟道区，所述沟道层501的材质包括但不限于多晶硅，且所述沟槽层501可以为P型掺杂或N型掺杂。本实施例中，所述沟道层501以N型掺杂多晶硅为例。
具体的，所述存储叠层502自所述沟道层501往外依次包括隧穿层5021、电荷存储层5022及阻挡层5023，所述隧穿层5021、所述电荷存储层5022及所述阻挡层5023分别可为单层膜或多层膜。本实施例中，所述存储叠层502以氧化硅-氮化硅-氧化硅(ONO)层为例，且所述垂直沟道结构5还包括填充介质503，所述填充介质503包括但不限于氧化硅。
作为示例，所述多晶硅侧墙10包括N型多晶硅或P型多晶硅。所述多晶硅侧墙10的外侧面可以突出于所述存储叠层502的外侧面，也可以不突出于所述存储叠层502的外侧面。本实施例中，所述多晶硅侧墙10与所述沟道层501在水平方向上的总宽度范围是10nm～50nm。
作为示例，所述多晶硅侧墙10的底面与所述垂直沟道结构的底面之间的距离范围是50nm～500nm。所述多晶硅侧墙10的顶面与所述垂直沟道结构的底面之间的距离范围是100nm～400nm。
作为示例，所述多晶硅侧墙10的顶面与距离最近的所述栅极层13的底面之间的距离范围是20～500nm。
作为示例，所述P型掺杂层11包括P型单晶硅，所述N型掺杂层12包括N型多晶硅层。本实施例中，所述P型掺杂层11包括选择性外延生长单晶硅，所述N型掺杂层12包括化学气相沉积多晶硅。
作为示例，所述P型掺杂层11的顶面低于所述多晶硅侧墙10的顶面，本实施例中，所述P型掺杂层的厚度范围是10nm～300nm，所述P型掺杂层11的掺杂浓度范围是1E17cm-3～9E22 cm-3，所述N型掺杂层12的厚度范围是40nm～200nm，所述N型掺杂层12的掺杂浓度范围是1E15 cm-3～9E19 cm-3。
作为示例，所述栅极层13可以包括金属氮化物、金属、多晶硅、金属硅化物中的至少一种。
作为示例，所述阵列共源极结构15包括与所述N型掺杂层12接触的TiN层1502、包裹于所述TiN层1502中的介质层1501(例如多晶硅等)及位于所述介质层1501上方的W层1503，所述W层1503的底部及侧壁被TiN材料包裹，以防止W扩散。本实施例中，所述阵列共源极结构15与所述栅极叠层之间还通过隔离侧墙14隔离。
本实施例的三维存储器件中，所述P型掺杂层作为擦除操作时的空穴传输通道，所述N型掺杂层作为读取操作时的电子传输通道，由于器件在读取时存在独立的电子传输通道，极大地降低了对底部选择栅(BSG)的要求，擦除时存在独立的空穴传输通道，可以采用体擦除方式实现擦除操作，极大地提高了器件的可靠性和擦除效率。
综上所述，本发明的三维存储器件及其制作方法中，与沟道层连接的多晶硅侧墙同时与不同掺杂类型的材料层连接，可以实现电子和空穴的独立传输通道。读取时存在独立的电子传输通道，极大地降低了对底部选择栅(BSG)的要求，擦除时存在独立的空穴传输通道，可以采用体擦除方式实现擦除操作，极大地提高了器件的可靠性和擦除效率。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (16)
1.一种三维存储器的制作方法，其特征在于，包括以下步骤：
提供一基底结构，形成垂直沟道结构于所述基底结构中，所述垂直沟道结构包括沟道层及包围所述沟道层外侧面及外底面的存储叠层；
形成多晶硅侧墙，所述多晶硅侧墙在水平方向上贯穿所述存储叠层，并与所述沟道层连接；
形成P型掺杂层，所述P型掺杂层与所述多晶硅侧墙的外侧壁连接；
形成N型掺杂层于所述P型掺杂层上方，所述N型掺杂层与所述多晶硅侧墙的外侧壁连接；
形成栅极层于所述N型掺杂层上方，所述栅极层与所述存储叠层的外侧壁连接；
形成阵列共源极结构，所述阵列共源极结构贯穿所述栅极层，并与所述N型掺杂层连接。
2.根据权利要求1所述的三维存储器的制作方法，其特征在于，所述基底结构自下而上依次包括衬底、隔离层、牺牲层及叠层结构，所述垂直沟道结构上下贯穿所述叠层结构、所述牺牲层及所述隔离层，并往下延伸至所述衬底中，所述叠层结构包括在垂直方向上交替堆叠的层间绝缘层及栅极牺牲层，形成所述多晶硅侧墙包括以下步骤：
形成栅线缝隙于所述基底结构中，所述栅线缝隙垂直贯穿所述叠层结构，并暴露出所述牺牲层；
形成栅线缝隙侧墙；
去除所述牺牲层以得到刻蚀通道；
经由所述刻蚀通道去除所述存储叠层被所述刻蚀通道显露的部分以显露出所述沟道层；
基于所述沟道层被所述刻蚀通道显露的部分外延生长多晶硅侧墙。
3.根据权利要求2所述的三维存储器的制作方法，其特征在于，形成所述栅极层包括以下步骤：
去除所述栅线缝隙侧墙；
去除所述栅极牺牲层；
形成栅极层以替换所述栅极牺牲层。
4.根据权利要求2所述的三维存储器的制作方法，其特征在于，形成所述阵列共源极结构包括以下步骤：
形成隔离侧墙于所述栅线缝隙侧壁；
形成所述阵列共源极结构于所述栅线缝隙中。
5.根据权利要求1所述的三维存储器的制作方法，其特征在于：采用选择性外延生长法形成所述P型掺杂层。
6.根据权利要求1所述的三维存储器的制作方法，其特征在于：所述P型掺杂层包括P型单晶硅。
7.根据权利要求1所述的三维存储器的制作方法，其特征在于：采用化学气相沉积法形成所述N型掺杂层。
8.根据权利要求1所述的三维存储器的制作方法，其特征在于：所述N型掺杂层包括N型多晶硅层。
9.根据权利要求1所述的三维存储器的制作方法，其特征在于：所述多晶硅侧墙包括N型多晶硅或P型多晶硅。
10.根据权利要求1所述的三维存储器的制作方法，其特征在于：所述P型掺杂层的厚度范围是10nm～300nm，所述N型掺杂层的厚度范围是40nm～200nm。
11.根据权利要求1所述的三维存储器的制作方法，其特征在于：所述P型掺杂层的掺杂浓度范围是1E17cm-3～9E22cm-3，所述N型掺杂层的掺杂浓度范围是1E15cm-3～9E19cm-3。
12.一种三维存储器，其特征在于，包括：
垂直沟道结构，包括沟道层及包围所述沟道层外侧面及外底面的存储叠层；
栅极叠层，包括在垂直方向上交替堆叠层间绝缘层与栅极层，所述栅极层与所述存储叠层的外侧壁接触；
多晶硅侧墙，位于所述栅极叠层下方，并在水平方向上贯穿所述存储叠层以与所述沟道层连接；
N型掺杂层，位于所述栅极叠层下方，并与所述多晶硅侧墙的外侧壁连接；
P型掺杂层，位于所述N型掺杂层下方，并与所述多晶硅侧墙的外侧壁连接；
阵列共源极结构，贯穿所述栅极叠层结构，并与所述N型掺杂层连接。
13.根据权利要求12所述的三维存储器，其特征在于：所述P型掺杂层包括P型单晶硅，所述N型掺杂层包括N型多晶硅层，所述多晶硅侧墙包括N型多晶硅或P型多晶硅。
14.根据权利要求12所述的三维存储器，其特征在于：所述P型掺杂层包括选择性外延生长单晶硅，所述N型掺杂层包括化学气相沉积多晶硅。
15.根据权利要求12所述的三维存储器，其特征在于：所述P型掺杂层的厚度范围是10nm～300nm，所述N型掺杂层的厚度范围是40nm～200nm。
16.根据权利要求12所述的三维存储器，其特征在于：所述P型掺杂层的掺杂浓度范围是1E17cm-3～9E22cm-3，所述N型掺杂层的掺杂浓度范围是1E15cm-3～9E19cm-3。
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