CN109314147A - 具有用于竖直沟道的电荷载流子注入阱的三维存储器器件及其制造和使用方法 - Google Patents

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Abstract

本发明公开了埋藏源半导体层和p掺杂半导体材料部分，所述埋藏源半导体层和所述p掺杂半导体材料部分形成在衬底的第一部分上方。所述埋藏源半导体层为n掺杂半导体材料，并且所述p掺杂半导体材料部分嵌入所述埋藏源半导体层内。绝缘层和间隔材料层的交替堆叠在所述衬底上方形成。存储器堆叠结构穿过所述交替堆叠形成。所述间隔材料层形成为导电层或者被导电层替换。所述埋藏源半导体层可在形成所述交替堆叠之前或之后形成。所述埋藏源半导体层位于所述交替堆叠之下且覆于所述衬底的所述第一部分之上，并且接触所述竖直半导体沟道的至少一个表面。所述p掺杂半导体材料部分接触所述竖直半导体沟道的相应子集的至少一个表面。

Description

具有用于竖直沟道的电荷载流子注入阱的三维存储器器件及 其制造和使用方法
相关申请
本专利申请要求于2016年8月23日提交的美国非临时申请No.15/244,428的优先权的利益，其全文以引用方式并入本文。
技术领域
本公开整体涉及半导体器件领域，具体涉及三维存储器结构(诸如竖直NAND串和其他三维器件)及其制造方法。
背景技术
每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的一个方面，提供了三维存储器器件，其包括：位于衬底上方的绝缘层和导电层的交替堆叠；穿过交替堆叠延伸的存储器堆叠结构，每个存储器堆叠结构包括存储器膜和竖直半导体沟道；包括n掺杂半导体材料的埋藏源半导体层，其位于交替堆叠和衬底的第一部分之间并且接触竖直半导体沟道的至少一个表面；以及嵌入埋藏源半导体层并且接触竖直半导体沟道的相应子集的至少一个表面的p掺杂半导体材料部分，其中p掺杂半导体材料部分由埋藏源半导体层彼此横向隔开。
根据本公开的另一方面，提供了形成三维存储器器件的方法。埋藏源半导体层和p掺杂半导体材料部分的组合在衬底的第一部分上方形成。埋藏源半导体层包括n掺杂半导体材料，p掺杂半导体材料部分嵌入埋藏源半导体层内，并且其中p掺杂半导体材料部分由埋藏源半导体层彼此横向隔开。绝缘层和间隔材料层的交替堆叠在衬底上方形成。存储器堆叠结构穿过交替堆叠形成，每个存储器堆叠结构包括存储器膜和竖直半导体沟道。间隔材料层形成为导电层或者被导电层替换。埋藏源半导体层位于交替堆叠之下且覆于衬底的第一部分之上，并且接触竖直半导体沟道的至少一个表面。P掺杂半导体材料部分接触竖直半导体沟道的相应子集的至少一个表面。
附图说明
图1为根据本公开的第一实施方案的在形成至少一个外围器件之后的第一示例性结构的竖直剖面图。
图2A为根据本公开的第一实施方案的在形成埋藏源半导体层和p掺杂半导体材料部分的组合之后的第一示例性结构的竖直剖面图。
图2B为图2A的第一示例性结构的俯视图。平面A-A’为图2A的剖面图的平面。
图3为根据本公开的第一实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的第一示例性结构的竖直剖面图。
图4为根据本公开的第一实施方案的在形成台面区域和后向阶梯式介电材料部分之后的第一示例性结构的竖直剖面图。
图5为根据本公开的第一实施方案的在形成穿过交替堆叠延伸的存储器开口之后的第一示例性结构的竖直剖面图。
图6A至图6H为根据本公开的第一实施方案的在用于形成存储器堆叠结构的各种处理步骤期间的第一示例性结构内的存储器开口的顺序竖直剖面图。
图7为根据本公开的第一实施方案的在形成存储器堆叠结构之后的第一示例性结构的竖直剖面图。
图8为根据本公开的第一实施方案的在形成支撑柱结构和接触级介电层之后的第一示例性结构的竖直剖面图。
图9A为根据本公开的第一实施方案的在形成背侧沟槽之后的第一示例性结构的竖直剖面图。
图9B为图9A的第一示例性结构的俯视图。竖直平面A-A’为图9A的竖直剖面图的平面。
图10为根据本公开的第一实施方案的在形成背侧凹陷部之后的第一示例性结构的竖直剖面图。
图11为根据本公开的第一实施方案的在将导电材料沉积于背侧凹陷部和背侧沟槽中之后的第一示例性结构的竖直剖面图。
图12为根据本公开的第一实施方案的在将导电材料从背侧沟槽移除之后的第一示例性结构的竖直剖面图。
图13为根据本公开的第一实施方案的在形成绝缘隔离片和背侧接触通孔结构之后的第一示例性结构的竖直剖面图。
图14A为根据本公开的第一实施方案的在形成各种附加接触通孔结构之后的第一示例性结构的竖直剖面图。
图14B为图14A的第一示例性结构的俯视图。竖直平面A-A’为图14A的竖直剖面图的平面。
图15为根据本公开的第二实施方案的在埋藏源半导体层内形成多个凹陷部之后的第二示例性结构的竖直剖面图。
图16A为根据本公开的第二实施方案的在形成介电衬垫和p掺杂半导体材料部分之后的第二示例性结构的竖直剖面图。
图16B为图16A的第二示例性结构的俯视图。平面A-A’为图16A的剖面图的平面。
图17为根据本公开的第二实施方案的在形成各种附加接触通孔结构之后的第二示例性结构的竖直剖面图。
图18为根据本公开的第三实施方案的在形成至少一个外围器件和牺牲膜之后的第三示例性结构的竖直剖面图。
图19为根据本公开的第三实施方案的在牺牲膜中形成多个凹陷部之后的第三示例性结构的竖直剖面图。
图20A为根据本公开的第三实施方案的在形成介电衬垫和p掺杂半导体材料部分之后的第三示例性结构的竖直剖面图。
图20B为图20A的第三示例性结构的俯视图。平面A-A’为图20A的剖面图的平面。
图21为根据本公开的第三实施方案的在形成绝缘层和牺牲材料层的交替堆叠、台面区域和后向阶梯式介电材料部分之后的第三示例性结构的竖直剖面图。
图22为根据本公开的第三实施方案的在形成存储器堆叠结构、支撑柱结构、接触级介电层和背侧沟槽之后的第三示例性结构的竖直剖面图。
图23为根据本公开的第三实施方案的在形成源级腔体之后的第三示例性结构的竖直剖面图。
图24为根据本公开的第三实施方案的在形成埋藏源半导体层之后的第三示例性结构的竖直剖面图。
图25为根据本公开的第三实施方案的在以导电层替换牺牲材料层之后的第三示例性结构的竖直剖面图。
图26为根据本公开的第三实施方案的在形成绝缘隔离片、背侧接触通孔结构和附加接触通孔结构之后的第三示例性结构的竖直剖面图。
图27A为根据本公开的实施方案的在形成p掺杂半导体材料部分之后的第一、第二或第三示例性结构的交替实施方案的竖直剖面图。
图27B为图27A的示例性结构的俯视图。竖直平面A-A’为图27A的竖直剖面图的平面。
图28为根据本公开的实施方案的在形成接触通孔结构之后的图27A和图27B的交替实施方案的竖直剖面图。
具体实施方式
如上所述，本公开涉及三维存储器结构(诸如竖直NAND串和其他三维器件)及其制造方法，其各个方面描述如下。本公开的实施方案可用于形成各种结构，包括多级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元素，并且在本公开的整个说明书和权利要求书中可采用不同序号。如本文所用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件上。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下面的或上覆的结构的整体之上延伸，或者可具有比下面的或上覆的结构的范围小的范围。另外，层可以是均匀或不均匀的连续结构的厚度比连续结构的厚度小的区域。例如，层可以位于连续结构的顶表面和底表面之间或所在位置的任何一对水平平面之间。层可水平地、竖直地和/或沿渐缩表面延伸。衬底可为层，可在其中包括一个或多个层，并且/或者可在其上面、其上方和/或其下面具有一个或多个层。
如本文所用，“场效应晶体管”是指具有半导体沟道的任何半导体器件，电流以由外电场调制的电流密度流过该半导体沟道。如本文所用，“活性区域”是指场效应晶体管的源极区或场效应晶体管的漏极区。“顶部活性区域”是指位于场效应晶体管的另一活性区域上方的场效应晶体管的活性区域。“底部活性区域”是指位于场效应晶体管的另一活性区域下方的场效应晶体管的活性区域。单体三维存储器阵列为其中在单个衬底诸如半导体晶片上方形成多个存储器级而没有介于其间的衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下面级的层上。相反，二维阵列可以单独形成，然后封装在一起以形成非单体存储器器件。例如，如标题为“Three-dimensional Structure Memory”的美国专利No.5,915,167中所述，通过在单独的衬底上形成存储器级和竖直地堆叠存储器级来构造非单体堆叠存储器。可在键合前将衬底减薄或从存储器级移除，但由于存储器级最初是在单独的衬底上方形成的，所以这种存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可采用本文所述的各种实施方案来制造。
参考图1，示出了根据本公开的第一实施方案的第一示例性结构，其可用于例如制造包含竖直NAND存储器器件的器件结构。示例性结构包括衬底(9,10)，所述衬底可为半导体衬底。衬底可包括衬底半导体层10，该衬底半导体层可为衬底(诸如单晶片9)的上部，或者位于单晶片的顶表面上的单晶外延层或者另一生长衬底9。另选地，衬底部分9可为导电层，诸如金属性层，例如金属层。衬底半导体层10可通过沉积在导电层9上形成，或者它可从另一源衬底转移并键合至导电层9。另选地，导电层9可形成于半导体材料层10和半导体衬底(例如硅晶片)之间的凹陷部中。衬底(9,10)可包括至少一种元素半导体材料(诸如硅)、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料或者本领域内已知的其他半导体材料。基底可具有主表面，该主表面可例如为半导体材料层的最顶表面。主表面可为半导体表面。在一个实施方案中，半导体材料层10的整体可为单晶硅。在一个实施方案中，主表面可为单晶半导体表面。
如本文所用，“半导体材料”是指具有电导率的材料，该电导率范围从1.0×10-6S/cm(即1.0×10-4S/m)至1.0×105S/cm(即1.0×107S/m)。如本文所用，“半导体材料”是指在其中没有电掺杂剂的情况下具有从1.0×10-6S/cm至1.0×105S/cm范围电导率的材料，并且在用电掺杂剂适当掺杂时，能够产生具有从1.0S/cm至1.0×105S/cm范围电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘材料”或“介电材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指掺杂有原子浓度足够高的电掺杂剂而成为导电材料(即具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可为重掺杂半导体材料，或者可为包括电掺杂剂(即p型掺杂剂和/或n型掺杂剂)的半导体材料，电掺杂剂浓度提供从1.0×10-6S/cm至1.0×105S/cm范围的电导率。“本征半导体材料”是指不被掺杂以电掺杂物的半导体材料。因此，半导体材料可为半导体的或导电的，并且可为本征半导体材料或掺杂半导体材料。根据其中电掺杂剂的原子浓度，掺杂半导体材料可为半导体的或导电的。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量均在标准条件下进行。
外围电路的至少一个半导体器件700可形成在衬底(9,10)的一部分上。至少一个半导体器件可包括例如场效应晶体管。可选地，半导体材料层10的一部分可竖直地凹入外围器件区域200中以形成凹陷半导体表面，并且至少一个半导体器件700可形成在半导体材料层10的凹陷表面上。另选地，至少一个半导体器件700可形成在半导体材料层10的非凹陷半导体表面上。在另一另选配置中，至少一个半导体器件700可形成在存储器阵列区域100之下(即，在下文所述的存储器堆叠结构之下)。在这种情况下，如果层9为导电层，则至少一个半导体器件700可形成在位于层9之下的半导体衬底中。另选地，如果层9为衬底半导体层，则至少一个半导体器件700可形成在半导体材料层10中或层9中。
至少一个半导体器件700的区域(即区)在本文中被称为外围器件区域200。其中随后形成存储器阵列的区域在本文中被称为存储器阵列区域100。用于随后形成导电层的阶梯式平台的接触区域300可在存储器阵列区域100和外围器件区域200之间提供。
至少一个浅沟槽隔离结构120可通过蚀刻衬底(9,10)的部分并在其中沉积介电材料来形成。栅极介电层、至少一个栅极导体层和栅极覆盖介电层可形成在衬底上方，并且可随后被图案化以形成至少一个栅极结构(150,152,154,158)，每个栅极结构可包括栅极电介质150、栅电极(152,154)和栅极覆盖电介质158。栅电极(152,154)可包括第一栅电极部分152和第二栅电极部分154的堆叠。通过沉积并且各向异性地蚀刻介电衬垫，至少一个栅极间隔物156可围绕至少一个栅极结构(150,152,154,158)形成。例如通过采用至少一个栅极结构(150,152,154,158)作为掩模结构来引入电掺杂剂，活性区域130可形成在衬底的上部中。根据需要可以采用附加掩模。活性区域130可以包括场效应晶体管的源极区和漏极区。
可以可选地形成第一介电衬垫161和第二介电衬垫162。第一和第二介电衬垫(161,162)中的每一个可包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或少于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在例示性示例中，第一介电衬垫161可为氧化硅层，并且第二介电衬垫162可为氮化硅层。用于外围电路的至少一个半导体器件可包含用于随后将形成的存储器器件的驱动器电路，该存储器器件可包括至少一个NAND器件。平坦化介电层170可形成在至少一个半导体器件700上方，并且可被平坦化以提供平坦的顶表面。在至少一个半导体器件700形成在半导体材料层10的凹陷表面上的情况下，平坦化介电层170的顶表面可采用半导体材料层10的顶表面作为停止层来被平坦化。在至少一个半导体器件700形成在半导体材料层10的非凹陷顶表面上的情况下，可从存储器阵列区域100和接触区域300移除平坦化介电层170，并且可执行选择性外延工艺以从存储器阵列区域100和接触区域300生长附加的半导体材料。可采用平坦化工艺，使得半导体材料层10的添加的半导体材料的顶表面与平坦化介电层170的顶表面共面。
参考图2A和图2B，埋藏源半导体层61形成在半导体材料层10之上或之中。在一个实施方案中，埋藏源半导体层61通过将掺杂半导体层61沉积在半导体材料层10上方而形成。例如，层61可为n型重掺杂多晶硅层。可通过光刻和蚀刻来图案化层61，以暴露外围区域2000。在另一个实施方案中，通过将电掺杂剂注入半导体材料层10的上部来形成埋藏源半导体层61。在一个实施方案中，半导体材料层10可为p掺杂的，并且电掺杂剂可为n型掺杂剂。埋藏源半导体层61的形成方式可例如：通过在半导体材料层10上方施加注入掩模(其可包括光致抗蚀剂层)，通过光刻图案化注入掩模以形成在存储器阵列区域100上方延伸并且可选地延伸入接触区域300的开口，以及通过经由开口向注入掩模注入n型电掺杂剂(诸如磷、砷或锑)。
埋藏源半导体层61的厚度可在50nm至500nm的范围内，但是也可采用更小和更大的厚度。埋藏源半导体层61中的n型掺杂剂的平均净掺杂剂浓度可在1.0×1019/cm3至1.0×1021/cm3的范围内，但是也可采用更小和更大的平均净掺杂剂浓度。半导体材料层10的部分的p型掺杂剂浓度可在1.0×1014/cm3至1.0×1018/cm3的范围内，但是也可采用更小和更大的平均净掺杂剂浓度。p-n结可形成在半导体材料层10的剩余部分和埋藏源半导体层61之间。
分立p掺杂半导体材料部分6可形成在埋藏源半导体层61内。注入掩模(其可为光致抗蚀剂层)可施加在埋藏源半导体层61上方，并且可被光刻图案化以穿过其形成分立开口。可选择穿过注入掩模的开口的图案，使得穿过注入掩模的开口的区域与随后在衬底(9,10)的上方形成的存储器堆叠结构55的每一个部分地重叠，该衬底包括半导体材料层10和埋藏源半导体层61。随后形成的存储器堆叠结构55的位置在图2B中以虚线圆标记。
在一个实施方案中，穿过注入掩模的开口的图案可包括矩形开口的图案，该矩形开口沿第一水平方向hd1延伸并且具有沿垂直于第一水平方向hd1的第二水平方向hd2的宽度。在一个实施方案中，穿过注入掩模的矩形开口可形成二维阵列。另选地，开口可具有椭圆的或圆形的水平横截面形状。
能够以足以改变注入区域的净掺杂的剂量将p型掺杂剂注入埋藏源半导体层61的表面部分。被转换成p掺杂区域的埋藏源半导体层61的部分构成p掺杂半导体材料部分6。在一个实施方案中，p掺杂半导体材料部分6中的p型掺杂剂的平均净掺杂剂浓度可在1.0×1019/cm3至1.0×1021/cm3的范围内，但是也可采用更小和更大的平均净掺杂剂浓度。在一个实施方案中，p掺杂半导体材料部分6可被埋藏源半导体层61横向包围，并且可与埋藏源半导体层61形成p-n结。在一个实施方案中，每个p掺杂半导体材料部分6的底表面可接触埋藏源区域61的表面。在这种情况下，每个p掺杂半导体材料部分6可完全嵌入埋藏源区域61内。在一个实施方案中，p掺杂半导体材料部分6可具有基本为矩形的横截面形状，并且相邻部分6可被横截面形状也基本为矩形的埋藏源区域61的部分分开。
因此，在图1、图2A和图2B的处理步骤中，埋藏源半导体层61和p掺杂半导体材料部分6的组合形成在衬底(9,10)的第一部分(其为剩余的半导体材料层10)的上方。埋藏源半导体层61包括n掺杂半导体材料，并且p掺杂半导体材料部分6嵌入埋藏源半导体层61内。p掺杂半导体材料部分由埋藏源半导体层彼此横向隔开。通过沉积掺杂半导体层或者通过将n型掺杂剂注入覆于衬底的第一部分之上的衬底的第二部分(即在形成埋藏源半导体层61之前提供的半导体材料层10的表面部分)，形成埋藏源半导体层61。通过将n型掺杂剂注入分立区域中进入位于衬底的第二部分之上或之中的层内，形成p掺杂半导体材料部分6。P-n结形成在埋藏源半导体层61和每一个p掺杂半导体材料部分6之间。
参考图3，交替的多个第一材料层(其可为绝缘层32)和第二材料层(其可为牺牲材料层42)的堆叠形成在衬底(9,10)的顶表面的上方。每个第一材料层和每个第二材料层可通过保形沉积方法沉积，该保形沉积方法诸如低压化学气相沉积(LPCVD)或原子层沉积(ALD)。
如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的末端元件的第一元件的每个实例在两侧邻接第二元件的两个实例，并且不是交替的多个元件的末端元件的第二元件的每个实例在两侧邻接第一元件的两个实例。第一元件可以具有相同的厚度，或者可以具有不同的厚度。第二元件可以具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层能够以第一材料层的实例或第二材料层的实例开始，并且能够以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可形成在交替的多个内以周期性重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或构成中被修改的瞬态结构。
交替的多个的堆叠在本文中被称为交替堆叠(32,42)。在一个实施方案中，交替堆叠(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂或未掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、通常被称为高介电常数(高k)介电氧化物(例如氧化铝、氧化铪等)的介电金属氧化物及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料为可对于绝缘层32的第一材料选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如竖直NAND器件的控制栅电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包括氮化硅或半导体材料的间隔材料层，该半导体材料包括硅和锗中的至少一种。如本文所用，“间隔材料层”是指在两层(诸如一对绝缘层32)之间提供竖直间隔的材料层。因此，可形成绝缘层32和间隔材料层(如实施为牺牲材料层42)的交替堆叠。在这种情况下，间隔材料层形成为牺牲材料层42，并且随后在形成存储器堆叠结构之后被导电层替换。
在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四甲酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。
绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是对于每个绝缘层32和每个牺牲材料层42可采用更小和更大的厚度。绝缘层32和牺牲材料层(例如控制栅电极或牺牲材料层)42的对的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可采用更多的重复次数。堆叠中的顶栅电极和底栅电极可用作选择栅电极。在一个实施方案中，交替堆叠(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均匀厚度。
介电覆盖层70可形成在绝缘层32和牺牲材料层42的交替堆叠的上方。介电覆盖层70包括介电材料诸如氧化硅。介电覆盖层70的厚度可在30nm至600nm的范围内，但是也可采用更小和更大的厚度。
参考图4，阶梯腔体可形成在位于存储器阵列区域100和外围区域200之间的接触区域300之内，该外围区域包含用于外围电路的至少一个半导体器件。阶梯腔体可具有各种阶梯表面，使得阶梯腔体的水平横截面形状随着距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯腔体。该组处理步骤可包括例如第一类型的蚀刻工艺，该第一类型使腔体深度竖直地增加了一级或多级，以及第二类型的蚀刻工艺，该第二类型横向地扩展在第一类型的随后的蚀刻工艺中要竖直蚀刻的区域。如本文所用，包括交替多个级的结构的“级”被定义成结构内一对第一材料层和第二材料层的相对位置。
在形成阶梯腔体之后，交替堆叠(32,42)的外围部分在形成阶梯腔体之后可具有阶梯表面。如本文所用，“阶梯表面”是指包括至少两个水平表面和至少两个竖直表面的一组表面，使得每个水平表面邻接于从水平表面的第一边缘向上延伸的第一竖直表面，并且邻接于从水平表面的第二边缘向下延伸的第二竖直表面。“阶梯腔体”是指具有阶梯表面的腔体。
通过图案化交替堆叠(32,42)形成台面区域。交替堆叠(32,42)内除了最顶部牺牲材料层42之外的每个牺牲材料层42比交替堆叠(32,42)内的任何上覆牺牲材料层42横向延伸得更远。台面区域包括交替堆叠(32,42)的阶梯表面，该阶梯表面从交替堆叠(32,42)内的最底层持续延伸至交替堆叠(32,42)内的最顶层。在一个实施方案中，平坦化介电层170的顶表面可物理地暴露在阶梯腔体的底部。
通过在其中沉积介电材料，可在阶梯腔体中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。介电材料诸如氧化硅可沉积在阶梯腔体中。可例如通过化学机械平坦化(CMP)从最顶部绝缘层32的顶表面上方移除沉积介电材料的多余部分。填充阶梯腔体的沉积介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯表面和水平横截面区域的元件，该水平横截面区域随着距该元件所在衬底的顶表面的竖直距离而单调增加。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有或者可不掺杂有掺杂剂，诸如B、P和/或F。
参考图5，可在介电覆盖层70上方形成包括至少光致抗蚀剂层的光刻材料堆叠(未示出)，并且光刻材料堆叠可以光刻图案化以在存储器阵列区域100内形成开口。可通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一个各向异性蚀刻，经由介电覆盖层70并经由整个交替堆叠(32,42)转移光刻材料堆叠中的图案。图案化光刻材料堆叠中开口下面的交替堆叠(32,42)的部分被蚀刻以形成存储器开口49。换句话讲，图案化光刻材料堆叠中的图案穿过交替堆叠(32,42)的转移形成穿过交替堆叠(32,42)延伸的存储器开口49。用于蚀刻穿过交替叠堆(32，42)的材料的各向异性蚀刻过程的化学属性可交替以优化交替堆叠(32，42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49的侧壁可为基本竖直的，或者可为锥形的。随后可例如通过灰化来移除图案化光刻材料叠堆。
可选择存储器开口49的位置，使得存储器开口49的每个底表面横跨n型掺杂埋藏源半导体层61和p掺杂半导体材料部分6之间的p-n结中的一个。因此，p-n结在每个存储器开口49的底部物理地暴露。存储器开口49的图案可与图2B中的虚线图案相同，该图对应于随后在存储器开口49中形成的存储器堆叠结构55的区域。在一个实施方案中，每个存储器开口49的底部区域的至少10％(可大于20％，诸如25％至55％)可包括p掺杂半导体材料部分20的区域，并且每个存储器开口49的底部区域的至少20％(可大于40％，诸如45％至75％)可包括埋藏源半导体层61的区域。在一个实施方案中，位于存储器开口49之下的p-n结可包括基本竖直的表面。
参考图6A，示出了图5的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘覆盖层70、交替堆叠(32,42)，并且进入埋藏源半导体层61和p掺杂半导体材料部分6之间的p-n结的部分。每个存储器开口49的底表面相对于埋藏源半导体层61的顶表面的凹陷部深度可在0nm至30nm的范围内，但是也可采用更大的凹陷部深度。
参考图6B，可选的阻挡介电层52和电荷存储层54可循序地沉积在存储器开口49中。阻挡介电层52可包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可包括基本上由介电金属氧化物组成的介电金属氧化物层。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可基本上由至少一种金属元素和氧组成，或者可基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可包括介电常数大于7.9(即介电常数大于氮化硅的介电常数)的介电金属氧化物。
介电金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(TaO5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液态源雾化化学沉积或者这些沉积方法的组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可在1nm至20nm的范围内，但是也可采用更小和更大的厚度。介电金属氧化物层随后可用作阻挡所存储的电荷泄漏到控制栅电极的介电材料部分。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可包括具有不同材料组成的多个介电金属氧化物层。
另选地或除此之外，阻挡介电层52可包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施方案中，阻挡介电层52可包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可通过保形沉积方法形成，保形沉积方法诸如低压化学气相沉积、原子层沉积或这些方法的组合。介电半导体化合物的厚度可在1nm至20nm的范围内，但是也可采用更小和更大的厚度。另选地，可省略阻挡介电层52，并且可在形成背侧凹陷部之后形成背侧阻挡介电层，该背侧凹陷部形成在随后形成的存储器膜的表面上。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如可以是氮化硅)的电荷捕获材料的连续层或图案化分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化分立部分，导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有竖直重合的侧壁，并且电荷存储层54可形成为单个连续层。
在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可采用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为竖直间隔开的多个存储器材料部分。虽然采用其中电荷存储层54为单个连续层的实施方案来描述本公开，但是本公开确设想了其中电荷存储层54被竖直间隔开的多个存储器材料部分(其可为电荷捕获材料部分或电隔离导电材料部分)替换的实施方案。
电荷存储层54可以形成为均一组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如采用)可包括多个间隔开的浮栅材料层，其包含导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或者金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)以及/或者半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适的沉积技术形成。电荷存储层54的厚度可在2nm至20nm的范围内，但是也可采用更小和更大的厚度。
参考图6C，隧穿介电层56和可选的第一半导体沟道层601可循序地沉积在存储器开口49中。遂穿介电层56包括通过其可在合适的电偏压条件下执行电荷隧穿的介电材料。取决于待形成的单体三维NAND串存储器器件的操作模式，可通过热载流子注入或通过Fowler-Nordheim隧穿感应电荷转移来执行电荷隧穿。隧穿介电层56可包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或它们的组合。在一个实施方案中，隧穿介电层56可包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可在2nm至20nm的范围内，但是也可采用更小和更大的厚度。
可选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料或者本领域内已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)形成第一半导体沟道层601。第一半导体沟道层601的厚度可在2nm至10nm的范围内，但是也可采用更小和更大的厚度。腔体49’形成在未填充有沉积材料层(52,54,56,601)的每个存储器开口49的体积中。
参考图6D，采用至少一种各向异性蚀刻工艺循序地各向异性地蚀刻可选的第一半导体沟道层601、隧穿介电层56L、电荷存储层54、阻挡介电层52。可通过至少一种各向异性蚀刻工艺移除位于绝缘覆盖层70的顶表面上方的第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的部分。另外，可移除位于每个腔体49’的底部的第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的水平部分，以在其剩余部分形成开口。可通过各向异性蚀刻工艺蚀刻第一半导体沟道层601、隧穿介电层56、电荷存储层54、阻挡介电层52中的每一个。
电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区域的竖直堆叠。在一个实施方案中，电荷存储层54可为电荷存储层，其中邻近牺牲材料层42的每个部分构成电荷存储区域。
埋藏源半导体层61的表面和相应的p掺杂半导体材料部分6的表面物理地暴露在每个腔体49’的底部。存储器开口49中的一组阻挡介电层52、电荷存储层54和隧穿介电层56构成包括多个电荷存储区域(如实施为在牺牲材料层42的每一级处的电荷存储层54的部分)的存储器膜50，电荷存储区域通过阻挡介电层52和隧穿介电层56与周围的材料隔离。在一个实施方案中，第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可具有竖直重合的侧壁。
参考图6E，可将第二半导体沟道层602直接沉积在位于每个存储器开口49底部处的埋藏源半导体层61和相应p掺杂半导体材料部分6之间的p-n结上。第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料或者本领域内已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)形成第二半导体沟道层602。第二半导体沟道层602的厚度可在2nm至10nm的范围内，但是也可采用更小和更大的厚度。第二半导体沟道层602可部分地填充每个存储器开口中的腔体49'，或者可完全填充每个存储器开口中的腔体。
第一半导体沟道层601和第二半导体沟道层602的材料统称为半导体沟道材料。换句话讲，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的一组所有的半导体材料。
参考图6F，在每个存储器开口中的腔体49’未被第二半导体沟道层602完全填充的情况下，可将介电核心层62L沉积在腔体49’中以填充每个存储器开口内的腔体49’的任何剩余部分。介电核心层62L包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平坦化沉积工艺诸如旋涂来沉积介电核心层62L。
参考图6G，可例如通过从绝缘覆盖层70的顶表面上方的凹陷蚀刻来移除介电核心层62L的水平部分。介电核心层62L的每个剩余部分构成介电核心62。另外，可通过平坦化工艺移除位于绝缘覆盖层70的顶表面上方的第二半导体沟道层602的水平部分，该平坦化工艺可采用凹陷蚀刻或化学机械平坦化(CMP)。
第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。每个竖直半导体沟道60接触下面的p-n结。因此，每个半导体沟道接触埋藏源半导体层61的顶表面和相应p掺杂半导体材料部分20的顶表面。
隧穿介电层56被电荷存储层54包围，并且横向包围竖直半导体沟道60的部分。阻挡介电层52、电荷存储层54和隧穿介电层56的每个邻接组共同构成存储器膜50，该存储器膜可存储具有宏观保持时间的电荷。在一些实施方案中，阻挡介电层52可不存在于该步骤处的存储器膜50中，并且阻挡介电层可在形成背侧凹陷部后随后形成。如本文所用，宏观保持时间是指适合将存储器器件作为永久性存储器器件操作的保持时间，诸如超过24小时的保持时间。
参考图6H，每个介电核心62的顶表面可进一步凹陷入每个存储器开口内，例如通过凹陷蚀刻到位于绝缘覆盖层70的顶表面和绝缘覆盖层70的底表面之间的深度。可通过将掺杂半导体材料沉积在介电核心62上方的每个凹陷区域内来形成漏极区域63。掺杂半导体材料可以是例如掺杂的多晶硅。可例如通过化学机械平坦化(CMP)或凹陷蚀刻从绝缘覆盖层70的顶表面上方移除沉积半导体材料的多余部分，以形成漏极区域63。
示例性存储器堆叠结构55可嵌入图5所示的示例性结构中。图7示出了结合图6H中的示例性存储器堆叠结构的多个实例的示例性结构。每个示例性存储器堆叠结构55包括竖直半导体沟道60，该竖直半导体沟道可包括层(601,602)和存储器膜50。存储器膜50可包括横向包围竖直半导体沟道60的隧穿介电层56以及横向包围隧穿介电层56(如实施为存储器材料层54)和可选的阻挡介电层52的电荷存储区域的竖直堆叠。埋藏源半导体层61位于交替堆叠(32,42)之下且覆于衬底(即半导体材料层10)的第一部分之上。埋藏源半导体层61接触竖直半导体沟道60的底表面。每个p掺杂半导体材料部分6接触竖直半导体沟道60的相应子集的一个或多个底表面。在一个实施方案中，p掺杂半导体材料部分6可接触多个竖直半导体沟道60的底表面。
示例性结构包括半导体器件，该半导体器件包括堆叠(32,42)和穿过堆叠(32,42)延伸的存储器开口，该堆叠包括位于半导体衬底上方(例如半导体材料层10上方)的交替的多个材料层(例如牺牲材料层42)和绝缘层32。半导体器件还包括可选的阻挡介电层52，该阻挡介电层从堆叠的最底层(例如最底部牺牲材料层42)竖直延伸到堆叠的最顶层(例如最顶部牺牲材料层42)，并且接触存储器开口的侧壁和半导体衬底的水平表面。虽然采用用于存储器堆叠结构的所示配置来描述本公开，但本公开的方法可应用于包括多晶半导体沟道的另选存储器堆叠结构。
参考图8，可通过后向阶梯式介电材料部分65以及/或者通过绝缘覆盖层70以及/或者通过交替堆叠(32,42)来可选地形成至少一个支撑柱7P。在一个实施方案中，至少一个支撑柱7P可形成在接触区域300中，该接触区域位于存储器阵列区域100附近。至少一个支撑柱7P的形成方式可例如：通过形成延伸穿过后向阶梯式介电材料部分65并且/或者穿过交替堆叠(32,42)且至少延伸至衬底(9,10)顶表面的开口，以及通过用耐蚀刻化学物的材料填充开口，其中蚀刻化学物用来去除牺牲材料层42。
在一个实施方案中，至少一个支撑柱7P包括虚设存储器堆叠结构，该虚设存储器堆叠结构包含与存储器堆叠结构55同时形成的存储器膜50、半导体沟道60和核心电介质62。然而，虚设存储器堆叠结构7P未电连接到位线，并且用作支撑柱而非NAND串。
在另一个实施方案中，至少一个支撑柱7P可包括绝缘材料诸如氧化硅和/或介电金属氧化物诸如氧化铝。在该实施方案中，沉积在绝缘覆盖层70上方的介电材料的部分可作为接触级介电层73存在于绝缘覆盖层70的上方，该沉积与至少一个介电支撑柱7P的沉积同时发生。至少一个介电支撑柱7P和接触级介电层73中的每一个为可选结构。因此，接触级介电层73可存在于或者可不存在于绝缘覆盖层70和后向阶梯式介电材料部分65的上方。另选地，接触级介电层73的形成可省略，并且至少一个通孔级介电层可随后形成，即在形成背侧接触通孔结构之后形成。接触级介电层73和至少一个介电支撑柱7P可形成为整体构造的单个连续结构，即在其间没有任何材料界面。在另一个实施方案中，可例如通过化学机械平坦化或凹陷蚀刻来移除沉积在绝缘覆盖层70上方的介电材料的部分，该沉积与至少一个介电支撑柱7P的沉积同时发生。在这种情况下，接触级介电层73不存在，并且绝缘覆盖层70的顶表面可物理地暴露。
参考图9A和图9B，光致抗蚀剂层(未示出)可施加在交替堆叠(32,42)上方，并且可光刻图案化以在存储器开口49的组之间形成至少一个细长开口。光致抗蚀剂层中的图案可采用各向异性蚀刻通过交替堆叠(32,42)和/或后向阶梯式介电材料部分65来转移，以形成背侧沟槽79。背侧沟槽79可至少延伸至衬底(9,10)的顶表面，即延伸至埋藏源半导体层61的顶表面。在一个实施方案中，背侧沟槽79可沿第一水平方向hd1彼此横向隔开，并且可沿第二水平方向hd2横向延伸。背侧沟槽79可与p掺杂半导体材料部分6横向隔开。在这种情况下，p掺杂半导体材料部分6未物理地暴露在背侧沟槽79的底部。随后可以例如通过灰化移除光致抗蚀剂层。
参考图10，可例如采用蚀刻工艺将蚀刻剂引入至少一个背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料和埋藏源半导体层61的半导体材料选择性地蚀刻牺牲材料层42的第二材料。背侧凹陷部43形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料可对于绝缘层32的第一材料、至少一个介电支撑柱7P的材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层材料选择性地移除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32、至少一个支撑柱7P和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。在另一个实施方案中，牺牲材料层42可包括半导体材料诸如多晶硅，并且绝缘层32、至少一个介电支撑柱7P和后向阶梯式介电材料部分65的材料可选自氧化硅、氮化硅和介电金属氧化物。在这种情况下，可修改至少一个背侧沟槽79的深度，使得至少一个背侧沟槽79的最底部表面位于栅极介电层12内，即以避免半导体材料层10的顶表面的物理暴露。
对于第一材料和存储器膜50的最外层选择性地移除第二材料的蚀刻工艺可以是采用湿蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入至少一个背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿蚀刻槽中的湿法蚀刻工艺，磷酸蚀刻对于氧化硅、硅和本领域中采用的各种其他材料有选择性的氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，至少一个支撑柱7P、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的侧向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区域100包括单体三维NAND串的阵列，其具有设置在衬底(9,10)上方的多个器件级。在这种情况下，每个背侧凹陷部43可限定用于接纳单体三维NAND串的阵列的相应字线的空间。
多个背侧凹陷部43中的每一个可基本平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下面的绝缘层32的顶表面和上覆的绝缘层32的底表面竖直地限定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
参考图11，可以可选地形成背侧阻挡介电层(未示出)。背侧阻挡介电层(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在阻挡介电层52存在于每个存储器开口内的情况下，背侧阻挡介电层是可选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层。
至少一种金属材料可沉积在背侧凹陷部43的未填充的体积内、至少一个背侧沟槽79的侧壁上方以及接触级介电层73的顶表面上方。如本文所用，金属材料是指包括至少一种金属元素的导电材料。金属材料可通过保形沉积方法沉积，该保形沉积方法可例如为化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。金属材料可为元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属-半导体合金诸如金属硅化物、其合金及其组合或堆叠。可沉积在多个背侧凹陷部43中的非限制性示例性金属材料包括钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。
在一个实施方案中，至少一种金属材料可包括金属衬垫材料(其包括导电金属氮化物诸如TiN、TaN或WN)和金属填充材料(其包括元素金属诸如W、Co、Cu或Al或者至少两种元素金属的金属间合金)。在这种情况下，基本上由金属衬垫材料组成的金属衬垫和基本上由至少一种金属组成的金属填充材料层可循序地沉积在背侧凹陷部43中以及背侧沟槽79的侧壁和最顶部绝缘层32的上方。在一个实施方案中，金属衬垫可包括氮化钛，并且金属填充材料层可包括钨。在一个实施方案中，金属材料可通过化学气相沉积或原子层沉积来沉积。
多个导电层46可形成在多个背侧凹陷部43中，并且连续金属材料层46L可形成在每个背侧沟槽79的侧壁上以及接触级介电层73上方。导电层46中的每一个和连续金属材料层46L可包括金属衬垫和金属填充材料层的相应部分。因此，每个牺牲材料层42可被导电层46替换。背侧腔体79’存在于未填充有连续金属材料层46L的每个背侧沟槽79的部分中。
参考图12，连续导电材料层46L的沉积金属材料可从每个背侧沟槽79的侧壁以及从接触级介电层73的上方回蚀刻，例如通过各向异性蚀刻或各向同性蚀刻。背侧凹陷部43中的沉积金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线路结构。因此，牺牲材料层42被导电层46替换。
每个导电层46可用作位于同一级的多个控制栅电极和与位于同一级的多个控制栅电极电互连(即电短路)的字线的组合。每个导电层46内的多个控制栅电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅电极。换句话讲，每个导电层46可以是充当用于多个竖直存储器器件的公共控制栅电极的字线。
参考图13，绝缘隔离片74可通过保形绝缘材料层的沉积以及移除保形绝缘材料层的水平部分的各向异性蚀刻来形成。绝缘隔离片74包括介电材料，诸如氧化硅、氮化硅和/或介电金属氧化物。
背侧接触通孔结构76可形成在每个腔体79’内。每个背侧接触通孔结构76可填充相应腔体79’。每个背侧接触通孔结构76可形成在位于相应背侧沟槽79内的绝缘隔离片74内部。可通过将至少一种导电材料沉积在背侧沟槽79的每个剩余的未填充的体积(即腔体79’)中来形成背侧接触通孔结构76。例如，导电衬垫和导电填充材料可循序地沉积为至少一种导电材料。导电衬垫可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫的厚度可在3nm至30nm的范围内，但是也可采用更小和更大的厚度。导电填充材料可包括金属或金属合金。例如，导电填充材料可包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。另选地，背侧接触通孔结构76可包括掺杂半导体材料(诸如掺杂多晶硅)和金属(诸如W)。在另选的实施方案中，背侧沟槽79的一些或全部可用绝缘材料完全填充。在那种情况下，到源61的接触通孔结构76可位于背侧沟槽79的仅一些中，或者接触通孔结构76可位于外围区域中而非背侧沟槽76中。
可例如通过化学机械平坦化(CMP)将至少一种导电材料平坦化。背侧沟槽79内的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。每个背侧接触通孔结构76可直接形成在埋藏源半导体层61的顶表面上和相应的绝缘隔离片74上。
参考图14A和图14B，附加的接触通孔结构(88,86,8P)可以通过接触级介电层73形成，并且可以可选地通过后向阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可通过每个漏极区域63上的接触级介电层73形成。字线接触通孔结构86可通过接触级介电层73以及通过后向阶梯式介电材料部分65形成在导电层46上。器件接触通孔结构8P可通过后向阶梯式介电材料部分65直接形成在半导体器件700的相应节点上，该半导体器件可为用于存储器阵列区域100内的存储器阵列的外围器件。线级介电层(未示出)可形成在接触级介电层73上方。与漏极接触通孔结构88电接触的位线(未示出)可形成在线级介电层中。附加的线级互连结构可形成在线级介电层中，以使字线接触通孔结构86与器件接触通孔结构8P电连接。如本文所用，如果两个元件之间存在导电路径，则两个元件彼此电连接。
埋藏源半导体层61为“埋藏”结构，该结构位于绝缘层32和导电层46的交替堆叠(32,42)下方，并且位于衬底(9,10)的上部内。在第一示例性结构的一个实施方案中，埋藏源半导体层61和p掺杂半导体材料部分6可包括多晶半导体材料，诸如多晶硅。在第一示例性结构的另一个实施方案中，埋藏源半导体层61可包括单晶半导体材料，并且p掺杂半导体材料部分6可为单晶且外延对齐到埋藏源半导体层61的单晶半导体材料。P-n结位于埋藏源半导体层61和每一个p掺杂半导体材料部分6之间。在一个实施方案中，衬底(9,10)包括第一部分，该第一部分包括半导体材料层10，并且埋藏源半导体层61可为覆于衬底(9,10)的第一部分之上的衬底(9,10)的第二部分。在一个实施方案中，衬底(9,10)的第一部分可具有p型掺杂。
参考图15，通过采用图2的处理步骤形成埋藏源半导体层61，可从图1的第一示例性结构导出根据本公开的第二实施方案的第二示例性结构。可例如通过在衬底(9,10)(其包括半导体材料层10和埋藏源半导体层61)的上方施加并图案化光致抗蚀剂层以在存储器阵列区域100中的光致抗蚀剂层的部分中形成开口，以及通过将开口的图案转移到埋藏源半导体层61的上部，从而在埋藏源半导体层61内形成隔离凹陷部15。光致抗蚀剂层中开口的图案可与图2B中所示的p掺杂半导体材料部分6的图案相同。
可采用各向同性蚀刻和/或各向异性蚀刻来蚀刻埋藏源半导体层61的物理暴露部分。在一个实施方案中，可执行各向异性蚀刻以在埋藏源半导体层61的上部中形成凹陷部15。在这种情况下，凹陷部15的侧壁可为基本竖直的。在一个实施方案中，凹陷部15可具有矩形的水平横截面形状。另选地，凹陷部15可具有椭圆的或圆形的水平横截面形状。多个凹陷部15可形成在埋藏源半导体层61内。每个凹陷部15均为腔体，并且可具有凹陷顶表面，该凹陷顶表面相对于埋藏源半导体层61的顶表面竖直地凹陷。随后可以例如通过灰化移除光致抗蚀剂层。
参考图16A和图16B，介电衬垫16可形成在每个凹陷部15内。介电衬垫16包括扩散阻挡材料，诸如氮化硅和/或介电金属氧化物。可采用保形沉积方法，诸如化学气相沉积(CVD)或原子层沉积(ALD)，将包括扩散阻挡材料的保形介电材料层沉积在凹陷部15中。保形介电材料层的厚度可在2nm至6nm的范围内，但是也可采用更小和更大的厚度。
p掺杂半导体材料可沉积在凹陷部15的未填充体积中以及保形介电材料层的水平部分的顶表面上方，该保形介电材料层覆于埋藏源半导体层61的最顶表面之上。在一个实施方案中，p掺杂半导体材料中的p型掺杂剂的平均掺杂剂浓度可在1.0×1019/cm3至1.0×1021/cm3的范围内，但是也可采用更小和更大的平均掺杂剂浓度。p掺杂半导体材料在沉积时可为非晶的或多晶的。在p掺杂半导体材料为非晶的情况下，随后可执行结晶退火工艺以将p掺杂非晶半导体材料转化成p掺杂多晶半导体材料。在一个实施方案中，p掺杂半导体材料可包括硅、硅锗合金、硅碳合金、硅锗碳合金、化合物半导体材料或其组合。可选择沉积p掺杂半导体材料的厚度，使得每个凹陷部15的整个体积都填充有沉积p掺杂半导体材料。
随后，可执行至少一种平坦化工艺，以从包括埋藏源半导体层61的最顶表面的水平平面上方移除沉积p掺杂半导体材料和保形介电材料层的水平部分。可采用凹陷蚀刻和/或化学机械平坦化工艺从存储器阵列区域100中的凹陷部15的体积外部移除沉积p掺杂半导体材料和保形介电材料层的部分。凹陷部15内的保形介电材料层的每个剩余部分构成介电衬垫16。凹陷部15内的沉积p掺杂半导体材料的每个剩余部分构成p掺杂半导体材料部分6’。介电衬垫16和p掺杂半导体材料部分6’的顶表面可与埋藏源半导体层61的最顶表面共面。每个p掺杂半导体材料部分6’可由相应介电衬垫16与埋藏源半导体层61横向隔开和纵向隔开。
埋藏源半导体层61和p掺杂半导体材料部分6’的组合形成在衬底的第一部分上方(即半导体材料层10的剩余部分上方)。埋藏源半导体层61包括n掺杂半导体材料，并且p掺杂半导体材料部分6’嵌入埋藏源半导体层61内。p掺杂半导体材料部分6’由埋藏源半导体层61和介电衬垫16彼此横向隔开。
参考图17，可执行图3至图5、图6A至图6H、图7、图8、图9A至图9B、图10至图13、图14A和图14B的处理步骤。图17的第二示例性结构可不同于图14A、图14B等的第一示例性结构，其中第二实施方案中的p掺杂半导体材料部分6’为多晶的，而第一实施方案中的p掺杂半导体材料部分6可为单晶的。另外，p掺杂半导体材料部分6’由第二示例型结构中的介电衬垫16与埋藏源半导体层61横向隔开，而p-n结存在于每个p掺杂半导体材料部分6和第一实施方案中的埋藏源半导体层61之间。每个竖直半导体沟道60接触埋藏源半导体层61的顶表面、相应p掺杂半导体材料部分6’的顶表面和介电衬垫16的顶表面。
参考图18，示出了根据本公开的第三实施方案的第三示例性结构。在该第三实施方案中，埋藏源半导体层可接触半导体沟道60的侧面和底部，而不是仅接触半导体沟道60的底部。通过在半导体材料层10的顶表面上方形成牺牲膜111，可从第一示例性结构导出第三示例性结构。牺牲膜111包括在随后的处理步骤中被移除的牺牲材料。牺牲材料可以为可对于半导体材料层10、平坦化介电层170以及随后形成的绝缘层和牺牲材料层的交替堆叠的材料选择性地移除的任何材料。牺牲膜114的牺牲材料可例如为半导体材料，诸如未掺杂(即本征)多晶硅、未掺杂非晶硅、锗、硅锗合金、化合物半导体材料或者与半导体材料层10的组成不同的有机半导体材料。另选地，牺牲膜111的牺牲材料可包括介电材料，诸如有机硅酸盐玻璃、非晶碳、类金刚石碳(DLC)、硅基聚合物或其多孔衍生物。牺牲膜111的厚度可在30nm至600nm的范围内，但是也可采用更小和更大的厚度。
参考图19，可例如通过在牺牲膜111上方施加并图案化光致抗蚀剂层以在存储器阵列区域100中的光致抗蚀剂层的部分中形成开口，以及通过将开口的图案转移到牺牲材料层111，从而在牺牲膜111内形成隔离凹陷部17。光致抗蚀剂层中开口的图案可与图2B中所示的p掺杂半导体材料部分6的图案相同。
可采用各向同性蚀刻和/或各向异性蚀刻来蚀刻牺牲膜111的物理暴露部分。在一个实施方案中，可执行各向异性蚀刻以在牺牲膜111的上部中形成凹陷部17。在这种情况下，凹陷部17的侧壁可为基本竖直的。在一个实施方案中，凹陷部17可具有矩形的水平横截面形状。另选地，凹陷部17可具有椭圆的或圆形的水平横截面形状。多个凹陷部17可形成在牺牲膜111内。每个凹陷部17均为腔体，并且可具有凹陷顶表面，该凹陷顶表面相对于牺牲膜111的顶表面竖直地凹陷。随后可以例如通过灰化移除光致抗蚀剂层。
参考图20A和图20B，介电衬垫16可形成在每个凹陷部17内。介电衬垫16包括扩散阻挡材料，诸如氮化硅和/或介电金属氧化物。可采用保形沉积方法，诸如化学气相沉积(CVD)或原子层沉积(ALD)，将包括扩散阻挡材料的保形介电材料层沉积在凹陷部17中。保形介电材料层的厚度可在2nm至6nm的范围内，但是也可采用更小和更大的厚度。
p掺杂半导体材料可沉积在凹陷部17的未填充体积中以及保形介电材料层的水平部分的顶表面上方，该保形介电材料层覆于牺牲膜111的最顶表面之上。在一个实施方案中，p掺杂半导体材料中的p型掺杂剂的平均掺杂剂浓度可在1.0×1019/cm3至1.0×1021/cm3的范围内，但是也可采用更小和更大的平均掺杂剂浓度。p掺杂半导体材料在沉积时可为非晶的或多晶的。在p掺杂半导体材料为非晶的情况下，随后可执行结晶退火工艺以将p掺杂非晶半导体材料转化成p掺杂多晶半导体材料。在一个实施方案中，p掺杂半导体材料可包括硅、硅锗合金、硅碳合金、硅锗碳合金、化合物半导体材料或其组合。可选择沉积p掺杂半导体材料的厚度，使得每个凹陷部17的整个体积都填充有沉积p掺杂半导体材料。
随后，可执行至少一种平坦化工艺，以从包括牺牲膜111的最顶表面的水平平面上方移除沉积p掺杂半导体材料和保形介电材料层的水平部分。可采用凹陷蚀刻和/或化学机械平坦化工艺从存储器阵列区域100中的凹陷部17的体积外部移除沉积p掺杂半导体材料和保形介电材料层的部分。凹陷部17内的保形介电材料层的每个剩余部分构成介电衬垫16。凹陷部17内的沉积p掺杂半导体材料的每个剩余部分构成p掺杂半导体材料部分6’。介电衬垫16和p掺杂半导体材料部分6’的顶表面可与牺牲膜111的最顶表面共面。每个p掺杂半导体材料部分6’可由相应介电衬垫16与牺牲膜111横向隔开和纵向隔开。
牺牲膜111和p掺杂半导体材料部分6’的组合形成在衬底的第一部分上方(即半导体材料层10的剩余部分上方)。p掺杂半导体材料部分6’由牺牲膜111和介电衬垫16彼此横向隔开。
参考图21，可执行图3至图5和图6A至图6H的处理步骤，以形成接触相应竖直半导体沟道60的顶端的存储器堆叠结构55、可选介电核心62和漏极区域63。每个竖直半导体沟道60接触牺牲膜111的顶表面、相应p掺杂半导体材料部分6’的顶表面和相应介电衬垫16的顶表面。
参考图22，可执行图8、图9A和图9B的处理步骤，以形成延伸穿过接触级介电层73、后向阶梯式介电材料部分65以及绝缘层32和牺牲材料层42的交替堆叠(32,42)的可选支撑柱7P、可选接触级介电层和背侧沟槽79。支撑柱7P(如果存在)可延伸穿过交替堆叠(32,42)和牺牲膜111，并且延伸至半导体材料层10。每个背侧沟槽79可至少延伸至牺牲膜111的顶表面，并且可延伸入牺牲膜111。在一个实施方案中，牺牲膜111可在形成背侧沟槽79的各向异性蚀刻期间用作蚀刻停止结构。
参考图23，可通过移除对交替堆叠(32,42)和半导体材料层10为选择性的牺牲膜111来形成源级腔体113。在一些实施方案中，可通过背侧沟槽引入蚀刻剂或反应剂来移除对于交替堆叠(32,42)及对于衬底(即半导体材料层10)为选择性的牺牲膜111，以形成源级腔体113。
例如，如果牺牲膜111的牺牲材料包括锗或硅锗合金，绝缘层32包括氧化硅，并且牺牲材料层42包括氮化硅，则可采用运用氢氧化铵和过氧化氢的湿法蚀刻工艺来移除对于半导体材料层20和交替堆叠(32,42)为选择性的牺牲膜111。可通过背侧沟槽79将蚀刻剂提供给半导体膜111。在另一个示例中，如果牺牲膜111的牺牲材料包括本征半导体材料(诸如本征非晶硅)，则可采用蚀刻工艺，该蚀刻工艺蚀刻对于半导体材料层10的掺杂半导体材料和交替堆叠(32,42)的材料为选择性的未掺杂半导体材料。在另一个示例中，如果牺牲膜111的牺牲材料包括非晶碳或类金刚石碳，则可采用灰化工艺来移除牺牲膜111而不移除半导体材料层10或交替堆叠(32,42)。可通过背侧沟槽79将反应剂(其可为氧化剂，诸如氧气或臭氧)提供给半导体膜111。在又一个示例中，牺牲膜111的牺牲材料包括有机硅酸盐玻璃或多孔有机硅酸盐玻璃，可采用稀氢氟酸移除对于半导体材料层10和交替堆叠(32,42)为选择性的牺牲膜111。可通过背侧沟槽79将蚀刻剂提供给半导体膜111。在移除牺牲膜111期间，存储器膜50可用作蚀刻停止结构。源级腔体113包括从中移除牺牲膜111的体积。
随后，通过选择性蚀刻移除包含可选的阻挡介电层52、电荷存储层54和隧穿介电层56的存储器膜50，以暴露源级腔体113中的半导体沟道60的侧壁和底部。在一个实施方案中，可例如采用各向同性蚀刻诸如湿法蚀刻来可选地移除介电衬垫16的侧壁。例如，如果介电衬垫16包括氮化硅，则可通过采用热磷酸的湿法蚀刻工艺来移除介电衬垫16的侧壁。在移除介电衬垫16的侧壁之后，p掺杂半导体材料部分6’和半导体材料层10之间的介电衬垫16的水平部分可保留。每个竖直半导体沟道60的底表面和侧面的第一部分物理地暴露于源级腔体113，并且每个竖直半导体沟道60的底表面的第二部分可物理地接触相应p掺杂半导体材料部分6’的顶表面。存储器膜50的剩余部分接触每个竖直半导体沟道60的侧面的第二部分和相应p掺杂半导体材料部分6’的表面。
参考图24，可通过将n掺杂半导体材料选择性沉积在源极腔体143和背侧沟槽79的下部中来形成埋藏源半导体层161。埋藏源半导体层161包括n掺杂半导体材料，并且充当用于竖直场效应晶体管的公共源极区，该竖直场效应晶体管包括作为沟道区域的竖直半导体沟道60。例如，埋藏源半导体层161可包括n掺杂硅(例如n型多晶硅)、n掺杂硅锗合金或n掺杂化合物半导体材料。在一个实施方案中，埋藏源半导体层161形成为在整个交替堆叠(32,42)下方并且在所有背侧沟槽79中延伸的单个连续材料层。埋藏源半导体层161中的n型掺杂剂的平均掺杂剂浓度可在1.0×1019/cm3至1.0×1021/cm3的范围内，但是也可采用更小和更大的平均净掺杂剂浓度。
在一个实施方案中，牺牲材料层42可包括介电材料(诸如氮化硅)，并且埋藏源半导体层161可通过选择性半导体沉积工艺形成，该沉积工艺仅从物理暴露的半导体表面生长半导体材料，且不会从介电表面(诸如绝缘层32和牺牲材料层42的表面)生长半导体材料。
在选择性半导体沉积工艺(诸如选择性外延工艺)中，反应剂(包括用于半导体材料的前体)和蚀刻剂可同时或交替地流入处理腔。用于选择性半导体沉积工艺的前体的非限制性示例包括硅烷(SiH4)、二氯硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)、四氯化硅(SiCl4)、乙硅烷(Si2H6)、锗烷(GeH4)、乙锗烷(Ge2H6)以及包括至少一种半导体元素的其他有机或无机前体。示例性蚀刻剂为氯化氢(HCl)气体。半导体材料的沉积和/或成核以比在介电表面上更高的速率在半导体表面上进行。在选择性半导体沉积工艺期间可控制蚀刻剂的流率，使得由蚀刻剂提供的蚀刻速率可介于半导体表面上的沉积速率和介电表面上的沉积速率之间，以实现n掺杂半导体材料的选择性沉积。
在一个实施方案中，埋藏源半导体层161可包括外延对齐到掺杂半导体阱10D的单晶材料的n掺杂外延半导体材料，该掺杂半导体阱为半导体材料层10的部分。在这种情况下，埋藏源半导体层161可通过选择性外延工艺形成，该选择性外延工艺将掺杂单晶半导体材料沉积在源极腔体143中，使得沉积的掺杂单晶半导体材料与衬底(即半导体材料层10)中的单晶材料外延对齐。
另选地，埋藏源半导体层161可包括n掺杂多晶半导体材料。可用埋藏源半导体层161填充源极腔体143的整体。可选择选择性或非选择性半导体材料沉积工艺的持续时间，使得埋藏源半导体层161的顶表面包括邻接于最底部绝缘层32的侧壁的外围。如未填充有层161的多晶硅，则背侧腔体79’可存在于每个背侧沟槽79内。
因此，牺牲膜111可被埋藏源半导体层161替换，以在衬底(即半导体材料层10)的第一部分上方形成埋藏源半导体层161和p掺杂半导体材料部分6’的组合。埋藏源半导体层161包括n掺杂半导体材料，并且p掺杂半导体材料部分6’嵌入埋藏源半导体层161内。p掺杂半导体材料部分6’由埋藏源半导体层161彼此横向隔开。埋藏源半导体层161位于交替堆叠(32,42)之下且覆于衬底的第一部分之上，并且接触暴露在源级腔体113中的竖直半导体沟道60的侧面和底表面以实现増大的接触面积。p掺杂半导体材料部分6’接触竖直半导体沟道60的相应子集的一个或多个底表面。
参考图25，可执行图10、图11和图12的处理步骤，以导电层46替换牺牲材料层42。用来移除牺牲材料层42的蚀刻剂可对于埋藏源半导体层161的材料为选择性的，即不以显著的蚀刻速率移除埋藏源半导体层161的材料。
参考图26，可执行图13、图14A和图14B的处理步骤，以形成绝缘隔离片74、背侧接触通孔结构76和附加接触通孔结构(88,86,8P)。可形成附加金属互连结构(诸如位线)，以向各种接触通孔结构(76,88,86,8P)提供电连接以及/或者在各种接触通孔结构间提供电连接。
在图26中所示的第三示例性结构中，p-n结可位于埋藏源半导体层161和每一个p掺杂半导体材料部分6’之间。介电衬垫16可位于衬底(9,10)和每一个p掺杂半导体材料部分6’之间。另选地，p-n结可省略，并且介电衬垫16的竖直部分可保留在埋藏源半导体层161和每一个p掺杂半导体材料部分6’之间。
图27A、图27B和图28示出了可在本公开的第一、第二或第三示例性结构中采用的用于p掺杂半导体材料部分(6或6’)的形状的另选配置。在该配置中，p掺杂半导体材料部分(6或6’)可形成为具有非矩形的水平横截面形状，诸如椭圆的水平横截面形状或圆形的水平横截面形状。p掺杂半导体材料部分(6或6’)被布置成使得随后形成的每个竖直半导体沟道60接触埋藏源半导体层(61或161)的部分和相应p掺杂半导体材料部分(6或6’)的顶表面。图28示出了示例性结构的竖直剖面图，该示例性结构采用图27A和图27B所示的p掺杂半导体材料部分(6或6’)的形状的另选配置。
本公开的示例性结构中的每一个可包括三维存储器器件，该存储器器件可包括：如衬底存在则位于衬底(9,10)上方的绝缘层32和导电层46的交替堆叠(32,46)，穿过交替堆叠(32,46)延伸的存储器堆叠结构55，包括存储器膜50和竖直半导体沟道60的存储器堆叠结构55的每一个，包括位于交替堆叠(32,46)和衬底(例如半导体材料层10)的第一部分之间的n掺杂半导体材料并且接触竖直半导体沟道60底表面的埋藏源半导体层(61或161)，以及嵌入埋藏源半导体层(61或161)内并且接触竖直半导体沟道60的相应子集的一个或多个底表面的p掺杂半导体材料部分(6或6’)。p掺杂半导体材料部分(6或6’)由埋藏源半导体层(61或161)彼此横向隔开。
在一个实施方案中，p掺杂半导体材料部分(6或6’)中的每一个接触多个竖直半导体沟道60。在一个实施方案中，三维存储器器件还可包括：穿过交替堆叠(32,46)延伸至埋藏源半导体层(61或161)顶表面的背侧沟槽79；位于背侧沟槽79外围的绝缘隔离片74；以及位于绝缘隔离片74内并且接触埋藏源半导体层(61或161)的背侧接触通孔结构76。
漏极区域63可接触相应竖直半导体沟道60的顶部。在一个实施方案中，存储器膜50可包括：横向包围并接触竖直半导体沟道60的隧穿介电层56；以及在导电层46的每一级横向包围隧穿介电层56的电荷存储区域(如实施为位于导电层46的层级处的电荷存储层54的部分)。
在一个实施方案中，交替堆叠(32,46)可包括台面区域，其中交替堆叠(32,46)内除了最顶部导电层46之外的每个导电层46比交替堆叠(32,46)内的任何上覆导电层46横向延伸得更远。台面区域可包括交替堆叠(32,46)的阶梯表面，该阶梯表面从交替堆叠(32,46)内的最底层持续延伸至交替堆叠(32,46)内的最顶层。
在第一实施方案中，埋藏源半导体层61包括多晶单晶半导体材料，并且p掺杂半导体材料部分6为多晶或单晶且外延对齐到埋藏源半导体层61的单晶半导体材料。P-n结位于埋藏源半导体层61和每一个p掺杂半导体材料部分6之间。在一个实施方案中，埋藏源半导体层61可为覆于衬底(即半导体材料层10)的第一部分之上的衬底(9,10)的第二部分。衬底(半导体材料层10)的第一部分可具有p型掺杂。
在第二或第三实施方案中，埋藏源半导体层(61或161)可包括多晶或单晶半导体材料，并且p掺杂半导体材料部分6’可为多晶的。如在第二实施方案中，介电衬垫16可位于埋藏源半导体层61和相应p掺杂半导体材料部分6’之间。在第二实施方案中，埋藏源半导体层61可为覆于衬底(即半导体材料层10)的第一部分之上的衬底的第二部分。衬底(即半导体材料层10)的第一部分可具有p型掺杂。如在第二和第三实施方案中，每个介电衬垫16可接触竖直半导体沟道60的一个或多个底表面。
在第三实施方案中，埋藏源半导体层161可包括第一多晶半导体材料或外延半导体材料，并且p掺杂半导体材料部分6’可包括第二多晶半导体材料。P-n结可位于埋藏源半导体层161和每一个p掺杂半导体材料部分6’之间。介电衬垫16可位于衬底(即半导体材料层10)和每一个p掺杂半导体材料部分6’之间。
本公开的示例性结构中的每一个可包括三维存储器器件。在一个实施方案中，三维存储器器件包括竖直NAND存储器器件。导电层46可包括或者可电连接到单体三维NAND存储器器件的相应字线。衬底(9，10)可以包括硅衬底。竖直NAND存储器器件可包括硅衬底上方的单体三维NAND串阵列。单体三维NAND串阵列的第一器件级中的至少一个存储器单元(如实施为在导电层46的层级处的电荷存储层54的部分)可位于单体三维NAND串阵列的第二器件级中的另一存储器单元(如实施为在另一导电层46的层级处的电荷存储层54的另一部分)上方。硅衬底可包含集成电路，该集成电路包括用于位于其上的存储器器件的驱动器电路。导电层46可包括多个控制栅电极，这些控制栅电极具有基本上平行于衬底(9,10)顶表面延伸，例如在一对背侧沟槽79之间的条状。多个控制栅电极包括位于第一器件级中的至少第一控制栅电极和位于第二器件级中的第二控制栅电极。单体三维NAND串阵列可包括：多个半导体沟道60(其中多个半导体沟道60中的每一个的至少一个端部基本上垂直于衬底(9,10)的顶表面延伸)和多个电荷存储元件(如实施为导电层46的层级处的电荷存储层54的部分)。每个电荷存储元件可位于多个半导体沟道60中的相应一个的附近。
在一个实施方案中，包含竖直半导体沟道60的每个NAND串可通过在本文中被称为“栅极诱导漏极泄漏”(“GIDL”)擦除的方法来擦除。将正电压施加到埋藏源半导体层(61,161)，并且将不同的、较低的正电压(例如负电压或较小的正电压)施加到漏极接触通孔结构88。在一些实施方案中，漏极接触通孔结构88却是接地的。电子和空穴在n型埋藏源半导体层(61,161)和p掺杂半导体材料部分(6或6’)之间的n-p结处分离。空穴可移离埋藏源半导体层处的正电压，并从充当空穴储存器p阱的p掺杂半导体材料部分(6或6’)注入到竖直半导体沟道60中。然后，空穴与存储器膜50的电荷存储层54中的被捕捉电子重组，并擦除NAND串(或串中的所选单元)。
在另一个实施方案中，可通过使用Fowler-Nordheim(FN)隧穿将电子从半导体沟道60注入到电荷存储层54来给NAND串编程。因此，NAND串可通过电子注入编程并通过空穴注入擦除。
本公开的各种示例性结构包括p掺杂半导体材料部分(6或6’)和n型埋藏源半导体层(61,161)，这两者均接触每个竖直半导体沟道60。P掺杂半导体材料部分(6或6’)可充当空穴源，该空穴在GIDL擦除操作期间被注入到竖直半导体沟道60内。因此，在擦除操作期间空穴电流增加，并且在本公开的三维存储器器件中存储器单元的擦除速度可提高。相反，n型埋藏源半导体层(61,161)可在FN编程操作期间充当电子源。
在一个实施方案中，第一或第二示例性结构中的器件可包括位于器件区域100中的竖直NAND器件，并且堆叠(32,46)中导电层46的至少一个可包括或者可分别电连接到NAND器件中的字线和源极侧选择栅电极。漏极侧选择栅电极可位于堆叠顶部。器件区域100可包括多个半导体沟道60(例如，包括部分601和部分602)。多个半导体沟道60中的每一个的至少一个端部基本上垂直于半导体衬底的顶表面延伸。器件区域100还包括位于每个存储器层50内的多个电荷存储区域。每个电荷存储区域位于多个半导体沟道60中的相应一个的附近。器件区域100还包括多个控制栅电极，这些控制栅电极具有基本上平行于衬底(例如衬底半导体层10)的顶表面延伸的条状。多个控制栅电极包括位于第一器件级中的至少第一控制栅电极和位于第二器件级中的第二控制栅电极。堆叠(32,46)中的多个导电层46可与多个控制栅电极电接触或者可包括多个控制栅电极，并且从器件区域100延伸至包括多个导电接触通孔结构的接触区域300。
交替的多个字线46和绝缘层32的堆叠(32,46)可位于半导体衬底上方。字线46和绝缘层32的每一个均位于不同级，这些级与半导体衬底的顶表面竖直间隔不同距离。存储器堆叠结构55的阵列嵌入堆叠(32,46)内。每个存储器堆叠结构55包括半导体沟道60和位于半导体沟道60附近的至少一个电荷存储区域。半导体沟道60的至少一个端部穿过堆叠(32,46)基本上垂直于半导体衬底的顶表面延伸。
尽管前面提及特定优选的实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在本公开中示出了采用特定结构和/或构型的实施方案，应当理解，本公开能够以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类置换不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (24)

1.一种三维存储器器件，包括：
绝缘层和导电层的交替叠堆，所述绝缘层和导电层的交替叠堆位于衬底之上；
存储器堆叠结构，所述存储器堆叠结构穿过所述交替堆叠延伸，每个所述存储器堆叠结构包括存储器膜和竖直半导体沟道；
埋藏源半导体层，所述埋藏源半导体层包括n掺杂半导体材料，位于所述交替堆叠和所述衬底的第一部分之间，并且接触所述竖直半导体沟道的至少一个表面；和
p掺杂半导体材料部分，所述p掺杂半导体材料部分嵌入所述埋藏源半导体层并接触所述竖直半导体沟道的相应子集的至少一个表面，其中所述p掺杂半导体材料部分由所述埋藏源半导体层彼此横向隔开。
2.根据权利要求1所述的三维存储器器件，其中：
所述埋藏源半导体层接触所述竖直半导体沟道的底表面或者侧面及底表面；并且
所述p掺杂半导体材料部分接触所述竖直半导体沟道的底表面。
3.根据权利要求1所述的三维存储器器件，还包括：
背侧沟槽，所述背侧沟槽穿过所述交替堆叠延伸至所述埋藏源半导体层的顶表面；
绝缘隔离片，所述绝缘隔离片位于所述背侧沟槽的外围；
背侧接触通孔结构，所述背侧接触通孔结构位于所述绝缘隔离片内并且接触所述埋藏源半导体层；和
漏极区域，所述漏极区域接触相应竖直半导体沟道的顶部。
4.根据权利要求1所述的三维存储器器件，其中：
所述存储器膜包括横向包围并接触所述竖直半导体沟道的隧穿介电层以及在所述导电层的每一级处横向包围所述隧穿介电层的电荷存储区域；
所述交替堆叠包括台面区域，其中所述交替堆叠内除了最顶部导电层之外的每个导电层比所述交替堆叠内的任何上覆导电层横向延伸得更远；并且
所述台面区域包括所述交替堆叠的阶梯表面，所述阶梯表面从所述交替堆叠内的最底层持续延伸至所述交替堆叠内的最顶层。
5.根据权利要求1所述的三维存储器器件，其中：
所述衬底的所述第一部分具有p型掺杂；
所述埋藏源半导体层位于所述衬底的所述第一部分中或所述衬底的所述第一部分上；
所述埋藏源半导体层包括多晶或单晶半导体材料；并且
所述p掺杂半导体材料部分包括多晶或单晶半导体材料。
6.根据权利要求1所述的三维存储器器件，还包括位于所述埋藏源半导体层和每一个所述p掺杂半导体材料部分之间的p-n结。
7.根据权利要求1所述的三维存储器器件，还包括位于所述埋藏源半导体层和相应p掺杂半导体材料部分之间的介电衬垫，其中每个介电衬垫接触所述竖直半导体沟道的一个或多个底表面。
8.根据权利要求7所述的三维存储器器件，其中所述介电衬垫也位于所述衬底和每一个所述p掺杂半导体材料部分之间。
9.根据权利要求1所述的三维存储器器件，还包括位于所述埋藏源半导体层和每一个所述p掺杂半导体材料部分之间的p-n结。
10.根据权利要求1所述的三维存储器器件，其中所述p掺杂半导体材料部分中的每一个接触多个竖直半导体沟道。
11.根据权利要求1所述的三维存储器器件，其中：
所述三维存储器器件包括包含多个NAND串的单体三维NAND存储器器件；
通过FN隧穿方法将电子从所述埋藏源半导体层注入所述竖直半导体沟道来给所述多个NAND串编程；以及
通过栅极诱导漏极泄漏(GIDL)方法将空穴从所述p掺杂半导体材料部分注入所述竖直半导体沟道来擦除所述多个NAND串。
12.根据权利要求1所述的三维存储器器件，其中：
所述三维存储器器件包括单体三维NAND存储器器件；
所述导电层包括或者电连接到所述单体三维NAND存储器器件的相应字线；
所述衬底包括硅衬底；
所述单体三维NAND存储器器件包括所述硅衬底上方的单体三维NAND串阵列；
所述单体三维NAND串阵列的第一器件级中的至少一个存储器单元位于所述单体三维NAND串阵列的第二器件级中的另一存储器单元上方；
所述硅衬底包含集成电路，所述集成电路包括用于位于其上的所述存储器器件的驱动器电路；
所述导电层包括多个控制栅电极，所述控制栅电极具有基本上平行于所述衬底的所述顶表面延伸的条状，所述多个控制栅电极包括位于所述第一器件级中的至少第一控制栅电极和位于所述第二器件级中的第二控制栅电极；并且
所述单体三维NAND串阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部基本上垂直于所述衬底的顶表面延伸，和
多个电荷存储元件，每个电荷存储元件位于所述多个半导体沟道中的相应一个的附近。
13.一种形成三维存储器器件的方法，包括：
在衬底的第一部分上方形成埋藏源半导体层和p掺杂半导体材料部分的组合，其中所述埋藏源半导体层包括n掺杂半导体材料，并且所述p掺杂半导体材料部分嵌入所述埋藏源半导体层内，并且其中所述p掺杂半导体材料部分由所述埋藏源半导体层彼此横向隔开；
在所述衬底上方形成绝缘层和间隔材料层的交替堆叠；以及
穿过所述交替堆叠形成存储器堆叠结构，所述存储器堆叠结构中的每一个包括存储器膜和竖直半导体沟道，
其中：
所述间隔材料层形成为导电层或者被导电层替换；
所述埋藏源半导体层位于所述交替堆叠之下，覆于所述衬底的所述第一部分之上，并且接触所述竖直半导体沟道的至少一个表面；并且
所述p掺杂半导体材料部分接触所述竖直半导体沟道的相应子集的至少一个表面。
14.根据权利要求13所述的方法，还包括：
在所述竖直半导体沟道上形成漏极区域；
穿过所述交替堆叠形成背侧沟槽；
在所述背侧沟槽的外围形成绝缘隔离片；以及
在所述绝缘隔离片内以及直接在所述埋藏源半导体层上形成背侧接触通孔结构。
15.根据权利要求13所述的方法，其中所述存储器膜包括：
隧穿介电层，所述隧穿介电层横向包围并且接触所述竖直半导体沟道；和
电荷存储区域，所述电荷存储区域横向包围在所述导电层的每一级处的所述隧穿介电层。
16.根据权利要求13所述的方法，还包括：
通过图案化所述交替堆叠形成台面区域，其中所述交替堆叠内除了最顶部牺牲材料层之外的每个牺牲材料层比所述交替堆叠内的任何上覆牺牲材料层横向延伸得更远，并且所述台面区域包括所述交替堆叠的阶梯表面，所述阶梯表面从所述交替堆叠内的最底层持续延伸至所述交替堆叠内的最顶层；以及
在所述导电层上的所述台面区域中形成字线接触通孔结构。
17.根据权利要求13所述的方法，其中通过将n型掺杂半导体层沉积在所述衬底的所述第一部分上方，或者将n型掺杂剂注入覆于所述衬底的所述第一部分之上的所述衬底的第二部分，形成所述埋藏源半导体层。
18.根据权利要求17所述的方法，其中：
通过将p型掺杂剂注入所述衬底的所述第二部分内的分立区域，形成所述p掺杂半导体材料部分；并且
p-n结形成在所述埋藏源半导体层和每一个所述p掺杂半导体材料部分之间。
19.根据权利要求17所述的方法，还包括：
在所述埋藏源半导体层内形成多个凹陷部；以及
在所述多个凹陷部内形成介电衬垫和所述p掺杂半导体材料部分。
20.根据权利要求13所述的方法，还包括：
在所述衬底上方形成牺牲膜；
在所述牺牲膜内形成所述p掺杂半导体材料部分，其中所述绝缘层和所述间隔材料层的所述交替堆叠形成在所述牺牲膜和所述p掺杂半导体材料部分的上方；以及
用所述埋藏源半导体层替换所述牺牲膜，以形成所述埋藏源半导体层和所述p掺杂半导体材料部分的所述组合。
21.根据权利要求20所述的方法，还包括：
穿过所述交替堆叠形成背侧沟槽；
通过移除对于所述交替堆叠为选择性的所述牺牲膜以及移除所述存储器膜的暴露部分，以暴露所述竖直半导体沟道的侧壁，形成源极腔体；以及
将n掺杂半导体材料层沉积在所述源极腔体中，以形成与所述竖直半导体沟道的所述侧壁接触的所述埋藏源半导体层。
22.根据权利要求21所述的方法，还包括：
在所述牺牲膜内形成多个凹陷部；
在所述多个凹陷部的侧壁上形成介电衬垫；
将p掺杂半导体材料沉积在所述介电衬垫内以形成所述p掺杂半导体材料部分；以及
在形成所述源极腔体之后并且在形成所述埋藏源半导体层之前移除所述介电衬垫的侧壁。
23.根据权利要求13所述的方法，其中：
所述三维存储器器件包括单体三维NAND存储器器件；
所述导电层包括或者电连接到所述单体三维NAND存储器器件的相应字线；
所述衬底包括硅衬底；
所述单体三维NAND存储器器件包括所述硅衬底上方的单体三维NAND串阵列；
所述单体三维NAND串阵列的第一器件级中的至少一个存储器单元位于所述单体三维NAND串阵列的第二器件级中的另一存储器单元上方；
所述硅衬底包含集成电路，所述集成电路包括用于位于其上的所述存储器器件的驱动器电路；
所述导电层包括多个控制栅电极，所述控制栅电极具有基本上平行于所述衬底的所述顶表面延伸的条状，所述多个控制栅电极包括位于所述第一器件级中的至少第一控制栅电极和位于所述第二器件级中的第二控制栅电极；并且
所述单体三维NAND串阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部基本上垂直于所述衬底的顶表面延伸，和
多个电荷存储元件，每个电荷存储元件位于所述多个半导体沟道中的相应一个的附近。
24.一种操作单体三维NAND存储器器件的方法，所述单体三维NAND存储器器件包括根据权利要求1所述的三维存储器器件，所述方法包括：
通过FN隧穿方法将电子从所述埋藏源半导体层注入所述竖直半导体沟道来给所述三维存储器器件中的存储器单元编程；以及
通过栅极诱导漏极泄漏(GIDL)方法将空穴从所述p掺杂半导体材料部分注入所述竖直半导体沟道来擦除所述三维存储器器件的存储器单元。
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