JP2022528707A - 3次元メモリデバイスの相互接続構造 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 82
- 238000000034 method Methods 0.000 claims abstract description 69
- 230000002093 peripheral effect Effects 0.000 claims description 137
- 239000004065 semiconductor Substances 0.000 claims description 50
- 230000004888 barrier function Effects 0.000 claims description 24
- 229910052721 tungsten Inorganic materials 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 21
- 239000004020 conductor Substances 0.000 claims description 20
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 18
- 239000010937 tungsten Substances 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 125000006850 spacer group Chemical group 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 230000000149 penetrating effect Effects 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 289
- 230000008569 process Effects 0.000 description 45
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 30
- 229910052710 silicon Inorganic materials 0.000 description 30
- 239000010703 silicon Substances 0.000 description 30
- 238000004519 manufacturing process Methods 0.000 description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 229910052814 silicon oxide Inorganic materials 0.000 description 20
- 239000010408 film Substances 0.000 description 16
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 14
- 239000003989 dielectric material Substances 0.000 description 13
- 238000000231 atomic layer deposition Methods 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 238000005240 physical vapour deposition Methods 0.000 description 11
- 238000000427 thin-film deposition Methods 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 8
- 239000010949 copper Substances 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 238000005137 deposition process Methods 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- -1 amorphous silicon Chemical compound 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
- 239000012707 chemical precursor Substances 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
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Abstract
Description
102 基板
104 メモリスタック
106 チャネル構造
108 スリット構造
110 ローカルコンタクト層
112 相互接続層
114 階段構造
116 チャネルローカルコンタクト
118 スリットローカルコンタクト
120 チャネルコンタクト
122 スリットコンタクト
124 階段ローカルコンタクト
126 周辺ローカルコンタクト
128 階段コンタクト
130 周辺コンタクト
200 3Dメモリデバイス
202 基板
204 チャネル構造
206 導電層
208 誘電層
210 メモリスタック
212 半導体チャネル
214 メモリフィルム
218 半導体プラグ
220 チャネルプラグ
222 ローカルコンタクト層
224 チャネルローカルコンタクト
226 スリット構造
228 ソースコンタクト
228-1 下側ソースコンタクト部分
228-2 上側ソースコンタクト部分
230 スペーサ
234 相互接続層
236 チャネルコンタクト
238 スリットコンタクト
240 階段構造
242 階段ローカルコンタクト
244 周辺ローカルコンタクト
246 バリア構造
248 階段コンタクト
250 周辺コンタクト
302 シリコン基板
304 誘電体スタック
305 階段構造
306 犠牲層
307 バリア構造
308 誘電層
310 チャネル構造
312 半導体プラグ
314 メモリフィルム
316 半導体チャネル
320 チャネルプラグ
322 ローカル誘電層
324 チャネルローカルコンタクト開口
325 階段ローカルコンタクト開口
326 スリット開口
327 周辺ローカルコンタクト開口
332 導電層
334 メモリスタック
336 ハードマスク
338 スペーサ
340 チャネルローカルコンタクト
342 ソースコンタクト
342-1 下側ソースコンタクト部分
342-2 上側ソースコンタクト部分
343 階段ローカルコンタクト
344 スリット構造
345 周辺ローカルコンタクト
348 誘電層
354 チャネルコンタクト
356 スリットコンタクト
357 階段コンタクト
359 周辺コンタクト
Claims (30)
- 3次元(3D)メモリデバイスであって、
基板と、
前記基板の上の交互配置された導電層および誘電層を備えるメモリスタックと、
前記メモリスタックを貫通して垂直に延びるチャネル構造と、
前記チャネル構造の上にあり前記チャネル構造と接触しているチャネルローカルコンタクトと、
前記メモリスタックを貫通して垂直に延びるスリット構造と、
前記メモリスタックの端の階段構造において前記導電層のうちの1つの上にあり前記1つと接触している階段ローカルコンタクトとを備え、
前記チャネルローカルコンタクトの上端、前記スリット構造の上端、および前記階段ローカルコンタクトの上端が互いに同一平面にある、3Dメモリデバイス。 - 前記チャネルローカルコンタクトの前記上端の上にあり前記上端と接触しているチャネルコンタクトと、
前記スリット構造の前記上端の上にあり前記上端と接触しているスリットコンタクトと、
前記階段ローカルコンタクトの前記上端の上にあり前記上端と接触している階段コンタクトとをさらに備え、
前記チャネルコンタクトの上端、前記スリットコンタクトの上端、および前記階段コンタクトの上端が、互いに同一平面にある、請求項1に記載の3Dメモリデバイス。 - 前記チャネルコンタクト、前記スリットコンタクト、および前記階段コンタクトが、同じ深さを有し、同じ導電性材料を含む、請求項2に記載の3Dメモリデバイス。
- 前記スリット構造が、
第1のソースコンタクト部分と、前記第1のソースコンタクト部分の上にあり前記第1のソースコンタクト部分と異なる材料を有する第2のソースコンタクト部分とを備える、ソースコンタクトと、
前記スリット構造の前記ソースコンタクトと前記メモリスタックの前記導電層との間の横方向のスペーサとを備える、請求項1から3のいずれか一項に記載の3Dメモリデバイス。 - 前記第2のソースコンタクト部分、前記チャネルローカルコンタクト、および前記階段ローカルコンタクトが、同じ導電性材料を含む、請求項4に記載の3Dメモリデバイス。
- 前記第1のソースコンタクト部分がポリシリコンを備え、
前記第2のソースコンタクト部分、前記チャネルローカルコンタクト、および前記階段ローカルコンタクトが同じ金属を含む、請求項5に記載の3Dメモリデバイス。 - 前記金属がタングステンを含む、請求項6に記載の3Dメモリデバイス。
- 前記チャネル構造が半導体チャネルおよびメモリフィルムを備える、請求項1から7のいずれか一項に記載の3Dメモリデバイス。
- 前記チャネル構造が、前記チャネル構造の頂部の中にあり前記チャネルローカルコンタクトと接触している、チャネルプラグを備える、請求項1から8のいずれか一項に記載の3Dメモリデバイス。
- 前記メモリスタックの外側の前記基板へと垂直に延びる周辺ローカルコンタクトをさらに備え、前記周辺ローカルコンタクトの上端が、前記チャネルローカルコンタクトの前記上端、前記スリット構造の前記上端、および前記階段ローカルコンタクトの前記上端と同一平面にある、請求項1から9のいずれか一項に記載の3Dメモリデバイス。
- 交互配置された第1の誘電層および第2の誘電層を備えるバリア構造をさらに備え、前記周辺ローカルコンタクトが前記バリア構造を貫通して垂直に延びる、請求項10に記載の3Dメモリデバイス。
- 3次元(3D)メモリデバイスであって、
基板と、
前記基板の上の交互配置された導電層および誘電層を備えるメモリスタックと、
前記メモリスタックを貫通して垂直に延びるチャネル構造と、
前記チャネル構造の上にあり前記チャネル構造と接触しているチャネルローカルコンタクトと、
前記メモリスタックを貫通して垂直に延びるスリット構造と、
前記メモリスタックの外側の前記基板へと垂直に延びる周辺ローカルコンタクトとを備え、
前記チャネルローカルコンタクトの上端、前記スリット構造の上端、および前記周辺ローカルコンタクトの上端が互いに同一平面にある、3Dメモリデバイス。 - 前記チャネルローカルコンタクトの前記上端の上にあり前記上端と接触しているチャネルコンタクトと、
前記スリット構造の前記上端の上にあり前記上端と接触しているスリットコンタクトと、
前記周辺ローカルコンタクトの前記上端の上にあり前記上端と接触している周辺コンタクトとをさらに備え、
前記チャネルコンタクトの上端、前記スリットコンタクトの上端、および前記周辺コンタクトの上端が、互いに同一平面にある、請求項12に記載の3Dメモリデバイス。 - 前記チャネルコンタクト、前記スリットコンタクト、および前記周辺コンタクトが、同じ深さを有し、同じ導電性材料を含む、請求項13に記載の3Dメモリデバイス。
- 前記スリット構造が、
第1のソースコンタクト部分と、前記第1のソースコンタクト部分の上にあり前記第1のソースコンタクト部分と異なる材料を有する第2のソースコンタクト部分とを備える、ソースコンタクトと、
前記スリット構造の前記ソースコンタクトと前記メモリスタックの前記導電層との間の横方向のスペーサとを備える、請求項12から14のいずれか一項に記載の3Dメモリデバイス。 - 前記第2のソースコンタクト部分、前記チャネルローカルコンタクト、および周辺階段ローカルコンタクトが、同じ導電性材料を含む、請求項15に記載の3Dメモリデバイス。
- 前記第1のソースコンタクト部分がポリシリコンを含み、
前記第2のソースコンタクト部分、前記チャネルローカルコンタクト、および前記周辺ローカルコンタクトが同じ金属を含む、請求項16に記載の3Dメモリデバイス。 - 前記金属がタングステンを含む、請求項17に記載の3Dメモリデバイス。
- 前記チャネル構造が半導体チャネルおよびメモリフィルムを備える、請求項12から18のいずれか一項に記載の3Dメモリデバイス。
- 前記チャネル構造が、前記チャネル構造の頂部の中にあり前記チャネルローカルコンタクトと接触している、チャネルプラグを備える、請求項12から19のいずれか一項に記載の3Dメモリデバイス。
- 前記メモリスタックの端の階段構造において前記導電層のうちの1つの上にあり前記1つと接触している階段ローカルコンタクトをさらに備え、前記階段ローカルコンタクトの上端が、前記チャネルローカルコンタクトの前記上端、前記スリット構造の前記上端、および前記周辺ローカルコンタクトの前記上端と同一平面にある、請求項12から20のいずれか一項に記載の3Dメモリデバイス。
- 交互配置された第1の誘電層および第2の誘電層を備えるバリア構造をさらに備え、前記周辺ローカルコンタクトが前記バリア構造を貫通して垂直に延びる、請求項21に記載の3Dメモリデバイス。
- 前記周辺ローカルコンタクトが垂直相互接続アクセス(ビア)コンタクトである、請求項12から22のいずれか一項に記載の3Dメモリデバイス。
- 3次元(3D)メモリデバイスを形成するための方法であって、
基板の上に交互配置された犠牲層および誘電層を備える誘電体スタックを貫通して垂直に延びるチャネル構造を形成するステップと、
前記誘電体スタック上にローカル誘電層を形成するステップと、
前記ローカル誘電層および前記誘電体スタックを貫通して垂直に延びるスリット開口を形成するステップと、
前記スリット開口を通じて前記犠牲層を導電層で置換することによって、交互配置された前記導電層および前記誘電層を備えるメモリスタックを形成するステップと、
前記スリット開口の中に第1のソースコンタクト部分を形成するステップと、
(i)前記チャネル構造を露出するための前記ローカル誘電層を貫通するチャネルローカルコンタクト開口、および(ii)前記メモリスタックの端の階段構造において前記導電層のうちの1つを露出するための前記ローカル誘電層を貫通する階段ローカルコンタクト開口を同時に形成するステップと、
(i)前記チャネルローカルコンタクト開口の中のチャネルローカルコンタクト、(ii)前記スリット開口の中の前記第1のソースコンタクト部分の上にある第2のソースコンタクト部分、および(iii)前記階段ローカルコンタクト開口の中の階段ローカルコンタクトを同時に形成するステップとを備える、方法。 - 前記チャネルローカルコンタクト開口および前記階段ローカルコンタクト開口を同時に形成するステップがさらに、(i)前記チャネルローカルコンタクト開口、(ii)前記階段ローカルコンタクト開口、および(iii)前記メモリスタックの外側の前記基板へと垂直に延びる周辺ローカルコンタクト開口を同時に形成するステップを備え、
前記チャネルローカルコンタクト、前記第2のソースコンタクト部分、および前記階段ローカルコンタクトを同時に形成するステップがさらに、(i)前記チャネルローカルコンタクト、(ii)前記第2のソースコンタクト部分、(iii)前記階段ローカルコンタクト、および(iv)前記周辺ローカルコンタクト開口の中の周辺ローカルコンタクトを同時に形成するステップを備える、請求項24に記載の方法。 - 前記ローカル誘電層上に相互接続層を形成するステップをさらに備え、前記相互接続層が、(i)前記チャネルローカルコンタクトの上にあり前記チャネルローカルコンタクトと接触しているチャネルコンタクト、(ii)前記第2のソースコンタクト部分の上にあり前記第2のソースコンタクト部分と接触しているスリットコンタクト、(iii)前記階段ローカルコンタクトの上にあり前記階段ローカルコンタクトと接触している階段コンタクト、および(iv)前記周辺ローカルコンタクトの上にあり前記周辺ローカルコンタクトと接触している周辺コンタクトとを備える、請求項25に記載の方法。
- 前記相互接続層を形成するステップが、
前記ローカル誘電層上に別の誘電層を形成するステップと、
(i)前記チャネルローカルコンタクトを露出するための前記別の誘電層を貫通するチャネルコンタクト開口、(ii)前記第2のソースコンタクト部分を露出するための前記別の誘電層を貫通するスリットコンタクト開口、(iii)前記階段ローカルコンタクトを露出するための前記別の誘電層を貫通する階段コンタクト開口、および(iv)前記周辺ローカルコンタクトを露出するための前記別の誘電層を貫通する周辺コンタクト開口を同時に形成するステップと、
前記チャネルコンタクト開口、前記スリットコンタクト開口、前記階段コンタクト開口、および前記周辺コンタクト開口へと導電層を同時に堆積するステップと、
前記チャネルコンタクトの上端、前記スリットコンタクトの上端、前記階段コンタクトの上端、および前記周辺コンタクトの上端が互いに同一平面にあるように、前記堆積された導電層を平坦化するステップとを備える、請求項26に記載の方法。 - 前記チャネルローカルコンタクト、前記第2のソースコンタクト部分、および前記階段ローカルコンタクトを同時に形成するステップが、
前記チャネルローカルコンタクト開口、前記スリット開口、前記階段ローカルコンタクト開口、および前記周辺ローカルコンタクト開口において導電層を同時に堆積するステップと、
前記チャネルローカルコンタクトの上端、前記第2のソースコンタクト部分の上端、前記階段ローカルコンタクトの上端、および前記周辺ローカルコンタクトの上端が互いに同一平面にあるように、前記堆積された導電層を平坦化するステップとを備える、請求項25から27のいずれか一項に記載の方法。 - 前記導電層がタングステンを含む、請求項28に記載の方法。
- 前記チャネル構造を形成するステップが、
前記誘電体スタックを貫通して垂直に延びるチャネルホールをエッチングするステップと、
前記チャネルホールの側壁を覆ってメモリフィルムおよび半導体チャネルを続いて形成するステップと、
前記半導体チャネルの上にあり前記半導体チャネルに接触しているチャネルプラグを形成するステップとを備える、請求項24から29のいずれか一項に記載の方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2020/073458 WO2021146901A1 (en) | 2020-01-21 | 2020-01-21 | Interconnect structures of three-dimensional memory devices |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2022528707A true JP2022528707A (ja) | 2022-06-15 |
Family
ID=71157770
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021559587A Pending JP2022528707A (ja) | 2020-01-21 | 2020-01-21 | 3次元メモリデバイスの相互接続構造 |
Country Status (7)
Country | Link |
---|---|
US (4) | US11342355B2 (ja) |
EP (1) | EP3921865A4 (ja) |
JP (1) | JP2022528707A (ja) |
KR (1) | KR20210137133A (ja) |
CN (2) | CN111316435B (ja) |
TW (1) | TWI745890B (ja) |
WO (1) | WO2021146901A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20220129620A (ko) * | 2020-04-14 | 2022-09-23 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 후면 인터커넥트 구조물들을 갖는 3차원 메모리 디바이스 |
KR20220010874A (ko) * | 2020-07-20 | 2022-01-27 | 에스케이하이닉스 주식회사 | 3차원 메모리 장치 및 그 제조방법 |
CN112041986B (zh) | 2020-07-31 | 2024-04-30 | 长江存储科技有限责任公司 | 用于形成具有用于阶梯区域的支持结构的三维存储器件的方法 |
WO2022047644A1 (en) * | 2020-09-02 | 2022-03-10 | Yangtze Memory Technologies Co., Ltd. | On-chip capacitor structures in semiconductor devices |
CN112038347B (zh) * | 2020-09-10 | 2022-10-04 | 长江存储科技有限责任公司 | 三维存储器及三维存储器制作方法 |
WO2023024343A1 (en) * | 2021-08-23 | 2023-03-02 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and methods for forming thereof |
US20230317616A1 (en) * | 2022-03-30 | 2023-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor memory device having word lines surrounded by memory layers and method of making the semiconductor memory device |
TWI809855B (zh) * | 2022-05-05 | 2023-07-21 | 旺宏電子股份有限公司 | 記憶體元件、半導體元件及其製造方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20160126248A1 (en) * | 2014-10-31 | 2016-05-05 | Sandisk Technologies Inc. | Band gap tailoring for a tunneling dielectric for a three-dimensional memory structure |
US20160204122A1 (en) * | 2015-01-13 | 2016-07-14 | SanDisk Technologies, Inc. | Three-dimensional memory device containing plural select gate transistors having different characteristics and method of making thereof |
US20160307908A1 (en) * | 2015-04-15 | 2016-10-20 | SanDisk Technologies, Inc. | Metal-semiconductor alloy region for enhancing on current in a three-dimensional memory structure |
US20160329343A1 (en) * | 2015-05-04 | 2016-11-10 | Sandisk Technologies Inc. | Three dimensional memory device with hybrid source electrode for wafer warpage reduction |
US9530790B1 (en) * | 2015-12-24 | 2016-12-27 | Sandisk Technologies Llc | Three-dimensional memory device containing CMOS devices over memory stack structures |
Family Cites Families (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009246211A (ja) * | 2008-03-31 | 2009-10-22 | Tokyo Electron Ltd | Mos型半導体メモリ装置の製造方法、コンピュータ読み取り可能な記憶媒体およびプラズマcvd装置 |
KR101624975B1 (ko) * | 2009-11-17 | 2016-05-30 | 삼성전자주식회사 | 3차원 반도체 기억 소자 |
US8907410B2 (en) * | 2013-04-25 | 2014-12-09 | International Business Machines Corporation | TSV structure with a built-in U-shaped FET transistor for improved characterization |
KR102139944B1 (ko) * | 2013-11-26 | 2020-08-03 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
JP2016009788A (ja) * | 2014-06-25 | 2016-01-18 | マイクロン テクノロジー, インク. | 半導体装置 |
JP6047124B2 (ja) | 2014-07-11 | 2016-12-21 | ヤフー株式会社 | 情報表示装置、配信装置、情報表示方法および情報表示プログラム |
US9412749B1 (en) * | 2014-09-19 | 2016-08-09 | Sandisk Technologies Llc | Three dimensional memory device having well contact pillar and method of making thereof |
US9754790B2 (en) * | 2015-05-14 | 2017-09-05 | Macronix International Co., Ltd. | Memory device and method for fabricating the same |
US9911748B2 (en) * | 2015-09-28 | 2018-03-06 | Sandisk Technologies Llc | Epitaxial source region for uniform threshold voltage of vertical transistors in 3D memory devices |
US9799670B2 (en) * | 2015-11-20 | 2017-10-24 | Sandisk Technologies Llc | Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof |
US9806093B2 (en) * | 2015-12-22 | 2017-10-31 | Sandisk Technologies Llc | Through-memory-level via structures for a three-dimensional memory device |
CN109074807A (zh) | 2016-07-19 | 2018-12-21 | 索尼公司 | 信息处理设备和信息处理方法 |
US9805805B1 (en) * | 2016-08-23 | 2017-10-31 | Sandisk Technologies Llc | Three-dimensional memory device with charge carrier injection wells for vertical channels and method of making and using thereof |
US10083982B2 (en) * | 2016-11-17 | 2018-09-25 | Sandisk Technologies Llc | Three-dimensional memory device having select gate electrode that is thicker than word lines and method of making thereof |
CN106920796B (zh) * | 2017-03-08 | 2019-02-15 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
KR20230117633A (ko) * | 2017-03-08 | 2023-08-08 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 3차원 메모리 장치의 쓰루 어레이 컨택 구조 |
KR102421766B1 (ko) * | 2017-07-07 | 2022-07-18 | 삼성전자주식회사 | 3차원 반도체 장치 및 그 제조 방법 |
US10453798B2 (en) * | 2017-09-27 | 2019-10-22 | Sandisk Technologies Llc | Three-dimensional memory device with gated contact via structures and method of making thereof |
CN108417576B (zh) * | 2018-03-16 | 2019-06-21 | 长江存储科技有限责任公司 | 三维存储器件及在其沟道孔中形成外延结构的方法 |
KR102617353B1 (ko) * | 2018-03-27 | 2023-12-26 | 삼성전자주식회사 | 복수의 수직 채널 구조체들을 갖는 3차원 메모리 장치 |
CN109075169A (zh) * | 2018-05-03 | 2018-12-21 | 长江存储科技有限责任公司 | 用于三维存储器件的贯穿阵列触点(tac) |
CN108807410B (zh) * | 2018-07-16 | 2021-02-05 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
CN111244100B (zh) * | 2018-08-16 | 2022-06-14 | 长江存储科技有限责任公司 | 用于形成三维存储器器件中的结构增强型半导体插塞的方法 |
CN109473433B (zh) * | 2018-11-09 | 2020-06-26 | 长江存储科技有限责任公司 | 三维存储器及其制作方法 |
EP3850660A4 (en) * | 2019-01-02 | 2022-05-04 | Yangtze Memory Technologies Co., Ltd. | THREE-DIMENSIONAL STORAGE ARRANGEMENTS WITH CONTINUOUS STAIR CONTACTS AND METHOD FOR THEIR MANUFACTURE |
WO2020172799A1 (en) * | 2019-02-26 | 2020-09-03 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device and method for forming the same |
CN109904166B (zh) * | 2019-02-27 | 2020-05-12 | 长江存储科技有限责任公司 | 三维存储器及形成三维存储器的方法 |
WO2020177048A1 (en) * | 2019-03-04 | 2020-09-10 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices |
WO2020220280A1 (en) * | 2019-04-30 | 2020-11-05 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device with embedded dynamic random-access memory |
WO2021007767A1 (en) * | 2019-07-16 | 2021-01-21 | Yangtze Memory Technologies Co., Ltd. | Interconnect structures of three-dimensional memory devices |
US11127747B2 (en) * | 2019-08-23 | 2021-09-21 | Micron Technology, Inc. | Transistors including two-dimensional materials |
KR20210058562A (ko) * | 2019-11-14 | 2021-05-24 | 삼성전자주식회사 | 수직형 비휘발성 메모리 소자 및 그 제조방법 |
-
2020
- 2020-01-21 CN CN202080000212.3A patent/CN111316435B/zh active Active
- 2020-01-21 EP EP20915413.7A patent/EP3921865A4/en active Pending
- 2020-01-21 CN CN202110635161.8A patent/CN113380765B/zh active Active
- 2020-01-21 WO PCT/CN2020/073458 patent/WO2021146901A1/en unknown
- 2020-01-21 JP JP2021559587A patent/JP2022528707A/ja active Pending
- 2020-01-21 KR KR1020217032191A patent/KR20210137133A/ko not_active Application Discontinuation
- 2020-03-17 TW TW109108760A patent/TWI745890B/zh active
- 2020-04-30 US US16/863,006 patent/US11342355B2/en active Active
-
2021
- 2021-04-12 US US17/228,526 patent/US11574925B2/en active Active
-
2022
- 2022-04-25 US US17/728,837 patent/US11903204B2/en active Active
-
2023
- 2023-12-13 US US18/538,755 patent/US20240114687A1/en active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20160126248A1 (en) * | 2014-10-31 | 2016-05-05 | Sandisk Technologies Inc. | Band gap tailoring for a tunneling dielectric for a three-dimensional memory structure |
US20160204122A1 (en) * | 2015-01-13 | 2016-07-14 | SanDisk Technologies, Inc. | Three-dimensional memory device containing plural select gate transistors having different characteristics and method of making thereof |
US20160307908A1 (en) * | 2015-04-15 | 2016-10-20 | SanDisk Technologies, Inc. | Metal-semiconductor alloy region for enhancing on current in a three-dimensional memory structure |
US20160329343A1 (en) * | 2015-05-04 | 2016-11-10 | Sandisk Technologies Inc. | Three dimensional memory device with hybrid source electrode for wafer warpage reduction |
US9530790B1 (en) * | 2015-12-24 | 2016-12-27 | Sandisk Technologies Llc | Three-dimensional memory device containing CMOS devices over memory stack structures |
Also Published As
Publication number | Publication date |
---|---|
US20220254809A1 (en) | 2022-08-11 |
US11903204B2 (en) | 2024-02-13 |
WO2021146901A1 (en) | 2021-07-29 |
CN113380765B (zh) | 2024-04-23 |
EP3921865A4 (en) | 2022-07-13 |
KR20210137133A (ko) | 2021-11-17 |
US11574925B2 (en) | 2023-02-07 |
TW202129917A (zh) | 2021-08-01 |
CN111316435B (zh) | 2021-05-14 |
TWI745890B (zh) | 2021-11-11 |
CN113380765A (zh) | 2021-09-10 |
US11342355B2 (en) | 2022-05-24 |
CN111316435A (zh) | 2020-06-19 |
EP3921865A1 (en) | 2021-12-15 |
US20210233932A1 (en) | 2021-07-29 |
US20210225864A1 (en) | 2021-07-22 |
US20240114687A1 (en) | 2024-04-04 |
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WO2021208195A1 (en) | Methods for forming three-dimensional memory devices |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20211006 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20211006 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20221111 |
|
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A521 | Request for written amendment filed |
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A02 | Decision of refusal |
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A521 | Request for written amendment filed |
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