TWI742590B - 三維記憶體裝置及用於形成三維記憶體裝置的方法 - Google Patents

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Abstract

本揭露公開了3D記憶體裝置以及用於形成3D記憶體裝置的方法。在一示例中，3D記憶體裝置包括具有第一側和與第一側相對的第二側的基板，且還包括儲存堆疊，儲存堆疊包括在基板的第一側的交錯的導電層和介電層。3D記憶體裝置還包括多個通道結構，各通道結構垂直地延伸穿過儲存堆疊。3D記憶體裝置還包括第一絕緣結構，第一絕緣結構垂直地延伸穿過儲存堆疊，並且橫向地延伸以將多個通道結構分離成多個塊。3D記憶體裝置還包括在基板中並且與第一絕緣結構相接觸的第一摻雜區，且還包括從基板的第二側垂直地延伸以與第一摻雜區相接觸的第一觸點。

Description

三維記憶體裝置及用於形成三維記憶體裝置的方法
本揭露內容的實施例涉及三維（3D）記憶體裝置以及其製造方法。
透過改進過程技術、電路設計、程式設計演算法和製造過程，將平面儲存單元縮小到更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高昂。結果，針對平面儲存單元的儲存密度接近上限。
3D儲存架構可以解決在平面儲存單元中的密度限制。3D儲存架構包括儲存陣列和用於控制去往儲存陣列和來自儲存陣列的訊號的周邊設備。
本文公開了3D記憶體裝置以及用於形成3D記憶體裝置的方法的實施例。
在一示例中，一種3D記憶體裝置包括具有第一側和與所述第一側相對的第二側的基板。該3D記憶體裝置還包括儲存堆疊，該儲存堆疊包括在所述基板的第一側的交錯的導電層和介電層。該3D記憶體裝置還包括多個通道結構，各通道結構垂直地延伸穿過所述儲存堆疊。該3D記憶體裝置還包括第一絕緣結構，所述第一絕緣結構垂直地延伸穿過所述儲存堆疊，並且橫向地延伸以將所述多個通道結構分離成多個塊。該3D記憶體裝置還包括在所述基板中並且與第一絕緣結構相接觸的第一摻雜區。該3D記憶體裝置還包括從所述基板的第二側垂直地延伸以與第一摻雜區相接觸的第一觸點。
在另一示例中，一種3D記憶體裝置包括：包括周邊電路的第一半導體結構、第二半導體結構、以及在第一半導體結構與第二半導體結構之間的接合界面。第二半導體結構包括儲存堆疊，所述儲存堆疊包括交錯的導電層和介電層。第二半導體結構還包括多個通道結構，各通道結構垂直地延伸穿過所述儲存堆疊並且電連接到所述周邊電路。第二半導體結構還包括多個絕緣結構，各絕緣結構垂直地延伸穿過所述儲存堆疊，並且橫向地延伸以將所述多個通道結構分離成多個塊。第二半導體結構還包括：包括多個第一摻雜區和第二摻雜區的半導體層，各第一摻雜區與所述多個絕緣結構中的各自的一個絕緣結構相接觸，以及第二摻雜區與所述多個第一摻雜區相接觸。第二半導體結構還包括多個觸點，各觸點垂直地延伸穿過所述半導體層的第二摻雜區，以與第一摻雜區中的各自的一個第一摻雜區相接觸。
在又一示例中，公開了一種用於形成3D記憶體裝置的方法。在基板的第一側形成多個通道結構，各通道結構垂直地延伸穿過儲存堆疊。在所述基板中形成第一摻雜區。形成第一絕緣結構，所述第一絕緣結構垂直地延伸穿過所述儲存堆疊到第一摻雜區，並且橫向地延伸以將所述多個通道結構分離成多個塊。形成第一觸點，該第一觸點從與所述基板的第一側相對的第二側垂直地延伸以與第一摻雜區相接觸。
雖然討論了具體的配置和佈置，但應當理解的是，這僅是出於說明性目的。相關領域技術人員將認識到的是，在不背離本揭露內容的精神和保護範圍的情況下，可以使用其它配置和佈置。對於相關領域技術人員來說顯而易見的是，本揭露內容還可以是在各種其它應用中採用的。
應當注意的是，說明書中對“一個實施例”、“一實施例”、“示例性實施例”、“一些實施例”等等的引用，指示所描述的實施例可以包括特定的特徵、結構或特性，但每個實施例可能不一定包括該特定的特徵、結構或特性。此外，這樣的短語不一定指的是同一實施例。進一步地，當結合實施例描述特定的特徵、結構或特性時，其將在相關領域技術人員的知識內以結合無論是否明確地描述的其它實施例來影響這樣的特徵、結構或特性。
通常，術語可以是至少部分地根據在上下文中的使用來理解的。例如，至少部分地取決於上下文，如本文所使用的術語“一個或多個”可以用於以單數意義來描述任何特徵、結構或特性，或者可以用於以複數意義來描述特徵、結構或特性的組合。類似地，再次諸如“一（a）”、“一個（an）”或“該”的術語可以被理解為傳達單數用法或者傳達複數用法，其至少部分地取決於上下文。另外，可以將術語“基於”理解為不一定旨在傳達一組排他性因素，以及反而可以再次至少部分地取決於上下文來考慮存在不一定明確地描述的額外的因素。
應當容易理解的是，本揭露內容中的“上面（on）”、“上方（above）”和“之上（over）”的含義應該以最廣泛的方式來解釋，使得“在……上”不僅意指“直接地在某物上”，還包括在其之間具有中間特徵或層的“在某物上”的含義，以及“上方”或“之上”不僅意指“在某物上方”或“在某物之上”的含義，還可以包括在其之間不具有中間特徵或層的“在某物上方”或“在某物之上”的含義（即，直接地在某物上）。
進一步地，諸如“下方（beneath）”、“之下（below）”、“更下（lower）”、“上方”、“更上（upper）”等等的空間相對術語可以在本文中使用以便於描述以描述如在圖中所示出的一個元件或特徵與另一元件或特徵的關係。除了在圖式中所描繪的定向之外，空間相對術語旨在包含在使用或操作中的設備的不同定向。裝置可以以其它方式來定向（旋轉90度或者在其它定向上），以及本文所使用的空間相對描述符可以是同樣相應地解釋的。
如本文所使用的，術語“基板”指的是在其上添加後續材料層的材料。基板本身可以進行圖案化。添加在基板的頂部的材料可以進行圖案化或者可以保持未圖案化。此外，基板可以包括各種各樣的半導體材料，諸如矽、鍺、砷化鎵、磷化銦等等。或者，基板可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料來製成。
如本文所使用的，術語“層”指的是包括具有厚度的區域的材料部分。層可以在整個下層或上層結構上延伸，或者可以具有小於下層或上層結構的範圍的範圍。進一步地，層可以是均勻或不均勻連續結構的區域，其中不均勻連續結構具有小於連續結構的厚度的厚度。例如，層可以位於在連續結構的頂表面與底表面之間或者在頂表面和底表面處的任何一對水平平面之間。層可以水平地、垂直地和/或沿錐形表面進行延伸。基板可以是層，可以包括在其中的一層或多層，和/或可以具有在其上、之上和/或之下的一層或多層。層可以包括多層。例如，互連層可以包括一個或多個導體和觸點層（在其中形成互連線和/或垂直互連通道（VIA）觸點）和一個或多個介電層。
如本文所使用的，術語“標稱/名義上”指的是在產品或過程的設計階段期間設定的用於組件或過程操作的特徵或參數的期望值或目標值，連同高於和/或低於期望值的值的範圍。該值的範圍可能是由於在製造過程或公差的微小變化造成的。如本文所使用的，術語“大約”指示可以基於與主題半導體裝置相關聯的特定技術節點來變化的給定數量的值。基於特定的技術節點，術語“大約”可以指示在例如值的10-30%內變化的給定數量的值（例如，值的±10%、±20%或±30%）。
如本文所使用的，術語“3D記憶體裝置”指的是在橫向地定向的基板上具有垂直地定向的儲存單元電晶體串（在本文中稱為“儲存串”，諸如NAND儲存串）的半導體裝置，使得儲存串在相對於基板的垂直方向上延伸。如本文所使用的，術語“垂直/垂直地”意指名義上垂直於基板的側表面。
在一些3D NAND記憶體裝置中，儲存陣列單元的源極側在字元線方向上與壁形線觸點接觸。沿著位元線方向，每兩個或更多個儲存串來形成這些壁形觸點（還稱為陣列共源級（ACS）觸點）。但是，嵌入在儲存堆疊中的ACS觸點與在儲存堆疊中的字元線保持較大的耦合電容。此外，源選擇門的源極側（例如，包括PN井）跨越在平面中的所有儲存塊來橫跨，以及電連接所有儲存塊，因此還保持較大的電容負載。來自傳統壁式ACS觸點的寄生電容以及較大的PN井負載屬性歸因於在記憶體抹除和程序操作中的緩慢上升（ramping）和大電流消耗。
例如，圖1示出了3D記憶體裝置100的橫截面。3D記憶體裝置100包括具有多個N井104的P型基板102、與N井104中的各N井104相接觸的P井106、以及與P井106相接觸的N井108。3D記憶體裝置100還在基板102的前側包括具有交錯的導電層112（用作閘極線/字元線）和介電層114的儲存堆疊110。應當注意的是，在圖1中包括x軸，y軸和z軸，以說明在3D記憶體裝置100中的組件的空間關係。基板102包括在x-y平面中橫向地延伸的兩個側面：在晶圓正面上的正表面、以及與晶圓正面相對的背面上的背表面。x方向和y方向是晶圓平面中的兩個正交方向：x方向是字元線方向，以及y方向是位元線方向。z軸垂直於x和y軸兩者。如本文所使用的，當基板在z方向上位於半導體裝置的最低平面中時，一個組件（例如，層或元件）在半導體裝置（例如，3D記憶體裝置）的另一組件（例如，層或元件）“上面”、“上方”還是“之下”是在z方向（垂直於x-y平面的垂直方向）上相對於半導體裝置的基板（例如，基板102）來確定的。用於描述空間關係的相同的概念是貫穿本揭露內容來應用的。
如在圖1中所示，3D記憶體裝置100還包括通道結構陣列116（用作NAND儲存串）和多個平行的縫隙結構118，其中的各者垂直地（在z方向上）延伸穿過儲存堆疊110的交錯的導電層112和介電層114。各通道結構116電連接到位元線120中的各自的位元線。各縫隙結構118（還稱為閘縫隙（GLS））還沿著位元線方向（y方向）橫向地延伸，以將通道結構陣列116分離成多個儲存塊。用作ACS觸點，各縫隙結構118包括與N井104中的各自的N井相接觸的壁形觸點122，以將ACS的各自的PN井電連接到源極線124。各壁形觸點122是透過間隔體126圍繞並且與導電層（字元線）112電絕緣的，該間隔體126由在縫隙結構118中的介電材料構成。
結果，垂直地延伸穿過儲存堆疊110的壁形觸點122形成對導電層（字元線）112的大耦合電容，當儲存單元垂直地按比例放大時，隨著字元線112的數量增加，該耦合電容持續增加。此外，在不同儲存塊中的通道結構116與它們的ACS共用相同的PN井106和108。因此，形成與P井106相接觸的單個觸點128，以將公共源電壓施加到P井106，該P井106跨越在儲存平面中的所有儲存塊來橫跨。PN井106和108也保持大的電容負載，歸因於在記憶體抹除和程序操作中的緩慢上升和大電流消耗。
根據本揭露內容的各種實施例提供了改進的3D記憶體裝置架構及其製造方法，以減小上文例如相對於圖1所描述的各種類型的寄生電容，從而提高字元線偏置斜變速度以及降低3D記憶體裝置的功耗。在一些實施例中，利用背面源極線觸點來取代傳統的正面壁式ACS觸點。結果，嵌入在儲存堆疊中的縫隙結構可以利用介電材料來完全地填充（即，成為絕緣結構），以避免對字元線的耦合電容。在一些實施例中，ACS的單個PN井是透過每儲存塊來從基板的背面形成絕緣結構（例如，溝槽隔離）來分割的，從而將大的PN井電容除以儲存塊的數量。此外，多個P井可以是使用多個塊選擇開關在儲存塊級別單獨地控制的，例如，透過每塊來施加較小的P井電壓，以減少P井負載，從而進一步改善元件性能。在一些實施例中，背面源極線觸點是穿過溝槽隔離以及被溝槽隔離包圍來形成的。
圖2根據本揭露內容的一些實施例示出了示例性3D記憶體裝置200的橫截面。3D記憶體裝置200可以包括基板202，基板202可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）、絕緣體上鍺（GOI）或者任何其它適當的材料。在一些實施例中，基板202是從具有正常厚度的晶圓減薄的半導體層（即，減薄的基板）。基板202可以具有能在其上形成諸如儲存單元的半導體裝置的正面、以及與正面相對的背面。
如在圖2中所示，根據一些實施例，基板202包括各種摻雜區，這些摻雜區包括：具有相同類型的摻雜劑（P型摻雜劑或N型摻雜劑）的多個第一摻雜區204、具有與第一摻雜區204相比不同類型的摻雜劑的第二摻雜區206、以及具有與第二摻雜區206相比不同類型的摻雜劑的第三摻雜區208。也就是說，單個第二摻雜區206可以與多個第一摻雜區204相接觸以形成多個PN接面，以及單個第三摻雜區208可以與單個第二摻雜區206相接觸以形成另一PN接面。在一些實施例中，基板202是P型基板，各第一摻雜區204包括N井，第二摻雜區206包括P井，以及第三摻雜區208包括N井。也就是說，單個第二摻雜區206可以跨越多個第一摻雜區204來橫跨。在一些實施例中，第一摻雜區204和第二摻雜區206是從基板202的正面摻雜的。
在一些實施例中，3D記憶體裝置200是NAND快閃記憶體裝置，在其中儲存單元是以NAND儲存串的陣列的形式來提供的。各儲存串可以包括垂直地延伸穿過多個對的通道結構210，各對包括導電層212和介電層214（在本文中稱為“導電/介電層對”）。堆疊的導電/介電層對在本文中還稱為在基板202的正面的儲存堆疊216。在儲存堆疊216中的導電/介電層對的數量（例如，32、64、96或128）確定在3D記憶體裝置200中的儲存單元的數量。儲存堆疊216可以包括交錯的導電層212和介電層214。在儲存堆疊216中的導電層212和介電層214可以在垂直方向上交替。導電層212可以包括導電材料，其包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、摻雜的矽、矽化物或者其任意組合。介電層214可以包括介電材料，該介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或者其任意組合。在一些實施例中，儲存堆疊216的各導電層212包括諸如鎢的金屬，以及各介電層214包括氧化矽。
通道結構210可以包括填充有半導體材料（例如，作為半導體通道）和介電材料（例如，作為儲存膜）的通道孔。在一些實施例中，半導體通道包括矽，諸如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜是包括穿隧層、儲存層（還稱為“電荷陷阱層”）和阻障層的複合層。通道結構210的通道孔的剩餘空間可以部分地或完全地利用包括介電材料（諸如氧化矽）的包覆層來填充。通道結構210可以具有圓柱形狀（例如，柱形）。根據一些實施例，包覆層、半導體通道、穿隧層、儲存層和阻障層是以該順序從柱的中心朝著柱的外表面徑向地佈置的。穿隧層可以包括氧化矽、氮氧化矽或者其任意組合。儲存層可以包括氮化矽、氮氧化矽、矽或者其任意組合。阻障層可以包括氧化矽、氮氧化矽、高介電常數（高k）介電質或者其任意組合。
在一些實施例中，在儲存堆疊216中的導電層212用作在NAND儲存串中的儲存單元的閘極導體/閘極線。導電層212可以包括多個NAND儲存單元的多個控制閘極，以及可以作為字元線橫向地延伸（例如，如在圖2中所示的x方向上），該字元線終止於（例如，在3D記憶體裝置200的階梯結構中）在儲存堆疊216的邊緣處。在一些實施例中，各通道結構210的一端電連接到位元線218中的各自的一條，該位元線218垂直於字元線212（例如，如在圖2中所示的y方向上）橫向地延伸。在一些實施例中，各通道結構210的另一端與第二摻雜區206（例如，P井）相接觸，以將各通道結構210電連接到第二摻雜區206。
如在圖2中所示，3D記憶體裝置200還包括多個絕緣結構220，各絕緣結構220垂直地延伸穿過儲存堆疊216的交錯的導電層212和介電層214。各絕緣結構220還可以（例如，如在圖2中所示的y方向上）橫向地延伸，以將通道結構210分離成多個塊。也就是說，儲存堆疊216可以是透過絕緣結構220來劃分成多個儲存塊的，從而通道結構陣列210可以被分離成各儲存塊。在一些實施例中，各絕緣結構220與在基板202中的第一摻雜區204（例如，N井）中的各自的一個第一摻雜區204相接觸。與在圖1中的3D記憶體裝置100中的配對縫隙結構118不同（其包括在基板102的正面作為ACS觸點的壁形觸點122），在圖2中的絕緣結構220在其中不包括任何觸點（即，不用作源觸點），因此不像縫隙結構118那樣對導電層（字元線）212引入寄生電容。在一些實施例中，各絕緣結構220包括利用一種或多種介電材料來填充的縫隙開口（例如，溝槽），所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。在一個示例中，各絕緣結構220可以是利用氧化矽來完全地填充的。
代替正面源觸點（例如，在圖1中的3D記憶體裝置100的縫隙結構118裡的壁形觸點122），3D記憶體裝置200可以包括多個背面源觸點222，各背面源觸點垂直地延伸穿過基板202的第二摻雜區206以與第一摻雜區204中的各自的一個第一摻雜區204相接觸，如在圖2中所示。也就是說，源觸點222從基板202的背面垂直地延伸以與在基板202中的各自的第一摻雜區204（例如，N井）相接觸。源觸點222可以包括任何適當類型的觸點。在一些實施例中，源觸點222包括VIA觸點。在一些實施例中，源觸點222包括例如在圖2中的y方向上橫向地延伸的壁形觸點。背面源觸點222可以電連接到在基板202的背面的一條或多條源極線或源極線網（未示出）。
在一些實施例中，3D記憶體裝置200還包括與第二摻雜區206（例如，P井）相接觸的觸點224。觸點224可以將第二摻雜區206電連接到選擇開關（例如，電晶體）和/或3D記憶體裝置200的周邊電路（未示出），用於控制施加到第二摻雜區206的電壓。如在圖2中所示，觸點224可以延伸到基板202的正面，例如，從基板202的第二摻雜區206垂直地延伸穿過儲存堆疊216。應當理解的是，在一些實施例中，觸點224可以延伸到基板202的背面，例如，從第二摻雜區206垂直地延伸穿過基板202。
圖3A根據本揭露內容的一些實施例示出了另一示例性3D記憶體裝置300的橫截面。3D記憶體裝置300可以包括基板302，該基板302可以包括矽（例如，單晶矽）、SiGe、GaAs、Ge、SOI、GOI或者任何其它適當的材料。在一些實施例中，基板302是從具有正常厚度的晶圓減薄的半導體層（即，減薄的基板）。基板302可以具有在其處能夠形成諸如儲存單元的半導體裝置的正面、以及與正面相對的背面。
如在圖3A中所示，根據一些實施例，基板302包括各種摻雜區，所述摻雜區包括：具有相同類型的摻雜劑（P型摻雜劑或N型摻雜劑）的多個第一摻雜區304、具有相同類型的摻雜劑（P型摻雜劑或N型摻雜劑）但不同於第一摻雜區304的多個第二摻雜區306、以及具有相同類型的摻雜劑（P型摻雜劑或N型摻雜劑）但不同於第二摻雜區306的多個第三摻雜區308。在一些實施例中，第一摻雜區304和第二摻雜區306是從基板302的正面摻雜的。與在圖1中的3D記憶體裝置100的基板102不同（在其中單個P井106跨越多個N井104來橫跨），在圖3A中的3D記憶體裝置300的基板302包括與多個第一摻雜區304相接觸的多個分開的第二摻雜區306。
如在圖3A中所示，3D記憶體裝置300可以包括多個背面絕緣結構310，各背面絕緣結構310從基板302的背面垂直地延伸到第一摻雜區304中的各自的一個第一摻雜區304，以分離第二摻雜區306和第三摻雜區308。各背面絕緣結構310可以包括溝槽隔離，即利用一種或多種介電材料填充的溝槽，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或者其任意組合。在一些實施例中，第二摻雜區306與第一摻雜區304相接觸，以及由背面絕緣結構310以及第一摻雜區304來分開。也就是說，根據一些實施例，相鄰的第二摻雜區306不彼此電連接，因此需要是單獨地驅動的（即，施加單獨的電壓訊號）。在一些實施例中，第三摻雜區308分別與第二摻雜區306相接觸，以及也由背面絕緣結構310來分開。也就是說，根據一些實施例，相鄰的第三摻雜區308不彼此電連接。在一些實施例中，基板302是P型基板，各第一摻雜區304包括N井，各第二摻雜區306包括P井，以及各第三摻雜區308包括N井。結果，與在圖1中的單個P井106的PN井電容相比，可以減小各第二摻雜區306的PN井電容，從而節省3D記憶體裝置300的功耗。
在一些實施例中，3D記憶體裝置300是NAND快閃記憶體裝置，在其中以NAND儲存串的陣列的形式來提供儲存單元。各儲存串可以包括垂直地延伸穿過多個對的通道結構312，各對包括導電層314和介電層316（在本文中稱為“導電/介電層對”）。在本文中堆疊的導電/介電層對還稱為在基板302的正面的儲存堆疊318。在儲存堆疊318中的導電/介電層對的數量（例如，32、64、96或128）確定在3D記憶體裝置300中的儲存單元的數量。儲存堆疊318可以包括交錯的導電層314和介電層316。在儲存堆疊318中的導電層314和介電層316可以在垂直方向上交替。導電層314可以包括導電材料，所述導電材料包括但不限於W、Co、Cu、Al、多晶矽、摻雜的矽、矽化物或其任意組合。介電層316可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。在一些實施例中，儲存堆疊318的各導電層314包括諸如鎢的金屬，以及各介電層316包括氧化矽。
通道結構312可以包括利用半導體材料（例如，作為半導體通道）和介電材料（例如，作為儲存膜）來填充的通道孔。在一些實施例中，半導體通道包括矽，諸如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜是包括穿隧層、儲存層（還稱為“電荷陷阱層”）和阻障層的複合層。通道結構312的通道孔的剩餘空間可以部分地或完全地利用包括介電材料（諸如氧化矽）的包覆層來填充。通道結構312可以具有圓柱形狀（例如，柱形）。根據一些實施例，包覆層、半導體通道、穿隧層、儲存層和阻障層是以該順序從柱的中心朝著柱的外表面徑向地佈置的。穿隧層可以包括氧化矽、氮氧化矽或者其任意組合。儲存層可以包括氮化矽、氮氧化矽、矽或者其任意組合。阻障層可以包括氧化矽、氮氧化矽、高k介電質或者其任意組合。
在一些實施例中，在儲存堆疊318中的導電層314用作在NAND儲存串中的儲存單元的閘極導體/閘極線。導電層314可以包括多個NAND儲存單元的多個控制閘極，以及可以作為字元線橫向地延伸（例如，如在圖3A中所示的x方向上），該字元線終止於儲存堆疊318的邊緣（例如，在3D記憶體裝置300的階梯結構中）。在一些實施例中，各通道結構312的一端電連接到位元線320中的各自的一條位元線320，所述位元線218垂直於字元線314（例如，如在圖3A中所示的y方向上）橫向地延伸。在一些實施例中，各通道結構312的另一端與第二摻雜區306中的一個第二摻雜區306（例如，P井）相接觸，以將各通道結構312電連接到第二摻雜區306中的一個第二摻雜區306。
如在圖3A中所示，3D記憶體裝置300還包括多個縫隙結構322，各縫隙結構322垂直地延伸穿過儲存堆疊318的交錯的導電層314和介電層316。各縫隙結構322還可以（例如，如在圖3A中所示的y方向上）橫向地延伸，以將通道結構312分離成多個塊。也就是說，儲存堆疊318可以是透過縫隙結構322來劃分成多個儲存塊，從而通道結構陣列312可以分離成各儲存塊。在一些實施例中，各縫隙結構322與在基板302中的第一摻雜區304（例如，N井）中的各自的一個第一摻雜區304相接觸。根據一些實施例，由於各背面絕緣結構310也從另一側與第一摻雜區304中的各自的一個第一摻雜區304（其分離第二摻雜區306）相接觸，因此第二摻雜區306也被分離成儲存塊。換言之，第二摻雜區306（例如，N井）可以是每儲存塊來劃分的。類似地，第三摻雜區308（例如，P井）也可以是每儲存塊來劃分的。在一些實施例中，各第二摻雜區306對應於儲存塊中的各自的一個儲存塊，使得在各自的儲存塊中的通道結構312與對應於同一儲存塊的第二摻雜區306相接觸。
在一些實施例中，各縫隙結構322包括縫隙開口（例如，溝槽），該縫隙開口是利用正面源觸點324和圍繞源觸點324的間隔體326來填充的。源觸點324可以包括一種或多種導電材料，所述導電材料包括但不限於W、Co、Cu、Al、多晶矽、摻雜的矽、矽化物或者其任意組合。間隔體326可以包括一種或多種介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。間隔體326可以使源觸點324與在儲存堆疊318中的導電層314電絕緣，以及將儲存堆疊318分離成塊。源觸點324可以電連接到源極線（或源極網格）328，以將各自的第一摻雜區304電連接到源極線328。應當理解的是，在一些實施例中，縫隙結構322可以不包括正面源觸點324，即，是利用一種或多種介電材料（如在圖2中的絕緣結構220）來填充的。也就是說，如下文相對於圖5所描述的，正面源觸點324可以是利用延伸穿過背面絕緣結構310中的各自的一個背面絕緣結構310的背面源觸點來代替的。
如在圖3A中所示，3D記憶體裝置300還包括多個觸點330，各觸點與第二摻雜區306（例如，P井）中的各自的一個第二摻雜區306相接觸，用於控制相應的第二摻雜區306的電壓。與在圖1中包括單個P井106和單個觸點128的3D記憶體裝置300不同，在圖3A中的3D記憶體裝置300包括多個分開的第二摻雜區306，其繼而要求多個觸點330用於分別地施加電壓訊號。各觸點330可以將相應的第二摻雜區306電連接到選擇開關（例如，電晶體）和/或3D記憶體裝置300的周邊電路（未示出），用於控制施加到相應的第二摻雜區306的電壓。如在圖3A中所示，各觸點330可以延伸到基板302的正面，例如，從相應的第二摻雜區306垂直地延伸穿過儲存堆疊318。在一些實施例中，觸點330是每儲存塊來形成的，正如第二摻雜區306。因此，在基板302中的P井電壓可以是每塊來單獨地控制的。應當理解的是，在一些實施例中，例如，如在圖3B中所示，3D記憶體裝置301的各觸點331可以延伸到基板302的背面，例如，從相應的第二摻雜區306垂直地延伸穿過基板302。因此，對第二摻雜區306的每塊佈置（例如，導致每塊的P井）和每塊的單獨P井控制可以將P井負載減少塊的數量。在一些實施例中，如果第二摻雜區306是與背面絕緣結構310分開的，則與每儲存塊相對應的P井電壓是根據儲存塊的位址來控制的。
圖4A根據本揭露內容的一些實施例示出了又一示例性3D記憶體裝置400的橫截面。如上文相對於圖2所描述的，3D記憶體裝置200可以透過利用正面絕緣結構220和背面源觸點222替換在縫隙結構中的正面ACS觸點，來減小在正面ACS觸點與字元線之間的寄生電容。如上文相對於圖3A和圖3B所描述的，3D記憶體裝置300可以透過使用背面絕緣結構310將單個P井分成多個P井（第二摻雜區306）來減小PN井的寄生電容。3D記憶體裝置400可以組合3D記憶體裝置200和3D記憶體裝置300兩者的結構改進，以減小由ACS字元線和PN井兩者引入的寄生電容。為了便於描述，3D記憶體裝置400將是基於3D記憶體裝置300來描述的，以及不再重複在3D記憶體裝置300和3D記憶體裝置400中的相同組件。
如在圖4A中所示，根據一些實施例，3D記憶體裝置400包括多個正面絕緣結構402，各正面絕緣結構402垂直地延伸穿過儲存堆疊318，並且（例如，在圖4A中的y方向上）橫向地延伸以將通道結構312分離成多個塊。各絕緣結構402可以與第一摻雜區304中的各自的一個第一摻雜區304相接觸。代替包括正面源觸點324和間隔體326的縫隙結構322，在3D記憶體裝置400中的儲存塊是透過不包括導電材料的絕緣結構402來劃分的，以避免對導電層314的寄生電容。換言之，在圖3A中的縫隙結構322可以是利用介電材料來完全地填充的，以成為在3D記憶體裝置400中的正面絕緣結構402。
如在圖4A中所示，3D記憶體裝置400還包括多個背面絕緣結構310，各背面絕緣結構310從基板302的背面垂直地延伸到第一摻雜區304中的各自的一個第一摻雜區304，以將第二摻雜區306分離成塊。代替如在圖3A中所示的正面源觸點322，3D記憶體裝置400還包括多個背面源觸點404，各背面源觸點404被背面絕緣結構310中的各自的一個背面絕緣結構310包圍，以及各背面源觸點404從基板302的背面垂直地延伸以與第一摻雜區304中的各自的一個第一摻雜區304相接觸。也就是說，各背面源觸點404可以穿透相應的背面絕緣結構310以電連接到相應的第一摻雜區304，例如，N井。源觸點404可以包括任何適當類型的觸點。在一些實施例中，源觸點404包括VIA觸點。在一些實施例中，源觸點404包括例如在圖4A中的y方向上橫向地延伸的壁形觸點。背面源觸點404可以電連接到在基板302的背面的一個或多個源極線或源極線網（未示出）。
如在圖4A中所示，3D記憶體裝置400還包括多個觸點330，各觸點330與第二摻雜區306（例如，P井）中的各自的一個第二摻雜區306相接觸，用於控制相應的第二摻雜區306的電壓。各觸點330可以將相應的第二摻雜區306電連接到選擇開關（例如，電晶體）和/或3D記憶體裝置400的周邊電路（未示出），用於控制施加到相應的第二摻雜區306的電壓。如在圖4A中所示，各觸點330可以延伸到基板302的正面，例如，從相應的第二摻雜區306垂直地延伸穿過儲存堆疊318。在一些實施例中，觸點330是每儲存塊來形成的，正如第二摻雜區306。因此，在基板302中的PN井可以是每塊來獨立地控制的。應當理解的是，在一些實施例中，例如，如在圖4B中所示，3D記憶體裝置401的各觸點331可以延伸到基板302的背面，例如，從相應的第二摻雜區306垂直地延伸穿過基板302。因此，第二摻雜區306的每塊佈置（例如，導致每塊的PN井）和每塊的單獨PN井控制，可以將PN井負載減少塊的數量。
圖5根據本揭露內容的一些實施例示出了示例性鍵合的3D記憶體裝置500的橫截面。3D記憶體裝置500表示鍵合晶片的示例。3D記憶體裝置500的組件（例如，3D NAND儲存單元和周邊電路）可以是在不同的基板上單獨地形成的，然後進行接合以形成鍵合晶片。3D記憶體裝置500可以包括第一半導體結構502和堆疊在第一半導體結構502之上的第二半導體結構504。根據一些實施例，第一半導體結構502和第二半導體結構504在它們之間的接合界面506（諸如鍵合界面）處接合。應當理解的是，在一些實施例中，可以交換第一半導體結構502和第二半導體結構504的相對位置，即，第一半導體結構502堆疊在第二半導體結構504之上。
在一些實施例中，第一半導體結構502包括周邊電路。周邊電路可以是利用改進的邏輯過程（例如，90 nm、65 nm、45 nm、32 nm、28 nm、20 nm、16 nm、14 nm、10 nm、7 nm、5 nm、3 nm等等的技術節點）來實現以實現高速。在一些實施例中，在第一半導體結構102中的周邊電路在使用互補金屬氧化物半導體（CMOS）技術。在一些實施例中，周邊電路包括多個電晶體508，所述電晶體508形成用於促進3D記憶體裝置的操作的任何適當的數位、類比和/或混合訊號周邊電路，其包括但不限於頁面緩衝器、解碼器（例如，列解碼器和行解碼器）、感測放大器、驅動器、電荷泵、電流或基準電壓。可以在基板501上形成電晶體508。也可以在基板501中形成隔離區域（例如，淺溝槽隔離（STI））和摻雜區域（例如，電晶體508的源區和汲區）。
在一些實施例中，3D記憶體裝置500的第一半導體結構502還包括互連層510，以將電訊號傳送給周邊電路以及從周邊電路傳送電訊號。互連層510可以包括多個互連（本文還稱為“觸點”），包括橫向互連線和VIA觸點。如本文所使用的，術語“互連”可以廣泛地包括任何適當類型的互連，諸如中段製程（middle-end-of-line，MEOL）互連和後段製程（back-end-of-line，BEOL）互連。互連層510還可以包括一個或多個層間介電（ILD）層（還稱為“金屬間介電（IMD）層”），在其中可以形成互連線和VIA觸點。3D記憶體裝置500的第一半導體結構502還可以包括在接合界面506（例如，鍵合界面）處的鍵合層512。鍵合層512可以包括多個鍵合觸點和電隔離鍵合觸點的介電質。鍵合觸點和在鍵合層512中的周圍介電質可以用於混合鍵合。
類似地，3D記憶體裝置500的第二半導體結構504還可以包括在接合界面506（例如，鍵合界面）處的鍵合層514。鍵合層514可以包括多個鍵合觸點以及電隔離鍵合觸點的介電質。第二半導體結構504可以在接合界面506處以面對面的方式鍵合在第一半導體結構502的頂部。在一些實施例中，作為混合鍵合（還稱為“金屬/介電質混合鍵合”）的結果，接合界面506是佈置在鍵合層514與512之間的鍵合界面，所述混合鍵合是直接鍵合技術（例如，在不使用諸如焊料或黏合劑的中間層的情況下，在表面之間形成鍵合），以及可以同時地獲得金屬-金屬鍵合和介電質-介電質鍵合。在一些實施例中，鍵合界面是在其處滿足並鍵合鍵合層514和512的位置。實際上，鍵合界面可以是具有一定厚度的層，其包括第一半導體結構502的鍵合層512的頂表面和第二半導體結構504的鍵合層514的底表面。
在一些實施例中，3D記憶體裝置500的第二半導體結構504還包括互連層516以傳送電訊號。互連層516可以包括多個互連，諸如MEOL互連和BEOL互連。互連層516還可以包括在其中能形成互連線和VIA觸點的一個或多個ILD層。
在一些實施例中，3D記憶體裝置500的第二半導體結構504包括NAND快閃記憶體裝置，在其中在與圖4A中的3D記憶體裝置400基本相同的架構中以3D NAND儲存單元陣列的形式提供儲存單元。應當理解的是，下文不再重複在3D記憶體裝置400和第二半導體結構504兩者中的類似結構、材料、功能等等的細節。
第二半導體結構504可以包括儲存堆疊518，該儲存堆疊518包括交錯的導電層520（例如，作為閘極線和字元線）和介電層522。在一些實施例中，第二半導體結構504還包括多個通道結構524，各通道結構524垂直地延伸穿過儲存堆疊518。各通道結構524可以透過在互連層516和510中的互連（諸如位元線526）以及在鍵合層514和512中的鍵合觸點，電連接到第一半導體結構502的周邊電路。第二半導體結構504還可以包括多個絕緣結構528，各絕緣結構528垂直地延伸穿過儲存堆疊518並且橫向地延伸以將通道結構524分離成多個塊。在一些實施例中，各絕緣結構528是利用一種或多種介電材料（諸如氧化矽）來填充的，以避免對在儲存堆疊518中的導電層520的寄生電容。
第二半導體結構504還可以包括半導體層530（諸如減薄的基板）。在一些實施例中，半導體層530包括均與絕緣結構528中的各自的一個絕緣結構528相接觸的多個第一摻雜區532。例如，各第一摻雜區532可以包括N井。在一些實施例中，半導體層530還包括與第一摻雜區532相接觸的多個第二摻雜區534。例如，各第二摻雜區534可以包括P井。各通道結構524可以與第二摻雜區534相接觸。在一些實施例中，在塊中的各塊中的一個或多個通道結構524與在同一塊中的第二摻雜區534中的各自的一個第二摻雜區534相接觸。根據一些實施例，半導體層530還包括與第二摻雜區534相接觸的多個第三摻雜區536。例如，各第三摻雜區536可以包括N井。
第二半導體結構504還可以包括多個絕緣結構538，各絕緣結構538從半導體層530的背面垂直地延伸到第一摻雜區532中的各自的一個第一摻雜區532，以將第二摻雜區534分離成塊。在一些實施例中，各絕緣結構538包括溝槽隔離。第二半導體結構504還可以包括多個觸點540，各觸點540垂直地延伸穿過半導體層530的第二摻雜區536以與第一摻雜區532中的各自的一個第一摻雜區532相接觸。因此各觸點540可以用作背面源觸點。在一些實施例中，各觸點540被絕緣結構538中的各自的一個絕緣結構538包圍。觸點540可以包括VIA觸點或壁形觸點。透過使用背面絕緣結構538將單個摻雜區劃分為多個單獨的第二摻雜區534，可以減小與各第二摻雜區534相關聯的PN井電容和負載。
第二半導體結構504還可以包括多個觸點542，各觸點542與第二摻雜區534中的各自的一個第二摻雜區534相接觸，用於控制相應的第二摻雜區534的電壓。觸點542可以延伸到半導體層530的正面（例如，垂直地延伸穿過儲存堆疊518，如在圖5中所示），或者延伸到半導體層530的背面（例如，垂直地延伸穿過半導體層530（圖5中未示出））。在一些實施例中，各觸點542延伸到半導體層530的正面，以及透過在互連層516和510中的互連以及在鍵合層514和512中的鍵合觸點，將相應的第二摻雜區534電連接到第一半導體結構502的周邊電路。
圖6A-6D根據本揭露內容的一些實施例示出了用於形成3D記憶體裝置的示例性製造過程。圖7根據本揭露內容的一些實施例示出了用於形成3D記憶體裝置（例如，在圖2中所描繪的3D記憶體裝置200）的示例性方法700的流程圖。圖8根據本揭露內容的一些實施例示出了用於形成3D記憶體裝置（例如，在圖3A和圖3B中所描繪的3D記憶體裝置300和301）的另一示例性方法800的流程圖。圖9根據本揭露內容的一些實施例示出了用於形成3D記憶體裝置（例如，在圖4A和圖4B中所描繪的3D記憶體裝置400和401）的示例性方法900的流程圖。圖6A-圖6D和圖7-圖9將是一起來描述的。應當理解的是，在方法700、800和900中示出的操作不是詳盡的，以及可以在所示操作中的任何操作之前、之後或之間執行其它操作。進一步地，操作中的一些操作可以是同時地執行的，或者是以與圖7-9中所示不同的順序來執行的。
圖7根據本揭露內容的一些實施例示出了用於形成3D記憶體裝置（例如，在圖2中所描繪的3D記憶體裝置200）的示例性方法700的流程圖。參照圖7，方法700在操作702處開始，在操作702處，在基板的第一側形成多個通道結構，各通道結構垂直地延伸穿過儲存堆疊。基板可以是矽基板，以及第一側可以是基板的正面。在一些實施例中，為了形成儲存堆疊，在基板的第一側形成包括交錯的犧牲層和介電層的介電堆疊，形成縫隙開口，該縫隙開口垂直地延伸穿過介電堆疊到達基板，以及透過將犧牲層替換為穿過縫隙開口的導電層，來形成包括交錯的導電層和介電層的儲存堆疊。在一些實施例中，在形成介電堆疊之前，在基板中形成第二摻雜區。第二摻雜區可以包括P井。在一些實施例中，為了形成通道結構，蝕刻垂直地延伸穿過介電堆疊的通道孔，隨後在通道孔的側壁和底表面之上沉積儲存膜和半導體通道。通道結構中的各通道結構可以與第二摻雜區相接觸。
參照圖6A，使用微影對諸如P井的摻雜區604進行圖案化，以及使用離子注入、熱擴散或者其組合在矽基板602中形成摻雜區604。多個通道結構606可以形成於矽基板602的接觸摻雜區604的正面。雖然在圖6A中未示出，但是包括交錯的導電層和介電層的儲存堆疊可以形成於矽基板602的正面，使得各通道結構606垂直地延伸穿過儲存堆疊到達在矽基板602中的摻雜區604。
為了形成儲存堆疊，在一些實施例中，在矽基板602上方形成包括交錯的第一介電層（還稱為“犧牲層”）和第二介電層（在本文中一起稱為“介電層對”）的介電堆疊。介電層和犧牲層可以是透過一種或多種薄膜沉積過程來交替地沉積在矽基板602上，所述薄膜沉積過程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或者其任意組合。
為了形成通道結構606，在一些實施例中，多個通道孔是使用微影、顯影和蝕刻同時地穿過介電堆疊來形成的。介電堆疊可以是使用圖案化的蝕刻遮罩來同時地在透過微影遮罩和蝕刻遮罩定義的圖案中形成通道孔，透過一種或多種濕式蝕刻和/或乾式蝕刻過程（諸如深反應離子蝕刻（DRIE））來蝕刻穿過的。在一些實施例中，各通道孔進一步垂直地延伸到矽基板602的摻雜區604中。在一些實施例中，儲存膜（例如，包括阻障層、儲存層和穿隧層）和半導體通道是隨後使用一種或多種薄膜沉積過程（諸如ALD、CVD、PVD、任何其它適當的過程或者其任意組合）以該順序在通道孔的側壁和底表面之上進行沉積的。在一些實施例中，在沉積半導體通道之後，透過沉積介電材料在各通道孔的剩餘空間中完全地或部分地填充包覆層。根據一些實施例，由此形成通道結構606。
如在圖7中所示，方法700進行到操作704，其中在操作704處，在基板中形成第一摻雜區。在一些實施例中，為了形成第一摻雜區，透過縫隙開口對基板的一部分進行摻雜。根據一些實施例，第一摻雜區與第二摻雜區相接觸。第一摻雜區可以包括N井。
如在圖6A中所示，使用離子注入、熱擴散或者其組合，在矽基板602中形成諸如N井的多個摻雜區610。可以形成與摻雜區604相接觸的摻雜區610以形成多個PN井。在一些實施例中，使用諸如DRIE的一種或多種濕式蝕刻和/或乾式蝕刻過程來蝕刻穿過介電堆疊（未示出）的多個縫隙開口，以到達矽基板602的摻雜區604。在一些實施例中，縫隙開口垂直地進一步延伸到矽基板602的上部。然後，可以透過對矽基板602中的由縫隙開口暴露的部分進行摻雜（例如，透過將N型摻雜劑注入到P井中）來形成摻雜區610，然後進行熱擴散。
如在圖7中所示，方法700進行到操作706，其中在操作706處，形成第一絕緣結構，該第一絕緣結構垂直地延伸穿過儲存堆疊到達第一摻雜區，並且橫向地延伸以將多個通道結構分離成多個塊。在一些實施例中，為了形成第一絕緣結構，縫隙開口是利用一種或多種介電材料來填充的。
如在圖6A中所示，形成分別垂直地延伸穿過儲存堆疊（未示出）到達摻雜區610的多個絕緣結構608。絕緣結構608還可以（例如，在圖6A中的y方向上）橫向地延伸，以將通道結構606分離成儲存塊。可以透過使用一種或多種薄膜沉積過程（諸如ALD、CVD、PVD、任何其它適當的過程或者其任意組合）利用一種或多種介電材料（諸如氧化矽）填充縫隙開口來形成絕緣結構608。在一些實施例中，沒有導電材料被填充到縫隙開口中。換言之，絕緣結構608是其不包括觸點的縫隙結構。
在一些實施例中，在將介電材料沉積到縫隙開口中以形成絕緣結構608之前，執行閘極替換過程以從介電堆疊形成儲存堆疊。在介電堆疊中的犧牲層可以是使用對介電層有選擇性的濕蝕刻和/或乾蝕刻來去除的。用於去除犧牲層的蝕刻劑可以是透過縫隙開口來輸送的。儲存堆疊的導電層可以是透過使用一種或多種薄膜沉積過程（諸如ALD、CVD、PVD、任何其它適當的過程或其任意組合）穿過縫隙開口填充由蝕刻的犧牲層所留下的橫向凹槽來形成的。換言之，導電層由此代替犧牲層以將介電堆疊轉換成儲存堆疊。
如在圖7中所示，方法700進行到操作708，其中在操作708處，形成從與基板的第一側相對的第二側垂直地延伸的第一觸點，以與第一摻雜區相接觸。在一些實施例中，為了形成第一觸點，形成VIA觸點。在一些實施例中，為了形成第一觸點，形成壁形觸點。在一些實施例中，在形成第一觸點之前，從基板的第一側形成與第二摻雜區相接觸的第二觸點。
如在圖6B中所示，在矽基板602的正面形成接觸摻雜區604的一個或多個觸點612。如上文所詳細描述的，觸點612的數量可以取決於在完成製造過程之後在最終3D記憶體裝置中的摻雜區604的數量。例如，如果沒有進一步將摻雜區604劃分為多個區域（保持為單個摻雜區604），則可以形成單個觸點612。否則，觸點612的數量可以與要劃分的摻雜區604的數量相同，諸如與透過絕緣結構608所劃分的儲存塊的數量相同。在一些實施例中，透過使用DRIE蝕刻穿過儲存堆疊（未示出）以形成接觸孔，然後使用一種或多種薄膜沉積過程（諸如ALD、CVD、PVD、任何其它適當的過程、或其任意組合）利用介電材料（作為間隔體）和一種或多種導電材料來填充接觸孔，來形成觸點612。如在圖6B中所示，可以進一步透過一種或多種薄膜沉積過程（其包括但不限於CVD、PVD、ALD、電鍍、化學鍍或其任意組合）來形成互連（諸如電連接到通道結構606的位元線614）。
如在圖6D中所示，形成均從矽基板602的背面垂直地延伸的多個觸點618。各觸點618可以與在矽基板602中的摻雜區610中的各自的一個摻雜區610相接觸。各觸點618可以是（例如，在圖6D中的y方向上）橫向地延伸的VIA觸點或壁形觸點。在一些實施例中，為了形成觸點618，將矽基板602上下顛倒，使得接觸孔或溝槽可以是使用濕式蝕刻和/或乾式蝕刻（諸如DRIE）從矽基板602的背面來蝕刻穿過矽基板602的。可以透過控制蝕刻速度和/或持續時間當接觸孔或溝槽到達摻雜區610時停止蝕刻。一種或多種導電材料可以是一種或多種薄膜沉積過程（諸如ALD、CVD、PVD、任何其它適當的過程或其任意組合）來沉積到接觸孔或溝槽中的，從而分別形成與摻雜區610相接觸的觸點618。應當理解的是，雖然圖6D進一步示出了觸點618被劃分摻雜區604的背面絕緣結構616所包圍，但是觸點618可以是在無背面絕緣結構616的情況下形成的。換言之，在未形成背面絕緣結構616的情況下，摻雜區604可以保持單個摻雜區，其跨越在最終3D記憶體裝置（例如，在圖2中的3D記憶體裝置200）中的多個儲存塊來橫跨。
圖8根據本揭露內容的一些實施例示出了用於形成3D記憶體裝置（例如，在圖3A和圖3B中所描繪的3D記憶體裝置300和301）的另一示例性方法800的流程圖。應當理解的是，由於方法700和800共用一些基本相似的操作，因此下文可以不再重複在方法700和方法800兩者中的相似過程的細節。參照圖8，方法800在操作802處開始，在其中從基板的第一側形成基板中的摻雜區域。基板可以是矽基板，以及第一側可以是基板的正面。根據一些實施例，摻雜區包括P井。參照圖6A，使用微影對諸如P井的摻雜區604進行圖案化，以及使用離子注入、熱擴散或者其組合在矽基板602中形成摻雜區604。
如在圖8中所示，方法800進行到操作804，其中在操作804處，在基板的第一側形成多個通道結構，各通道結構垂直地延伸穿過儲存堆疊。在一些實施例中，為了形成儲存堆疊，在基板的第一側形成包括交錯的犧牲層和介電層的介電堆疊，形成垂直地延伸穿過介電堆疊到基板的縫隙開口，以及透過將犧牲層替換為穿過縫隙開口的導電層來形成包括交錯的導電層和介電層的儲存堆疊。
參照圖6A，在接觸摻雜區604的矽基板602的正面形成通道結構606。雖然在圖6A中未示出，但可以在矽基板602的正面形成包括交錯的導電層和介電層的儲存堆疊，使得各通道結構606垂直地延伸穿過儲存堆疊到達在矽基板602中的摻雜區604。
如在圖8中所示，方法800進行到操作806，其中在操作806處，在基板中形成與摻雜區域相接觸的第一摻雜區。在一些實施例中，為了形成第一摻雜區，透過縫隙開口對基板的一部分進行摻雜。第一摻雜區可以包括N井。
如在圖6A中所示，使用離子注入、熱擴散或者其組合在矽基板602中形成諸如N井的摻雜區610。可以形成與摻雜區604相接觸的摻雜區610以形成多個PN井。在一些實施例中，多個縫隙開口是使用諸如DRIE的一種或多種濕式蝕刻和/或乾式蝕刻過程來蝕刻穿過介電堆疊（未示出）的，以到達矽基板602的摻雜區604。在一些實施例中，縫隙開口垂直地進一步延伸到矽基板602的上部。然後，可以透過對矽基板602中的由縫隙開口暴露的部分進行摻雜（例如，使用將N型摻雜劑注入到P井中）來形成摻雜區610，然後進行熱擴散。
如在圖8中所示，方法800進行到操作808，其中在操作808處，形成縫隙結構，該縫隙結構垂直地延伸穿過儲存堆疊到達第一摻雜區，並且橫向地延伸以將多個通道結構分離成多個塊。在一些實施例中，為了形成縫隙結構，隨後利用間隔體和壁形觸點來沉積縫隙開口。
雖然圖6A示出了利用介電材料來填充的絕緣結構608，但應當理解的是，在一些實施例中，各包括間隔體和壁形觸點的多個縫隙結構可以代替在最終的3D記憶體裝置中的絕緣結構608。縫隙結構可以分別垂直地延伸穿過儲存堆疊（未示出）到達摻雜區610，並且還可以（例如，在圖6A中的y方向上）橫向地延伸以將通道結構606分離成儲存塊。隨後，可以透過使用一種或多種薄膜沉積過程（例如，ALD、CVD、PVD、任何其它適當的過程或者其任意組合）沉積一種或多種介電材料（作為間隔體）和一個或多個導電材料（作為觸點）來形成縫隙結構。
如在圖8中所示，方法800進行到操作812，其中在操作812處，形成從基板的第二側垂直地延伸到第一摻雜區的絕緣結構，以將摻雜區域分離成多個第二摻雜區。為了形成絕緣結構，根據一些實施例，從基板的第二側蝕刻溝槽直到第一摻雜區，以及該溝槽填充有一種或多種介電材料。
如在圖6C中所示，將矽基板602上下顛倒，以及從矽基板602的背面形成多個絕緣結構616，以將單個摻雜區604分離成多個摻雜區604。各絕緣結構616可以從矽基板602的背面垂直地延伸到摻雜區610的各自的一個摻雜區610。在一些實施例中，各絕緣結構616還（例如，在圖6C中的y方向上）橫向地延伸。為了形成絕緣結構616，使用微影法，從矽基板602的背面對多個溝槽進行圖案化，以分別與摻雜區610對準，隨後進行濕式蝕刻和/或乾式蝕刻（諸如DRIE）。可以對蝕刻速度和/或持續時間進行控制，使得當溝槽到達摻雜區610時蝕刻停止。可以使用一種或多種薄膜沉積過程（諸如ALD、CVD、PVD、任何其它適當的過程或者其任意組合）將一種或多種介電材料（諸如氧化矽）沉積到溝槽中。在一些實施例中，沒有導電材料被沉積到溝槽中。也就是說，在最終的3D記憶體裝置（例如，在圖3A中的3D記憶體裝置300或在圖3B中的3D記憶體裝置301）中，可以在縫隙結構中的矽基板602的正面（與矽基板602的背面相反）形成源觸點。
方法800還包括形成多個觸點的操作，各觸點與第二摻雜區中的各自的一個第二摻雜區相接觸，用於控制相應的第二摻雜區的電壓。觸點的形成可以在操作812之前的操作810處或者在操作812之後的操作814處發生。
可選地，在操作810處，從基板的第一側形成均與摻雜區相接觸的多個觸點。如在圖6B中所示，在矽基板602的正面形成與摻雜區604接觸的觸點612。如上文所更詳細描述的，觸點612的數量可以與要由絕緣結構616劃分的摻雜區604的數量相同（如在圖6C中所示）。在一些實施例中，透過使用DRIE蝕刻穿過儲存堆疊（未示出）以形成接觸孔，然後使用一種或多種薄膜沉積過程（諸如ALD、CVD、PVD、任何其它適當的過程或者其任意組合）利用介電材料（作為間隔體）和一種或多種導電材料填充接觸孔，來形成觸點612。
可選地，在操作814處，從基板的第二側形成均與第二摻雜區中的各自的一個第二摻雜區相接觸的多個觸點。雖然沒有在圖6C中示出，但可以在矽基板602的背面形成分別與摻雜區604接觸的多個觸點。如上文詳細描述的，觸點的數量可以與摻雜區604的數量相同。在一些實施例中，透過使用DRIE蝕刻矽基板602直到摻雜區604以形成接觸孔，然後使用一種或多種薄膜沉積過程（諸如ALD、CVD、PVD、任何其它適當的過程或者其任意組合）利用介電材料（作為間隔體）和一種或多種導電材料填充接觸孔，來形成觸點。
圖9根據本揭露內容的一些實施例示出了用於形成3D記憶體裝置（例如，在圖4A和圖4B中所描繪的3D記憶體裝置400和401）的另一示例性方法900的流程圖。應當理解的是，為了描述簡易起見，沒有詳細地重複在方法700、方法800和方法900中的相同操作。
參照圖9，方法900開始於操作802，其中在操作802處，從基板的第一側形成在基板中的摻雜區域。如在圖9中所示，方法900進行到操作804，在操作804中形成多個通道結構，各通道結構垂直地延伸穿過在基板的第一側的儲存堆疊。如在圖9中所示，方法900進行到操作806，在操作806中在基板中形成與摻雜區相接觸的第一摻雜區。如在圖9中所示，方法900進行到操作706，在操作706中形成第一絕緣結構，該第一絕緣結構垂直地延伸穿過儲存堆疊到達第一摻雜區，並且橫向地延伸以將多個通道結構分離成多個塊。可選地，如在圖9中所示，方法900進行到操作810，在操作810中從基板的第一側形成均與摻雜區相接觸的多個第一觸點。如在圖9中所示，方法900進行到操作812，在操作812中形成從基板的第二側垂直地延伸到第一摻雜區的第二絕緣結構，以將摻雜區域分離成多個第二摻雜區。
如在圖9中所示，方法900進行到操作902，在操作902中形成從基板的第二側垂直地延伸穿過第二絕緣結構的第二觸點，以與第一摻雜區相接觸。在一些實施例中，為了形成第二觸點，形成VIA觸點。在一些實施例中，為了形成第二觸點，形成壁形觸點。
如在圖6D中所示，形成均從矽基板602的背面垂直地延伸穿過絕緣結構616中的各自的一個絕緣結構616的多個觸點618。各觸點618可以與在矽基板602中的摻雜區610中的各自的一個摻雜區610相接觸。各觸點618可以是（例如，在圖6D中的y方向上）橫向地延伸的VIA觸點或壁形觸點。在一些實施例中，為了形成觸點618，將矽基板602上下顛倒，使得接觸孔或溝槽可以是使用濕式蝕刻和/或乾式蝕刻（諸如DRIE）從矽基板602的背面蝕刻穿過絕緣結構616的。可以使用微影從矽基板602的背面對接觸孔或溝槽進行圖案化，以分別與絕緣結構616對準。蝕刻可以是透過控制蝕刻速度和/或持續時間當接觸孔或溝槽到達摻雜區610時停止的。一種或多種導電材料可以是使用一種或多種薄膜沉積過程（諸如ALD、CVD、PVD、任何其它適當的過程或其任意組合）來沉積到接觸孔或溝槽中的，從而分別形成與摻雜區610相接觸的觸點618。從而，在最終3D記憶體裝置（例如，在圖4A中的3D記憶體裝置400或在圖4B中的3D記憶體裝置401）中形成由背面絕緣結構616所包圍的背面源觸點618。
可選地，如在圖9中所示，方法900進行到操作814，在操作814中從基板的第二側形成均與第二摻雜區中的各自的一個第二摻雜區相接觸的多個第一觸點。
根據本揭露內容的一個方面，一種3D記憶體裝置包括：具有第一側和與第一側相對的第二側的基板。該3D記憶體裝置還包括儲存堆疊，所述儲存堆疊包括在所述基板的所述第一側的交錯的導電層和介電層。該3D記憶體裝置還包括多個通道結構，各通道結構垂直地延伸穿過所述儲存堆疊。該3D記憶體裝置還包括第一絕緣結構，所述第一絕緣結構垂直地延伸穿過所述儲存堆疊，並且橫向地延伸以將所述多個通道結構分離成多個塊。該3D記憶體裝置還包括在所述基板中並且與所述第一絕緣結構相接觸的第一摻雜區。該3D記憶體裝置還包括從所述基板的所述第二側垂直地延伸以與所述第一摻雜區相接觸的第一觸點。
在一些實施例中，所述第一絕緣結構填充有一種或多種介電材料。
在一些實施例中，所述第一觸點包括VIA觸點。在一些實施例中，所述第一觸點包括壁形觸點。
在一些實施例中，該3D記憶體裝置還包括在所述基板中並且與所述第一摻雜區相接觸的第二摻雜區、以及與所述第二摻雜區相接觸的第二觸點。
在一些實施例中，所述通道結構中的各通道結構與所述第二摻雜區相接觸。
在一些實施例中，所述第二觸點延伸到所述基板的所述第一側。在一些實施例中，所述第二觸點延伸到所述基板的所述第二側。
在一些實施例中，所述第一摻雜區包括N井，以及所述第二摻雜區包括P井。
在一些實施例中，該3D記憶體裝置還包括多個所述第一絕緣結構和多個所述第一摻雜區，使得所述第一摻雜區中的各第一摻雜區與所述第一絕緣結構中的各自的一個第一絕緣結構相接觸。根據一些實施例，所述第一觸點被所述第二絕緣結構包圍。
根據本揭露內容的另一方面，一種3D記憶體裝置包括：包括周邊電路的第一半導體結構、第二半導體結構、以及在所述第一半導體結構與所述第二半導體結構之間的接合界面。所述第二半導體結構包括儲存堆疊，所述儲存堆疊包括交錯的導電層和介電層。所述第二半導體結構還包括多個通道結構，各通道結構垂直地延伸穿過所述儲存堆疊並且電連接到所述周邊電路。所述第二半導體結構還包括多個絕緣結構，各絕緣結構垂直地延伸穿過所述儲存堆疊，並且橫向地延伸以將所述多個通道結構分離成多個塊。所述第二半導體結構還包括半導體層，所述半導體層包括多個第一摻雜區和第二摻雜區，各第一摻雜區與所述多個絕緣結構中的各自的一個絕緣結構相接觸，所述第二摻雜區與所述多個第一摻雜區相接觸。所述第二半導體結構還包括多個觸點，各觸點垂直地延伸穿過所述半導體層的所述第二摻雜區，以與所述第一摻雜區中的各自的一個第一摻雜區相接觸。
在一些實施例中，所述絕緣結構中的各絕緣結構填充有一種或多種介電材料。
在一些實施例中，第一觸點包括VIA觸點。在一些實施例中，第一觸點包括壁形觸點。
在一些實施例中，所述通道結構中的各通道結構與所述第二摻雜區相接觸。
在一些實施例中，所述第一摻雜區包括N井，以及所述第二摻雜區包括P井。
根據本揭露內容的另一方面，公開了一種用於形成3D記憶體裝置的方法。在基板的第一側形成多個通道結構，各通道結構垂直地延伸穿過儲存堆疊。在所述基板中形成第一摻雜區。形成第一絕緣結構，所述第一絕緣結構垂直地延伸穿過所述儲存堆疊到所述第一摻雜區，並且橫向地延伸以將所述多個通道結構分離成多個塊。形成第一觸點，所述第一觸點從與所述基板的所述第一側相對的所述第二側垂直地延伸以與所述第一摻雜區相接觸。
在一些實施例中，在所述基板的所述第一側形成包括交錯的犧牲層和介電層的介電堆疊，形成縫隙開口，所述縫隙開口垂直地延伸穿過所述介電堆疊到達所述基板，以及透過將所述犧牲層替換為穿過所述縫隙開口的所述導電層，來形成包括交錯的導電層和所述介電層的所述儲存堆疊。
在一些實施例中，為了形成所述第一摻雜區，所述基板的一部分是穿過所述縫隙開口來摻雜的。
在一些實施例中，為了形成所述第一絕緣結構，所述縫隙開口是利用一種或多種介電材料來填充的。
在一些實施例中，為了形成所述第一觸點，形成VIA觸點。在一些實施例中，為了形成所述第一觸點，形成壁形觸點。
在一些實施例中，在形成所述介電堆疊之前，在所述基板中形成第二摻雜區。所述第一摻雜區可以與所述第二摻雜區相接觸。在一些實施例中，形成與所述第二摻雜區相接觸的第二觸點。
在一些實施例中，所述通道結構中的各通道結構與所述第二摻雜區相接觸。
在一些實施例中，為了形成所述第二觸點，從所述基板的所述第一側形成所述第二觸點。在一些實施例中，為了形成所述第二觸點，從所述基板的所述第二側形成所述第二觸點。
在一些實施例中，所述第一摻雜區包括N井，以及所述第二摻雜區包括P井。
在一些實施例中，在形成所述第一觸點之前，形成第二絕緣結構，所述第二絕緣結構從所述基板的所述第二側垂直地延伸到所述第一摻雜區，以將所述第二摻雜區分離成塊。
在一些實施例中，為了形成所述第一觸點，形成垂直地延伸穿過所述第二絕緣結構以與所述第一摻雜區相接觸的所述第一觸點。
前述的對具體實施例的描述將因此揭示本揭露內容的一般性質，在無過度實驗以及不背離本揭露內容的一般概念的情況下，本領域技術人員可以透過應用在本領域的技術內的知識來容易地針對這樣的特定實施例的各種應用進行修改和/或調整。因此，基於本文給出的教導和指導，這樣的調整和修改旨在落入所公開實施例的等同物的含義和範圍內。應當理解的是，本文中的措辭或術語僅是出於描述目的而非做出限制，使得本說明書的術語或措辭將由本領域中熟練的技術人員根據教導和指導來解釋。
上文借助於用於示出特定功能的實現方式以及其關係的功能構建塊，來描述了本揭露內容的實施例。為了便於描述起見，本文任意定義了這些功能構建塊的邊界。只要適當地執行指定的功能以及其關係，就可以定義替代的邊界。
發明內容和摘要部分闡述了如發明人所預期的本揭露內容的一個或多個但不是所有示例性實施例，因此，其並不是旨在以任何方式對本揭露內容和所附申請專利範圍進行限制。
本揭露內容的廣度和範圍不應受到上述示例性實施例中的任何示例性實施例的限制，而應當僅根據所附申請專利範圍及其等同物來限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100,200,300,301,400,401,500:3D記憶體裝置 102,202,302,501:基板 104,108:N井 106:P井 110,216,318,518:儲存堆疊 112,212,314,520:導電層 114,214,316,522:介電層 116,210,312,524,606:通道結構 118,322:縫隙結構 120,218,320,526,614:位元線 122:壁形觸點 124,328:源極線 126,326:間隔體 128,224,330,331,540,542,612,618:觸點 204,304,532:第一摻雜區 206,306,534:第二摻雜區 208,308,536:第三摻雜區 220,528,538,608:絕緣結構 222,404:背面源觸點 310,616:背面絕緣結構 324:正面源觸點 402:正面絕緣結構 502:第一半導體結構 504:第二半導體結構 506:接合界面 508:電晶體 510,516:互連層 512,514:鍵合層 530:半導體層 602:矽基板 604,610:摻雜區 700,800,900:方法 702,704,706,708,802,804,806,808,812,814,902:操作
併入本文並形成說明書的一部分的圖式說明了本揭露內容的實施例，以及連同描述一起，用於進一步解釋本揭露內容的原理，以及使相關領域技術人員能夠製造和使用本揭露內容。 圖1示出了3D記憶體裝置的橫截面。 圖2根據本揭露內容的一些實施例示出了示例性3D記憶體裝置的橫截面。 圖3A根據本揭露內容的一些實施例示出了另一示例性3D記憶體裝置的橫截面。 圖3B根據本揭露內容的一些實施例示出了又一示例性3D記憶體裝置的橫截面。 圖4A根據本揭露內容的一些實施例示出了又一示例性3D記憶體裝置的橫截面。 圖4B根據本揭露內容的一些實施例示出了又一示例性3D記憶體裝置的橫截面。 圖5根據本揭露內容的一些實施例示出了示例性鍵合3D記憶體裝置的橫截面。 圖6A-6D根據本揭露內容的一些實施例示出了用於形成3D記憶體裝置的示例性製造過程。 圖7根據本揭露內容的一些實施例示出了用於形成3D記憶體裝置的示例性方法的流程圖。 圖8根據本揭露內容的一些實施例示出了用於形成3D記憶體裝置的另一示例性方法的流程圖。 圖9根據本揭露內容的一些實施例示出了用於形成3D記憶體裝置的示例性方法的流程圖。 將參考圖式來描述本揭露內容的實施例。
200:3D記憶體裝置
202:基板
204:第一摻雜區
206:第二摻雜區
208:第三摻雜區
210:通道結構
212:導電層
214:介電層
216:儲存堆疊
218:位元線
220:絕緣結構
222:背面源觸點
224:觸點

Claims (20)

  1. 一種三維（3D）記憶體裝置，包括： 基板，其具有第一側和與所述第一側相對的第二側； 儲存堆疊，其包括在所述基板的所述第一側的交錯的導電層和介電層； 多個通道結構，各通道結構垂直地延伸穿過所述儲存堆疊； 第一絕緣結構，所述第一絕緣結構垂直地延伸穿過所述儲存堆疊，並且橫向地延伸以將所述多個通道結構分離成多個塊； 第一摻雜區，其在所述基板中並且與所述第一絕緣結構相接觸；以及 第一觸點，其從所述基板的所述第二側垂直地延伸以與所述第一摻雜區相接觸。
  2. 根據請求項1所述的3D記憶體裝置，其中，所述第一絕緣結構填充有一種或多種介電材料。
  3. 根據請求項1所述的3D記憶體裝置，其中，所述第一觸點包括垂直互連通道（VIA）觸點或者壁形觸點。
  4. 根據請求項1所述的3D記憶體裝置，還包括： 第二摻雜區，其在所述基板中並且與所述第一摻雜區相接觸；以及 第二觸點，其與所述第二摻雜區相接觸。
  5. 根據請求項4所述的3D記憶體裝置，其中，所述通道結構中的各通道結構與所述第二摻雜區相接觸。
  6. 根據請求項4所述的3D記憶體裝置，其中，所述第二觸點延伸到所述基板的所述第一側。
  7. 根據請求項4所述的3D記憶體裝置，其中，所述第二觸點延伸到所述基板的所述第二側。
  8. 根據請求項4所述的3D記憶體裝置，其中，所述第一摻雜區包括N井，以及所述第二摻雜區包括P井。
  9. 根據請求項4所述的3D記憶體裝置，還包括多個所述第一絕緣結構和多個所述第一摻雜區，使得所述第一摻雜區中的各第一摻雜區與所述第一絕緣結構中的各自的一個第一絕緣結構相接觸， 其中，所述第二摻雜區與所述多個第一摻雜區相接觸。
  10. 根據請求項4所述的3D記憶體裝置，還包括第二絕緣結構，所述第二絕緣結構從所述基板的所述第二側垂直地延伸到所述第一摻雜區，以將所述第二摻雜區分離成所述塊， 其中，所述第一觸點被所述第二絕緣結構包圍。
  11. 一種三維（3D）記憶體裝置，包括： 第一半導體結構，其包括周邊電路； 第二半導體結構，其包括： 儲存堆疊，其包括交錯的導電層和介電層； 多個通道結構，各通道結構垂直地延伸穿過所述儲存堆疊並且電連接到所述周邊電路； 多個絕緣結構，各絕緣結構垂直地延伸穿過所述儲存堆疊，並且橫向地延伸以將所述多個通道結構分離成多個塊； 半導體層，其包括多個第一摻雜區和第二摻雜區，各第一摻雜區與所述多個絕緣結構中的各自的一個絕緣結構相接觸，以及所述第二摻雜區與所述多個第一摻雜區相接觸；以及 多個觸點，各觸點垂直地延伸穿過所述半導體層的所述第二摻雜區，以與所述第一摻雜區中的各自的一個第一摻雜區相接觸；以及 在所述第一半導體結構與所述第二半導體結構之間的接合界面。
  12. 根據請求項11所述的3D記憶體裝置，其中，所述絕緣結構中的各絕緣結構填充有一種或多種介電材料。
  13. 根據請求項11所述的3D記憶體裝置，其中，所述觸點中的各觸點包括垂直互連通道（VIA）觸點或者壁形觸點。
  14. 根據請求項11所述的3D記憶體裝置，其中，所述通道結構中的各通道結構與所述第二摻雜區相接觸。
  15. 根據請求項11所述的3D記憶體裝置，其中，所述第一摻雜區包括N井，以及所述第二摻雜區包括P井。
  16. 一種用於形成三維（3D）記憶體裝置的方法，包括： 在基板的第一側形成多個通道結構，各通道結構垂直地延伸穿過儲存堆疊； 在所述基板中形成第一摻雜區； 形成第一絕緣結構，所述第一絕緣結構垂直地延伸穿過所述儲存堆疊到所述第一摻雜區，並且橫向地延伸以將所述多個通道結構分離成多個塊；以及 形成第一觸點，所述第一觸點從與所述基板的所述第一側相對的所述第二側垂直地延伸以與所述第一摻雜區相接觸。
  17. 根據請求項16所述的方法，還包括： 在所述基板的所述第一側形成包括交錯的犧牲層和介電層的介電堆疊； 形成縫隙開口，所述縫隙開口垂直地延伸穿過所述介電堆疊到達所述基板；以及 透過將所述犧牲層替換為穿過所述縫隙開口的所述導電層，來形成包括交錯的導電層和所述介電層的所述儲存堆疊。
  18. 根據請求項16所述的方法，還包括： 在形成所述介電堆疊之前，在所述基板中形成第二摻雜區，其中，所述第一摻雜區與所述第二摻雜區相接觸；以及 形成與所述第二摻雜區相接觸的第二觸點。
  19. 根據請求項18所述的方法，還包括：在形成所述第一觸點之前，形成第二絕緣結構，所述第二絕緣結構從所述基板的所述第二側垂直地延伸到所述第一摻雜區，以將所述第二摻雜區分離成所述塊。
  20. 根據請求項19所述的方法，其中，形成所述第一觸點包括：形成垂直地延伸穿過所述第二絕緣結構以與所述第一摻雜區相接觸的所述第一觸點。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112701121B (zh) 2020-01-28 2023-09-12 长江存储科技有限责任公司 三维存储器件及用于形成三维存储器件的方法
CN111316442B (zh) 2020-01-28 2021-05-14 长江存储科技有限责任公司 三维存储器件及用于形成三维存储器件的方法
KR20220053733A (ko) 2020-10-22 2022-05-02 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 전자 시스템 및 이의 제조 방법
WO2022236944A1 (en) * 2021-05-12 2022-11-17 Yangtze Memory Technologies Co., Ltd. Memory peripheral circuit having three-dimensional transistors and method for forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180012903A1 (en) * 2016-07-11 2018-01-11 Kyoung-hoon Kim Vertical memory devices
US20190115362A1 (en) * 2017-10-12 2019-04-18 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US20190326320A1 (en) * 2017-07-17 2019-10-24 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US20190348433A1 (en) * 2018-05-10 2019-11-14 SK Hynix Inc. Semiconductor device and manufacturing method of semiconductor device

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180044110A (ko) 2016-10-21 2018-05-02 한국전기연구원 실리콘 카바이드 트렌치 쇼트키 배리어 다이오드의 제조방법
CN106876401B (zh) 2017-03-07 2018-10-30 长江存储科技有限责任公司 存储器件的形成方法
KR102561732B1 (ko) 2017-03-08 2023-07-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 쓰루 어레이 컨택 구조
CN106910746B (zh) 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
KR20180137264A (ko) 2017-06-16 2018-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
EP3580782A4 (en) 2017-08-21 2020-12-02 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL MEMORY COMPONENTS AND METHOD FOR SHAPING THEM
KR102308776B1 (ko) * 2017-08-24 2021-10-05 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법
CN107658311B (zh) 2017-08-28 2018-12-14 长江存储科技有限责任公司 三维存储器
CN107731833B (zh) * 2017-08-31 2018-12-14 长江存储科技有限责任公司 一种阵列共源极填充结构及其制备方法
US10236301B1 (en) 2017-12-27 2019-03-19 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells
US10347654B1 (en) * 2018-05-11 2019-07-09 Sandisk Technologies Llc Three-dimensional memory device employing discrete backside openings and methods of making the same
CN110729305A (zh) 2018-07-17 2020-01-24 旺宏电子股份有限公司 存储元件及其制造方法
CN108987408A (zh) 2018-07-25 2018-12-11 长江存储科技有限责任公司 一种3d nand存储器及其制造方法
CN109103199B (zh) * 2018-08-07 2021-10-29 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109314117B (zh) * 2018-08-14 2019-08-30 长江存储科技有限责任公司 操作3d存储器件的方法
CN109417073B (zh) 2018-09-10 2019-12-06 长江存储科技有限责任公司 使用梳状路由结构以减少金属线装载的存储器件
CN109192734B (zh) * 2018-09-28 2020-10-16 长江存储科技有限责任公司 3d存储器件
WO2020113590A1 (en) * 2018-12-07 2020-06-11 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
CN109786387B (zh) * 2019-01-09 2023-10-17 长江存储科技有限责任公司 存储器及其形成方法、存储器的存储单元的选择方法
US11355486B2 (en) 2019-02-13 2022-06-07 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
CN109860197B (zh) * 2019-02-27 2020-04-21 长江存储科技有限责任公司 三维存储器及形成三维存储器的方法
CN109920793B (zh) * 2019-03-29 2021-07-23 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110211966B (zh) * 2019-06-18 2020-11-20 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN110246846A (zh) * 2019-06-18 2019-09-17 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
EP3915147A4 (en) * 2019-06-27 2022-11-23 Yangtze Memory Technologies Co., Ltd. NOVEL 3D NAND MEMORY DEVICE AND METHOD OF MAKING THERE
CN112701121B (zh) 2020-01-28 2023-09-12 长江存储科技有限责任公司 三维存储器件及用于形成三维存储器件的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180012903A1 (en) * 2016-07-11 2018-01-11 Kyoung-hoon Kim Vertical memory devices
US20190326320A1 (en) * 2017-07-17 2019-10-24 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US20190115362A1 (en) * 2017-10-12 2019-04-18 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US20190348433A1 (en) * 2018-05-10 2019-11-14 SK Hynix Inc. Semiconductor device and manufacturing method of semiconductor device

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