CN110729305A - 存储元件及其制造方法 - Google Patents

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CN110729305A CN201810783607.XA CN201810783607A CN110729305A CN 110729305 A CN110729305 A CN 110729305A CN 201810783607 A CN201810783607 A CN 201810783607A CN 110729305 A CN110729305 A CN 110729305A
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Abstract

一种存储元件及其制造方法。存储元件包括基底、第一电路结构、多个第一导电柱、第二电路结构以及多个第二导电柱。第一电路结构设置于基底上。多个第一导电柱设置于第一电路结构中且沿第一方向排列，多个第一导电柱自第一电路结构的上层延伸至基底。第二电路结构设置于第一电路结构上。多个第二导电柱设置于第二电路结构中且沿第一方向排列，多个第二导电柱自第二电路结构的上层延伸至第一电路结构，且每一多个第二导电柱分别电性连接至每一多个第一导电柱。

Description

存储元件及其制造方法
技术领域
本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种存储元件及其制造方法。
背景技术
随着科技日新月异，电子元件的进步增加了对更大存储能力的需要。为了满足高存储密度(high storage density)的需求，存储元件尺寸变得更小而且集成度更高。因此，存储元件的型态已从平面型栅极(planar gate)结构的二维存储元件(2D memory device)发展到具有垂直通道(vertical channel，VC)结构的三维存储元件(3Dmemory device)。
然而，随着三维存储元件的集成度提高，在存储元件的制造过程中，需要在存储元件的叠层结构中形成高高宽比的沟道并且于沟道中填入导电材料，这会对叠层结构造成应力，进而导致沟道以及沟道附近的元件产生形变，而形变将可能导致下层结构与上层结构之间的对准问题，或导致叠层结构与后段工艺(BEOL)配线的错误连接及/或造成后段工艺配线的错误对准。因此，如何改善高高宽比的沟道所导致存储元件的结构产生形变是目前有待解决的问题。
发明内容
本发明提供一种存储元件及其制造方法，其可改善高高宽比的沟道所导致存储元件的结构产生形变的问题。
本发明提供一种存储元件，包括：基底、第一电路结构、多个第一导电柱、第二电路结构以及多个第二导电柱。第一电路结构设置于基底上。多个第一导电柱设置于第一电路结构中且沿第一方向排列，其中多个第一导电柱自第一电路结构的上层延伸至基底。第二电路结构设置于第一电路结构上。多个第二导电柱设置于第二电路结构中且沿第一方向排列，其中多个第二导电柱自第二电路结构的上层延伸至第一电路结构，且每一多个第二导电柱分别电性连接至每一多个第一导电柱。
在本发明的一些实施例中，多个第一导电柱以及多个第二导电柱的截面形状包括圆形、椭圆形、方形、多边形或其组合。
在本发明的一些实施例中，多个第一导电柱的截面沿第二方向具有第一宽度，第一方向与第二方向互相垂直，且多个第一导电柱的高度与第一宽度的比值介于15至28之间。
在本发明的一些实施例中，多个第二导电柱的截面沿第二方向具有第二宽度，第一方向与第二方向互相垂直，且多个第二导电柱的高度与第二宽度的比值介于15至28之间。
在本发明的一些实施例中，相邻两个第一导电柱之间以及相邻两个第二导电柱之间在第一方向上的间隔分别大于或等于750纳米。
在本发明的一些实施例中，第一电路结构以及第二电路结构分别包括多个第一存储器柱以及多个第二存储器柱，且每一多个第一存储器柱分别电性连接至每一多个第二存储器柱。
本发明提供一种存储元件的制造方法，包括以下步骤。形成第一电路结构于基底上。形成多个第一导电柱于第一电路结构中，其中多个第一导电柱沿第一方向排列且自第一电路结构的上层延伸至基底。形成第二电路结构于第一电路结构上。形成多个第二导电柱于第二电路结构中，其中多个第二导电柱沿第一方向排列且自第二电路结构的上层延伸至第一电路结构，且每一多个第二导电柱分别电性连接至每一多个第一导电柱。
在本发明的一些实施例中，存储元件的制造方法的步骤更包括以下步骤。形成多个第一沟道于第一电路结构中，其中多个第一沟道沿第二方向排列且暴露基底的一部分，第一方向与第二方向互相垂直。形成第一介电层填满多个第一沟道，其中多个第一导电柱是形成于填满第一介电层的多个第一沟道中。
在本发明的一些实施例中，存储元件的制造方法的步骤更包括以下步骤。形成多个第二沟道于第二电路结构中，其中多个第二沟道沿第二方向排列且暴露第一电路结构的一部分。形成第二介电层填满多个第二沟道，其中多个第二导电柱是形成于填满第二介电层的多个第二沟道中。
在本发明的一些实施例中，第一电路结构以及第二电路结构分别包括多个第一存储器柱以及多个第二存储器柱，且每一多个第一存储器柱分别电性连接至每一多个第二存储器柱。
基于上述，在本发明的存储元件中，形成多个导电柱取代传统细长的导体沟道结构。相较于细长的导体沟道结构，导电柱所受的应力较为均匀，因此，存储元件中电路结构的叠层结构较不易发生倾斜的问题，即电路结构较不易产生形变。也就是说，本发明的存储元件不仅可改善电路结构之间的对准问题，亦可改善电路结构与后段工艺(BEOL)配线的错误连接问题及/或后段工艺(BEOL)配线的错误对准问题。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1J是本发明一些实施例的存储元件的制造流程剖面示意图。
图2以及图3分别是图1A以及图1B的上视图。
图4是图1F以及图1G的上视图。
【符号说明】
10：基底
100：第一电路结构
110：叠层结构
112：绝缘层
114：牺牲层
120：第一存储器柱
122：电荷储存结构
124：薄膜
126：绝缘结构
128：插塞
130、130a：缓冲材料层
132、132a：栅极导电材料层
140：介电层
150：开口
152：第一导电柱
200：第二电路结构
220：第二存储器柱
252：第二导电柱
A-A’、B-B’、C-C’、D-D’：线
T1：沟道
X、Y、Z：方向
具体实施方式
图1A至图1J是本发明一些实施例的存储元件的制造流程剖面示意图。图2以及图3分别是图1A以及图1B的上视图。图4是图1F以及图1G的上视图。
图1A为图2中沿线A-A’的剖面图。请同时参照图1A以及图2，形成第一电路结构100于基底10上。基底10包括半导体基底，例如是硅基底。在一些实施例中，可依据设计需求而于基底10中形成掺杂区(如，N+掺杂区)(未绘示)。第一电路结构100包括叠层结构110以及多个第一存储器柱120。
在一些实施例中，叠层结构110包括交替地堆叠的多个绝缘层112与多个牺牲层114。绝缘层112的材料包括介电材料，例如是氧化硅。牺牲层114的材料与绝缘层112的材料不同，牺牲层114的材料与绝缘层112的材料具有足够的刻蚀选择比。在一些实施例中，牺牲层114的材料例如是氮化硅。绝缘层112与牺牲层114例如是通过进行多次化学气相沉积工艺所形成。叠层结构110中的绝缘层112以及牺牲层114的层数可以是8层、16层、24层、48层、96层或更多层，但本发明不限于此。叠层结构110中的绝缘层112以及牺牲层114的层数可取决于存储元件的设计以及密度。
在一些实施例中，多个第一存储器柱120的形成方法如下所述。详细地说，首先，于叠层结构110中形成多个开口(未绘示)。开口贯穿叠层结构110以暴露出基底10的一部分。在一些实施例中，开口的形成方法包括对叠层结构110进行图案化工艺。在一具体实施例中，图案化工艺例如包括孔刻蚀，以形成穿过叠层结构110的多个圆柱体形开口，但本发明不限于此。然后，于开口中形成电荷储存结构122。详细地说，于基底10上形成电荷储存材料(未绘示)。电荷储存材料共形地覆盖开口的底面与侧壁以及叠层结构110的顶面。之后，进行刻蚀工艺，以移除开口底面上以及叠层结构110顶面上的电荷储存材料，使得电荷储存结构122共形地形成在开口的侧壁上。在一些实施例中，电荷储存结构122例如是包括氧化物层/氮化物层/氧化物层(ONO)的复合结构。在一些实施例中，电荷储存材料的形成方法例如包括化学气相沉积法(CVD)或原子层沉积法(ALD)。在一些实施例中，刻蚀工艺例如包括非等向性刻蚀工艺，例如是反应性离子刻蚀(RIE)工艺。然后，于基底10上形成薄膜124。薄膜124共形地覆盖开口的底面以及电荷储存结构122的表面。在一些实施例中，薄膜124的材料包括半导体材料，例如多晶硅。薄膜124的形成方法例如是CVD。在一些实施例中，薄膜124后续可作为垂直通道结构。然后，于开口中形成绝缘结构126。绝缘结构126填入开口中，且绝缘结构126的顶面低于叠层结构110的顶面。也就是说，绝缘结构126并未填满整个开口。在一些实施例中，绝缘结构126的材料例如包括旋涂式介电质(SOD)，旋涂式介电质例如是氧化硅或其他绝缘材料。最后，于开口中形成插塞128，详细地说，沉积导电材料以填充开口的上部，接着，进行化学机械研磨(CMP)工艺及/或回蚀工艺，以移除叠层结构110顶面上的导电材料。在一些实施例中，插塞128的材料例如包括多晶硅或掺杂多晶硅。至此，多个第一存储器柱120的工艺完成。在一些实施例中，第一存储器柱120可以例如为阵列排列、交错排列或随机排列。在本实施例中，如图2所示，位于中间区域的第一存储器柱120例如为交错排列，但本发明不限于此。
图1B为图3中沿线B-B’的剖面图。请同时参照图1B以及图3，形成多个沟道T1于第一电路结构100中且沿X方向排列。具体来说，对叠层结构110进行图案化工艺，以形成穿过绝缘层112以及牺牲层114的沟道T1。沟道T1贯穿叠层结构110以暴露出基底10的一部分。
请参照图1C，进行栅极置换(gate replacement)工艺，将叠层结构110中的牺牲层114置换为作为栅极的导电材料。详细来说，首先，移除沟道T1所暴露的牺牲层114，以形成暴露部分电荷储存结构122以及绝缘层112表面的侧向开口(未示出)。移除沟道T1所暴露的牺牲层114的方法例如是湿式刻蚀法。在湿式刻蚀法中所使用的刻蚀液例如是磷酸(H3PO4)溶液。接着，形成缓冲材料层130于电荷储存结构122以及绝缘层112暴露的表面上。缓冲材料层130的材料例如是介电常数大于7的高介电常数的材料，例如氧化铝(Al2O3)。缓冲材料层130的形成方法例如是CVD或ALD。然后，形成栅极导电材料层132填入侧向开口中。栅极导电材料层132的材料例如包括钨(W)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)或其组合。栅极导电材料层132的形成方法例如是CVD或物理气相沉积法(PVD)。
请参照图1D，移除部分的栅极导电材料层132以及缓冲材料层130，以在沟道T1的侧壁上形成凹陷。也就是说，栅极导电材料层132a以及缓冲材料层130a的侧壁会内凹于绝缘层112的侧壁。在一些实施例中，移除部分的栅极导电材料层132以及缓冲材料层130的方法可以是回刻蚀法，例如湿式刻蚀法。
请参照图1E，形成介电层140以填满沟道T1。在一些实施例中，介电层140的材料例如是氧化硅。形成介电层140的方法例如是CVD或ALD。
图1F为图4中沿线C-C’的剖面图，图1G为图4中沿线D-D’的剖面图。请同时参照图1F、图1G以及图4，形成多个开口150于第一电路结构100中且沿Y方向排列。具体来说，多个开口150是形成于填满介电层140的沟道T1。开口150贯穿介电层140以暴露出基底10的一部分。在一些实施例中，开口150的形成方法包括对介电层140进行图案化工艺。在一具体实施例中，图案化工艺例如包括孔刻蚀，以形成穿过介电层140的多个圆柱体形开口150，但本发明不限于此。开口150的截面形状可以包括圆形、椭圆形、方形、多边形或其组合，因此后续步骤形成的第一导电柱152的截面形状可以包括圆形、椭圆形、方形、多边形或其组合。在一些实施例中，开口150(或第一导电柱152)的截面形状可取决于存储元件的设计或工艺的条件。在一些实施例中，于X方向上，开口150的位置可以与第一存储器柱120位于一直在线(如图1F所示)。在另一些实施例中，于X方向上，开口150的位置也可以与第一存储器柱120非位于一直在线(如图1G所示)，但本发明不限于此。在一些实施例中，多个开口150(或第一导电柱152)为非连续地沿Y方向排列，即两个相邻开口150之间有间隔。换句话说，开口150(或第一导电柱152)的位置和数量可取决于存储元件的设计。举例来说，为降低阻值，可增加开口150(或第一导电柱152)设置的密度，即缩小两个相邻开口150之间的间距。
值得一提的是，在一些实施例中，开口150于X方向上的宽度可以小于或等于沟道T1于X方向上的宽度。在另一些实施例中，开口150于X方向上的宽度也可以大于沟道T1于X方向上的宽度，只要在后续步骤所形成的第一导电柱152不会与栅极导电材料层132a直接接触即可。也就是说，在后续步骤所形成的第一导电柱152与栅极导电材料层132a之间仍有介电层隔离。
请参照图1H，形成导电材料层以填满开口150。在一些实施例中，导电材料层的材料例如是多晶硅、非晶硅、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、铝(A1)、铜(Cu)、钴(Co)或其组合。形成导电材料层的方法例如是CVD或ALD。接着，可进行CMP工艺及/或回蚀工艺，以移除叠层结构110顶面上的导电材料层。至此，多个第一导电柱152形成于第一电路结构100中且沿Y方向排列，其中多个第一导电柱152自第一电路结构100的上层延伸至基底10。在一些实施例中，由于多个开口150是形成于填满介电层140的沟道T1，因此所形成的多个第一导电柱152亦是形成于填满介电层140的沟道T1中。
值得一提的是，在本实施例中，多个导电柱取代传统细长的导体沟道结构。相较于细长的导体沟道结构，导电柱自周围所受的应力较为均匀，特别是当导电柱的截面为圆形时，所受应力最为均匀。因此，电路结构的叠层结构较不易发生倾斜(tilt)的问题。也就是说，在本实施例中，通过形成多个导电柱取代传统细长的导体沟道结构，电路结构较不易产生形变，因此，在后续工艺中，可改善电路结构与上层结构之间的对准问题，亦可改善电路结构与后段工艺(BEOL)配线的错误连接问题及/或后段工艺(BEOL)配线的错误对准问题。
请参照图1I，在本实施例中，依照前述形成第一电路结构100的方法形成第二电路结构200。第二电路结构200与第一电路结构100的结构、材料、层数以及形成方法可以相同也可以不同，可依据设计需求而调整。在本实施例中，第二电路结构200的结构与第一电路结构100的结构相同，但本发明不限于此。具体来说，第二电路结构200包括多个第二存储器柱220。将第二电路结构200堆叠于第一电路结构100上，其中第二存储器柱220分别自第二电路结构200的上层延伸至第一电路结构100，且每一第二存储器柱220分别电性连接至每一第一存储器柱120。在一些实施例中，将第二电路结构200堆叠于第一电路结构100上的方法并没有特别限制。举例来说，第二电路结构200可以是直接堆叠于第一电路结构100上，第二电路结构200的基底可以是完全移除或是部分移除，只要每一第二存储器柱220可分别电性连接至每一第一存储器柱120。在本实施例中，第二电路结构200的基底例如是部分移除(如图1I所示)，但本发明不限于此。
请参照图1J，接着，在本实施例中，依照前述形成第一导电柱152的方法于第二电路结构200中形成多个第二导电柱252。第二导电柱252与第一导电柱152的结构、材料、以及形成方法可以相同也可以不同，可依据设计需求而调整。具体来说，形成多个沟道(未绘示)于第二电路结构200中且沿X方向排列，其中沟道暴露第一电路结构100的一部分。接着，形成介电层(未绘示)填满沟道。然后，形成多个开口(未绘示)于第二电路结构200中且沿Y方向排列，接着，填入导电材料于多个开口中以形成多个第二导电柱252。多个第二导电柱252形成于第二电路结构200中且沿Y方向排列，其中多个第二导电柱252自第二电路结构200的上层延伸至第一电路结构100，且每一第二导电柱252分别电性连接至每一第一导电柱152。在一些实施例中，多个第二导电柱252是形成于填满介电层的多个沟道中。
在一些实施例中，栅极导电材料层可作为字符线，薄膜可作为位线，导电柱可作为共源极线，但本发明不限于此。
值得一提的是，在本实施例中，如上所述，多个导电柱取代传统细长的导体沟道结构，由于导电柱自周围所受应力较为均匀，故电路结构的叠层结构较不易发生倾斜的问题。也就是说，在本实施例中，由于第一电路结构100较不易产生形变，因此，第二电路结构200在堆叠于第一电路结构100上时，较不易产生错误对准的问题。然而，在本实施例中，是以堆叠两个相同结构的电路结构做说明，但本发明不限于此。在其他实施例中，亦可堆叠两个不同结构的电路结构。此外，在其他实施例中，亦可堆叠两个以上的电路结构，并不仅限于堆叠两个电路结构。因此，在本发明的实施例中，除了可改善电路结构之间的对准问题，亦可改善电路结构与后段工艺(BEOL)配线的错误连接问题及/或后段工艺(BEOL)配线的错误对准问题。
以下，将参照图1J说明本发明存储元件的结构。此外，本实施例的存储元件的制造方法虽然是以上述方法为例进行说明，然而本发明的存储元件的制造方法并不以此为限。
请参照图1J，存储元件包括基底10、第一电路结构100、多个第一导电柱152、第二电路结构200以及多个第二导电柱252。第一电路结构100设置于基底上10。多个第一导电柱152设置于第一电路结构100中且沿Y方向排列，其中多个第一导电柱152自第一电路结构100的上层延伸至基底10。第二电路结构200设置于第一电路结构100上。多个第二导电柱252设置于第二电路结构200中且沿Y方向排列，其中多个第二导电柱252自第二电路结构200的上层延伸至第一电路结构100，且每一第二导电柱252分别电性连接至每一第一导电柱152。
在一些实施例中，多个第一导电柱152以及多个第二导电柱252的截面形状包括圆形、椭圆形、方形、多边形或其组合。在一些实施例中，第一导电柱152的截面沿X方向具有第一宽度，第一导电柱152的高度与第一宽度的比值介于15至28之间。在一些实施例中，第二导电柱252的截面沿X方向具有第二宽度，第二导电柱252的高度与宽度的比值介于15至28之间。在一些实施例中，相邻两个第一导电柱152之间以及相邻两个第二导电柱252之间在Y方向上的间隔例如分别大于或等于750纳米，但本发明不限于此。在一些实施例中，第一电路结构100以及第二电路结构200分别包括多个第一存储器柱152以及多个第二存储器柱252，且每一第一存储器柱152分别电性连接至每一第二存储器柱252。
综上所述，在本发明的存储元件中，形成多个导电柱取代传统细长的导体沟道结构。相较于细长的导体沟道结构，导电柱所受的应力较为均匀，因此，存储元件中电路结构的叠层结构较不易发生倾斜的问题，即电路结构较不易产生形变。也就是说，本发明的存储元件不仅可改善电路结构之间的对准问题，亦可改善电路结构与后段工艺(BEOL)配线的错误连接问题及/或后段工艺(BEOL)配线的错误对准问题。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当以权利要求所界定的为准。

Claims (10)

1.一种存储元件，包括：
基底；
第一电路结构，设置于所述基底上；
多个第一导电柱，设置于所述第一电路结构中且沿第一方向排列，其中所述多个第一导电柱自所述第一电路结构的上层延伸至所述基底；
第二电路结构，设置于所述第一电路结构上；以及
多个第二导电柱，设置于所述第二电路结构中且沿所述第一方向排列，其中所述多个第二导电柱自所述第二电路结构的上层延伸至所述第一电路结构，且每一所述多个第二导电柱分别电性连接至每一所述多个第一导电柱。
2.如权利要求1所述的存储元件，其中所述多个第一导电柱以及所述多个第二导电柱的截面形状包括圆形、椭圆形、方形、多边形或其组合。
3.如权利要求1所述的存储元件，其中所述多个第一导电柱的截面沿第二方向具有第一宽度，所述第一方向与所述第二方向互相垂直，且所述多个第一导电柱的高度与所述第一宽度的比值介于15至28之间。
4.如权利要求1所述的存储元件，其中所述多个第二导电柱的截面沿第二方向具有第二宽度，所述第一方向与所述第二方向互相垂直，且所述多个第二导电柱的高度与所述第二宽度的比值介于15至28之间。
5.如权利要求1所述的存储元件，其中相邻两个所述第一导电柱之间以及相邻两个所述第二导电柱之间在所述第一方向上的间隔分别大于或等于750纳米。
6.如权利要求1所述的存储元件，其中所述第一电路结构以及所述第二电路结构分别包括多个第一存储器柱以及多个第二存储器柱，且每一所述多个第一存储器柱分别电性连接至每一所述多个第二存储器柱。
7.一种存储元件的制造方法，包括：
形成第一电路结构于基底上；
形成多个第一导电柱于所述第一电路结构中，其中所述多个第一导电柱沿第一方向排列且自所述第一电路结构的上层延伸至所述基底；
形成第二电路结构于所述第一电路结构上；以及
形成多个第二导电柱于所述第二电路结构中，其中所述多个第二导电柱沿所述第一方向排列且自所述第二电路结构的上层延伸至所述第一电路结构，且每一所述多个第二导电柱分别电性连接至每一所述多个第一导电柱。
8.如权利要求7所述的存储元件的制造方法，更包括：
形成多个第一沟道于所述第一电路结构中，其中所述多个第一沟道沿第二方向排列且暴露所述基底的一部分，所述第一方向与所述第二方向互相垂直；以及
形成第一介电层填满所述多个第一沟道，
其中所述多个第一导电柱是形成于填满所述第一介电层的所述多个第一沟道中。
9.如权利要求8所述的存储元件的制造方法，更包括：
形成多个第二沟道于所述第二电路结构中，其中所述多个第二沟道沿所述第二方向排列且暴露所述第一电路结构的一部分；以及
形成第二介电层填满所述多个第二沟道，
其中所述多个第二导电柱是形成于填满所述第二介电层的所述多个第二沟道中。
10.如权利要求6所述的存储元件的制造方法，其中所述第一电路结构以及所述第二电路结构分别包括多个第一存储器柱以及多个第二存储器柱，且每一所述多个第一存储器柱分别电性连接至每一所述多个第二存储器柱。
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