CN107507833A - 一种三维存储器及其制备方法 - Google Patents

Abstract

本申请公开了一种三维存储器及其制备方法，其中，所述三维存储器的共用源极由钨金属电极和至少覆盖所述钨金属电极朝向相邻所述阵列结构两侧的缓冲导电层构成，所述缓冲导电层与所述三维存储器的隔离层形成直接接触，以解决钨金属电极与隔离层难以形成良好的界面接触的问题，从而达到提升所述三维存储器的击穿电压，提升所述三维存储器的电学性能的目的。并且所述共用源极由钨金属电极和缓冲导电层构成，在一定程度上减少了自身应力较大的钨金属材料的使用，从而实现了降低三维存储器的应力的目的，进一步提升所述三维存储器的电学性能。

Description

一种三维存储器及其制备方法

技术领域

本申请涉及半导体技术领域，更具体地说，涉及一种三维存储器及其制备方法。

背景技术

存储器(Memory)是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器很难做到进一步提高其集成度和数据存储密度，因此，三维(3D)存储器应运而生。

三维NAND(与非)存储器是三维闪速存储器的一种，参考图1，图1为一种三维存储器的剖面结构示意图，该三维存储器主要由衬底10、多个阵列结构、位于相邻阵列结构之间的共用源极26和位于衬底内部的共用源线11(Common Source Line，CSL)构成，在图1中，标号27表示隔离层，24表示多晶硅介质层，25表示多晶硅层，多晶硅层和多晶硅介质层共同构成沟道结构，21表示金属栅，22表示存储介质层，23表示第一介质层。

现有技术中通常由钨金属电极作为共用源极以引出衬底内部的共用源线，但是由于金属钨本身具有较大的应力，给三维存储器带来了较大的应力，并且钨金属电极与相邻阵列结构之间的隔离层也很难形成一个良好的界面接触，导致三维存储器的击穿电压较低，给三维存储器的电学性能造成了不良的影响。

发明内容

为解决上述技术问题，本发明提供了一种三维存储器及其制备方法，以实现降低共用源极对器件本身造成的应力，并且改善共用源极与相邻的阵列结构之间的界面结构的目的，以提升三维存储器的击穿电压，提升三维存储器的电学性能。

为实现上述技术目的，本发明实施例提供了如下技术方案：

一种三维存储器，包括：

衬底；

位于所述衬底表面的多个阵列结构，每两个相邻的阵列结构之间设置有共用源极，相邻的阵列结构和共用源极之间设置有隔离层；

位于所述衬底内部的共用源线，所述共用源极在所述衬底表面的投影完全覆盖所述共用源线表面；

所述共用源极包括钨金属电极和缓冲导电层，其中，所述钨金属电极覆盖所述缓冲导电层背离所述衬底一端，所述缓冲导电层至少覆盖所述钨金属电极朝向相邻所述阵列结构的两侧。

可选的，所述缓冲导电层由单晶硅、多晶硅、金属硅化物和金属氮化物中的一种或多种材料构成。

可选的，所述缓冲导电层覆盖所述钨金属电极朝向相邻所述阵列结构的两侧表面和所述共用源线表面。

可选的，所述阵列结构包括：

位于所述衬底表面平行排列的多个硅立柱和堆叠结构，所述硅立柱包括多晶硅介质层和包裹所述多晶硅介质层的多晶硅层。

可选的，所述堆叠结构包括：

位于所述硅立柱两侧的多层字线电极、多层第一介质层和多层存储介质层，多层所述字线电极和第一介质层交替堆叠设置，所述存储介质层位于所述字线电极和所述硅立柱之间，且与所述衬底接触。

可选的，所述堆叠结构包括：

位于所述硅立柱两侧、与所述硅立柱延伸方向相同的存储介质层；

位于所述存储介质层两侧的字线电极。

一种三维存储器的制备方法，包括：

提供衬底，所述衬底表面形成有多个阵列单元，所述阵列单元之间设有暴露出所述衬底的沟槽；

在所述沟槽中暴露出来的衬底中形成共用源线；

刻蚀去除所述阵列单元中的牺牲层，并在原牺牲层所在位置形成存储介质层，以获得阵列结构；

在所述共用源线背离所述衬底一侧沉积共用源极，所述共用源极包括钨金属电极和缓冲导电层，其中，所述钨金属电极覆盖所述缓冲导电层背离所述衬底一端，所述缓冲导电层至少覆盖所述钨金属电极朝向相邻所述阵列结构的两侧。

可选的，所述在所述共用源线背离所述衬底一侧沉积共用源极包括：

在所述沟槽朝向相邻的阵列结构的两侧表面沉积缓冲导电层；

在所述沟槽的缓冲导电层之间沉积钨金属层，以形成钨金属电极，所述钨金属电极覆盖所述缓冲导电层背离所述衬底一端。

可选的，所述在所述共用源线背离所述衬底一侧沉积共用源极包括：

在所述沟槽的共用源线表面沉积钨金属层，以形成钨金属电极，所述钨金属电极与相邻的阵列结构之间具有缝隙；

在所述钨金属电极与相邻的阵列结构之间的缝隙中沉积缓冲导电层，所述钨金属电极覆盖所述缓冲导电层背离所述衬底一端。

可选的，所述在所述共用源线背离所述衬底一侧沉积共用源极包括：

在所述沟槽中沉积缓冲导电层，所述缓冲导电层覆盖所述沟槽朝向相邻所述阵列结构的两侧表面和所述共用源线表面；

在所述缓冲导电层表面沉积钨金属层，以形成钨金属电极，所述钨金属电极覆盖所述缓冲导电层背离所述衬底一端。

从上述技术方案可以看出，本发明实施例提供了一种三维存储器及其制备方法，其中，所述三维存储器的共用源极由钨金属电极和至少覆盖所述钨金属电极朝向相邻所述阵列结构两侧的缓冲导电层构成，所述缓冲导电层与所述三维存储器的隔离层形成直接接触，以解决钨金属电极与隔离层难以形成良好的界面接触的问题，从而达到提升所述三维存储器的击穿电压，提升所述三维存储器的电学性能的目的。

并且所述共用源极由钨金属电极和缓冲导电层构成，在一定程度上减少了自身应力较大的钨金属材料的使用，从而实现了降低三维存储器的应力的目的，进一步提升所述三维存储器的电学性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中的一种三维存储器的剖面结构示意图；

图2为本申请的一个实施例提供的一种三维存储器的剖面结构示意图；

图3为本申请的另一个实施例提供的一种三维存储器的剖面结构示意图；

图4为本申请的一个实施例提供的一种三维存储器的制备方法的流程示意图；

图5为图4所示的方法中步骤S101中提供的衬底及其表面结构的剖面结构示意图；

图6为图4所示的方法中经过步骤S102后的衬底及其表面结构的剖面结构示意图；

图7为本申请的另一个实施例提供的一种三维存储器的制备方法的流程示意图；

图8为图4所示的方法中经过步骤S103后的衬底及其表面结构的剖面结构示意图；

图9为本申请的又一个实施例提供的一种三维存储器的制备方法的流程示意图；

图10为本申请的再一个实施例提供的一种三维存储器的制备方法的流程示意图；

图11为本申请的一个优选实施例提供的一种三维存储器的制备方法的流程示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本申请实施例提供了一种三维存储器，如图2所示，包括：

衬底100；

位于所述衬底100表面的多个阵列结构200，每两个相邻的阵列结构200之间设置有共用源极300，相邻的阵列结构200和共用源极300之间设置有隔离层303；

位于所述衬底100内部的共用源线400，所述共用源极300在所述衬底100表面的投影完全覆盖所述共用源线400表面；

所述共用源极300包括钨金属电极302和缓冲导电层301，其中，所述钨金属电极302覆盖所述缓冲导电层301背离所述衬底一端，所述缓冲导电层301至少覆盖所述钨金属电极302朝向相邻所述阵列结构200的两侧。

在本实施例中，所述三维存储器的共用源极300由钨金属电极302和至少覆盖所述钨金属电极302朝向相邻所述阵列结构200两侧的缓冲导电层301构成，所述缓冲导电层301与所述三维存储器的隔离层303形成直接接触，以解决钨金属电极302与隔离层303难以形成良好的界面接触的问题，从而达到提升所述三维存储器的击穿电压，提升所述三维存储器的电学性能的目的。

并且所述共用源极300由钨金属电极302和缓冲导电层301构成，在一定程度上减少了自身应力较大的钨金属材料的使用，从而实现了降低三维存储器的应力的目的，进一步提升所述三维存储器的电学性能。

所述钨金属电极302覆盖所述缓冲导电层301顶端(即背离所述衬底100一端)的目的是在形成三维存储器的接触孔(Contact Via)后，获得更好的导电性能。

一般情况下，所述隔离层303由低温氧化物(Low Temperature Oxide，LTO)材料构成，用于隔离阵列结构200的字线(Word Line，WL)电极与所述共用源极300。

可选的，所述缓冲导电层301由单晶硅、多晶硅、金属硅化物和金属氮化物中的一种或多种材料构成。一般而言，构成所述缓冲导电层301的材料只要具有一定的导电能力，且能够与隔离层303形成良好的截面接触即可，本申请对构成所述缓冲导电层301的具体材料种类并不做限定，具体视实际情况而定。

在上述实施例的基础上，在本申请的一个实施例中，如图3所示，所述缓冲导电层301覆盖所述钨金属电极302朝向相邻所述阵列结构200的两侧表面和所述共用源线400表面。

在本实施例中，由于所述缓冲导电层301的覆盖面积进一步增加，也就是进一步减少在共用源极300中钨金属电极302所占比例，从而可以进一步降低共用源极300带来的应力，但是由于缓冲导电层301所占比例增加，也导致共用源极300的电阻较大。本申请对所述缓冲导电层301的具体设置方式并不做限定，具体视实际情况而定。

在上述实施例的基础上，在本申请的又一个实施例中，如图2和图3所示，所述阵列结构200包括：

位于所述衬底100表面平行排列的多个硅立柱210和堆叠结构，所述硅立柱210包括多晶硅介质层211和包裹所述多晶硅介质层211的多晶硅层212。

可选的，所述堆叠结构可以由两种构成形式，在本申请的一个实施例中，所述堆叠结构包括：

位于所述硅立柱210两侧的多层字线电极201、多层第一介质层203和多层存储介质层202，多层所述字线电极201和第一介质层203交替堆叠设置，所述存储介质层202位于所述字线电极201和所述硅立柱210之间，且与所述衬底100接触。

在本申请的另一个实施例中，所述堆叠结构包括：

位于所述硅立柱210两侧、与所述硅立柱210延伸方向相同的存储介质层202；

位于所述存储介质层202两侧的字线电极201。

在实际使用过程中，所述三维存储器还应包括位于所述硅立柱210背离所述衬底100一端表面的接触孔等结构，所述接触孔用于连接位线和字线电极201。

可选的，所述存储介质层202包括：位于所述多层第一介质层203表面的第一氧化物层、位于所述第一氧化物层表面的第一氮化物层和位于所述第一氮化物层表面的第二氧化物层。

可选的，所述第一氮化物层为氮化硅层；

所述第二氧化物层为氧化硅层或氧化铝层或氧化铪层。

在本实施例中，所述存储介质层202也称为ONO(oxide-nitride-oxide)存储结构。在此选用ONO存储结构作为存储结构层的原因是由于氧化硅与衬底100的结合较氮化硅更好，而氮化硅层居中，故此三层结构可互补所缺，有利于提升器件性能。

而在上述实施例的基础上，在本申请的其他实施例中，所述存储介质层202还包括：位于所述第二氧化物层表面的高K(高介电常数)介质层。

在本实施例中，所述存储介质层202由四层复合结构构成，本申请对所述存储介质层202的具体结构并不做限定，具体视实际情况而定。

相应的，本申请实施例还提供了一种三维存储器的制备方法，如图4所示，包括：

S101：提供衬底，所述衬底表面形成有多个阵列单元，所述阵列单元之间设有暴露出所述衬底的沟槽；

参考图5，图5为衬底及其表面的阵列单元的结构示意图；在图5中，示出了一种可行的阵列单元的结构，包括：位于所述衬底表面的硅立柱，所述硅立柱包括多晶硅介质层和包围所述多晶硅介质层的多晶硅层；位于所述硅立柱两侧的堆叠结构，所述堆叠结构包括：交替堆叠设置的第一介质层和牺牲层，所述牺牲层位于相邻所述第一介质层之间。其中，所述多晶硅介质层优选为氧化硅层；所述牺牲层优选为氮化硅层；由于所述牺牲层在后续的制作步骤中需要利用刻蚀工艺去除掉，以为字线电极和存储介质层等结构提供制备空间，因此选用较容易被去除的氮化硅可以降低去除牺牲层的工艺难度。而第一介质层通常作为绝缘层存在，因此选取隔离性能较好的氧化硅层作为所述第一介质层，另外，氮化硅和氧化硅为常见的半导体材料，制备工艺较为成熟，且成本较低，图5中的标号100表示所述衬底、500表示所述阵列单元，501表示所述牺牲层，203表示所述第一介质层，210表示所述硅立柱，211表示所述多晶硅介质层，212表示所述多晶硅层，600表示所述沟槽。

S102：在所述沟槽中暴露出来的衬底中形成共用源线；

参考图6和图7，图6为经过步骤S102后的衬底及其上结构的剖面结构示意图，图6中的标号400表示所述共用源线；图7为本申请的一个实施例提供的一种在沟槽中暴露处理的衬底中形成共用源线的具体步骤，包括：

S1021：刻蚀所述沟槽中暴露出来的衬底，形成凹槽；

S1022：在凹槽中沉积多晶硅，并对沉积的多晶硅进行掺杂；

S1023：对掺杂的多晶硅进行退火处理，获得所述共用源线。

可选的，形成凹槽时采用的刻蚀工艺为干法刻蚀工艺；

可选的，在凹槽中沉积多晶硅的工艺为选择性外延生长工艺；

可选的，对沉积的多晶硅进行掺杂的工艺为离子注入工艺。

S103：刻蚀去除所述阵列单元中的牺牲层，并在原牺牲层所在位置形成存储介质层，以获得阵列结构；

参考图8，图8为经过步骤S103后的衬底及其表面结构的剖面结构示意图；所述存储介质层包括：位于所述多层第一介质层表面的第一氧化物层、位于所述第一氧化物层表面的第一氮化物层和位于所述第一氮化物层表面的第二氧化物层，图8中的标号201表示字线电极，202表示所述存储介质层。

可选的，所述第一氮化物层为氮化硅层；

所述第二氧化物层为氧化硅层或氧化铝层或氧化铪层。

所述存储介质层也称为ONO(oxide-nitride-oxide)存储结构。在此选用ONO存储结构作为存储结构层的原因是由于氧化硅与衬底的结合较氮化硅更好，而氮化硅层居中，故此三层结构可互补所缺，有利于提升器件性能。

而在上述实施例的基础上，在本申请的其他实施例中，所述存储介质层还包括：位于所述第二氧化物层表面的高K(高介电常数)介质层。

在本实施例中，所述存储介质层由四层复合结构构成，本申请对所述存储介质层的具体结构并不做限定，具体视实际情况而定。

S104：在所述共用源线背离所述衬底一侧沉积共用源极，所述共用源极包括钨金属电极和缓冲导电层，其中，所述钨金属电极覆盖所述缓冲导电层背离所述衬底一端，所述缓冲导电层至少覆盖所述钨金属电极朝向相邻所述阵列结构的两侧。

参考图3，图3为经过步骤S104后的衬底及其表面结构的剖面示意图，图3中的标号300表示所述共用源极，301表示所述缓冲导电层，302表示所述钨金属电极，303表示隔离层；由于所述共用源极由钨金属电极和至少覆盖所述钨金属电极朝向相邻所述阵列结构两侧的缓冲导电层构成，所述缓冲导电层与所述三维存储器的隔离层形成直接接触，以解决钨金属电极与隔离层难以形成良好的界面接触的问题，从而达到提升所述三维存储器的击穿电压，提升所述三维存储器的电学性能的目的。

并且所述共用源极由钨金属电极和缓冲导电层构成，在一定程度上减少了自身应力较大的钨金属材料的使用，从而实现了降低三维存储器的应力的目的，进一步提升所述三维存储器的电学性能。

所述钨金属电极覆盖所述缓冲导电层顶端(即背离所述衬底100一端)的目的是在形成三维存储器的接触孔(Contact Via)后，获得更好的导电性能。

在上述实施例的基础上，本申请的一个实施例提供了三种可行的共用源极的沉积方法，参考图9、图10和图11，在图9中，所述在所述共用源线背离所述衬底一侧沉积共用源极包括：

S1041：在所述沟槽朝向相邻的阵列结构的两侧表面沉积缓冲导电层；

S1042：在所述沟槽的缓冲导电层之间沉积钨金属层，以形成钨金属电极，所述钨金属电极覆盖所述缓冲导电层背离所述衬底一端。

在图10中，所述在所述共用源线背离所述衬底一侧沉积共用源极包括：

S1043：在所述沟槽的共用源线表面沉积钨金属层，以形成钨金属电极，所述钨金属电极与相邻的阵列结构之间具有缝隙；

S1044：在所述钨金属电极与相邻的阵列结构之间的缝隙中沉积缓冲导电层，所述钨金属电极覆盖所述缓冲导电层背离所述衬底一端。

从图9和图10中可以看出，在沉积所述共用源极时，可以先沉积所述钨金属层，也可以先沉积所述缓冲导电层，本申请对所述共用源极的形成顺序并不做限定，具体视实际情况而定。

在图11中，所述在所述共用源线背离所述衬底一侧沉积共用源极包括：

S1045：在所述沟槽中沉积缓冲导电层，所述缓冲导电层覆盖所述沟槽朝向相邻所述阵列结构的两侧表面和所述共用源线表面；

S1046：在所述缓冲导电层表面沉积钨金属层，以形成钨金属电极，所述钨金属电极覆盖所述缓冲导电层背离所述衬底一端。

经过图11的步骤获得的共用源极的剖面结构示意图参考图3，所述缓冲导电层覆盖所述钨金属电极朝向相邻所述阵列结构的两侧表面和所述共用源线表面。

在本实施例中，由于所述缓冲导电层的覆盖面积进一步增加，也就是进一步减少在共用源极中钨金属电极所占比例，从而可以进一步降低共用源极带来的应力，但是由于缓冲导电层所占比例增加，也导致共用源极的电阻较大。本申请对所述缓冲导电层的具体设置方式并不做限定，具体视实际情况而定。

综上所述，本申请实施例提供了一种三维存储器及其制备方法，其中，所述三维存储器的共用源极由钨金属电极和至少覆盖所述钨金属电极朝向相邻所述阵列结构两侧的缓冲导电层构成，所述缓冲导电层与所述三维存储器的隔离层形成直接接触，以解决钨金属电极与隔离层难以形成良好的界面接触的问题，从而达到提升所述三维存储器的击穿电压，提升所述三维存储器的电学性能的目的。

并且所述共用源极由钨金属电极和缓冲导电层构成，在一定程度上减少了自身应力较大的钨金属材料的使用，从而实现了降低三维存储器的应力的目的，进一步提升所述三维存储器的电学性能。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种三维存储器，其特征在于，包括：

衬底；

位于所述衬底表面的多个阵列结构，每两个相邻的阵列结构之间设置有共用源极，相邻的阵列结构和共用源极之间设置有隔离层；

位于所述衬底内部的共用源线，所述共用源极在所述衬底表面的投影完全覆盖所述共用源线表面；

所述共用源极包括钨金属电极和缓冲导电层，其中，所述钨金属电极覆盖所述缓冲导电层背离所述衬底一端，所述缓冲导电层至少覆盖所述钨金属电极朝向相邻所述阵列结构的两侧。

2.根据权利要求1所述的三维存储器，其特征在于，所述缓冲导电层由单晶硅、多晶硅、金属硅化物和金属氮化物中的一种或多种材料构成。

3.根据权利要求2所述的三维存储器，其特征在于，所述缓冲导电层覆盖所述钨金属电极朝向相邻所述阵列结构的两侧表面和所述共用源线表面。

4.根据权利要求1所述的三维存储器，其特征在于，所述阵列结构包括：

位于所述衬底表面平行排列的多个硅立柱和堆叠结构，所述硅立柱包括多晶硅介质层和包裹所述多晶硅介质层的多晶硅层。

5.根据权利要求4所述的三维存储器，其特征在于，所述堆叠结构包括：

位于所述硅立柱两侧的多层字线电极、多层第一介质层和多层存储介质层，多层所述字线电极和第一介质层交替堆叠设置，所述存储介质层位于所述字线电极和所述硅立柱之间，且与所述衬底接触。

6.根据权利要求4所述的三维存储器，其特征在于，所述堆叠结构包括：

位于所述硅立柱两侧、与所述硅立柱延伸方向相同的存储介质层；

位于所述存储介质层两侧的字线电极。

7.一种三维存储器的制备方法，其特征在于，包括：

提供衬底，所述衬底表面形成有多个阵列单元，所述阵列单元之间设有暴露出所述衬底的沟槽；

在所述沟槽中暴露出来的衬底中形成共用源线；

刻蚀去除所述阵列单元中的牺牲层，并在原牺牲层所在位置形成存储介质层，以获得阵列结构；

在所述共用源线背离所述衬底一侧沉积共用源极，所述共用源极包括钨金属电极和缓冲导电层，其中，所述钨金属电极覆盖所述缓冲导电层背离所述衬底一端，所述缓冲导电层至少覆盖所述钨金属电极朝向相邻所述阵列结构的两侧。

8.根据权利要求7所述的方法，其特征在于，所述在所述共用源线背离所述衬底一侧沉积共用源极包括：

在所述沟槽朝向相邻的阵列结构的两侧表面沉积缓冲导电层；

在所述沟槽的缓冲导电层之间沉积钨金属层，以形成钨金属电极，所述钨金属电极覆盖所述缓冲导电层背离所述衬底一端。

9.根据权利要求7所述的方法，其特征在于，所述在所述共用源线背离所述衬底一侧沉积共用源极包括：

在所述沟槽的共用源线表面沉积钨金属层，以形成钨金属电极，所述钨金属电极与相邻的阵列结构之间具有缝隙；

在所述钨金属电极与相邻的阵列结构之间的缝隙中沉积缓冲导电层，所述钨金属电极覆盖所述缓冲导电层背离所述衬底一端。

10.根据权利要求7所述的方法，其特征在于，所述在所述共用源线背离所述衬底一侧沉积共用源极包括：

在所述沟槽中沉积缓冲导电层，所述缓冲导电层覆盖所述沟槽朝向相邻所述阵列结构的两侧表面和所述共用源线表面；

在所述缓冲导电层表面沉积钨金属层，以形成钨金属电极，所述钨金属电极覆盖所述缓冲导电层背离所述衬底一端。