CN105009286B - 具有增大沟道区有效宽度的非易失性存储器单元及其制作方法 - Google Patents

具有增大沟道区有效宽度的非易失性存储器单元及其制作方法 Download PDF

Info

Publication number
CN105009286B
CN105009286B CN201480009411.5A CN201480009411A CN105009286B CN 105009286 B CN105009286 B CN 105009286B CN 201480009411 A CN201480009411 A CN 201480009411A CN 105009286 B CN105009286 B CN 105009286B
Authority
CN
China
Prior art keywords
substrate
top surface
area
groove
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201480009411.5A
Other languages
English (en)
Other versions
CN105009286A (zh
Inventor
N.杜
H.V.特兰
C.S.苏
P.滕塔苏德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Publication of CN105009286A publication Critical patent/CN105009286A/zh
Application granted granted Critical
Publication of CN105009286B publication Critical patent/CN105009286B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Abstract

本发明提供一种具有间隔开的平行隔离区(128)的存储器装置阵列，所述存储器装置阵列形成在半导体衬底(12)中，其中每对相邻隔离区之间都有一个有源区。每个隔离区都包括形成到衬底表面中的沟槽以及形成在所述沟槽中的绝缘材料。所述绝缘材料的顶表面的若干部分凹陷以低于所述衬底的所述表面。每个有源区都包括一列存储器单元，所述存储器单元各自具有：间隔开的第一区域和第二区域(16)，其中沟道区(18)位于两者间；在第一沟道区部分上方的浮栅(22)；以及在第二沟道区部分上方的选择栅(20)。所述选择栅被形成为连续字线，所述连续字线垂直于所述隔离区延伸并且各自形成用于一行所述存储器单元的所述选择栅。每条字线的若干部分向下延伸到所述沟槽中。

Description

具有增大沟道区有效宽度的非易失性存储器单元及其制作 方法
相关申请案
本申请要求2013年3月14日提交的美国临时申请No.61/784,556的权益，并且该美国临时申请以引用方式并入本文中。
技术领域
本发明涉及非易失性存储器装置。
背景技术
分裂栅非易失性存储器装置在本领域中是已知的。例如，美国专利7,927,994公开一种分裂栅非易失性存储器单元，该美国专利出于所有目的以引用的方式并入本文中。图1示出形成在半导体衬底12上的此类分裂栅存储器单元的例子。源极区16和漏极区14在衬底12中形成为扩散区，并且两者间限定了沟道区18。该存储器单元包括四个导电栅极：浮栅22，其设置在沟道区18的第一部分和源极区16的一部分上方并且与之绝缘；控制栅26，其设置在浮栅22上方并且与之绝缘；擦除栅24，其设置在源极区16上方并且与之绝缘；以及选择栅20，其设置在沟道区18的第二部分上方并且与之绝缘。导电触点10可被形成为电连接到漏极区14。
该存储器单元被布置成阵列，其中此类存储器单元的列被隔离区的列分开。隔离区是衬底上形成了绝缘材料的部分。熟知的隔离区形成技术是STI，其涉及向衬底的表面中形成沟槽，并且用绝缘材料(例如，二氧化硅-氧化物)填充沟槽。STI绝缘材料28的上表面通常与衬底12的表面齐平或稍微高于衬底12的表面。图2示出该存储器单元和隔离区28的常规布置方式。用于整行存储器单元的选择栅20被形成为延伸跨越多列STI绝缘材料28的单条导电线(通常称为字线)。控制栅26类似地形成为沿着该行存储器单元延伸的连续控制栅线，如同擦除栅24一样。
随着装置的几何形状不断缩小，在较低电压下操作存储器单元阵列变得越来越难。例如，降低读取电压(例如，漏极14上的正电压)会导致读取单元电流(在沟道区18中)变低，而降低选择栅电压会导致亚阈值漏电流变高。升高选择栅电压来抑制漏电流将导致抑制读取单元电流。因此，需要在不影响亚阈值泄漏的情况下改善读取操作期间的单元电流。
发明内容
本发明通过提供一种存储器装置阵列来解决上述问题和需要，所述存储器装置阵列包括半导体材料衬底以及间隔开的隔离区，所述半导体材料衬底具有第一导电类型和表面；所述间隔开的隔离区形成在衬底中，基本上彼此平行且在第一方向上延伸，在每对相邻的隔离区之间有一个有源区。每个隔离区都包括形成到衬底的表面中的沟槽以及形成在沟槽中的绝缘材料，其中绝缘材料顶表面的至少若干部分凹陷以低于衬底表面。每个有源区都包括一列存储器单元。每个存储器单元都包括：间隔开的第一区域和第二区域，这两个区域形成在衬底中并且具有不同于第一导电类型的第二导电类型，其中衬底的沟道区设置在第一区域与第二区域之间；浮栅，其设置在沟道区的第一部分上方并且与之绝缘；以及选择栅，其设置在沟道区的第二部分上方并且与之绝缘。选择栅被形成为连续字线，每一条字线各自在垂直于第一方向的第二方向上延伸并且各自形成用于每列存储器单元中的一个存储器单元的选择栅。每条字线的若干部分向下延伸到沟槽中并且在隔离区的绝缘材料上方延伸，使得每个存储器单元的字线都设置在衬底顶表面上方并与衬底顶表面绝缘，并且邻近于沟槽侧壁横向设置并与沟槽侧壁绝缘。
一种形成存储器装置阵列的方法包括：提供半导体材料衬底，该衬底具有第一导电类型和表面；以及在衬底中形成间隔开的隔离区，这些隔离区基本上彼此平行并且在第一方向上延伸，其中每对相邻隔离区之间有一个有源区。每个隔离区都通过以下步骤形成：向衬底的表面中形成沟槽，并且在沟槽中形成绝缘材料，其中绝缘材料顶表面的至少若干部分凹陷以低于衬底表面。该方法还包括在每个有源区中形成一列存储器单元，其中形成每个存储器单元包括：在衬底中形成间隔开的第一区域和第二区域，这两个区域具有不同于第一导电类型的第二导电类型，其中衬底的沟道区设置在第一区域与第二区域之间；形成位于沟道区第一部分上方并且与之绝缘的浮栅；以及形成位于沟道区的第二部分上方并且与之绝缘的选择栅。选择栅被形成为连续字线，其中每一条字线各自在垂直于第一方向的第二方向上延伸并且各自形成用于每列存储器单元中的一个存储器单元的选择栅极。每条字线的若干部分向下延伸到沟槽中并且在隔离区的绝缘材料上方延伸，使得每个存储器单元的字线都设置在衬底顶表面上方并与衬底顶表面绝缘，并且邻近于沟槽侧壁横向设置并与沟槽侧壁绝缘。
通过查看说明书、权利要求和附图，本发明的其他对象和特征将变得显而易见。
附图说明
图1是常规存储器单元的侧面横截面图。
图2是常规存储器单元阵列的透视横截面图。
图3是本发明的存储器单元阵列的透视横截面图。
图4A是在本发明的方法的第一步中用来形成隔离区的半导体衬底的俯视图。
图4B是沿着线4B--4B所截取的结构的横截面图，其示出本发明的初始处理步骤。
图4C是该结构的俯视图，其示出处理图4B的结构过程中的下一个步骤，在该步骤中限定了隔离区。
图4D是沿着线4D--4D所截取的图4C的结构的横截面图，其示出在该结构中形成的隔离沟槽。
图4E是图4D的结构的横截面图，其示出在隔离沟槽中形成材料的隔离块。
图4F是图4E的结构的横截面图，其示出隔离区的最终结构。
图5A至图5L是沿着线5A--5A所截取的图4F的半导体结构的侧面横截面图，其依序示出在形成本发明的非易失性存储器阵列的过程中处理半导体结构的步骤。
图6是示出用于形成选择栅和擦除栅的替代实施例的侧面横截面图。
具体实施方式
本发明通过增大位于至少选择栅下方的沟道区的有效宽度，使其比相邻隔离区(传统上，该隔离区限定沟道区的宽度)之间的距离更宽，来解决上述问题。这种修改在不影响亚阈值泄漏的情况下改善了读取操作期间的单元电流。
图3示出具有加大有效沟道区宽度的存储器单元配置，该配置与图2所示的配置类似(其中类似元件用相同参考标号标识)。主要不同在于，对于隔离材料128在字线120之下的部分，隔离材料128的顶部，凹陷以低于衬底12的顶表面12a，并且字线120向下延伸到低于隔离区中衬底12的表面12a。这样一来，字线120最终在隔离区列128之间环绕衬底12。这种配置导致每个选择栅20下方的有效沟道区宽度W大于相邻隔离区之间的距离D。每个选择栅20下方的较大有效沟道区宽度W在不影响亚阈值泄漏的情况下改善了读取操作期间的单元电流。
图4A至图4F和图5A至图5L中示出了形成图3的存储器单元配置的方法。此方法以半导体衬底12开始，该半导体衬底优选地为P型的且在现有技术中是众所周知的。
隔离区的形成
图4A至图4F示出了在衬底上形成隔离区的众所周知的STI方法。参考图4A，其示出了半导体衬底12(或半导体阱)的俯视平面图，半导体衬底12可优先选择为P型并且在现有技术中是众所周知的。第一材料层30及第二材料层31形成(例如，生长或沉积)于衬底上。例如，第一层30可为二氧化硅(下文中为“氧化物”)，其通过诸如氧化或氧化物沉积(例如，化学气相沉积或CVD)的任何众所周知的技术形成于衬底12上。也可使用氮掺杂的氧化物或其他绝缘电介质。第二层31可为氮化硅(下文中为“氮化物”)，其优选地通过CVD或PECVD形成于氧化物层30之上。图4B示出了所得结构的横截面。
一旦已形成第一及第二层30/31，便可将合适的光刻胶材料32施加于氮化物层31上，且执行掩模步骤以从在Y或列方向上延伸的某些区域(条带33)选择性地移除光刻胶材料，如图4C中所示。在光刻胶材料32被移除的情况下，使用标准蚀刻技术(即，各向异性氮化物及氧化物/电介质蚀刻过程)在条带33中蚀刻掉暴露的氮化物层31及氧化物层30，以在结构中形成沟槽34。然后使用硅蚀刻过程来使沟槽34向下延伸到硅衬底12中，如图4D中所示。在光刻胶材料32未被移除的情况下，保持氮化物层31及氧化物层30。图4D中所示出的所得结构现在限定与隔离区36交错的有源区35。
进一步处理此结构以移除剩余的光刻胶材料32。然后，通过以下步骤将诸如二氧化硅的隔离材料形成于沟槽34中：沉积厚的氧化物层，继之以化学机械抛光或CMP蚀刻(使用氮化物层31作为蚀刻终止层)以移除除沟槽34中的除氧化物块128之外的氧化物层，如图4E中所示。然后使用氮化物/氧化物蚀刻过程来移除剩余的氮化物及氧化物层31/30，从而留下沿着隔离区36延伸的STI氧化物块128，如图4F中所示。
图4A至图4F示出了衬底的存储单元阵列区域，其中多列存储单元将形成于通过隔离区36隔开的有源区35中。应该指出的是，衬底12还包括其中形成有控制电路的至少一个外围区，该控制电路将用于操作在存储器单元阵列区中形成的存储器单元。优选地，还在上文描述的相同STI过程期间在外围区中形成隔离块128。
存储单元的形成
进一步如下处理图4F中所示的结构。随着执行本发明的过程中的接下来步骤，图5A至图5L通过与图4F的视图正交的视图(沿着如图4C和图4F所示的线5A-5A)示出有源区35中的结构的横截面。从图5A开始，该图中示出了在衬底12上形成二氧化硅层40。之后，在二氧化硅层40上沉积或形成第一多晶硅(或非晶硅)层42。第一多晶硅层42随后在平行于有源区35的方向上被图案化(以从隔离区36移除多晶硅)。
参考图5B，在第一多晶硅层42上沉积或形成另一绝缘层44，例如二氧化硅(或者甚至复合层，诸如ONO)。然后在层44上沉积或形成第二多晶硅层46。另一绝缘体层48被沉积或形成在第二多晶硅层46上并且在随后的干法蚀刻期间用作硬掩模。在优选的实施例中，层48是复合层，其包括氮化硅48a、二氧化硅48b和氮化硅48c。
参考图5C，光刻胶材料(未示出)沉积在图5B所示的结构上，并且通过形成掩膜步骤，暴露光刻胶材料的选定部分。对光刻胶进行显影，并且通过将光刻胶用作掩模来蚀刻该结构。复合层48、第二多晶硅层46、绝缘层44然后被各向异性蚀刻，直到第一多晶硅层42被暴露。所得的结构在图5C中示出。虽然仅示出两个“叠堆”S1和S2，但是应当清楚，存在多个彼此分离的这种“叠堆”。
参考图5D，在该结构上沉积或形成二氧化硅49。随后沉积氮化硅层50。二氧化硅49和氮化硅50被各向异性蚀刻，留下围绕叠堆S1和S2中的每个叠堆的间隔物51(它是二氧化硅49和氮化硅50的组合)。所得的结构在图5D中示出。
参考图5E，光刻胶掩模47形成在叠堆S1和S2之间的区域上方以及其他交替的成对叠堆之间的区域上方。为了此讨论的目的，叠堆S1和S2之间的区域将被称作“内区域”，未被光刻胶覆盖的区域将被称作“外区域”。对外区域中暴露的第一多晶硅42进行各向异性蚀刻。对氧化层40进行类似地各向异性蚀刻。所得的结构在图5E中示出。
参考图5F，从图5E所示的结构移除光刻胶材料47。然后沉积或形成氧化物层52。氧化物层52然后受到各向异性蚀刻，留下与叠堆S1和S2相邻的间隔物52。所得的结构在图5F中示出。
参考图5G，然后沉积并且遮蔽光刻胶材料53，留下叠堆S1和S2之间的内区域中的开口。同样，类似于图5E所示的图，光刻胶材料位于其他交替的成对叠堆之间。叠堆S1和S2之间(以及其他交替的成对叠堆)之间的内区域中的多晶硅42被各向异性蚀刻。在多晶硅42下面的二氧化硅层40也可被各向异性蚀刻。所得结构受到高电压离子注入，形成第二区域16。所得的结构在图5G中示出。
参考图5H，通过例如湿法蚀刻或干法各向同性蚀刻来移除内区域中与叠堆S1和S2相邻的氧化物间隔物52。参考图5I，移除叠堆S1和S2的外区域中的光刻胶材料53。二氧化硅54沉积或形成在每个位置。所得的结构在图5I中示出。
参考图5J，该结构再次被光刻胶材料覆盖，并且执行掩摸步骤，从而暴露叠堆S1和S2的外区域并留下覆盖叠堆S1和S2之间的内区域的光刻胶材料55。执行氧化物各向异性蚀刻，以减小叠堆S1和S2的外区域中的间隔物54的厚度并且从外区域中的暴露的硅衬底12中完全移除二氧化硅。所得的结构在图5J中示出。
移除光刻胶材料55，沉积新的光刻胶材料，随后进行掩膜步骤，使得延伸跨越有源区35和隔离区36的光刻胶材料的条带覆盖叠堆S1和S2以及内区域，但叠堆S1和S2的外区域以及隔离区的对应部分暴露出来。然后执行各向异性氧化物蚀刻，使隔离区36中STI氧化物块128的顶部凹陷以使得所述顶部低于衬底12的表面。然后在该结构上形成二氧化硅薄层56。该氧化层56是选择栅和衬底12之间的栅极氧化物。所得的有源区结构在图5K中示出。
参考图5L，多晶硅被沉积在各处。多晶硅层然后受到多晶硅蚀刻(例如，CMP)。使用掩膜步骤来以光刻胶材料覆盖除叠堆S1和S2外区域中多晶硅层部分之外的结构。随后进行多晶硅蚀刻，导致在叠堆S1和S2的外区域中形成多晶硅块120(其形成共享公共第二区域16的彼此相邻的两个存储器单元的选择栅120)。多晶硅块120被形成为延伸跨越整行存储器单元的连续字线。字线120在有源区35中的氧化物层56上方延伸，并且向下延伸到沟槽34中并在隔离区36的沟槽34中的氧化物128上方延伸。此外，叠堆S1和S2的内区域内的多晶硅块24形成由两个相邻存储器单元共享的单一擦除栅24。然后在该结构上沉积一层绝缘体62。在优选实施例中，绝缘体62为包含二氧化硅和氮化硅的复合层。之后，执行离子注入步骤，形成第一区域14。另一侧上的这些存储器单元每者都共享公共第一区域14。绝缘体和金属化层随后被沉积并被图案化以形成位线触点64。所得的结构在图5L中示出。
或者，选择栅120和擦除栅24可被形成为多晶硅间隔物。具体地讲，从图5K的结构开始，多晶硅被沉积在各处。然后多晶硅层受到各向异性蚀刻，形成叠堆S1和S2的外区域中的间隔物，这就形成共享公共第二区域16的彼此相邻的两个存储器单元的选择栅120。这些间隔物被形成为延伸跨越整行存储器单元的连续字线，如上所述(即，所述字线在有源区35中的氧化物层56上方延伸，并且向下延伸到沟槽34中并在隔离区36的沟槽34中的氧化物128上方延伸)。此外，叠堆S1和S2的内区域内的间隔物被合并在一起，形成由两个相邻存储器单元共享的单一擦除栅24。在该结构上沉积绝缘体层62，随后执行离子植入步骤以形成第一区域14，然后使绝缘体和金属化层沉积并图案化以形成位线触点64。所得的结构在图6中示出。
上文描述的存储器单元配置在至少选择栅20下方的沟道区的有效宽度比相邻隔离区36之间的距离宽，这导致在不影响亚阈值泄漏的情况下改善了读取操作期间的单元电流。做到这点的方法是：将字线20设置在衬底顶表面上方并使其与衬底顶表面绝缘并且将字线20邻近于沟槽34的侧壁横向设置并与沟槽34的侧壁绝缘，以控制衬底12的这些部分的导电性。
应理解，本发明并不限于上文所述和本文中示出的实施例，而是包含归属于所附权利要求的范围内的任何和所有变型。举例来说，在本文中提及本发明并不打算限制任何权利要求或权利要求术语的范围，而是仅涉及可由这些权利要求中的一个或多个权利要求涵盖的一个或多个特征。上文所述的材料、工艺和数值的例子仅为示例性的，而不应视为限制权利要求。另外，根据权利要求和说明书中显而易见的是，并非所有方法步骤都需要以所示出或所声称的精确顺序来执行，而是需要以允许本发明的存储器单元的适当形成的任意顺序来执行。材料的单个层可形成为此类材料或类似材料的多个层，并且反之亦然。如本文使用的术语“形成”应当包括材料沉积、材料生长或者如所公开或要求的那样提供材料的任何其他技术。最后，尽管是在四栅存储器单元(浮栅、选择栅、擦除栅和控制栅)的背景中公开本发明，但本发明也适用于栅极数更多或更少的存储器单元。例如，存储器单元可为仅具有选择栅和浮栅的分裂栅存储器单元。
应该指出的是，如本文所用，术语“在…上方”和“在…之上”两者包容地包含“直接在…之上”(两者间未设置中间材料、元件或空间)和“间接在…之上”(两者间设置有中间材料、元件或空间)。同样，术语“相邻”包含“直接相邻”(两者间未设置中间材料、元件或空间)和“间接相邻”(两者间设置有中间材料、元件或空间)。例如，“在衬底上方”形成元件可包括在之间没有中间材料/元件的情况下在衬底上直接形成元件，以及在之间有一个或多个中间材料/元件的情况下在衬底上间接形成元件。

Claims (7)

1.一种存储器装置阵列，包括：
半导体材料衬底，所述衬底具有第一导电类型和顶表面；
间隔开的隔离区，所述隔离区形成在所述衬底中并且基本上彼此平行并在第一方向上延伸，其中每对相邻隔离区之间有一个有源区；
所述隔离区各自包括形成到所述衬底的顶表面中并且延伸到低于所述衬底的顶表面的沟槽以及形成在所述沟槽中的绝缘材料，其中所述绝缘材料顶表面的至少若干部分凹陷以低于所述衬底的所述顶表面；
所述有源区各自包括一列存储器单元，其中所述存储器单元各自包括：
间隔开的第一区域和第二区域，所述第一区域和所述第二区域沿着所述衬底的顶表面形成并且具有不同于所述第一导电类型的第二导电类型，其中所述衬底的沟道区设置在所述第一区域与所述第二区域之间，
浮栅，所述浮栅设置在所述沟道区的第一部分上方并且与之绝缘，以及
选择栅，所述选择栅设置在所述沟道区的第二部分上方并且与之绝缘；
其中所述选择栅被形成为连续字线，所述连续字线各自在垂直于所述第一方向的第二方向上延伸并且各自形成用于每列存储器单元中的一个所述存储器单元的所述选择栅，并且其中每条所述字线的若干部分向下延伸到所述沟槽中并且在所述隔离区中的所述绝缘材料上方延伸，使得针对每个存储器单元：
所述字线的第一部分设置在所述衬底的所述顶表面上方并与所述衬底的所述顶表面绝缘，
所述字线的第二部分邻近于所述沟槽中的一个的第一侧壁横向设置并与所述沟槽中的一个的第一侧壁绝缘，所述沟槽从所述衬底的顶表面向下延伸，
所述字线的第三部分邻近于所述沟槽中的另一个的第二侧壁横向设置并与所述沟槽中的另一个的第二侧壁绝缘，所述沟槽从所述衬底的顶表面向下延伸，
使得所述衬底的所述顶表面和第一侧壁以及第二侧壁的与所述字线相邻的相应部分形成沟道区；并且
其中每个浮栅是设置在所述衬底的所述顶表面上方并且与所述衬底的所述顶表面绝缘的导电材料，其中所述浮栅没有任何部分延伸到任何所述沟槽中。
2.根据权利要求1所述的存储器装置阵列，其中所述存储器单元各自还包括：
控制栅，所述控制栅设置在所述浮栅上方并且与之绝缘；以及
擦除栅，所述擦除栅设置在所述第一区域上方并且与之绝缘。
3.根据权利要求2所述的存储器装置阵列，其中针对所述存储器单元中的每一个，所述浮栅的一部分设置在所述第一区域上方并且与之绝缘。
4.一种形成存储器装置阵列的方法，包括：
提供半导体材料衬底，所述衬底具有第一导电类型和顶表面；
在所述衬底中形成间隔开的隔离区，所述隔离区基本上彼此平行并且在第一方向上延伸，其中每对相邻隔离区之间有一个有源区，其中所述隔离区各自通过以下步骤来形成：
向所述衬底的所述顶表面中形成沟槽并且延伸到低于所述衬底的所述顶表面；以及
在所述沟槽中形成绝缘材料，其中所述绝缘材料的顶表面的至少若干部分凹陷以低于所述衬底的所述顶表面；
在每一个所述有源区中形成一列存储器单元，其中形成每个存储器单元包括：
沿着所述衬底的所述顶表面形成间隔开的第一区域和第二区域，所述第一区域和所述第二区域具有不同于所述第一导电类型的第二导电类型，其中所述衬底的沟道区设置在所述第一区域与所述第二区域之间，
形成位于所述沟道区的第一部分上方并且与之绝缘的浮栅；以及
形成位于所述沟道区的第二部分上方并且与之绝缘的选择栅；
其中所述选择栅被形成为连续字线，所述连续字线各自在垂直于所述第一方向的第二方向上延伸并且各自形成用于所述每列存储器单元中的一个所述存储器单元的所述选择栅，并且其中每条所述字线的若干部分向下延伸到所述沟槽中并且在所述隔离区中的所述绝缘材料上方延伸，使得针对每个存储器单元：
所述字线的第一部分设置在所述衬底的所述顶表面上方并与所述衬底的所述顶表面绝缘，
所述字线的第二部分邻近于所述沟槽中的一个的第一侧壁横向设置并与所述沟槽中的一个的第一侧壁绝缘，所述沟槽从所述衬底的顶表面向下延伸，
所述字线的第三部分邻近于所述沟槽中的另一个的第二侧壁横向设置并与所述沟槽中的另一个的第二侧壁绝缘，所述沟槽从所述衬底的顶表面向下延伸，
使得所述衬底的所述顶表面和第一侧壁以及第二侧壁的与所述字线相邻的相应部分形成沟道区；并且
其中每个浮栅是设置在所述衬底的所述顶表面上方并且与所述衬底的所述顶表面绝缘的导电材料，其中所述浮栅没有任何部分延伸到任何所述沟槽中。
5.根据权利要求4所述的方法，其中形成每一个所述存储器单元还包括：
形成位于所述浮栅上方并且与之绝缘的控制栅；以及
形成位于在所述第一区域上方并且与之绝缘的擦除栅。
6.根据权利要求5所述的方法，其中针对所述存储器单元中的每一个，所述浮栅的一部分设置在所述第一区域上方并且与之绝缘。
7.根据权利要求4所述的方法，其中所述形成每一个所述隔离区都包括：
向所述衬底的所述顶表面中形成所述沟槽；
在所述沟槽中形成所述绝缘材料；以及
移除所述沟槽中的所述绝缘材料的顶部部分，使得所述绝缘材料的所述顶表面的所述至少若干部分凹陷以低于所述衬底的所述顶表面。
CN201480009411.5A 2013-03-14 2014-03-03 具有增大沟道区有效宽度的非易失性存储器单元及其制作方法 Active CN105009286B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361784556P 2013-03-14 2013-03-14
US61/784556 2013-03-14
US14/191,625 US9293359B2 (en) 2013-03-14 2014-02-27 Non-volatile memory cells with enhanced channel region effective width, and method of making same
US14/191625 2014-02-27
PCT/US2014/020015 WO2014149638A1 (en) 2013-03-14 2014-03-03 Non-volatile memory cells with enhanced channel region effective width, and method of making same

Publications (2)

Publication Number Publication Date
CN105009286A CN105009286A (zh) 2015-10-28
CN105009286B true CN105009286B (zh) 2017-05-24

Family

ID=51523698

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480009411.5A Active CN105009286B (zh) 2013-03-14 2014-03-03 具有增大沟道区有效宽度的非易失性存储器单元及其制作方法

Country Status (7)

Country Link
US (1) US9293359B2 (zh)
EP (1) EP2948982B1 (zh)
JP (1) JP6228238B2 (zh)
KR (1) KR101559711B1 (zh)
CN (1) CN105009286B (zh)
TW (1) TWI534991B (zh)
WO (1) WO2014149638A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9318501B2 (en) * 2014-06-12 2016-04-19 Freescale Semiconductor, Inc. Methods and structures for split gate memory cell scaling with merged control gates
JP6238235B2 (ja) * 2014-06-13 2017-11-29 ルネサスエレクトロニクス株式会社 半導体装置
US9761596B2 (en) 2015-02-02 2017-09-12 Iotmemory Technology Inc. Non-volatile memory and manufacturing method thereof
CN105990367B (zh) * 2015-02-27 2019-03-12 硅存储技术公司 具有rom单元的非易失性存储器单元阵列
US9793280B2 (en) * 2015-03-04 2017-10-17 Silicon Storage Technology, Inc. Integration of split gate flash memory array and logic devices
TWI594247B (zh) * 2015-03-10 2017-08-01 物聯記憶體科技股份有限公司 非揮發性記憶體及其抹除方法
US9634018B2 (en) 2015-03-17 2017-04-25 Silicon Storage Technology, Inc. Split gate non-volatile memory cell with 3D finFET structure, and method of making same
CN106158872B (zh) * 2015-03-31 2019-06-11 物联记忆体科技股份有限公司 非易失性存储器
TWI594378B (zh) * 2015-05-04 2017-08-01 北京芯盈速騰電子科技有限責任公司 非揮發性記憶體單元及其製作方法
US9646978B2 (en) * 2015-06-03 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned flash memory device with word line having reduced height at outer edge opposite to gate stack
CN107305892B (zh) 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
US10269815B2 (en) 2017-04-27 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN112864158B (zh) * 2021-04-07 2022-06-21 芯盟科技有限公司 动态随机存取存储器及其形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6747310B2 (en) * 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US6894339B2 (en) * 2003-01-02 2005-05-17 Actrans System Inc. Flash memory with trench select gate and fabrication process
KR100602081B1 (ko) 2003-12-27 2006-07-14 동부일렉트로닉스 주식회사 높은 커플링비를 갖는 불휘발성 메모리 소자 및 그 제조방법
JP2006041354A (ja) * 2004-07-29 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
KR100652427B1 (ko) 2005-08-22 2006-12-01 삼성전자주식회사 Ａｌｄ에 의한 도전성 폴리실리콘 박막 형성 방법 및 이를이용한 반도체 소자의 제조 방법
KR100816749B1 (ko) 2006-07-12 2008-03-27 삼성전자주식회사 소자분리막, 상기 소자분리막을 구비하는 비휘발성 메모리소자, 그리고 상기 소자분리막 및 비휘발성 메모리 소자형성 방법들
US20090039410A1 (en) * 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
JP2010182751A (ja) * 2009-02-03 2010-08-19 Renesas Electronics Corp 不揮発性半導体記憶装置及びその製造方法
JP2010283187A (ja) * 2009-06-05 2010-12-16 Renesas Electronics Corp 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
JP2016507908A (ja) 2016-03-10
JP6228238B2 (ja) 2017-11-08
KR20150100962A (ko) 2015-09-02
WO2014149638A1 (en) 2014-09-25
CN105009286A (zh) 2015-10-28
EP2948982B1 (en) 2018-12-19
EP2948982A1 (en) 2015-12-02
US20140264539A1 (en) 2014-09-18
TW201445706A (zh) 2014-12-01
US9293359B2 (en) 2016-03-22
TWI534991B (zh) 2016-05-21
KR101559711B1 (ko) 2015-10-13

Similar Documents

Publication Publication Date Title
CN105009286B (zh) 具有增大沟道区有效宽度的非易失性存储器单元及其制作方法
KR100645065B1 (ko) 핀 전계 효과 트랜지스터와 이를 구비하는 비휘발성 메모리장치 및 그 형성 방법
US7371638B2 (en) Nonvolatile memory cells having high control gate coupling ratios using grooved floating gates and methods of forming same
CN104685570B (zh) 带有衬底应激区的分裂栅存储器单元及其制作方法
CN107210303A (zh) 具有金属增强栅极的分裂栅非易失性闪存存储器单元及其制造方法
KR20200079291A (ko) 통합된 하이 k 금속 제어 게이트들을 갖는 비휘발성 분리형 게이트 메모리 셀들 및 제조 방법
CN107112328A (zh) 具有同时形成的低电压逻辑器件和高电压逻辑器件的非易失性存储器阵列
CN108140669B (zh) 具有整合式高k金属栅的非易失性分离栅存储单元及其制作方法
US8674425B2 (en) Semiconductor memory device and method of manufacturing the same
JP6701374B2 (ja) 小型スプリットゲート不揮発性フラッシュメモリセル及びその作製方法
CN107251199A (zh) 形成分裂栅存储器单元阵列及低和高电压逻辑器件的方法
EP3326204A1 (en) Non-volatile split gate memory cells with integrated high k metal gate logic device and metal-free erase gate, and method of making same
CN111403397B (zh) 一种3d nand存储器及其制造方法
CN102646679A (zh) 半导体器件及其制造方法
US6847078B2 (en) Non-volatile memory device and method of forming the same
CN107210203A (zh) 高密度分裂栅存储器单元
US6858494B2 (en) Structure and fabricating method with self-aligned bit line contact to word line in split gate flash
KR20070091833A (ko) 비휘발성 기억 소자 및 그 형성 방법
US9685451B2 (en) Nonvolatile memory device and method for fabricating the same
US20070235800A1 (en) Non-volatile memory device and method of manufacturing the same
US20120168843A1 (en) Semiconductor device and fabrication method thereof
CN107210202A (zh) 用金属栅和逻辑器件形成自对准分裂栅存储单元阵列的方法
JP2009059987A (ja) 半導体装置およびその製造方法
KR100576365B1 (ko) 부유게이트를 갖는 플래시메모리 셀 및 그 제조방법
KR20060130297A (ko) 플래시 메모리 셀 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant