CN107112328A - 具有同时形成的低电压逻辑器件和高电压逻辑器件的非易失性存储器阵列 - Google Patents

具有同时形成的低电压逻辑器件和高电压逻辑器件的非易失性存储器阵列 Download PDF

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Abstract

本发明提供了一种存储器单元，所述存储器单元包括：位于衬底中的源极区和漏极区，所述二者之间具有沟道区；擦除栅，所述擦除栅位于所述源极区上方；浮栅，所述浮栅位于第一沟道区部分上方；控制栅，所述控制栅位于所述浮栅上方；以及字线栅，所述字线栅位于第二沟道区部分上方。第一逻辑器件包括位于所述衬底中的第二源极区和漏极区，所述二者之间具有位于第一逻辑门下方的第二沟道区。第二逻辑器件包括位于所述衬底中的第三源极区和漏极区，所述二者之间具有位于第二逻辑门下方的第三沟道区。所述字线栅、所述第一逻辑门和所述第二逻辑门包括相同的导电金属材料。所述第二逻辑门凭借第一绝缘体并且凭借第二绝缘体而与所述第三沟道区绝缘。第一逻辑门凭借第二绝缘体而非凭借第一绝缘体与第二沟道区绝缘。

Description

具有同时形成的低电压逻辑器件和高电压逻辑器件的非易失 性存储器阵列
技术领域
本发明涉及非易失性存储器阵列。
背景技术
分裂栅非易失性存储器单元阵列是人们已知的。美国专利6,747,310和7,868,375公开了具有四个栅极(浮栅、控制栅、擦除栅和选择栅)的非易失性存储器单元。导电栅通常由导电多晶硅形成。同样已知的是，在同一硅片上形成逻辑器件。然而，形成存储器单元的加工步骤可对先前制造的逻辑器件造成不利影响，反之亦然。此外，随着器件几何形状不断缩小，在使用具有给定导电性的多晶硅材料形成导电栅使，难以实现所需的性能。最后，现代应用可受益于在同一芯片上形成具有不同操作阈值的逻辑器件(例如，在包括存储器单元的同一半导体芯片上形成低电压逻辑器件和高电压逻辑器件)。
随着逻辑晶体管规模缩小形成具有较小特征尺寸的高级节点，需要新的栅极材料(诸如下述高K电介质和金属栅极)。需要改进的存储器单元阵列及其制造方法，该存储器单元阵列包括同一衬底上的存储器单元、低电压逻辑器件和高电压存储器装置，并且具有由充分导电的材料制成的栅极。
发明内容
上述问题和需求通过形成半导体器件的方法来解决，该方法包括在衬底上形成存储器单元、第一逻辑器件和第二逻辑器件。存储器的形成包括：在衬底中形成第一源极区和第一漏极区，其中衬底的第一沟道区设置在第一源极区和第一漏极区之间；形成位于源极区上方并且与该源极区绝缘的导电擦除栅；形成位于第一沟道区的第一部分上方并且与该第一沟道区的第一部分绝缘的导电浮栅；形成位于浮栅上方并且与该浮栅绝缘的导电控制栅，以及形成位于第一沟道区的第二部分上方并且与该第一沟道区的第二部分绝缘的字线栅。第一逻辑器件的形成包括：在衬底中形成第二源极区和第二漏极区，其中衬底的第二沟道区设置在第二源极区和第二漏极区之间，以及形成位于第二沟道区上方并且与该第二沟道区绝缘的第一导电逻辑门。第二逻辑器件的形成包括：在衬底中形成第三源极区和第三漏极区，其中衬底的第三沟道区设置在第三源极区和第三漏极区之间，以及形成位于第三沟道区上方并且与该第三沟道区绝缘的第二导电逻辑门。导电字线栅的形成、第一导电逻辑门的形成以及第二导电逻辑门的形成包括在衬底上方形成导电金属材料。第二逻辑门凭借衬底上方形成的第一绝缘体并且凭借衬底上方形成的第二绝缘体而与第三沟道区绝缘。第一逻辑门凭借第二绝缘体而非凭借第一绝缘体与第二沟道区绝缘。
半导体存储器装置包括半导体衬底、存储器单元、第一逻辑器件和第二逻辑器件。存储器单元包括：位于衬底中的第一源极区和第一漏极区，其中衬底的第一沟道区设置在第一源极区和第一漏极区之间；导电擦除栅，其设置在源极区上方并且与该源极区绝缘；导电浮栅，其设置在第一沟道区的第一部分上方并且与该第一沟道区的第一部分绝缘；导电控制栅，其设置在浮栅上方并且与该浮栅绝缘，以及字线栅，其设置在第一沟道区的第二部分上方并且与该第一沟道区的第二部分绝缘。第一逻辑器件包括位于衬底中的第二源极区和第二漏极区，其中衬底的第二沟道区设置在第二源极区和第二漏极区之间，以及第一导电逻辑门，其设置在第二沟道区上方并且与该第二沟道区绝缘。第二逻辑器件包括位于衬底中的第三源极区和第三漏极区，其中衬底的第三沟道区设置在第三源极区和第三漏极区之间，以及第二导电逻辑门，其设置在第三沟道区上方并且与该第三沟道区绝缘。导电字线栅、第一导电逻辑门和第二导电逻辑门都包括相同的导电金属材料。第二逻辑门凭借设置在衬底上方的第一绝缘体并且凭借设置在衬底上方的第二绝缘体而与第三沟道区绝缘。第一逻辑门凭借第二绝缘体而非凭借第一绝缘体与第二沟道区绝缘。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1A至图1G是示出了在衬底的存储器单元区域中形成存储器单元的步骤顺序的侧剖视图。
图2A至图2G是示出了在衬底的低电压逻辑器件区域中形成低电压逻辑器件的步骤顺序的侧剖视图。
图3A至图3G是示出了在衬底的高电压逻辑器件区域中形成高电压逻辑器件的步骤顺序的侧剖视图。
具体实施方式
本发明是在同一半导体衬底上同时形成存储器单元、低电压逻辑器件和高电压逻辑器件的工艺。下述工艺涉及在衬底10的一个或多个存储器单元区域(MC区域)2中形成存储器单元，在衬底10的一个或多个低电压逻辑器件区域(LV区域)4中形成低电压逻辑器件，以及在衬底10的一个或多个高压逻辑器件区域(HV区域)6中形成高电压逻辑器件。描述了关于同时在MC区域中形成一对存储器单元、在LV区域中形成低电压逻辑器件以及在HV区域中形成高电压逻辑器件的工艺。然而，多个此类器件在每个区域中同时形成。
MC区域2参见图1A至图1G、LV区域4参见图2A至图2G、HV区域6参见图3A至图3G，图中示出了制造半导体存储器装置的工艺步骤的剖视图。该工艺始于在P型单晶硅衬底10上形成(例如，通过沉积、通过生长等)二氧化硅(氧化物)层12。而后，在二氧化硅层12上形成多晶硅(多晶)层，并且在该多晶硅层上方形成氮化硅(氮化物)层。然后使用光刻法将氮化物层和多晶硅层图案化，其中光致抗蚀剂(未示出)沉积在氮化物上，使用掩模选择性地暴露该光致抗蚀剂，选择性地去除该光致抗蚀剂以暴露氮化物部分，随后进行氮化物蚀刻和多晶硅蚀刻以去除氮化物和多晶硅的暴露部分，从而在区域2、区域4、区域6各者的顶部上留下具有氮化物层的多晶硅块14。然后通过氮化物沉积和各向异性蚀刻沿着多晶块14的侧面形成氮化物间隔物，在多晶块14的侧面和顶部上均留下氮化物16。然后可在与多晶块14相邻的那部分衬底10上进行字线(WL)Vt注入。此时可在LV区域4和HV区域6中进行注入，从而在衬底10中分别形成源极区17a和漏极区17b。可利用光致抗蚀剂保护MC区域免受该注入的影响。所得结构示于图1A、图2A和图3A中。
用绝缘材料(例如，层间电介质-ILD)18覆盖这些结构，随后使用氮化物16作为蚀刻停止层进行化学机械抛光(CMP)蚀刻。使用氮化物蚀刻去除区域4和区域6中的多晶块14上的氮化物16。可通过光致抗蚀剂(未示出)保护区域2中的氮化物16免受该氮化物蚀刻。然后通过多晶硅蚀刻从区域4和区域6去除多晶块14，暴露出沟槽19底部的氧化物12。然后通过氧化物蚀刻将氧化物12从区域4的沟槽19底部去除，但将其保留在区域6中。可通过光致抗蚀剂(未示出)保护区域6中的氧化物12的暴露部分。所得结构示于图1B、图2B、图3B中。
然后从区域2去除ILD层18。在MC区域2的结构上方、LV区域4及HV区域6中的沟槽19中形成绝缘层20。优选地，绝缘层20包括第一氧化物层和第二高K材料(即，介电常数K大于氧化物诸如HfO2、ZrO2、TiO2等的介电常数)层。然后在MC区域2的结构上方、LV区域4及HV区域6中的沟槽19中形成高K覆盖层22(例如TiN)。所得结构示于图1C、图2C、图3C中。
接下来进行光刻工艺，其利用光致抗蚀剂覆盖这些结构中除了MC区域2中多晶块14的中心部分以外的部分。进行一系列蚀刻以去除层22、层20、层16、多晶块14和层12的暴露部分，形成向下延伸至衬底10并暴露该衬底的沟槽24(其有效地将多晶块14划分为两个分开的多晶块)。使用注入工艺在衬底10的暴露部分中形成第一(源极)区26。沿着沟槽24的侧壁(即，沿着多晶块14的暴露表面)并且沿着沟槽24的底部(即，沿着衬底10的暴露表面)形成氧化物层28。优选地，通过氧化形成氧化物层28。所得结构示于图1D、图2D、图3D中。
进行金属材料沉积和CMP蚀刻，其利用金属材料块34填充沟槽24，并且在MC区域2中的多晶块14的其他侧面上形成金属材料块36。该工艺也利用金属材料块38填充LV区域4中的沟槽19，并且通过金属材料块40填充HV区域6中的沟槽19。然后通过光刻法和金属蚀刻将金属块36图案化，从而减小它们的横向尺寸。然后进行注入以便在MC区域2的衬底10中与金属块36相邻之处形成漏极区32。然后在该结构上方形成绝缘层30，随后进行CMP蚀刻(该操作也去除多晶块14上方的层16、层20和层22)。所得结构示于图1E、图2E、图3E中。
在该结构上方形成氮化物层42。在MC区域2中的氮化物42上方形成光致抗蚀剂层44，并且通过光刻法将该层图案化，形成设置在多晶块14上方的沟槽46。进行氧化物沉积以在沟槽46的底部形成氧化物层48。进行金属沉积和CMP回蚀，利用金属材料块50填充沟槽46。所得结构示于图1F、图2F、图3F中。另选地，可在氮化物42上形成氧化物层48(或类似的绝缘层，诸如ONO)，在氧化物层48上形成金属材料层，以及通过光刻法和金属蚀刻将该金属层图案化，从而形成金属材料块50。
在去除光致抗蚀剂44后，优选地通过沉积和CMP回蚀形成绝缘层52。进行光刻图案化和蚀刻以形成接触沟槽，该接触沟槽延伸穿过绝缘层52和任何其他层以暴露衬底10。然后通过沉积和CMP回蚀利用金属材料填充该接触沟槽，形成与MC区域2中的漏极区32电接触的接触件54、与LV区域4中的源极区17a和漏极区17b电接触的接触件56，以及与LV区域6中的源极区17a和漏极区17b电接触的接触件58。所得结构示于图1G、图2G、图3G中。
上述方法使用共享工艺在同一半导体衬底上同时形成存储器单元、低电压逻辑器件和高电压逻辑器件。存储器单元成对形成，并且共享公共源极区26和擦除栅34。源极区26和漏极区32所具有的导电类型不同于周围衬底10的导电类型。每个存储器单元还包括浮栅14、控制栅50和字线栅36，其中浮栅用于控制在源极区26和漏极区36之间运行的沟道区60的第一部分，控制栅设置在浮栅14上方并且与该浮栅绝缘，字线栅设置衬底上方并且与该衬底绝缘，用于控制沟道区60的第二部分。低电压逻辑器件包括沟道区62和栅极38，其中沟道区在源极区17a和漏极区17b之间运行，栅极通过复合绝缘层20以及高K覆盖层22而设置在沟道区62上方并且与该沟道区绝缘。低电压逻辑器件包括沟道区64和栅极40，其中沟道区在源极区17a和漏极区17b之间运行，栅极通过复合绝缘层20、高K覆盖层22以及氧化物层12而设置在沟道区64上方并且与该沟道区绝缘。相较于LV区域4中的低电压逻辑器件的击穿电压，由层12提供的额外绝缘作用使得HV区域6中的高电压逻辑器件的击穿电压更高。这三个相同的绝缘层用于将字线栅36与衬底10绝缘。浮栅14凭借高电压逻辑器件中额外提供的相同氧化物层12而与衬底绝缘。
在上述处理中，相同的金属形成步骤同时形成了用于存储器装置的擦除栅34和字线栅36、用于低压逻辑器件的栅极38，和用于高电压逻辑器件的栅极40。此外，相同的绝缘层(12、20、22)用于将字线栅36(用于存储器装置)以及栅极40(用于高电压逻辑器件)与衬底10绝缘。通过使用相同的金属栅极形成处理来同时形成存储器单元和逻辑器件的栅极，所需光刻掩模的数量减少，并且金属栅极形成后所需热处理的量减少，从而减少了不必要的EOT增加和Vt漂移。
应当理解，本发明不限于上述的和在本文中示出的实施方案，而是涵盖落在所附权利要求书的范围内的任何和所有变型形式。举例来说，本文中对本发明的提及并不意在限制任何权利要求或权利要求术语的范围，而是仅参考可由这些权利要求中的一项或多项权利要求涵盖的一个或多个特征。上文所述的材料、工艺和数值的例子仅为示例性的，而不应视为限制权利要求。例如，擦除栅34可由多晶硅代替金属材料来形成。另外，根据权利要求和说明书显而易见的是，并非所有方法步骤都需要以所示出或所要求的精确顺序进行，而是需要以允许适宜地形成存储器单元和逻辑器件的任意顺序来进行。最后，单个材料层可以被形成为多个这种或类似材料层，反之亦然。
应该指出的是，如本文所用，术语“在…上方”和“在…上”两者包容地包含“直接在…上”(之间未设置中间材料、元件或空间)和“间接在…上”(之间设置有中间材料、元件或空间)。同样地，术语“相邻”包括“直接相邻”(两者间未设置有中间材料、元件或空间)和“间接相邻”(两者间设置有中间材料、元件或空间)，并且“电耦接”包括“直接电耦接到”(两者间未设置有将这些元件电连接在一起的中间材料或元件)和“间接电耦接到”(两者间设置有将这些元件电连接在一起的中间材料或元件)。例如，“在衬底上方”形成元件可包括在之间没有中间材料/元件的情况下在衬底上直接形成元件，以及在之间有一个或多个中间材料/元件的情况下在衬底上间接形成元件。

Claims (17)

1.一种形成半导体器件的方法，包括：
通过以下方式在衬底上形成存储器单元：
在所述衬底中形成第一源极区和第一漏极区，其中所述衬底的第一沟道区设置在所述第一源极区和所述第一漏极区之间，
形成位于所述第一源极区上方并且与所述第一源极区绝缘的导电擦除栅，
形成位于所述第一沟道区的第一部分上方并且与所述第一沟道区的第一部分绝缘的导电浮栅，
形成位于所述浮栅上方并且与所述浮栅绝缘的导电控制栅，以及
形成位于所述第一沟道区的第二部分上方并且与所述第一沟道区的第二部分绝缘的字线栅；
通过以下方式在所述衬底上形成第一逻辑器件：
在所述衬底中形成第二源极区和第二漏极区，其中所述衬底的第二沟道区设置在所述第二源极区和所述第二漏极区之间，以及
形成位于所述第二沟道区上方并且与所述第二沟道区绝缘的第一导电逻辑门；
通过以下方式在所述衬底上形成第二逻辑器件：
在所述衬底中形成第三源极区和第三漏极区，其中所述衬底的第三沟道区设置在所述第三源极区和所述第三漏极区之间，以及
形成位于所述第三沟道区上方并且与所述第三沟道区绝缘的第二导电逻辑门；
其中所述导电字线栅的形成、所述第一导电逻辑门的形成以及所述第二导电逻辑门的形成包括在所述衬底上方形成导电金属材料；
其中所述第二逻辑门凭借所述衬底上方形成的第一绝缘体并且凭借在所述衬底上方形成的第二绝缘体而与所述第三沟道区绝缘；
并且
其中所述第一逻辑门凭借所述第二绝缘体而非凭借所述第一绝缘体与所述第二沟道区绝缘。
2.根据权利要求1所述的方法，其中所述导电擦除栅的形成包括：在所述衬底上方形成导电金属材料。
3.根据权利要求1所述的方法，其中所述导电金属材料的形成包括：在所述衬底上方沉积所述金属材料，以及使用化学机械抛光工艺去除部分所述沉积的金属材料。
4.根据权利要求1所述的方法，其中所述擦除栅凭借所述第一绝缘体并且凭借第三绝缘体而与所述第二区绝缘。
5.根据权利要求1所述的方法，其中所述浮栅凭借所述第一绝缘体而非凭借所述第二绝缘体与所述第一沟道区的所述第一部分绝缘。
6.根据权利要求5所述的方法，其中所述字线栅凭借所述第一绝缘体并且凭借所述第二绝缘体而与所述第一沟道区的所述第二部分绝缘。
7.根据权利要求1所述的方法，其中所述第一绝缘体为第一层二氧化硅。
8.根据权利要求6所述的方法，其中所述第二绝缘体为第二层二氧化硅和高K材料层。
9.根据权利要求4所述的方法，其中所述第一绝缘体为第一层二氧化硅，所述第二绝缘体为第二层二氧化硅和高K材料层，并且所述第三绝缘体为第三层二氧化硅。
10.一种半导体存储器装置，包括：
半导体衬底；
存储器单元，包括：
位于所述衬底中的第一源极区和第一漏极区，其中所述衬底的第一沟道区设置在所述第一源极区和所述第一漏极区之间，
导电擦除栅，所述导电擦除栅设置在所述第一源极区上方并且与所述第一源极区绝缘，
导电浮栅，所述导电浮栅设置在所述第一沟道区的第一部分上方并且与所述第一沟道区的第一部分绝缘，
导电控制栅，所述设置在所述浮栅上方并且与所述浮栅绝缘，以及
字线栅，所述设置在所述第一沟道区的第二部分上方并且与所述第一沟道区的第二部分绝缘；
第一逻辑器件，包括：
位于所述衬底中的第二源极区和第二漏极区，其中所述衬底的第二沟道区设置在所述第二源极区和所述第二漏极区之间，
第一导电逻辑门，所述第一导电逻辑门设置在所述第二沟道区上方并且与所述第二沟道区绝缘；
第二逻辑器件，包括：
位于所述衬底中的第三源极区和第三漏极区，其中所述衬底的第三沟道区设置在所述第三源极区和所述第三漏极区之间，
第二导电逻辑门，所述第二导电逻辑门设置在所述第三沟道区上方并且与所述第三沟道区绝缘；
其中所述导电字线栅、所述第一导电逻辑门和所述第二导电逻辑门都包括相同的导电金属材料；
其中所述第二逻辑门凭借设置在所述衬底上方的第一绝缘体并且凭借设置在所述衬底上方的第二绝缘体而与所述第三沟道区绝缘；并且
其中所述第一逻辑门凭借所述第二绝缘体而非凭借所述第一绝缘体与所述第二沟道区绝缘。
11.根据权利要求10所述的装置，其中所述导电擦除栅包括所述相同的导电金属材料。
12.根据权利要求10所述的装置，其中所述擦除栅凭借所述第一绝缘体并且凭借第三绝缘体而与所述第二区绝缘。
13.根据权利要求10所述的装置，其中所述浮栅凭借所述第一绝缘体而非凭借所述第二绝缘体与所述第一沟道区的所述第一部分绝缘。
14.根据权利要求13所述的装置，其中所述字线栅凭借所述第一绝缘体并且凭借所述第二绝缘体而与所述第一沟道区的所述第二部分绝缘。
15.根据权利要求10所述的装置，其中所述第一绝缘体为第一层二氧化硅。
16.根据权利要求15所述的装置，其中所述第二绝缘体为第二层二氧化硅和高K材料层。
17.根据权利要求12所述的装置，其中所述第一绝缘体为第一层二氧化硅，所述第二绝缘体为第二层二氧化硅和高K材料层，并且所述第三绝缘体为第三层二氧化硅。
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