CN114078864A - 通过导电块上的硅化物在基底上制造存储器单元、高电压设备和逻辑设备的方法 - Google Patents

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Abstract

本发明题为“通过导电块上的硅化物在基底上制造存储器单元、高电压设备和逻辑设备的方法”。本发明公开了一种形成半导体设备的方法，该方法包括：使半导体基底的第一区域和第二区域的上表面相对于该基底的第三区域凹入；在该第一区域中形成一对堆叠结构，每个堆叠结构具有在浮栅上方的控制栅；在该对堆叠结构之间的该基底中形成第一源极区；在该第一源极区上方形成擦除栅；在该第三区域中形成伪材料块；形成邻近该堆叠结构的选择栅；在该第二区域中形成高电压栅极；在该高电压栅极中的一个高电压栅极的至少一部分上方形成第一阻挡层；在不处于该第一阻挡层下方的该高电压栅极的顶表面上形成硅化物；以及用金属材料块替换该伪材料块。

Description

通过导电块上的硅化物在基底上制造存储器单元、高电压设 备和逻辑设备的方法
技术领域
本发明涉及具有嵌入式非易失性存储器单元的半导体设备。
背景技术
形成在硅半导体基底上的非易失性存储器半导体设备已为人们所熟知。例如，美国专利6,747,310、7,868,375和7,927,994公开了形成在半导体基底上的具有四个栅极(浮栅、控制栅、选择栅和擦除栅)的存储器单元，这些专利出于所有目的以引用方式并入本文。源极区和漏极区形成为进入到基底中的扩散注入区，从而将沟道区在基底中限定在源极区和漏极区间。浮栅设置在沟道区的第一部分上方并且控制该第一部分的导电性，选择栅设置在沟道区的第二部分上方并且控制该第二部分的导电性，控制栅设置在浮栅上方，并且擦除栅设置在源极区上方并且与浮栅横向相邻。
还已知，在与非易失性存储器单元相同的基底上形成低电压逻辑设备和高电压逻辑设备。参见例如美国专利9,276,005，其出于所有目的以引用方式并入本文。新栅极材料(诸如高K介电栅和金属栅)也用于提高性能。然而，形成存储器单元的加工步骤可能会对目前制造的逻辑设备造成不利影响，反之亦然。
需要一种在同一基底上制造包括存储器单元、低电压逻辑设备和高电压设备的设备的改进的方法。
发明内容
前述问题和需求通过一种形成半导体设备的方法来解决，该方法包括：
提供半导体材料的基底，该半导体材料的基底包括第一区域、第二区域和第三区域；
使第一区域中的基底的上表面和第二区域中的基底的上表面相对于第三区域中的基底的上表面凹入；
在第一区域中形成一对堆叠结构，其中堆叠结构中的每个堆叠结构包括设置在第一区域中的基底的上表面上方并且与上表面绝缘的导电材料的浮栅，以及设置在浮栅上方并且与浮栅绝缘的导电材料的第一非浮栅；
在第一区域中的一对堆叠结构之间的基底中形成第一源极区；
形成设置在第一区域中的第一源极区上方并且与第一源极区绝缘的第二非浮栅；
形成设置在第三区域中的基底的上表面上方并且与上表面绝缘的伪材料块；
形成导电材料的第三非浮栅，该第三非浮栅设置在第一区域中的基底的上表面上方并且与上表面绝缘，以及各自横向邻近堆叠结构中的一个堆叠结构并且与堆叠结构绝缘；
形成设置在第二区域中的基底的上表面上方并且与上表面绝缘的导电材料的第四非浮栅；
在第一区域中的基底中形成第一漏极区，每个第一漏极区邻近第三非浮栅中的一个第三非浮栅；
在第二区域中的基底中形成第二源极区，每个第二源极区邻近第四非浮栅中的一个第四非浮栅；
在第二区域中的基底中形成第二漏极区，每个第二漏极区邻近第四非浮栅中的一个第四非浮栅；
在第三区域中的基底中形成第三源极区，该第三源极区邻近伪材料块；
在第三区域中的基底中形成第三漏极区，该第三漏极区邻近伪材料块；
在第二区域中的第四非浮栅中的一个第四非浮栅的至少一部分上方形成第一阻挡层；
在第一漏极区、第二漏极区和第三漏极区上，在第二源极区和第三源极区上，以及在不处于第一阻挡层下面的第四非浮栅的顶表面上形成硅化物；并且
用金属材料块替换伪材料块。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1A至图14A是存储器单元区域的剖视图，示出了形成存储器单元的步骤。
图1B至图14B是高电压(HV)区域的剖视图，示出了形成HV设备的步骤。
图1C至图14C是逻辑区域的剖视图，示出了形成逻辑设备的步骤。
图15是存储器单元区域的剖视图，示出了成品存储器单元。
图16是HV区域的剖视图，示出了成品HV设备。
图17是逻辑区域的剖视图，示出了成品逻辑设备。
图18A至图19A、图18B至图19B和图18C至图19C分别是存储器单元区域、HV区域和逻辑区域的剖视图，分别示出了在第一另选实施方案中形成存储器单元、HV设备和逻辑设备的步骤。
图20A至图21A、图20B至图21B和图20C至图21C分别是存储器单元区域、HV区域和逻辑区域的剖视图，分别示出了在第二另选实施方案中形成存储器单元、HV设备和逻辑设备的步骤。
图22A至图23A、图22B至图23B和图22C至图23C分别是存储器单元区域、HV区域和逻辑区域的剖视图，分别示出了在第三另选实施方案中形成存储器单元、HV设备和逻辑设备的步骤。
图24A至图28A、图24B至图28B和图24C至图28C分别是存储器单元区域、HV区域和逻辑区域的剖视图，分别示出了在第四另选实施方案中形成存储器单元、HV设备和逻辑设备的步骤。
图29A至图30A、图29B至图30B和图29C至图30C分别是存储器单元区域、HV区域和逻辑区域的剖视图，分别示出了在第五另选实施方案中形成存储器单元、HV设备和逻辑设备的步骤。
图31A至图32A、图31B至图32B和图31C至图32C分别是存储器单元区域、HV区域和逻辑区域的剖视图，分别示出了在第六另选实施方案中形成存储器单元、HV设备和逻辑设备的步骤。
图33A至图34A、图33B至图34B和图33C至图34C分别是存储器单元区域、HV区域和逻辑区域的剖视图，分别示出了在第七另选实施方案中形成存储器单元、HV设备和逻辑设备的步骤。
图33A、图33B、图33C和图35A、图35B、图35C分别是存储器单元区域、HV区域和逻辑区域的剖视图，分别示出了在第八另选实施方案中形成存储器单元、HV设备和逻辑设备的步骤。
图33A、图33B、图33C和图36A、图36B、图36C分别是存储器单元区域、HV区域和逻辑区域的剖视图，分别示出了在第九另选实施方案中形成存储器单元、HV设备和逻辑设备的步骤。
具体实施方式
本发明是一种通过在同一半导体基底上同时形成存储器单元、低电压逻辑设备和高电压逻辑设备来形成半导体设备的工艺。下述工艺涉及在基底10的一个或多个存储器单元区域(也称为第一或MC区域)2中形成存储器单元、在基底10的一个或多个高电压逻辑设备区域(也称为第二或HV区域)4中形成高电压逻辑设备以及在基底10的一个或多个低电压逻辑设备区域(也称为第三或逻辑区域)6中形成低电压逻辑设备。描述了关于同时在MC区域2中形成一对存储器单元、在HV区域4中形成高电压逻辑设备以及在逻辑区域6中形成较低电压逻辑设备的工艺。然而，多个此类设备在每个区域中同时形成。基底10是半导体材料(例如，硅)的基底。
MC区域2参见图1A至图14A，HV区域4参见图1B至图14B，并且逻辑区域6参见图1C至图14C，示出了制造半导体设备的工艺步骤的剖视图。该工艺一开始使MC区域2和HV区域4中的硅基底10的上表面10a相对于逻辑区域6凹入凹入量R。基底上表面10a的凹入优选地通过在基底上表面10a上形成二氧化硅(以下称为“氧化物”)层以及在氧化物层上形成氮化硅(以下称为“氮化物”)层来执行。执行光刻掩模步骤以用光刻胶覆盖逻辑区域6而不覆盖MC区域2和HV区域4(即在所有三个区域上形成光刻胶、选择性地暴露光刻胶的部分并且选择性地去除光刻胶的部分，从而使底层结构的部分暴露(在这种情况下，MC区域2和HV区域4中的氮化物层)，同时使底层结构的其他部分被光刻胶覆盖(在这种情况下，逻辑区域6中的氮化物层)。执行氮化物蚀刻和氧化物蚀刻以从MC区域2和HV区域4去除硅层和氮化物层，从而使这些区域中的上表面10a暴露。在去除光刻胶之后，然后执行热氧化以在MC区域2和HV区域4中的上表面10a的暴露部分上形成氧化物层。该热氧化工艺消耗了基底的一些硅，从而使这些区域中的上表面10a有效地降低。然后，使用氮化物蚀刻和氧化物蚀刻以从逻辑区域6去除所有的氧化物层和氮化物层，从而得到图1A、图1B和图1C所示的结构。MC区域2和HV区域4中的上表面10a相对于逻辑区域6中的上表面10a凹入量R(例如，200A-700A)。
接下来，在上表面10a上形成氧化物层12(例如，通过沉积或通过热生长等)。此后，在氧化物层12上形成诸如多晶硅(polysilicon)(以下称为“多晶硅(poly)”)14的导电层。多晶硅层14可以替代地是原位掺杂或未掺杂的非晶硅。如果层14使用了未掺杂的多晶硅或非晶硅，则执行注入和退火。然后，执行光刻掩模步骤以用光刻胶16覆盖MC区域2和HV区域4，但使逻辑区域6暴露(即，作为掩模步骤的一部分，从逻辑区域6去除光刻胶16)。然后，使用多晶硅蚀刻以从逻辑区域6中去除多晶硅层14，如图2A、图2B和图2C所示。
在去除光刻胶16之后，在该结构上方形成任选的氧化物层18，接着在氧化物层18上形成氮化物层20。使用光刻掩模步骤以用光刻胶选择性地覆盖每个区域的部分。使用氮化物蚀刻、氧化物蚀刻、多晶硅蚀刻和硅蚀刻以形成穿过氮化物20、氧化物18、多晶硅14、氧化物12并进入硅基底10的沟槽。优选地，这些沟槽在基底10的逻辑区域6中为2000A-3500A深，并且在基底10的MC区域2和HV区域4中为1600A-3300A深。然后，通过氮化物层20上的氧化物沉积和化学机械抛光(CMP)终止，用氧化物22填充这些沟槽，如图3A、图3B和图3C所示。氧化物22也可称为STI(浅沟槽隔离)氧化物22，这是众所周知的隔离技术。氧化物22可包括在氧化物沉积之前通过热氧化形成的内衬氧化物。
可执行一系列注入以在区域2/4/6中的每一个区域中在基底10中形成期望的阱(其中光刻胶在每次注入期间保护其他区域中的一个或多个区域)，接着执行氧化物回蚀以使STI氧化物22凹入在氮化物层20的顶部下方。然后，使用氮化物蚀刻以去除氮化物层20。然后，在该结构上方形成绝缘层24。优选地，绝缘层24是具有氧化物/氮化物/氧化物子层(由氧化物、氮化物、氧化物沉积和退火形成)的ONO复合层。然而，绝缘层24可替代地由其他介电层的复合物或无子层的单一介电材料形成。然后，通过多晶硅沉积在该结构上形成诸如多晶硅层26的导电层。多晶硅层26可以替代地是原位掺杂或未掺杂的非晶硅。如果层14使用了未掺杂的多晶硅或非晶硅，则执行多晶硅注入和退火。然后，在多晶硅层26上形成硬掩模层28。硬掩模层28可以是氮化物、SiCN，或者甚至是氧化物、氮化物和/或SiCN层的复合物。所得的结构在图4A、图4B和图4C中示出。
使用光刻掩模步骤以在该结构上形成光刻胶30，其中从HV区域4中去除光刻胶并且从MC区域2中选择性地去除光刻胶，以使HV区域4中的硬掩模层28暴露并且使MC区域2中的硬掩模层28的仅部分暴露。使用一系列蚀刻以去除硬掩模层28、多晶硅层26和绝缘层24的暴露部分，从而在MC区域2中留下硬掩模层28、多晶硅层26和绝缘层24的间隔开的堆叠结构S1和S2对，并且从HV区域4中完全去除这些层。所得的结构在图5A、图5B和图5C中示出。
在去除光刻胶30之后，使用氧化物沉积或热氧化和蚀刻以在MC区域2中沿着堆叠S1和S2的侧面形成间隔物32。使用氮化物沉积和蚀刻以沿着氧化物间隔物32的侧面形成氮化物间隔物34。氧化物蚀刻和氮化物蚀刻可组合起来。执行多晶硅蚀刻以去除多晶硅层14的暴露部分，导致每个间隔开的堆叠结构S1/S2也包括多晶硅14块。多晶硅层14被从HV区域4中完全去除。通过氧化物沉积和氧化物各向异性蚀刻，在堆叠结构S1/S2的侧面上(包括沿着多晶硅层14块的暴露端部)形成氧化物隔离物36，如图6A、图6B和图6C所示。
使用光刻掩模步骤以用光刻胶覆盖MC区域2和逻辑区域6，但使HV区域4暴露。使用氧化物蚀刻以从HV区域4中去除氧化物层12。在去除光刻胶之后，然后通过热生长和/或沉积在HV区域4中在基底上表面10a上以及在MC区域2和逻辑区域6中在这些结构上形成绝缘层38。绝缘层38可以是氧化物和/或氧氮化物，并且将用作HV设备的栅极氧化物。然而，应当指出的是，用绝缘层38去除和替换氧化物12是任选的，并且氧化物12可替代地用作HV设备的栅极氧化物的一部分或全部。在去除光刻胶之后，在该结构上形成光刻胶40，并且仅从MC区域2中的堆叠S1和S2之间的区域(在本文称为内部堆叠区域)中去除该光刻胶。执行注入工艺以在基底中在堆叠S1和S2之间形成源极区42。然后，使用氧化物蚀刻以去除内部堆叠区域中的绝缘层38、氧化物间隔物36和氧化物层12。所得的结构在图7A、图7B和图7C中示出。
在去除光刻胶40之后，在该结构上形成隧道氧化物44。隧道氧化物44可以是通过沉积和/或热生长形成的氧化物和/或氮氧化物。由于源极区42中的较高掺杂剂水平的催化作用，隧道氧化物44可在源极区42上具有较厚部分44a。使用光刻掩膜步骤以用光刻胶覆盖HV区域4和逻辑区域6，以及MC区域中的内部堆叠区域。堆叠结构S1和S2的另一侧上的区域(在本文称为外部堆叠区域)保持暴露。此时，可对硅基底10的在外部堆叠区域中的部分(即，将在稍后形成的选择栅下方的那些基底部分)执行注入。使用氧化物蚀刻以去除外部堆叠区域中的暴露的氧化物层12。在去除光刻胶之后，然后在该结构上形成氧化物层46。氧化物层46可以是通过沉积和/或热生长形成的氧化物和/或氮氧化物或任何其他适当的介电材料。氧化物层46的形成使隧道氧化物44和绝缘层38变厚或成为其一部分。所得的结构在图8A、图8B和图8C中示出。
在该结构上形成诸如多晶硅层48的导电层。多晶硅层48可以是原位掺杂或不掺杂的，并且可以替代地是非晶硅。如果层48使用了未掺杂的多晶硅或非晶硅，则将执行掺杂和退火。在多晶硅层48上形成缓冲氧化物层50。使用光刻掩模步骤以在HV区域4中覆盖缓冲氧化物层50，但在MC区域2和逻辑区域6中使缓冲氧化物层50暴露。然后，通过MC区域2和逻辑区域6中的氧化物蚀刻来去除缓冲氧化物层50的暴露部分。在去除光刻胶之后，然后在该结构上沉积诸如多晶硅层52的导电层(其可以替代地是与多晶硅层48具有相同掺杂的非晶硅)，如图9A、图9B和图9C所示。执行多晶硅化学机械抛光(CMP)以使该结构的顶表面平坦化，在硬掩模层28上终止。使用进一步的多晶硅回蚀工艺以使多晶硅层48上表面凹入在堆叠S1和S2的顶部下方。这样就完成了大多数存储器单元的形成。使用氧化物蚀刻以在HV区域4中去除缓冲氧化物50。在该结构上方形成保护绝缘层54。保护绝缘层54可以是氧化物、氮化物、SiCN或它们的组合。使用光刻掩模步骤以用光刻胶覆盖MC区域2和HV区域4，同时使逻辑区域6暴露。使用蚀刻以在逻辑区域6中去除保护绝缘层54。在去除光刻胶之后，然后执行一系列蚀刻以去除逻辑区域6中的所有材料层，从而使基底的上表面10a暴露，如图10A、图10B和图10C所示。保护绝缘层54保护MC区域2和HV区域4免受该系列蚀刻。
此时，可执行注入以在逻辑区域6中在基底10中形成掺杂的P阱和N阱。在逻辑区域6中在暴露的基底上表面10a上形成介电层56(该介电层可用作逻辑设备的栅极电介质)。介电层56可以是氧化硅、氮氧化硅、高K介电层或它们的复合物。高K绝缘材料是介电常数K大于二氧化硅的介电常数的绝缘材料。高K绝缘材料的示例包括HfO2、ZrO2、TiO2、Ta2O5以及它们的组合。然后，在结构上方形成伪材料(诸如多晶硅)的伪导电层58。然后，在伪导电层58上形成硬掩模层60。使用光刻掩模步骤以用光刻胶覆盖逻辑区域6的选定部分，从而使硬掩模层60在整个MC区域2和HV区域4中以及在逻辑区域6的一部分中暴露。然后，使用蚀刻以在MC区域2、HV区域4和逻辑区域6中去除硬掩模层60的暴露区域。在去除光刻胶之后，使用蚀刻以去除伪导电层58和介电层56的暴露部分(即，逻辑区域6中不受硬掩模层60的剩余部分保护的所有部分)，从而在逻辑区域6中留下逻辑堆叠结构LS1和LS2(即，其中伪材料块58通过介电层56与基底绝缘)。通过沉积和蚀刻，在逻辑堆叠结构LS1/LS2的侧面上形成介电间隔物62。此时，可在逻辑区域6中进行向基底10的注入。所得的结构在图11A、图11B和图11C中示出。
使用光刻掩模步骤来用光刻胶64覆盖逻辑区域6、HV区域4的一部分和MC区域2的一部分(即，覆盖内部堆叠区域、堆叠结构S1和S2以及外部堆叠区域的紧邻堆叠结构S1和S2的那些部分)。使用蚀刻以去除保护绝缘层54和多晶硅层48的暴露部分，如图12A、图12B和图12C所示。在去除光刻胶64之后，可在硅基底10的不同的暴露部分中执行附加的选择性注入和蚀刻(即，通过附加的光刻掩模步骤和注入)。例如，可通过光刻胶覆盖HV区域4和逻辑区域6而使MC区域2暴露，并且对基底10的仅被氧化物层46覆盖的部分进行注入。可通过光刻胶覆盖MC区域2和逻辑区域6而使HV区域4暴露，并且对仅基底10的被氧化物层38覆盖的部分进行注入。
使用氧化物沉积和氮化物沉积，接着进行间隔物蚀刻以在MC区域2中在堆叠结构S1/S2的侧面上、在逻辑区域6中在堆叠结构LS1/LS2的侧面上以及在HV区域4中在这些结构的侧面上形成氧化物间隔物66和氮化物间隔物68。执行注入以在MC区域2中在基底中与氮化物间隔物68相邻处形成漏极区74、在HV区域4中在与氮化物间隔物68相邻处形成源极区76和漏极区78以及在逻辑区域6中在与氮化物间隔物68相邻处形成源极区80和漏极区82。可通过以下操作来执行对任何给定区域的注入，即形成光刻胶以阻止对其他将要注入的区域的注入。例如，可通过以下操作来同时形成MC区域2中的漏极区74、HV区域4中的源极区76/漏极区78以及逻辑区域6中的相同掺杂类型的源极区80/漏极区82：在相反的源极/漏极掺杂类型的区域上形成光刻胶，然后在MC区域2、HV区域4和逻辑区域6中执行单注入。阻挡层84(第一阻挡层)沉积在结构上方。执行掩模步骤以仅用光刻胶覆盖其中阻挡层84将保持的那些区。然后，执行一次或多次蚀刻以从MC区域2和HV区域4去除保护绝缘层54，去除阻挡层84的暴露部分，并且去除MC区域2中的氧化物层46和HV区域4中的氧化物层38的暴露部分。在去除光刻胶之后，执行金属沉积和退火以在多晶硅48、源极区76/80和漏极区74/78/82的暴露块的顶表面上形成硅化物86。阻挡层84防止不需要形成硅化物的任何部分形成硅化物。任选地，可在源极/漏极区域74/76/78/80/82和/或多晶硅栅极区域48的选定部分中保持阻挡层84，以在这些选定区域中阻挡硅化物的形成。所得的结构在图13A、图13B和图13C中示出。
使用蚀刻以去除逻辑区域6中的堆叠结构LS1/LS2上的硬掩模层60的剩余部分、MC区域2中的堆叠结构S1/S2上的硬掩模层28以及所有三个区域中的任何暴露的氮化物间隔物68。在该结构上方形成层88(例如，氮化物)。然后，在层88上形成层间介电(ILD)绝缘材料90的相对厚的层。执行CMP以使ILD绝缘材料90平坦化并且凹入，从而使逻辑区域6中的伪导电层58暴露。使用光刻掩模步骤以用光刻胶覆盖MC区域2和HV区域4，同时使逻辑区域6暴露。然后，使用多晶硅蚀刻以去除逻辑区域6中的伪导电层58块。任选地，在该步骤中还可去除介电层56。在去除光刻胶之后，任选地，可在该结构上方沉积介电层92诸如氧化硅、氮氧化物、高K介电层或它们的复合物。在介电层92上方形成金属栅材料94层诸如Al、Ti、TiAlN、TaSiN、TaN、TiN或其他合适的金属材料等或它们的复合物。然后，执行CMP以去除介电层92和金属栅材料层94，在逻辑区域6中留下用介电层92作内衬的金属材料94块。最终的结构在图14A、图14B和图14C中示出。
图15示出了MC区域2中的最终存储器单元结构，该最终存储器单元结构包括存储器单元对，每对存储器单元共享与两个漏极区74(第一漏极区)间隔开的源极区42(第一源极区)，其中硅基底10中的沟道区96在它们之间延伸。每个存储器单元包括：浮栅14a(由多晶硅层14的其余部分形成)，该浮栅设置在沟道区96的第一部分上方并且与其绝缘以用于控制其导电性；控制栅26a(第一非浮栅，由多晶硅层26的其余部分形成)，该控制栅设置在浮栅14a上方并且与其绝缘；擦除栅48b(第二非浮栅，由多晶硅层48的第二部分形成)，该擦除栅设置在源极区42(由存储器单元对共享)上方并且与其绝缘；以及选择栅48a(第三非浮栅，其也可称为字线栅，并且由多晶硅层48的第一部分形成)，该选择栅设置在沟道区96的第二部分上方并且与其绝缘以用于控制其导电性。存储器单元对沿列方向(位线方向)延伸，并且形成存储器单元的列，其中在相邻列之间具有氧化物22。一行控制栅26a形成为连续控制栅线，该连续控制栅线将整行存储器单元的控制栅26a连接在一起。一行选择栅48a形成为连续选择栅线(也称为字栅线)，该连续选择栅线将整行存储器单元的选择栅48a连接在一起。一行擦除栅48b形成为连续擦除栅线，该连续擦除栅线将整行存储器单元对的擦除栅48b连接在一起。
HV区域4中的最终HV设备在图16中示出。每个HV设备包括间隔开的源极区76和漏极区78(第二源极区和漏极区)，其中硅基底10的沟道区98在它们之间延伸。由多晶硅层48的第三部分形成的导电栅48c(第四非浮栅)设置在沟道区98上方并且与其绝缘以用于控制其导电性。
逻辑区域6中的最终逻辑设备在图17中示出。每个逻辑设备包括间隔开的源极区80和漏极区82(第三源极区和漏极区)，其中硅基底10的沟道区100在它们之间延伸。金属栅94设置在沟道区100上方并且与该沟道区绝缘(通过介电层92)，以用于控制该沟道区的导电性。
上面描述的在同一基底上形成存储器单元、HV设备和逻辑设备的方法具有许多优点。在逻辑区域6中形成任选的高K介电栅和金属栅之前完成了存储器单元和HV设备的形成，使得逻辑区域6中的任选的高K介电层92和金属栅94不会由于存储器单元和HV设备的形成而受到不利影响。用于在MC区域2和HV区域4中形成栅极的工艺步骤与用于在逻辑区域6中形成栅极的工艺步骤是单独且独立的(并且可相对于用于在逻辑区域中形成栅极的工艺步骤进行定制)。在大部分存储器单元和HV设备的形成完成之后以及在逻辑区域6中的处理之前(即，在去除存储器单元和HV设备的形成在逻辑区域6中所留下的层之前以及在沉积和去除用于形成逻辑设备的层(包括伪导电层58去除)之前，非限制)，由保护绝缘层54覆盖MC区域2和HV区域4。硅基底10的上表面10a在MC区域2和HV区域4中相对于在逻辑区域6中的基底的上表面凹入，以在MC区域2/HV区域4中容纳较高结构(即，使得逻辑区域6中的较短逻辑设备的顶部略高于MC区域2/HV区域4中的较高存储器单元和HV设备的顶部，并且使得可使用跨所有三个区域的CMP进行处理，例如，在逻辑门形成的CMP步骤期间，选择栅48a和HV栅48c的顶部完好无损)。层88保护硅化物多晶硅块48免受用于形成金属逻辑门94的CMP的影响，并且控制栅多晶硅26作为此CMP的终止层进行协助。硅化物86提高了漏极区74以及源极区76/漏极区78、源极区80/漏极区82、选择栅48a、擦除栅48b和HV栅48c的导电性。存储器单元选择栅48a、存储器单元擦除栅48b和HV设备栅48c可使用单个导电材料沉积来形成(即，由单个多晶硅沉积形成的单个多晶硅层可用于形成所有三种类型的栅极)。此外，可使用相同的多晶硅蚀刻来限定每个选择栅48a的边缘中的一个边缘和每个HV栅48c的两个边缘。在各种栅极下方的各种层46、12、38和56的厚度彼此独立，每个层针对其相应的栅极操作进行了优化。例如，选择栅48a下方的氧化物层46优选地比浮栅14a下方的氧化物层12更薄。最后，在工艺中的相同点处，使用相同的蚀刻或蚀刻组以从MC区域2和HV区域4去除保护绝缘层54并且去除阻挡层84的暴露部分，这简化并增强了形成工艺的该部分的可靠性。
图18A至图18C和图19A至图19C示出了第一另选实施方案，该第一另选实施方案以上文相对于MC区域2的图1A至图12A、HV区域4的图1B至图12B和图1C至图12C描述的相同处理步骤开始。从图12A、图12B和图12C所示的结构开始，在去除光刻胶64之后，如上所述的那样形成氧化物间隔物66和氮化物间隔物68。然后，执行掩模步骤以用光刻胶102覆盖逻辑区域6，但使存储器区域2和HV区域4暴露，如图18A、图18B和图18C所示。然后使用一次或多次蚀刻以从MC区域2和HV区域4去除保护层54，这还去除MC区域2中的暴露氧化物层46，并且部分地去除(即，减薄)HV区域4中的绝缘层38的暴露部分。在去除光刻胶102之后，通过如上所述的注入来形成源极区76/80和漏极区74/78/82。阻挡层84沉积在结构上方。执行掩模步骤以仅用光刻胶覆盖其中阻挡层84将保持的那些区。然后，执行蚀刻以去除阻挡层84的暴露部分。在去除光刻胶之后，执行金属沉积和退火以在多晶硅48、源极区76/80和漏极区74/78/82的暴露块的顶表面上形成硅化物86。所得结构在图19A、图19B和图19C中示出，其与图13A、图13B和图13C中的结构基本相同，不同的是阻挡层84形成在先前已减薄的层38的部分上。然后执行以上相对于图14A至图14C描述的步骤以完成工艺。
该第一另选实施方案的附加优点在于，利用光刻胶102的掩模步骤可在阻挡层84的后续蚀刻之前去除或减薄MC区域2和HV区域4中的层38、46和54，并且可在不改变阻挡层84的蚀刻配方的情况下执行硅化物层86的形成，使得不会对所得逻辑设备的性能产生不利影响。
该第一另选实施方案的附加优点在于，由于利用光刻胶102的掩模步骤，一次或多次蚀刻可在阻挡层84的后续沉积和蚀刻之前去除或减薄MC区域2和HV区域4中的层38、46和54，并且可在不改变阻挡层84的蚀刻配方的情况下执行硅化物层86的形成，使得不会对所得逻辑设备的性能产生不利影响。
图20A至图20C和图21A至图21C示出了第二另选实施方案，该第二另选实施方案以上文相对于MC区域2的图1A至图12A、HV区域4的图1B至图12B和图1C至图12C描述的相同处理步骤开始。从图12A、图12B和图12C所示的结构开始，在去除光刻胶64之后，如上所述的那样形成氧化物间隔物66和氮化物间隔物68。然后，执行掩模步骤以用光刻胶104覆盖逻辑区域6，用光刻胶104覆盖MC区域2中的间隔物66/68和氧化物层46的暴露部分，但使MC区域2的剩余部分和整个HV区域4暴露，如图20A、图20B和图20C所示。然后使用一次或多次蚀刻以从MC区域2和HV区域4去除保护绝缘层54，这还部分地去除(即，减薄)HV区域4中的绝缘层38的暴露部分。在去除光刻胶104之后，通过如上所述的注入来形成源极区76/80和漏极区74/78/82。然后，阻挡层84沉积在结构上方。执行掩模步骤以仅用光刻胶覆盖其中阻挡层84将保持的那些区。然后，执行蚀刻以去除阻挡层84的暴露部分，这也去除MC区域2中的氧化物层46的暴露部分。在去除光刻胶之后，执行金属沉积和退火以在多晶硅48、源极区76/80和漏极区74/78/82的暴露块的顶表面上形成硅化物86。所得结构在图21A、图21B和图21C中示出，其与图13A、图13B和图13C中的结构基本相同，不同的是阻挡层84形成在先前已减薄的层38的部分上。然后执行以上相对于图14A至图14C描述的步骤以完成工艺。
该第二另选实施方案的附加优点包括硅化物的形成不会对基线逻辑工艺产生影响，并且覆盖MC区域2中的漏极区74的光刻胶104可保护STI氧化物22的高度以用于更好的存储器单元性能控制。
图22A至图22C和图23A至图23C示出了第三另选实施方案，该第三另选实施方案以上文相对于MC区域2的图1A至图12A、HV区域4的图1B至图12B和图1C至图12C描述的相同处理步骤开始。从图12A、图12B和图12C所示的结构开始，在去除光刻胶64之后，如上所述的那样形成氧化物间隔物66和氮化物间隔物68。然后，执行掩模步骤以用光刻胶106覆盖逻辑区域6，用光刻胶106覆盖MC区域2中的间隔物66/68和氧化物层46的暴露部分，用光刻胶106覆盖MC区域2中的竖直地位于源极区42上方的保护绝缘层54的部分，但使MC区域2的剩余部分和整个HV区域4暴露，如图22A、图22B和图22C所示。然后使用一次或多次蚀刻以从MC区域2去除保护绝缘层54的暴露部分，从HV区域4去除保护绝缘层54，这也部分地去除(即，减薄)HV区域4中的绝缘层38的暴露部分。在去除光刻胶106之后，通过如上所述的注入来形成源极区76/80和漏极区74/78/82。阻挡层84沉积在结构上方。执行掩模步骤以仅用光刻胶覆盖其中阻挡层84将保持的那些区。然后，执行蚀刻以去除阻挡层84的暴露部分，这也去除MC区域2中的氧化物层46的暴露部分。在去除光刻胶之后，执行金属沉积和退火以在多晶硅层48、源极区76/80和漏极区74/78/82的暴露块的顶表面上形成硅化物86。所得结构在图23A、图23B和图23C中示出，其与图13A、图13B和图13C中的结构基本相同，不同的是阻挡层84形成在先前已减薄的绝缘层38的一部分上，并且硅化物未形成在竖直地设置在MC区域2中的源极区42上方的多晶硅块48(最终擦除栅48b)上。然后执行以上相对于图14A至图14C描述的步骤以完成工艺。
该第三另选实施方案的附加优点包括硅化物86的形成不会对基线逻辑工艺产生影响，覆盖MC区域2中的漏极区74的光刻胶106可保护STI氧化物22的高度以用于更好的存储器单元性能控制，并且覆盖MC区域2中的擦除栅48b的光刻胶106保护层54免受蚀刻。
图24A至图28A、图24B至图28B和图24C至图28C示出了第四另选实施方案，该第四另选实施方案以上文相对于MC区域2的图1A至图12A、HV区域4的图1B至图12B和图1C至图12C描述的相同处理步骤开始。从图12A、图12B和图12C所示的结构开始，在去除光刻胶64之后，执行掩模步骤以用光刻胶108覆盖MC区域2和逻辑区域6，从而使HV区域4暴露。可向硅基底10的HV区域4部分中执行注入。然后使用氧化物蚀刻以减薄HV区域4中的保护绝缘层54和绝缘层38的暴露部分，如图24A、图24B和图24C所示。在去除光刻胶108之后，如上所述的那样形成氧化物间隔物66和氮化物间隔物68。然后，通过如上所述的注入来形成源极区76/80和漏极区74/78/82。阻挡层84沉积在结构上方。执行掩模步骤以仅用光刻胶覆盖其中阻挡层84将保持的那些区。然后，执行蚀刻以去除阻挡层84的暴露部分，这也去除MC区域2中的氧化物层46的暴露部分和HV区域4中的已减薄的保护绝缘层54的暴露部分。在去除光刻胶之后，执行金属沉积和退火以在HV区域4中的多晶硅层48、源极区76/80和漏极区74/78/82的暴露块的顶表面上形成硅化物86。所得结构在图25A、图25B和图25C中示出，其与图13A、图13B和图13C中的结构基本相同，不同的是阻挡层84形成在先前已减薄的绝缘层38的一部分上，并且硅化物未形成在MC区域2中的多晶硅层48的块上。
如以上类似公开的，使用蚀刻以去除逻辑区域6中的堆叠结构LS1/LS2上的硬掩模层60的剩余部分、MC区域2中的堆叠结构S1/S2上的硬掩模层28以及所有三个区域中的任何暴露的氮化物间隔物68。在该结构上方形成层88(例如，氮化物)。然后，在层88上形成层间介电(ILD)绝缘材料90的相对厚的层。执行CMP以使ILD绝缘材料90平面化，以暴露MC区域2中的多晶硅层26和多晶硅层48的块，以及逻辑区域6中的伪导电层58。所得的结构在图26A、图26B和图26C中示出。
在结构上方形成阻挡层110(第二阻挡层)并且使用掩模步骤将该阻挡层图案化以暴露MC区域2的部分(即，暴露多晶硅块48和多晶硅块26)，同时使HV区域4和逻辑区域6由第二阻挡层110覆盖。然后执行金属沉积和退火以在MC区域2中的多晶硅层48和多晶硅层26的暴露块的顶表面上形成硅化物86，如图27A、图27B和图27C所示。使用掩模步骤以用光刻胶覆盖除了逻辑区域6之外的结构。然后，从逻辑区域6中去除阻挡层110。如以上类似公开的，然后，使用多晶硅蚀刻以去除逻辑区域6中的伪导电层58块。任选地，在该步骤中还可去除介电层56。在去除光刻胶之后，任选地，可在该结构上方沉积介电层92诸如氧化硅、氮氧化物、高K介电层或它们的复合物。在介电层92上方形成金属栅材料94层诸如Al、Ti、TiAlN、TaSiN、TaN、TiN或其他合适的金属材料(非限制)或它们的复合物。然后，执行CMP来去除介电层92和金属栅材料层94，在逻辑区域6中留下用介电层92作内衬的金属栅材料94块。最终的结构在图28A、图28B和图28C中示出。
第四另选实施方案的优点包括由于形成光刻胶108的掩模步骤，氧化物蚀刻可在阻挡层84的后续蚀刻之前去除或减薄HV区域4中的层38和54而不改变逻辑工艺阻挡层84的蚀刻配方，可形成硅化物层86而不会对逻辑设备性能产生不利影响，并且通过暴露MC区域2中的多晶硅块48和26以用于硅化物形成来改善存储器单元性能而不会影响由阻挡层110保护的任何其他区。
图29A至图30A、图29B至图30B和图29C至图30C示出了第五另选实施方案，该第五另选实施方案从以上相对于第四另选实施方案描述的图26A、图26B和图26C的结构开始。在结构上方如上所述的那样形成第二阻挡层110，但使用掩模步骤将该第二阻挡层图案化以暴露MC区域2的部分(即，暴露多晶硅块48，但使多晶硅块26被覆盖)，同时使HV区域4和逻辑区域6由第二阻挡层110覆盖。然后执行金属沉积和退火以在MC区域2中的多晶硅48的暴露块的顶表面上形成硅化物86，如图29A、图29B和图29C所示。然后执行以上相对于图28A至图28C描述的步骤以完成工艺，如图30A、图30B和图30C所示。
该第五另选实施方案的附加优点包括阻挡层110覆盖多晶硅块26以防止在多晶硅块26上形成硅化物，该硅化物可跨接到在多晶硅块48上形成的硅化物86。
图31A至图32A、图31B至图32B和图31C至图32C示出了第六另选实施方案，该第六另选实施方案从以上相对于第四另选实施方案描述的图26A、图26B和图26C的结构开始。在结构上方如上所述的那样形成第二阻挡层110，但使用掩模步骤将该第二阻挡层图案化以暴露MC区域2的部分(即，暴露多晶硅块48中的一些，但使源极区42上方的多晶硅块26和多晶硅块48被覆盖)，同时使HV区域4和逻辑区域6由第二阻挡层110覆盖。然后执行金属沉积和退火以在MC区域2中的暴露多晶硅块48的顶表面上形成硅化物86，如图31A、图31B和图31C所示。然后执行以上相对于图28A至图28C描述的步骤以完成工艺，如图32A、图32B和图32C所示。
该第六另选实施方案的附加优点包括阻挡层110覆盖多晶硅块26和48b以避免多晶硅块26和48上的两个紧密间隔的硅化物层桥接在一起，并且还避免氧化物层44在蚀刻第二阻挡层110时被损坏。
图33A至图34A、图33B至图34B以及图33C至图34C示出了第七另选实施方案，该第七另选实施方案从以上相对于第四另选实施方案描述的图26A、图26B和图26C的结构开始。该第七另选实施方案类似于第四另选实施方案，不同的是在存储器单元栅极硅化物形成之前形成金属逻辑栅极材料94(使用上文相对于图14A、图14B、图14C所述的工艺)，如图33A、图33B、图33C所示。然后，在结构上方形成第二阻挡层110并且使用掩模步骤将该阻挡层图案化以暴露MC区域2的部分(即，暴露多晶硅块48和多晶硅块26)，同时使HV区域4和逻辑区域6由第二阻挡层110覆盖。然后执行金属沉积和退火以在MC区域2中的多晶硅48和多晶硅26的暴露块的顶表面上形成硅化物86，如图34A、图34B和图34C所示。
该第七另选实施方案的附加优点包括更好的存储器单元性能，暴露了多晶硅块48和26并在其上形成硅化物，而不会不利地影响具有阻挡层110的任何其他区域，并且在逻辑区域中的金属栅极形成之后在多晶硅块48和26上形成硅化物，以在存储器单元的高度高于金属栅极94的顶表面的情况下避免对硅化物86的任何金属CMP抛光。
图33A、图33B、图33C和图35A、图35B、图35C示出了第八另选实施方案，该第八另选实施方案从以上相对于第四另选实施方案描述的图26A、图26B和图26C的结构开始。该第八另选实施方案类似于第五另选实施方案，不同的是在存储器单元栅极硅化物形成之前形成金属逻辑栅极材料94(使用上文相对于图14A、图14B、图14C所述的工艺)，如图33A、图33B、图33C所示。然后，在结构上方形成第二阻挡层110并且使用掩模步骤将该阻挡层图案化以暴露MC区域2的部分(即，暴露多晶硅块48，但使多晶硅块26被覆盖)，同时使HV区域4和逻辑6由第二阻挡层110覆盖。然后执行金属沉积和退火以在MC区域2中的多晶硅层48的暴露块的顶表面上形成硅化物86，如图35A、图35B和图35C所示。
该第八另选实施方案的附加优点包括在逻辑区域中的金属栅极形成之后在多晶硅块48和26上形成硅化物86，以在存储器单元的高度高于金属栅极94的顶表面的情况下避免对硅化物86的任何金属CMP抛光，以及阻挡层110覆盖多晶硅块26以防止在多晶硅块26上形成硅化物，该硅化物可跨接到在多晶硅块48上形成的硅化物86。
图33A、图33B、图33C和图36A、图36B、图36C示出了第九另选实施方案，该第九另选实施方案从以上相对于第四另选实施方案描述的图26A、图26B和图26C的结构开始。该第九另选实施方案类似于第六另选实施方案，不同的是在存储器单元栅极硅化物形成之前形成金属逻辑栅极材料94(使用上文相对于图14A、图14B、图14C所述的工艺)，如图33A、图33B、图33C所示。然后，在结构上方形成第二阻挡层110，并且使用掩模步骤将该第二阻挡层图案化以暴露MC区域2的部分(即，暴露多晶硅块48中的一些，但使源极区42上方的多晶硅块26和多晶硅块48被覆盖)，同时使HV区域4和逻辑区域6由第二阻挡层110覆盖。然后执行金属沉积和退火以在MC区域2中的暴露多晶硅块48的顶表面上形成硅化物86，如图36A、图36B和图36C所示。
该第九另选实施方案的附加优点包括在逻辑区域中的金属栅极形成之后在多晶硅块48上形成的硅化物86，以在存储器单元的高度高于金属栅极94的顶表面的情况下避免对硅化物的任何金属CMP抛光，以及覆盖多晶硅块26和48b的阻挡层110，以避免多晶硅块26和48上的两个紧密间隔的硅化物层桥接在一起，并且还避免氧化物层44在蚀刻第二阻挡层110时被损坏。
应当理解，本发明不限于上述的和在本文中示出的实施方案，而是涵盖落在所附权利要求书的范围内的任何和所有变型形式。举例来说，本文中对本发明的提及并不意在限制任何权利要求书或权利要求术语的范围，而是仅参考可由这些权利要求中的一项或多项权利要求涵盖的一个或多个特征。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制权利要求书。另外，根据权利要求和说明书显而易见的是，并非所有方法步骤都需要以所示出或所主张的精确顺序执行，而是需要以允许适当形成本发明的存储器单元区域和逻辑区域的任意顺序来执行，除非权利要求书另有规定。最后，单个材料层可被形成为多个此类或类似材料层，反之亦然。
应当指出，如本文所用，术语“在…上方”和“在…上”两者包容地包含“直接在…上”(之间未设置中间材料、元件或空间)和“间接在…上”(之间设置有中间材料、元件或空间)。同样，术语“相邻”包含“直接相邻”(两者间未设置中间材料、元件或空间)和“间接相邻”(两者间设置有中间材料、元件或空间)。例如，“在基底上方”形成元件可包括在之间没有中间材料/元件的情况下在基底上直接形成元件，以及在之间有一个或多个中间材料/元件的情况下在基底上间接形成元件。

Claims (17)

1.一种形成半导体设备的方法，包括：
提供半导体材料的基底，所述半导体材料的基底包括第一区域、第二区域和第三区域；
使所述第一区域中的所述基底的上表面和所述第二区域中的所述基底的上表面相对于所述第三区域中的所述基底的上表面凹入；
在所述第一区域中形成一对堆叠结构，其中所述堆叠结构中的每个堆叠结构包括设置在所述第一区域中的所述基底的所述上表面上方并且与所述上表面绝缘的导电材料的浮栅，以及设置在所述浮栅上方并且与所述浮栅绝缘的导电材料的第一非浮栅；
在所述第一区域中的所述一对堆叠结构之间的所述基底中形成第一源极区；
形成设置在所述第一区域中的所述第一源极区上方并且与所述第一源极区绝缘的第二非浮栅；
形成设置在所述第三区域中的所述基底的所述上表面上方并且与所述上表面绝缘的伪材料块；
形成导电材料的第三非浮栅，所述第三非浮栅设置在所述第一区域中的所述基底的所述上表面上方并且与所述上表面绝缘，并且各自横向邻近所述堆叠结构中的一个堆叠结构并且与所述堆叠结构绝缘；
形成设置在所述第二区域中的所述基底的所述上表面上方并且与所述上表面绝缘的导电材料的第四非浮栅；
在所述第一区域中的所述基底中形成第一漏极区，每个第一漏极区邻近所述第三非浮栅中的一个第三非浮栅；
在所述第二区域中的所述基底中形成第二源极区，每个第二源极区邻近所述第四非浮栅中的一个第四非浮栅；
在所述第二区域中的所述基底中形成第二漏极区，每个第二漏极区邻近所述第四非浮栅中的一个第四非浮栅；
在所述第三区域中的所述基底中形成第三源极区，所述第三源极区邻近所述伪材料块；
在所述第三区域中的所述基底中形成第三漏极区，所述第三漏极区邻近所述伪材料块；
在所述第二区域中的所述第四非浮栅中的一个第四非浮栅的至少一部分上方形成第一阻挡层；
在所述第一漏极区、所述第二漏极区和所述第三漏极区上，在所述第二源极区和所述第三源极区上，以及在不处于所述第一阻挡层下面的所述第四非浮栅的顶表面上形成硅化物；以及
用金属材料块替换所述伪材料块。
2.根据权利要求1所述的方法，其特征在于，所述第二非浮栅、所述第三非浮栅和所述第四非浮栅的所述形成包括：
形成导电层，所述导电层设置在所述第一区域和所述第二区域中的所述上表面上方并且与所述上表面绝缘；
在所述第一区域和所述第二区域中的所述导电层上方形成保护绝缘层；
蚀刻在所述第一区域和所述第二区域中的所述保护绝缘层的部分和所述导电层的部分，以从所述导电层的第一部分形成所述第三非浮栅并且从所述导电层的第三部分形成所述第四非浮栅，其中所述一对堆叠结构之间的所述导电层的第二部分构成所述第二非浮栅。
3.根据权利要求2所述的方法，其特征在于，所述方法还包括：
执行一次或多次蚀刻以去除所述第三非浮栅和所述第四非浮栅上方的所述保护绝缘层的部分，并且去除所述第二区域中的所述第一阻挡层的至少一部分。
4.根据权利要求3所述的方法，其特征在于，所述硅化物的所述形成还包括在所述第二非浮栅和所述第三非浮栅的顶表面上形成硅化物。
5.根据权利要求2所述的方法，其特征在于，所述方法还包括：
在所述第一区域、所述第二区域和所述第三区域上方形成光刻胶；
从所述第一区域和所述第二区域去除所述光刻胶；
在所述光刻胶的所述去除之后并且在所述硅化物的所述形成之前，去除在所述第二非浮栅、所述第三非浮栅和所述第四非浮栅上方的所述保护绝缘层的部分。
6.根据权利要求5所述的方法，其特征在于，所述硅化物的所述形成还包括在所述第二非浮栅和所述第三非浮栅的顶表面上形成硅化物。
7.根据权利要求2所述的方法，其特征在于，还包括：
在所述第一区域、所述第二区域和所述第三区域上方形成光刻胶；
从所述第二区域去除所述光刻胶以及去除所述第一非浮栅、所述第二非浮栅和所述第三非浮栅上方的所述光刻胶的一部分；
在所述光刻胶的所述去除之后并且在所述硅化物的所述形成之前，去除在所述第二非浮栅、所述第三非浮栅和所述第四非浮栅上方的所述保护绝缘层的部分。
8.根据权利要求7所述的方法，其特征在于，所述硅化物的所述形成还包括在所述第二非浮栅和所述第三非浮栅的顶表面上形成硅化物。
9.根据权利要求2所述的方法，其特征在于，还包括：
在所述第一区域、所述第二区域和所述第三区域上方形成光刻胶；
从所述第二区域去除所述光刻胶以及去除所述第三非浮栅上方的所述光刻胶的部分；
在所述光刻胶的所述去除之后并且在所述硅化物的所述形成之前，去除在所述第三非浮栅和所述第四非浮栅上方的所述保护绝缘层的部分。
10.根据权利要求9所述的方法，其特征在于，所述硅化物的所述形成还包括在所述第三非浮栅的顶表面上形成硅化物。
11.根据权利要求2所述的方法，其特征在于，还包括：
在所述保护绝缘层的所述形成之后并且在所述第一阻挡层的所述形成之前，在所述第一区域、所述第二区域和所述第三区域上方形成光刻胶；
从所述第二区域去除所述光刻胶；以及
减薄所述第四非浮栅上的所述保护绝缘层的一部分。
12.根据权利要求11所述的方法，其特征在于，在所述硅化物的所述形成之后，还包括：
在所述第一区域、所述第二区域和所述第三区域上方形成第二阻挡层；
去除在所述第一非浮栅、所述第二非浮栅和所述第三非浮栅上方的所述第二阻挡层的部分；
在所述第一非浮栅、所述第二非浮栅和所述第三非浮栅的顶表面上形成硅化物。
13.根据权利要求11所述的方法，其特征在于，在所述硅化物的所述形成之后，还包括：
在所述第一区域、所述第二区域和所述第三区域上方形成第二阻挡层；
去除在所述第二非浮栅和所述第三非浮栅上方的所述第二阻挡层的部分；
在所述第二非浮栅和所述第三非浮栅的顶表面上形成硅化物。
14.根据权利要求11所述的方法，其特征在于，在所述硅化物的所述形成之后，还包括：
在所述第一区域、所述第二区域和所述第三区域上方形成第二阻挡层；
去除在所述第三非浮栅上方的所述第二阻挡层的部分；
在所述第三非浮栅的顶表面上形成硅化物。
15.根据权利要求11所述的方法，其特征在于，在所述硅化物的所述形成之后并且在用所述金属材料块替换所述伪材料块之后，还包括：
在所述第一区域、所述第二区域和所述第三区域上方形成第二阻挡层；
去除在所述第一非浮栅、所述第二非浮栅和所述第三非浮栅上方的所述第二阻挡层的部分；
在所述第一非浮栅、所述第二非浮栅和所述第三非浮栅的顶表面上形成硅化物。
16.根据权利要求11所述的方法，其特征在于，在所述硅化物的所述形成之后并且在用所述金属材料块替换所述伪材料块之后，还包括：
在所述第一区域、所述第二区域和所述第三区域上方形成第二阻挡层；
去除在所述第二非浮栅和所述第三非浮栅上方的所述第二阻挡层的部分；
在所述第二非浮栅和所述第三非浮栅的顶表面上形成硅化物。
17.根据权利要求11所述的方法，其特征在于，在所述硅化物的所述形成之后并且在用所述金属材料块替换所述伪材料块之后，还包括：
在所述第一区域、所述第二区域和所述第三区域上方形成第二阻挡层；
去除在所述第三非浮栅上方的所述第二阻挡层的部分；
在所述第三非浮栅的顶表面上形成硅化物。
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