DE102018127329B4 - Anti-Dishing-Struktur für eingebetteten Speicher - Google Patents

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Abstract

Integrierter Schaltkreis (100) mit:einem Halbleitersubstrat (104) mit einem Logikbereich (104l) und einem Speicherbereich (104m), die durch eine Trennstruktur (106) getrennt sind, wobei die Trennstruktur (106) in eine Oberseite des Halbleitersubstrats (104) hineinreicht und ein dielektrisches Material aufweist und wobei die gesamte Oberseite der Trennstruktur (106) im Wesentlichen planar ist;einer Logikvorrichtung auf dem Logikbereich (104l);einer Speichervorrichtung auf dem Speicherbereich (104m), wobei der Speicherbereich (104m) eine erste Auswahlgate-Elektrode (150) aufweist; undeiner Dummy-Auswahlgate-Struktur (162), die aus einem leitfähigen Material besteht und auf der Trennstruktur (106) angeordnet ist, wobei eine Oberseite der Dummy-Auswahlgate-Struktur (162) und eine Oberseite der ersten Auswahlgate-Elektrode (150) gleiche Höhen haben, die von der Oberseite des Halbleitersubstrats (104) gemessen werden.

Description

  • Hintergrund der Erfindung
  • Die IC-Herstellungsbranche (IC: integrierter Schaltkreis) hat in den letzten Jahrzehnten ein exponentielles Wachstum erfahren. Mit der Entwicklung von ICs hat die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Bauelementen je Chipfläche) im Allgemeinen zugenommen, während die Strukturgröße (d. h. die kleinste Komponente oder Leitung, die erzeugt werden kann) abgenommen hat. Zu den Fortschritten in der Evolution von ICs gehören die Technologie der eingebetteten Speicher und die HKMG-Technologie (HKMG: High-k-Metall-Gate). Die Technologie der eingebetteten Speicher ist die Integration von Speicherbauelementen mit Logikbauelementen auf dem gleichen Halbleiterchip, sodass die Speicherbauelemente den Betrieb der Logikbauelemente unterstützen. Die HKMG-Technologie ist die Herstellung von Halbleiter-Bauelementen unter Verwendung von Metall-Gate-Elektroden und dielektrischen High-k-Gate-Schichten.
  • Die US Patentanmeldung US 2016/0141298 A1 offenbart eine Struktur mit einem STI-Bereich, auf dem eine Speicherkontaktpadstuktur ausgebildet ist. Der STI-Bereich wird ausgespart, um die Bildung von dickerer Speicherkontaktpadstruktur zu ermöglichen, damit ein Überätzen der Kontakte vermieden werden kann. Die US Patentanmeldung US 2018/0151579 A1 offenbart eine Grenzenstruktur für eine integrierte Schaltung mit einem Speicherbereich und einem Logikbereich, wobei eine Isolationsstruktur in einem Halbleitersubstrat ausgebildet ist, um dem Speicherbereich von dem Logikbereich zu trennen.
  • Die Erfindung ist in den Ansprüchen definiert.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1A zeigt eine Schnittansicht einiger Ausführungsformen eines integrierten Schaltkreises (IC), der ein eingebettetes Speicherbauelement mit einer Anti-Dishing-Struktur aufweist.
    • 1B zeigt eine Teildraufsicht des IC von 1A
    • 2A zeigt eine Schnittansicht weiterer Ausführungsformen eines integrierten Schaltkreises (IC), der ein eingebettetes Speicherbauelement mit einer Anti-Dishing-Struktur aufweist.
    • 2B zeigt eine Schnittansicht weiterer Ausführungsformen eines integrierten Schaltkreises (IC), der ein eingebettetes Speicherbauelement mit einer Anti-Dishing-Struktur aufweist.
    • 3 zeigt eine Schnittansicht weiterer Ausführungsformen eines integrierten Schaltkreises (IC), der ein eingebettetes Speicherbauelement mit einer Anti-Dishing-Struktur aufweist.
    • Die 4 bis 39 zeigen eine Reihe von Schnittansichten einiger Ausführungsformen eines Verfahrens zum Herstellen eines IC, der eine Eingebetteter-Speicher-Grenzstruktur mit einem Grenzseitenwand-Abstandshalter aufweist.
    • 40 zeigt Ablaufdiagramm einiger Ausführungsformen des Verfahrens der 4 bis 39.
  • Detaillierte Beschreibung
  • Die vorliegende Erfindung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements oder Vorrichtung umfassen. Das Bauelement oder die Vorrichtung können anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Außerdem sind die Begriffe „erste(r) / erstes“, „zweite(r) / zweites“, „dritte(r) / drittes“, „vierte(r) / viertes“ und dergleichen lediglich allgemeine Bezeichnungen, und sie können daher in verschiedenen Ausführungsformen ausgetauscht werden. Während zum Beispiel ein Element (z. B. eine Öffnung) bei einigen Ausführungsformen als ein „erstes“ Element bezeichnet werden kann, kann das Element bei anderen Ausführungsformen als ein „zweites“ Element bezeichnet werden.
  • Eine Art eines eingebetteten Speicherbauelements ist der Split-Gate-Flash-Speicher. In diesem Speicherbauelement ist eine Matrix von Split-Gate-Flash-Speicherzellen in oder über einem Halbleitersubstrat angeordnet. Eine periphere Schaltung, die Logikbauelemente, wie etwa Adressendecoder und/oder eine Schreib-/Leseschaltung und/oder Microcontroller umfasst, ist außerhalb der Speichermatrix angeordnet und kann den Betrieb der Speicherzellen steuern und/oder andere Aufgaben ausführen. Eine Trennstruktur in dem Substrat trennt die Speichermatrix von der peripheren Schaltung.
  • Einige Aspekte der vorliegenden Erfindung liegen in der Erkenntnis, dass in einigen Fällen Bearbeitungsschritte dazu führen können, dass Gate-Elektroden oder andere Strukturen, die einem äußeren Rand einer solchen Speichermatrix am nächsten sind, gegenüber anderen Strukturelementen, die zentraler in der Matrix angeordnet sind, verkürzt oder „vertieft“ („dished“) werden. Zum Beispiel kann diese „Vertiefung“ („dishing“) (nachstehend: „Dishing“) entstehen, wenn eine Grenzstruktur über dem Trennbereich eine Oberseite hat, die aus einem relativ „weichen“ Dielektrikum (z. B. Siliziumdioxid) besteht, wodurch bewirkt wird, dass bei einer chemisch-mechanische Polierung (CMP) die Strukturelemente der Flash-Speicherzellen an dem äußeren Rand der Matrix schneller als Strukturelemente der Flash-Speicherzellen erodieren, die zentraler in der Matrix angeordnet sind, was zu Speicherzellen-Elementen mit geneigten Oberseiten in der Nähe des äußeren Rands der Matrix führt. Diese geneigten Oberseiten rufen verschiedene potenzielle Probleme hervor und können schließlich zu einem partiellen oder vollständigen Ausfall des Speicherbauelements führen. Wenn zum Beispiel eine Ionenimplantation nach der CMP durchgeführt wird, könnten die implantierten Ionen unerwünscht durch die verkürzten Gate-Elektroden hindurchgehen und in die Kanalbereiche in der Nähe des Rands der Matrix gelangen und dadurch die Schwellenspannung der Speicherzellen beeinträchtigen und potenziell zu fehlerhaften/unbrauchbaren Speicherzellen führen. Wenn hingegen die CMP zu einem Dishing führt, das ausreicht, um Oberseiten der Gate-Elektroden unerwünscht freizulegen, können in einigen Fällen die Gate-Elektroden unerwünscht silizidiert werden, und wenn anschließend eine CMP durchgeführt wird, kann dabei das Silizid entfernt werden und eine Verunreinigung mit Nickel entstehen, wodurch verschiedene Bauelemente des Speicherbausteins beschädigt werden.
  • In Anbetracht des Vorstehenden sind verschiedene Ausführungsformen der vorliegenden Anmeldung auf Verfahren und Bauelemente gerichtet, die eine Matrix von Split-Gate-Flash-Speicherzellen, periphere Schaltungen und eine Trennstruktur umfassen, die die Matrix von den peripheren Schaltungen trennt. Um das Dishing abzuschwächen, werden bei diesen Verfahren eine Dummy-Hartmaske und/oder eine Dummy-Auswahl-Gate-Elektrodenstruktur verwendet, die auf der Trennstruktur angeordnet sind. Diese Struktur ermöglicht eine zusätzliche konstruktive Steifigkeit, sodass beim Durchführen einer Ätzung bei der Herstellung die Oberseiten der Split-Gate-Flash-Speicherzellen (die ein Auswahlgate, ein Löschgate, ein Steuergate und/oder Hartmasken über diesen Gates aufweisen) planarisiert werden, sodass ihre endgültigen Höhen gleich denen einer Oberseite der Anti-Dishing-Struktur sind. Auf diese Weise begrenzen die Dummy-Hartmaske und/oder die Dummy-Auswahl-Gate-Elektrodenstruktur das Dishing, und sie behalten planarisierte und/oder Oberseiten gleicher Höhe für diese Strukturen bei, sodass unerwünschte Schwankungen in der Schwellenspannung reduziert werden und/oder Probleme mit der Verunreinigung durch Nickel begrenzt werden.
  • 1A zeigt eine Schnittansicht einiger Ausführungsformen eines integrierten Schaltkreises 100, der eine Anti-Dishing-Struktur 102 aufweist, und 1B zeigt eine Draufsicht des integrierten Schaltkreises 100, wobei eine Schnittlinie A - A' der Schnittansicht von 1A entspricht. Der integrierte Schaltkreis 100 ist auf einem Halbleitersubstrat 104 angeordnet, das einen Speicherbereich 104m und einen Grenzbereich 104b aufweist. Eine Trennstruktur 106, die ein dielektrisches Material aufweist, ist in dem Grenzbereich 104b angeordnet und umschließt den Speicherbereich 104m seitlich.
  • Kommen wir kurz zu 1B, in der der integrierte Schaltkreis 100 eine Matrix von Speicherzellen aufweist, die in oder auf dem Speicherbereich 104m angeordnet sind. In dem dargestellten Beispiel umfasst die Matrix von Speicherzellen eine Anzahl von Split-Gate-Flash-Speicherzellenpaaren 108, die in 6 Zeilen (R1 bis R6) und M Spalten (C1 bis CM) angeordnet sind, obwohl die Matrix im Allgemeinen jede Anzahl von Spalten und jede Anzahl von Zeilen umfassen kann. In der Speichermatrix in dem Speicherbereich 104m ist ein Paar Split-Gate-Flash-Speicherzellen 108 an einem Schnittpunkt jeder Zeile und jeder Spalte angeordnet. Der Übersichtlichkeit halber sind nicht alle Speicherzellen bezeichnet. Die Spalte 1 und die Spalte M sind die äußersten Spalten und sie sind dem Grenzbereich 104b am nächsten, während die Spalte N eine Spalte in einem mittleren Bereich der Speichermatrix ist. Somit sind die Zellen in den Zeilen C1 bis CM dem äußeren Rand der Matrix am nächsten (und sie können in einigen Zusammenhängen als „Randzellen“ bezeichnet werden), und sie können bei einigen Ansätzen anfälliger für das Dishing als Zellen in dem mittleren Bereich der Matrix sein (die in einigen Zusammenhängen als „mittlere Zellen“ bezeichnet werden können).
  • Die Schnittansicht von 1A zeigt ein beispielhaftes Paar Split-Gate-Flash-Speicherzellen 108 an dem Schnittpunkt der Spalte M und der Zeile 4. Das Paar Split-Gate-Flash-Speicherzellen 108 umfasst eine erste Speicherzelle 108a und eine zweite Speicherzelle 108b. In dem Halbleitersubstrat 104 sind ein erster und ein zweiter einzelner Source-/Drain-Bereich 126a und 126b (die der ersten Speicherzelle 108a bzw. der zweiten Speicherzelle 108b entsprechen) angeordnet. Außerdem ist in dem Halbleitersubstrat 104 ein gemeinsamer Source-/Drain-Bereich 128 (der von der ersten und der zweiten Speicherzelle gemeinsam genutzt wird) mit einem seitlichen Abstand zwischen dem ersten und dem zweiten einzelnen Source-/Drain-Bereich 126a und 126b angeordnet. Der erste einzelne Source-/Drain-Bereich 126a ist durch einen ersten Kanalbereich 130a von dem gemeinsamen Source-/Drain-Bereich 128 getrennt, und der gemeinsame Source-/Drain-Bereich 128 ist durch einen zweiten Kanalbereich 130b von dem zweiten einzelnen Source-/Drain-Bereich 126b getrennt. Über dem gemeinsamen Source-/Drain-Bereich 128 ist eine Löschgate(EG)-Elektrode 144 angeordnet, die durch ein Löschgate-Dielektrikum 146 von dem gemeinsamen Source-/Drain-Bereich 128 getrennt ist. Eine erste Floating-Gate(FG)-Elektrode 134a und eine zweite Floating-Gate-Elektrode 134b sind über dem ersten Kanalbereich 130a bzw. dem zweiten Kanalbereich 130b angeordnet. Eine erste Steuergate(CG)-Elektrode 138a und eine zweite Steuergate-Elektrode 138b sind über der ersten Floating-Gate-Elektrode 134a bzw. der zweiten Floating-Gate-Elektrode 134b angeordnet. Eine erste Auswahlgate(SG)-Elektrode 150a und eine zweite Auswahlgate-Elektrode 150b sind über dem ersten Kanalbereich 130a bzw. dem zweiten Kanalbereich 130b angeordnet und sind durch die erste bzw. die zweite Floating-Gate-Elektrode 134b seitlich von dem Löschgate 144 beabstandet.
  • Ein Auswahlgate-Dielektrikum 156 trennt die Auswahlgate-Elektroden 150a und 150b von dem Substrat 104, und ein Floating-Gate-Dielektrikum 158 trennt die Floating-Gate-Elektroden 134a und 134b von dem Substrat 104. Ein Steuer-Gate-Dielektrikum 160 trennt die Floating-Gate-Elektroden 134a und 134b von der Steuergate-Elektrode 138a bzw. 138b. Bei einigen Ausführungsformen können mindestens zwei der Dielektrika Auswahlgate-Dielektrikum 156, Floating-Gate-Dielektrikum 158 und Steuer-Gate-Dielektrikum 160 die gleiche Zusammensetzung und die gleiche Dicke haben, aber bei anderen Ausführungsformen kann jedes der Dielektrika Auswahlgate-Dielektrikum 156, Floating-Gate-Dielektrikum 158 und Steuer-Gate-Dielektrikum 160 eine andere Zusammensetzung und/oder eine andere Dicke als die anderen haben. Seitenwand-Abstandshalter 142, die aus einem dielektrischen Material bestehen, trennen die Auswahlgate-Elektroden 150a und 150b seitlich von den Floating-Gate-Elektroden 134a und 134b und den Steuergate-Elektroden 138a und 138b.
  • Die Anti-Dishing-Struktur 102 ist auf der Trennstruktur 106 angeordnet und hat eine Oberseite 102a, die koplanar mit einer Oberseite mindestens eines der Steuergates 138a und 138b, der Auswahlgates 150a und 150b und des Löschgates 144 ist. In einigen Fällen weist die Anti-Dishing-Struktur 102 eine Dummy-Auswahlgate-Struktur 162 über der Trennstruktur 106 auf. Die Anti-Dishing-Struktur 102 kann außerdem eine Dummy-Steuergate-Struktur 166, eine Hartmaskenschicht 168 (die z. B. SiN aufweisen kann) über der Dummy-Steuergate-Struktur 166 und eine dielektrische Schicht 170 (z. B. eine SiO2-Schicht, die von der Hartmaskenschicht 168 verschieden ist) über der Nitridschicht 168 aufweisen. Ein Dummy-Seitenwand-Abstandshalter 172 trennt die Dummy-Auswahlgate-Struktur 162 von der Dummy-Steuergate-Struktur 166. Eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 174 trennt die Dummy-Auswahlgate-Struktur 162 seitlich von der Auswahlgate-Struktur 150b. Die ILD-Schicht 174 kann zum Beispiel Siliziumoxid, Siliziumnitrid, ein Low-k-Dielektrikum, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder aufweisen. Das hier verwendete Low-k-Dielektrikum ist ein Dielektrikum mit einer Dielektrizitätskonstante k, die kleiner als etwa 3,9, 3, 2 oder 1 ist. Bei einigen Ausführungsformen verlaufen Kontaktdurchkontaktierungen 161 durch die ILD-Schicht 174 zu den Source-/Drain-Bereichen 126a und 126b. Die Kontaktdurchkontaktierungen 161 sind leitfähig und können zum Beispiel Wolfram, Aluminiumkupfer, Kupfer, Aluminium, ein oder mehrere andere geeignete Metalle oder ein oder mehrere andere geeignete leitfähige Materialien sein oder aufweisen.
  • Die Dummy-Auswahlgate-Struktur 162 erhöht die konstruktive Steifigkeit der Speicherzelle 108, sodass die Planarität und/oder Ebenheit verbessert werden, insofern als Abweichungen in der Höhe zwischen mittleren Zellen und Randzellen der Speichermatrix gegenüber anderen Ansätzen begrenzt oder reduziert werden. Somit bietet bei der Herstellung des Bauelements die Dummy-Auswahlgate-Elektrode 162 eine ausreichende konstruktive Integrität zum Begrenzen der Erosion der äußeren Ränder der Speicherzelle 108. 1A zeigt zum Beispiel, dass eine Oberseite 102a der Anti-Dishing-Struktur 102 auf gleicher Höhe mit oder koplanar mit Oberseiten jedes der Steuergates 138a und 138b, der Auswahlgates 150a und 150b und des Löschgates 144 ist (siehe Ebene 176). Wenn hingegen die Dummy-Auswahlgate-Elektrode 162 nicht vorhanden ist, können die Oberseiten der Speicherzelle unterschiedliche Höhen haben, was zu einer geneigten Oberseite (siehe Linie 178) und/oder Höhenabweichungen in den Auswahlgate-Elektroden 150a und 150b über den Speicherbauelementen führen kann. Die Dummy-Auswahlgate-Elektrode 162 begrenzt somit die Entstehung einer solchen geneigten Oberseite 178 und erhält einheitliche Höhen für die Steuergates 138a und 138b, die Auswahlgates 150a und 150b und/oder das Löschgate 144 aufrecht. Diese einheitlichen Höhen können dazu beitragen, unerwünschte Schwankungen in der Schwellenspannung und/oder Probleme mit der Verunreinigung durch Nickel zu begrenzen.
  • In 2A ist eine Schnittansicht einiger weiterer Ausführungsformen eines IC 100' gezeigt, der eine Anti-Dishing-Struktur 102' aufweist. 2A hat einige Strukturelemente, die zu denen von 1A analog sind, und diese Strukturelemente sind mit einem Hochkomma an der entsprechenden Bezugszahl gekennzeichnet. Während zum Beispiel 1A Auswahlgates 150a und 150b und Steuergates 138a und 138b mit vertikalen Seitenwänden hat, hat 2A Auswahlgates 150a' und 150b' und Steuergates 138a' und 138b' mit abgeschrägten (z. B. nicht-vertikalen) Seitenwänden. Darüber hinaus sind Auswahlgate-Hartmasken 152a und 152b über der Auswahlgate-Elektrode 150a bzw. 150b angeordnet, Steuergate-Hartmasken 154a und 154b sind über dem Steuergate 138a' bzw. 138b' angeordnet, und eine Löschgate-Hartmaske 159 ist über dem Löschgate 144' angeordnet. Der Anmelder merkt an, dass die Auswahlgate-Hartmasken 152a und 152b, die Steuergate-Hartmasken 154a und 154b und/oder die Löschgate-Hartmaske 159 optional sind, insofern als in einigen Fällen eine oder mehrere dieser Hartmasken während des Herstellungsprozesses entfernt werden können und daher in der Endstruktur in einigen Fällen fehlen können, wie es vorstehend in 1A gezeigt ist. Bei einigen Ausführungsformen haben die Hartmasken 152a, 152b, 154a, 154b und 159 auf Grund des Vorhandenseins der Struktur aus der Dummy-Auswahlgate-Elektrode 162' und/oder einer Dummy-Hartmaske 164 gleichmäßigere Höhen/Dicken als früher erzielbar. Zum Beispiel betrug in einigen Fällen ohne die Struktur aus der Dummy-Auswahlgate-Elektrode 162' und/oder der Dummy-Hartmaske 164 in Position eine Höhendifferenz zwischen einer Hartmaske 152b für eine Randzelle der Speichermatrix und einer Hartmaske 152a für eine mittlere Zelle der Speichermatrix ungefähr 14 nm (ungefähr 140 Å). Bei einigen Ausführungsformen der vorliegenden Erfindung wird jedoch diese Höhendifferenz zwischen der Hartmaske 152b für eine Randzelle der Speichermatrix und der Hartmaske 152a für eine mittlere Zelle der Speichermatrix auf ungefähr 4 nm (ungefähr 40 Å) oder weniger reduziert, in einigen Fällen zum Beispiel auf ungefähr 3,6 nm (etwa 36 Å).
  • Die analogen Strukturen in 2A können in mancher Hinsicht denselben Strukturen von 1A entsprechen, aber sie können andere konstruktive Einzelheiten haben, die nachstehend näher beschrieben werden.
  • Ein Grenzbereich 104b' des Halbleitersubstrats 104' umschließt seitlich einen Speicherbereich 104m' des Halbleitersubstrats 104'. Das Halbleitersubstrat 104' kann zum Beispiel ein massives Siliziumsubstrat, ein III-V-Substrat, ein Silizium-auf-Isolator(SOI)-Substrat oder andere geeignete Halbleitersubstrate sein oder aufweisen.
  • Eine Grenztrennstruktur 106' weist ein dielektrisches Material auf und reicht in den Grenzbereich 104b' hinein, um den Speicherbereich 104m' seitlich zu umschließen. Die Grenztrennstruktur 106' kann zum Beispiel eine STI-Struktur (STI: flache Grabenisolation), eine DTI-Struktur (DTI: tiefe Grabenisolation), eine oder mehrere andere geeignete Grabenisolationsstrukturen oder eine oder mehrere andere geeignete Trennstrukturen sein oder aufweisen.
  • Die Anti-Dishing-Struktur 102' ist auf der Grenztrennstruktur 106' angeordnet. Die Anti-Dishing-Struktur 102' weist eine Dummy-Auswahl-Gate-Struktur 163, eine Dummy-Steuergate-Struktur 166', eine Hartmaskenschicht 168', eine dielektrische Schicht 170' und einen Grenzseitenwand-Abstandshalter 172' auf. Außerdem kann ein ILD 174' vorhanden sein. Die Dummy-Steuergate-Struktur 166', die eine innere Seitenwand hat, die zu dem Speicherbereich 104m' zeigt, ist über der Trennstruktur 106' angeordnet und ist in einigen Fällen durch eine dielektrische Ladungseinfangstruktur 180 von der Trennstruktur 106' getrennt. Der Grenzseitenwand-Abstandshalter 172', der ebenfalls eine innere Seitenwand hat, die zu dem Speicherbereich 104m' zeigt, ist entlang der inneren Seitenwand der Dummy-Steuergate-Struktur 166' und auf der Trennstruktur 106' angeordnet. Die Dummy-Auswahlgate-Struktur 163 ist entlang der inneren Seitenwand des Grenzseitenwand-Abstandshalters 172' und auf der Trennstruktur 106' angeordnet. Die Dummy-Auswahl-Gate-Struktur 163 weist eine Dummy-Auswahlgate-Elektrode 162', die aus einem leitfähigen Material besteht und auf der Trennstruktur 106' angeordnet ist; und eine Dummy-Hartmaske 164 auf, die so über der Dummy-Auswahlgate-Elektrode 162' angeordnet ist, dass die Oberseite der Dummy-Hartmaske 164 koplanar mit einer Oberseite der Auswahlgate-Hartmaske 152b ist. Somit befindet sich die Oberseite der Auswahlgate-Hartmaske 152b auf der gleichen Höhe wie die Oberseite der Dummy-Hartmaske 164, die senkrecht von einer Oberseite des Substrats 104' gemessen wird. Die Dummy-Auswahlgate-Elektrode 162' kann zum Beispiel dotiertes Polysilizium, ein Metall, ein oder mehrere andere geeignete leitfähige Materialien oder eine Kombination davon sein oder aufweisen. Die Dummy-Hartmaske 164 kann zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder aufweisen.
  • Bei einigen Ausführungsformen kontaktiert der Grenzseitenwand-Abstandshalter 172' direkt die innere Seitenwand der Dummy-Steuergate-Struktur 166', und/oder er verläuft durchgehend entlang der Dummy-Steuergate-Struktur 166' von deren untersten Rand bis zu einem obersten Rand der dielektrischen Schicht 170'. Der Grenzseitenwand-Abstandshalter 172' kann zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, ein oder mehrere andere geeignete Dielektrika, Polysilizium, Aluminiumkupfer, Tantal, ein oder mehrere andere geeignete Metalle oder Metalllegierungen, Tantalnitrid, Titannidrid, ein oder mehrere andere geeignete Metallnitride oder ein oder mehrere andere geeignete Materialien sein oder aufweisen. Außerdem kann bei einigen Ausführungsformen der Grenzseitenwand-Abstandshalter 172' eine Oxid-Nitrid-Oxid-Struktur mit einer äußeren Oxidschicht 1720, einer mittleren Nitridschicht 172m und einer inneren Oxidschicht 172i aufweisen. Ein primärer Grenzseitenwand-Abstandshalter 172p, der aus einem Oxid (z. B. SiO2) oder einem Nitrid (z. B. Si3N4) oder Kombinationen davon bestehen kann, kann die Oxid-Nitrid-Oxid-Struktur von der Dummy-Auswahlgate-Elektrode 162' und der Dummy-Hartmaske 164 trennen. Bei anderen Ausführungsformen kann der Grenzseitenwand-Abstandshalter 172' homogen sein (z. B. einen einzigen Materialkörper statt der dargestellten unterschiedlichen Teile haben).
  • Die Dummy-Steuergate-Elektrode 166' kann zum Beispiel dotiertes Polysilizium, ein Metall, ein oder mehrere andere geeignete leitfähige Materialien oder eine Kombination davon sein oder aufweisen. Die dielektrische Dummy-Steuergateschicht 180 kann zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder aufweisen. Bei einigen Ausführungsformen weist die dielektrische Dummy-Steuergateschicht 180 eine untere Oxidschicht 180l, eine mittlere Nitridschicht 180m und eine obere Oxidschicht 180u auf, sodass eine Oxid-Nitrid-Oxid(ONO)-Schicht entsteht.
  • Das Paar Split-Gate-Flash-Speicherzellen 108' umfasst eine erste Speicherzelle 108a' und eine zweite Speicherzelle 108b'. Auf den selektiv leitfähigen Speicherkanälen 130a' und 130b' sind ein Paar dielektrische Floating-Gate-Schichten 158', ein Paar Floating-Gate-Elektroden 134a' und 134b', ein Paar dielektrische Steuergateschichten 160' und ein Paar Steuergate-Elektroden 138a' und 138b' aufeinander geschichtet. Die dielektrischen Floating-Gate-Schichten 158' sind jeweils über den selektiv leitfähigen Speicherkanälen angeordnet und können zum Beispiel Siliziumoxid oder mehrere andere geeignete Dielektrika sein oder aufweisen. Die Floating-Gate-Elektroden 134a und 134b sind jeweils über den dielektrischen Floating-Gate-Schichten 158' angeordnet, die dielektrischen Steuergateschichten 160' sind jeweils über den Floating-Gate-Elektroden 134a' und 134b' angeordnet, und die Steuergate-Elektroden 138a' und 138b' sind jeweils über den dielektrischen Steuergateschichten 160' angeordnet. Die Steuergate-Elektroden 138a' und 138b' und die Floating-Gate-Elektroden 134a' und 134b' können zum Beispiel dotiertes Polysilizium, ein Metall oder ein oder mehrere andere geeignete leitfähige Materialien sein oder aufweisen. Die dielektrischen Steuergateschichten 160' können zum Beispiel Siliziumnitrid, Siliziumoxid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder aufweisen. Bei einigen Ausführungsformen sind die dielektrischen Steuergateschichten 160' jeweils ONO-Schichten, sodass sie jeweils eine untere Oxidschicht 160l, eine obere Oxidschicht 160u über der unteren Oxidschicht 160l und eine mittlere Nitridschicht 160m aufweisen, die zwischen die untere und die obere Oxidschicht 160l und 160u geschichtet ist. Der einfachen Erläuterung halber ist nur eine der unteren Oxidschichten 160l mit 160l bezeichnet, nur eine der oberen Oxidschichten 160u ist mit 160u bezeichnet, und nur eine der mittleren Nitridschichten 160m ist mit 160m bezeichnet.
  • Ein Paar Steuergate-Abstandshalter 140 ist jeweils über den Floating-Gate-Elektroden 134a' und 134b' angeordnet und belegt gegenüberliegende Seitenwände der Steuergate-Elektroden 138a' und 138b'. Aus Platzgründen ist nur ein Steuergate-Abstandshalter 140 bezeichnet. Über den selektiv leitfähigen Speicherkanälen befinden sich jeweils Floating-Gate-Abstandshalter 142', die jeweils durch eine der Floating-Gate-Elektroden 134' seitlich von dem gemeinsamen Source-/Drain-Bereich 128' beabstandet sind. Außerdem belegen die Floating-Gate-Abstandshalter 142' jeweils eine Seitenwand einer jeweiligen Floating-Gate-Elektrode 134'. Die Steuergate-Abstandshalter 140 und die Floating-Gate-Abstandshalter 142' können zum Beispiel Siliziumnitrid, Siliziumoxid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder aufweisen. Bei einigen Ausführungsformen sind die Steuergate-Abstandshalter 140 jeweils ONO-Schichten. Somit können die Steuergate-Abstandshalter 140 eine Oxid-Nitrid-Oxid-Struktur mit einer äußeren Oxidschicht 1400, einer mittleren Nitridschicht 140m und einer inneren Oxidschicht 140i aufweisen. Bei anderen Ausführungsformen können die Steuergate-Abstandshalter 140 homogen sein (z. B. einen einzigen Materialkörper statt der dargestellten unterschiedlichen Teile haben). Außerdem können die Steuergate-Abstandshalter 140 unterste Ausdehnungen haben, die bis unter eine höchste Fläche der Floating-Gate-Elektroden 134a' und 134b' reichen. Darüber hinaus können die Steuergate-Abstandshalter 140 in Bezug zu Seitenwänden der Floating-Gate-Elektroden 134a' und 134b' und der Steuergate-Elektroden 138a' und 138b' konform sein und können in einem oberen Teil der Floating-Gate-Elektroden 134a' und 134b' abgerundete Ecken haben. In einigen Fällen können die Seitenwände der Abstandshalter 140 und 142' mit einem Winkel abgeschrägt sein, sodass sie nicht senkrecht zu einer Oberseite des Substrats 104' sind, zum Beispiel mit einem spitzen Winkel, der von der Seitenwand des Abstandshalters 142' über die Floating Gates bis zu der Oberseite des Substrats 104' gemessen wird und bei einigen Ausführungsformen 65° bis 89° betragen kann.
  • Ein Paar dielektrische Auswahlgate-Schichten 156' und ein Paar Auswahlgate-Elektroden 150a' und 150b' sind auf den selektiv leitfähigen Speicherkanälen 130a' und 130b' angeordnet. Über den selektiv leitfähigen Speicherkanälen 130 befinden sich jeweils die dielektrischen Auswahlgate-Schichten 156', die durch eine der Floating-Gate-Elektroden 134a' bzw. 134b' seitlich von dem gemeinsamen Source-/Drain-Bereich 128' beabstandet sind. Die dielektrischen Auswahlgate-Schichten 156' können zum Beispiel Siliziumnitrid, Siliziumoxid oder ein oder mehrere andere geeignete Dielektrika sein oder aufweisen. Die Auswahlgate-Elektroden 150a' und 150b' sind jeweils über den dielektrischen Auswahlgate-Schichten 156' angeordnet und grenzen jeweils an die Floating-Gate-Abstandshalter 142' an. Die Auswahlgate-Elektroden 150' können zum Beispiel dotiertes Polysilizium, ein Metall oder ein oder mehrere andere geeignete leitfähige Materialien sein oder aufweisen.
  • Eine Löschgate-Elektrode 144' und eine dielektrische Löschgate-Schicht 146' sind über dem gemeinsamen Source-/Drain-Speicherbereich 128', seitlich zwischen den Floating-Gate-Elektroden 134a' und 134b', angeordnet. Die Löschgate-Elektrode 144' ist über der dielektrischen Löschgate-Schicht 146' angeordnet und hat bei einigen Ausführungsformen eine Oberseite, die jeweils mit Oberseiten der Steuergate-Elektroden 138a' und 138b' und einer Oberseite der Anti-Dishing-Struktur 102' auf gleicher Höhe ist. Die dielektrische Löschgate-Schicht 146' umschließt eine Unterseite der Löschgate-Elektrode 144', um die Löschgate-Elektrode 144' vertikal von dem gemeinsamen Source-/Drain-Speicherbereich 128' zu beabstanden und die Löschgate-Elektrode 144' seitlich von den Floating-Gate-Elektroden 134' und den Steuergate-Abstandshaltern 140' zu beabstanden. Die Löschgate-Elektrode 144' kann eine konkave Oberseite haben und kann zum Beispiel dotiertes Polysilizium, ein Metall oder ein oder mehrere andere geeignete leitfähige Materialien sein oder aufweisen. Die dielektrische Löschgate-Schicht 146' kann zum Beispiel Siliziumoxid, Siliziumnitrid oder ein oder mehrere andere geeignete Dielektrika sein oder aufweisen.
  • In 2B ist eine Schnittansicht einiger weiterer Ausführungsformen eines IC 100' gezeigt, der eine Anti-Dishing-Struktur 102' aufweist. 2B hat einige Strukturelemente, die zu denen der 1A bis 2A analog sind. Der Einfachheit halber sind diese Strukturelemente wie in 2A mit einem Hochkomma an der entsprechenden Bezugszahl bezeichnet, obwohl es zwischen den entsprechenden Bezugszahlen in 2A und 2B konstruktive Unterschiede geben kann. Zum Beispiel sind in 1A Auswahlgates 150a und 150b und Steuergates 138a und 138b dargestellt sind, während in 2B Auswahlgates 150a' und 150b' und Steuergates 138a' und 138b' dargestellt sind.
  • Das Paar Split-Gate-Flash-Speicherzellen 108' von 2B hat die gleichen Strukturelemente wie das von 2A, mit der Ausnahme, dass 2B die Floating-Gate-Elektroden (134a' und 134b'), die Steuergate-Elektroden (138a' und 138b') und die Hartmasken (154a' und 154b') mit vertikalen Seitenwänden zeigt, die senkrecht zu der Oberseite des Substrats 104 sind. Darüber hinaus weist das Paar Split-Gate-Flash-Speicherzellen 108' von 2B zusätzliche Äußere-Seitenwand-Abstandshalter 302 auf, die aus Nitrid, Oxid oder Kombinationen davon bestehen können. Eine Deckschicht 304, die aus Nitrid, Oxid oder Kombinationen davon bestehen kann, trennt die Äußere-Seitenwand-Abstandshalter 302 von den Auswahlgate-Elektroden und den Auswahlgate-Hartmasken 152.
  • Bei einigen Ausführungsformen kann die Deckschicht 304 eine andere Zusammensetzung als die Äußere-Seitenwand-Abstandshalter 302 haben. In Abhängigkeit von den Herstellungsprozessen, die zum Herstellen der Struktur von 2B verwendet werden, kann die Oberseite der Struktur auf 176'1 176'2, 176'3 oder 176'4 planarisiert werden, wobei zusätzliche metallische Verbindungsschichten (nicht dargestellt) über der planarisierten Oberseite 176'1 176'2, 176'3 oder 176'4 hergestellt werden. Wenn die CMP zum Beispiel auf 176'1 endet, können Teile des ILD 174 der planarisierten Oberseite der Anti-Dishing-Struktur entsprechen. Wenn die CMP auf 176'2 endet, können Teile des Deckschicht 304 der planarisierten Oberseite der Anti-Dishing-Struktur entsprechen. Wenn die CMP auf 176'3 endet, können Teile des Hartmaskenschicht 168' der planarisierten Oberseite der Anti-Dishing-Struktur entsprechen, und wenn die CMP auf 176'4 endet, können Teile der Dummy-Steuergate-Elektrode 166' der planarisierten Oberseite der Anti-Dishing-Struktur entsprechen.
  • 3 entspricht 2B (z. B. die planarisierte Oberseite 176'3), aber die Darstellung ist erweitert worden, um eine Logikschaltung 110 zu zeigen, die auf einem Logikbereich 104l des Substrats 104' angeordnet ist. Die Logikschaltung 110 weist ein erstes Logikbauelement 110a und ein zweites Logikbauelement 110b auf, die auf dem Logikbereich 104l des Halbleitersubstrats 104' angeordnet sind. Das erste Logikbauelement 110a und das zweite Logikbauelement 110b sind physisch und elektrisch durch eine Logik-Trennstruktur 310 getrennt, die seitlich zwischen dem ersten und dem zweiten Logikbauelement 110a und 110b angeordnet ist. Die Logik-Trennstruktur 310 reicht in eine Oberseite des Halbleitersubstrats 104' hinein und kann zum Beispiel eine STI-Struktur, eine DTI-Struktur oder eine oder mehrere andere geeignete Trennstrukturen sein oder aufweisen. Das erste und das zweite Logikbauelement 110a und 110b können zum Beispiel ein IGFET, ein MOSFET, ein DMOS-Element, ein oder mehrere andere geeignete Transistorbauelemente oder ein oder mehrere Halbleiter-Bauelemente sein.
  • Das erste und das zweite Logikbauelement 110a und 110b weisen jeweils ein Paar Logik-Source-/Drain-Bereiche 312 und einen selektiv leitfähigen Logikkanal auf. Die Logik-Source-/Drain-Bereiche 312 jedes Paars sind in einer Oberseite des Halbleitersubstrats 104' angeordnet und seitlich voneinander beabstandet. Außerdem sind die Logik-Source-/Drain-Bereiche 312 jedes Paar dotierte Halbleiterbereiche mit einer ersten Dotierungsart (z. B. p- oder n-leitend). Die selektiv leitfähigen Logikkanäle sind in der Oberseite des Halbleitersubstrats 104 angeordnet, und jeder der selektiv leitfähigen Logikkanäle ist zwischen den Logik-Source-/Drain-Bereichen 312 angeordnet und grenzt an diese an. Außerdem sind die selektiv leitfähigen Logikkanäle jeweils ein dotierter Halbleiterbereich mit einer zweiten Dotierungsart (z. B. p- oder n-leitend), die der ersten Dotierungsart des jeweiligen Paars Logik-Source-/Drain-Bereiche 312 entgegengesetzt ist.
  • Ein Paar erste dielektrische Logikgate-Schichten 316a, ein Paar zweite Logikgate-Schichten 316b und ein Paar Logikgate-Elektroden 318 sind auf den selektiv leitfähigen Logikkanälen aufeinander geschichtet. Die ersten dielektrischen Logikgate-Schichten 316a sind jeweils über den selektiv leitfähigen Logikkanälen angeordnet, die zweiten dielektrischen Logikgate-Schichten 316b sind jeweils über den ersten dielektrischen Logikgate-Schichten 316a angeordnet, und die Logikgate-Elektroden 318 sind jeweils über den zweiten dielektrischen Logikgate-Schichten 316b angeordnet. Die Logikgate-Elektroden 318 können zum Beispiel dotiertes Polysilizium, ein Metall oder ein oder mehrere andere geeignete leitfähige Materialien sein oder aufweisen. Die ersten und die zweiten dielektrischen Logikgate-Schichten 316a und 316b können zum Beispiel Siliziumoxid, Siliziumnitrid, ein High-k-Dielektrikum, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder aufweisen. Bei einigen Ausführungsformen sind die ersten dielektrischen Logikgate-Schichten 316a Siliziumoxid, die zweiten dielektrischen Logikgate-Schichten 316b sind ein High-k-Dielektrikum, und die Logikgate-Elektroden 318 sind ein Metall. Bei einigen Ausführungsformen belegen Logik-Seitenwand-Abstandshalter 320 Seitenwände der Logikgate-Elektroden 318. Bei einigen Ausführungsformen kann über den Logikgate-Elektroden 318 eine Logik-Hartmaske 350 angeordnet sein.
  • Weiterhin weist die Anti-Dishing-Struktur von 3 einen Grenzseitenwand-Abstandshalter 322 auf, der zu dem Logikbereich 104l zeigt. Bei einigen Ausführungsformen nimmt eine Breite des Grenzseitenwand-Abstandshalters 322 von oben nach unten kontinuierlich zu. Die Breite kann zum Beispiel ungefähr 5 nm bis 1000 nm (etwa 50 bis 10.000 Å), ungefähr 5 nm bis 500 nm (etwa 50 bis 5000 Å) oder ungefähr 500 nm bis 1000 nm (etwa 5000 bis 10.000 Å) betragen. Außerdem nimmt bei einigen Ausführungsformen eine Höhe des Grenzseitenwand-Abstandshalters 322 kontinuierlich entlang der Breite ab, und zwar von dem Mittelpunkt bis zu einer Seite des Grenzseitenwand-Abstandshalters 322, die einem innersten Seitenwand-Abstandshalter 324 gegenüberliegt. Die Höhe kann zum Beispiel ungefähr 5 nm bis 1000 nm (etwa 50 bis 10.000 Å), ungefähr 5 nm bis 500 nm (etwa 50 bis 5000 Å) oder ungefähr 500 nm bis 1000 nm (etwa 5000 bis 10.000 Å) betragen.
  • Die Seitenwand des Grenzseitenwand-Abstandshalters 322 ist nach unten geneigt und hat einen Neigungswinkel θ zu einer Unterseite des Grenzseitenwand-Abstandshalters 322. Der Neigungswinkel θ kann kleiner als etwa 50°, etwa 60°, etwa 75° oder etwa 80° sein, und/oder er kann etwa 70° bis 80°, etwa 50° bis 80° oder etwa 60° bis 70° betragen.
  • Der innerste Seitenwand-Abstandshalter 324, der zum Beispiel aus einem Oxid oder einem Nitrid bestehen kann, zeigt zu dem Speicherbereich 108', und die Deckschicht 304, die ebenfalls aus einem Oxid oder einem Nitrid bestehen kann und die gleiche Zusammensetzung wie, oder eine andere Zusammensetzung als, der innerste Seitenwand-Abstandshalter 324 haben kann, trennt den innersten Seitenwand-Abstandshalter 324 von der Trennstruktur 106'.
  • In den 4 bis 37 zeigt eine Reihe von Schnittansichten 400 bis 3700 einige Ausführungsformen eines Verfahrens zum Herstellen eines IC mit einer Anti-Dishing-Struktur.
  • Wie in der Schnittansicht 400 von 4 gezeigt ist, wird eine Grenztrennstruktur 106 in einem Grenzbereich 104b eines Halbleitersubstrats 104 hergestellt. Der Grenzbereich 104b trennt einen Speicherbereich 104m des Halbleitersubstrats 104 von einem Logikbereich 104l des Halbleitersubstrats 104, und die Grenztrennstruktur 106 ermöglicht eine elektrische Trennung zwischen Halbleiter-Bauelementen, die später auf dem Halbleiterbereich 104m und dem Logikbereich 104l hergestellt werden. Die Grenztrennstruktur 106 kann zum Beispiel eine stufenförmige Unterseite haben, die von dem Speicherbereich 104m zu dem Logikbereich 104l ansteigt, und/oder sie kann zum Beispiel ein dielektrisches Material aufweisen. In einigen Fällen kann die Grenztrennstruktur 106 Seitenwände haben, die unterschiedlich abgeschrägt sind. Das kann bei der Herstellung des Grenzbereichs geschehen, wenn eine Ätzung durchgeführt wird, um einen Graben in dem Halbleitersubstrat 104 an der Stelle zu erzeugen, an der die Grenztrennstruktur hergestellt werden soll. Wenn diese Ätzung durchgeführt wird, können Unterschiede in der Dotierungskonzentration auf gegenüberliegenden Seitenwänden des Grabens dazu führen, dass eine Seitenwand des Grabens vertikaler ist und die andere Seitenwand des Grabens konischer ist. Wenn dann ein dielektrisches Material zum Füllen des Grabens zum Beispiel durch CVD, PVD usw. abgeschieden wird, hat die resultierende Grenztrennstruktur Seitenwände mit unterschiedlichen Winkeln. Die Grenztrennstruktur 106 kann zum Beispiel eine STI-Struktur, eine DTI-Struktur oder eine oder mehrere andere geeignete Trennbereiche sein oder aufweisen. Das Halbleitersubstrat 104 kann zum Beispiel ein massives Siliziumsubstrat, ein SOI-Substrat, ein III-V-Substrat oder andere geeignete Halbleitersubstrate sein oder aufweisen.
  • Wie außerdem in der Schnittansicht 400 von 4 gezeigt ist, wird eine Logik-Trennstruktur 310 in dem Logikbereich 104l hergestellt, um den Logikbereich 104l in einen ersten Logikbereich 1041l1 und einen zweiten Logikbereich 104l2 zu unterteilen. Der erste Logikbereich 1041l1 ist seitlich zwischen der Grenztrennstruktur 106 und dem zweiten Logikbereich 104l2 angeordnet. Der zweite Logikbereich 104l2 kann zum Beispiel Kern-Logikbauelemente, die später hergestellt werden, abstützen, während der erste Logikbereich 1041l1 zum Beispiel später hergestellte Hochspannungs-Logikbauelemente abstützen kann. Die Hochspannungs-Logikbauelemente können zum Beispiel Logikbauelemente sein, die so konfiguriert sind, dass sie bei höheren Spannungen (z. B. um eine Größenordnung höher) als die Kern-Logikbauelemente arbeiten. Die Logik-Trennstruktur 310 kann zum Beispiel ein dielektrisches Material aufweisen, und/oder sie kann zum Beispiel eine STI-Struktur, eine DTI-Struktur oder ein oder mehrere andere geeignete Trennbereiche sein oder aufweisen.
  • Bei einigen Ausführungsformen umfasst ein Verfahren zum Herstellen der Grenztrennstruktur 106 und der Logik-Trennstruktur 310 das Herstellen einer unteren Padschicht 402, die die Halbleitersubstrat 104 bedeckt, und das Herstellen einer oberen Padschicht 404, die die untere Padschicht 402 bedeckt. Die untere und die obere Padschicht 402 und 404 bestehen aus unterschiedlichen Materialien und können zum Beispiel durch chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), Sputtern, thermische Oxidation oder mit einem oder mehreren anderen geeigneten Aufwachs- oder Abscheidungsverfahren hergestellt werden. Die untere Padschicht 402 kann zum Beispiel aus Siliziumoxid oder einem oder mehreren anderen geeigneten Dielektrika bestehen, und die obere Padschicht 404 kann zum Beispiel aus Siliziumnitrid oder einem oder mehreren anderen geeigneten Dielektrika bestehen. Die untere und die obere Padschicht 402 und 404 werden mit Layouts der Grenz- und Logik-Trennstruktur 106 und 310 strukturiert, und eine Ätzung wird in das Halbleitersubstrat 104 durchgeführt, wenn die untere und die obere Padschicht 402 und 404 in Position sind, um Gräben mit den Layouts zu erzeugen. Eine dielektrische Schicht wird so hergestellt, dass sie die obere Padschicht 404 bedeckt und die Gräben füllt, und an der oberen Padschicht 404 wird eine Planarisierung durchgeführt, um die Grenz- und Logik-Trennstruktur 106 und 310 in den Gräben herzustellen. Die dielektrische Schicht kann zum Beispiel aus Siliziumoxid oder einem oder mehreren anderen geeigneten dielektrischen Materialien bestehen, und/oder sie kann zum Beispiel durch CVD, PVD oder Sputtern oder mit einem oder mehreren anderen geeigneten Aufwachs- oder Abscheidungsverfahren hergestellt werden. Die Planarisierung kann zum Beispiel durch eine chemisch-mechanische Polierung (CMP) oder mit einem oder mehreren anderen geeigneten Planarisierungsverfahren erfolgen.
  • Wie in der Schnittansicht 500 von 5 gezeigt ist, wird eine Ätzung in die obere Padschicht 404 durchgeführt, um die obere Padschicht 404 von dem Speicherbereich 104m, jedoch nicht von dem Logikbereich 104l zu entfernen. Bei einigen Ausführungsformen umfasst ein Verfahren zum Durchführen der Ätzung das Herstellen und Strukturieren einer Fotoresistschicht 502 auf der oberen Padschicht 404 so, dass die Fotoresistschicht 502 den Logikbereich 104l, aber nicht den Speicherbereich 104m bedeckt. Wenn die Fotoresistschicht 502 in Position ist, wird ein Ätzmittel auf die obere Padschicht 404 aufgebracht, bis die obere Padschicht 404 und die untere Padschicht 402 von dem Speicherbereich 104m entfernt sind, und anschließend wird die Fotoresistschicht 502 abgelöst.
  • Wie in der Schnittansicht 600 von 6 gezeigt ist, kann dann ein Gate-Oxid 403 aufgewachsen werden. Anschließend wird eine Floating-Gate-Schicht 602 so hergestellt, dass sie den Speicherbereich 104m, den Grenzbereich 104b und den Logikbereich 104l bedeckt. Die Floating-Gate-Schicht 602 kann zum Beispiel konform hergestellt werden, und/oder sie kann zum Beispiel aus dotiertem Polysilizium, einem Metall oder einem oder mehreren anderen geeigneten leitfähigen Materialen bestehen. Bei einigen Ausführungsformen wird die Floating-Gate-Schicht 602 durch CVD, PVD, Sputtern oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren hergestellt.
  • Wie in der Schnittansicht 700 von 7 gezeigt ist, wird eine Planarisierung an der Floating-Gate-Schicht 602 durchgeführt, bis die Grenztrennstruktur 106 erreicht ist, sodass die Floating-Gate-Schicht 602 von der Grenztrennstruktur 106 und dem Logikbereich 104l entfernt wird. Bei einigen Ausführungsformen wird bei der Planarisierung eine Oberseite der Floating-Gate-Schicht 602 so vertieft, dass sie ungefähr auf gleicher Höhe mit einer Oberseite der Grenztrennstruktur 106 und der oberen Padschicht 404 ist. Die Planarisierung kann zum Beispiel mit einer CMP oder einem oder mehreren anderen geeigneten Planarisierungsverfahren erfolgen.
  • Wie außerdem in der Schnittansicht 700 von 7 gezeigt ist, wird eine mehrschichtige Speicherschicht 702 so hergestellt, dass sie die Floating-Gate-Schicht 602, die Grenz- und Logik-Trennstruktur 106 und 310 und die obere Padschicht 404 bedeckt. Die mehrschichtige Speicherschicht 702 weist eine dielektrische Steuergateschicht 704, eine Steuergateschicht 706 und eine Steuergate-Hartmaskenschicht 708 auf.
  • Die dielektrische Steuergateschicht 704 wird so hergestellt, dass sie die Floating-Gate-Schicht 602, die Grenz- und Logik-Trennstruktur 106 und 310 und die obere Padschicht 404 bedeckt. Bei einigen Ausführungsformen weist die dielektrische Steuergateschicht 704 Siliziumoxid, Siliziumnitrid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon auf. Die dielektrische Steuergateschicht 704 kann zum Beispiel eine ONO-Schicht sein, und/oder sie kann eine untere Oxidschicht 7041, eine mittlere Nitridschicht 704m, die die untere Oxidschicht 704l bedeckt, und eine obere Oxidschicht 704u aufweisen, die die mittlere Nitridschicht 704m bedeckt. Die dielektrische Steuergateschicht 704 kann zum Beispiel durch CVD, PVD, mit einem oder mehreren anderen geeigneten Abscheidungsverfahren oder einer Kombination davon hergestellt werden.
  • Die Steuergateschicht 706 wird so hergestellt, dass sie die dielektrische Steuergateschicht 704 bedeckt. Die Steuergateschicht 706 kann zum Beispiel konform hergestellt werden, und/oder sie kann zum Beispiel aus dotiertem Polysilizium, einem Metall oder einem oder mehreren anderen geeigneten leitfähigen Materialien bestehen. Bei einigen Ausführungsformen umfasst ein Verfahren zum Herstellen der Steuergateschicht 706 das Abscheiden der Steuergateschicht 706, das Implantieren von Dotanden in die Steuergateschicht 706 und das Glühen der Steuergateschicht 706, um die Dotanden zu aktivieren. Außerdem wird bei einigen Ausführungsformen die Steuergateschicht 706 durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren hergestellt.
  • Die Steuergate-Hartmaskenschicht 708 wird so hergestellt, dass sie die Steuergateschicht 706 bedeckt. Bei einigen Ausführungsformen weist die Steuergate-Hartmaskenschicht 708 Siliziumoxid, Siliziumnitrid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon auf. Die Steuergate-Hartmaskenschicht 708 kann zum Beispiel eine Oxid-Nitrid-Oxid-Schicht (ONO-Schicht) sein, und/oder sie kann eine untere Oxidschicht 708l, eine mittlere Nitridschicht 708m, die die untere Oxidschicht 708l bedeckt, und eine obere Oxidschicht 708u aufweisen, die die mittlere Nitridschicht 708m bedeckt. Die Steuergate-Hartmaskenschicht 708 kann zum Beispiel durch CVD, PVD, mit einem oder mehreren anderen geeigneten Abscheidungsverfahren oder einer Kombination davon hergestellt werden.
  • Wie in der Schnittansicht 800 von 8 gezeigt ist, wird eine Ätzung in die mehrschichtige Speicherschicht 702 durchgeführt, um Teile der mehrschichtigen Speicherschicht 702 von dem Speicherbereich 104m zu entfernen, sodass ein Paar Steuergate-Elektroden 138 auf der Floating-Gate-Schicht 602 entsteht. Außerdem entstehen durch die Ätzung ein Paar dielektrische Steuergateschichten 160 und ein Paar Steuergate-Hartmasken 210. Die dielektrischen Steuergateschichten 160 befinden sich jeweils unter den Steuergate-Elektroden 138, und die Steuergate-Hartmasken 210 befinden sich jeweils über den Steuergate-Elektroden 138. Bei einigen Ausführungsformen umfasst ein Verfahren zum Durchführen der Ätzung das Herstellen und Strukturieren einer Fotoresistschicht 802 auf der mehrschichtigen Speicherschicht 702. Die Fotoresistschicht 802 wird so strukturiert, dass sie den Grenzbereich 104b und den Logikbereich 104l bedeckt und teilweise den Speicherbereich 104m mit einem Layout für die Steuergate-Elektroden 138 bedeckt. Wenn die Fotoresistschicht 802 in Position ist, wird ein Ätzmittel auf die mehrschichtige Speicherschicht 702 aufgebracht, bis das Ätzmittel die Floating-Gate-Schicht 602 erreicht, und anschließend wird die Fotoresistschicht 802 abgelöst. Bei einigen Ausführungsformen sind äußere Seitenwände der dielektrischen Steuergate-Schichten 160, der Steuergate-Elektroden 138 und der Steuergate-Hartmasken 210 senkrecht zu einer Oberseite des Substrats 104. Bei einigen Ausführungsformen können jedoch die äußeren Seitenwände der dielektrischen Steuergateschichten 160, der Steuergate-Elektroden 138 und der Steuergate-Hartmasken 210 abgeschrägt sein (siehe die abgewinkelte Linien 810), sodass sie nicht senkrecht zu der Oberseite des Substrats 104 sind.
  • Wie in der Schnittansicht 900 von 9 gezeigt ist, wird eine Steuergate-Abstandshalterschicht 902 so hergestellt, dass sie die Struktur von 8 bedeckt und belegt. Die Steuergate-Abstandshalterschicht 902 kann zum Beispiel konform hergestellt werden, und/oder sie kann zum Beispiel aus Siliziumoxid, Siliziumnitrid, einem oder mehreren anderen geeigneten Dielektrika oder einer Kombination davon bestehen. Bei einigen Ausführungsformen ist die Steuergate-Abstandshalterschicht 902 eine ONO-Schicht, und/oder sie kann eine untere Oxidschicht 902l, eine mittlere Nitridschicht 902m über der unteren Oxidschicht 902l und eine obere Oxidschicht 902u über der mittleren Nitridschicht 902m aufweisen. Die Steuergate-Abstandshalterschicht 902 kann zum Beispiel durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren hergestellt werden.
  • Wie in der Schnittansicht 1000 von 10 gezeigt ist, wird eine Ätzung in die Steuergate-Abstandshalterschicht 902 (siehe 9) durchgeführt, um Steuergate-Abstandshalter 140 entlang Seitenwänden der Steuergate-Elektroden 138 herzustellen. Außerdem entsteht bei der Ätzung ein Teil eines Seitenwand-Abstandshalters 172a, der zu dem Speicherbereich 104m zeigt, über der Grenztrennstruktur 106 und entlang einer Seitenwand der mehrschichtigen Speicherschicht 702. Bei einigen Ausführungsformen umfasst ein Verfahren zum Durchführen der Ätzung das Aufbringen eines oder mehrerer Ätzmittel auf die Steuergate-Abstandshalterschicht 902, bis horizontale Segmente der Steuergate-Abstandshalterschicht 902 entfernt wird.
  • Wie außerdem in der Schnittansicht 1000 von 10 gezeigt ist, wird eine Ätzung in die Floating-Gate-Schicht 602 (siehe 9) und das Gate-Oxid 403 durchgeführt, um ein Paar Floating-Gate-Elektroden 134 und ein Paar dielektrische Floating-Gate-Schichten 158 herzustellen. Die Floating-Gate-Elektroden 134 befinden sich jeweils unter den Steuergate-Elektroden 138 und werden aus der Floating-Gate-Schicht 602 hergestellt. Die dielektrischen Floating-Gate-Schichten 158 befinden sich jeweils unter den Floating-Gate-Elektroden 134 und werden aus dem Gate-Oxid 403 hergestellt. Während der Ätzung dienen die Steuergate-Abstandshalter 140 und die Steuergate-Hartmasken 210 als eine Maske.
  • Wie in der Schnittansicht 1100 von 11 gezeigt ist, werden Floating-Gate-Abstandshalter 142 auf Seitenwänden der Floating-Gate-Elektroden 134 und der Steuergate-Abstandshalter 140 hergestellt. Außerdem wird auf einer Seitenwand des Dummy-Gate-Abstandshalters 124a ein primärer Dummy-Gate-Abstandshalter 172p hergestellt. Bei einigen Ausführungsformen weisen die Floating-Gate-Abstandshalter 142 und der primäre Dummy-Gate-Abstandshalter 172p Siliziumoxid, ein oder mehrere andere geeignete Oxide oder ein oder mehrere andere geeignete Dielektrika auf. Außerdem umfasst bei einigen Ausführungsformen ein Verfahren zum Herstellen der Floating-Gate-Abstandshalter 142 und des primären Dummy-Gate-Abstandshalters 172p das Abscheiden einer Floating-Gate-Abstandshalterschicht so, dass sie die Struktur von 10 bedeckt und belegt. Dann wird eine Ätzung in die Floating-Gate-Abstandshalterschicht durchgeführt, um horizontale Segmente der Floating-Gate-Abstandshalterschicht zu entfernen, ohne deren vertikale Segmente zu entfernen. Die Floating-Gate-Abstandshalterschicht kann zum Beispiel konform abgeschieden werden, und/oder sie kann zum Beispiel durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren hergestellt werden.
  • Wie in der Schnittansicht 1200 von 12 gezeigt ist, wird ein gemeinsamer Speicher-Source-/Drain-Bereich 128 in dem Halbleitersubstrat 104 seitlich zwischen den Floating-Gate-Elektroden 134 hergestellt. Bei einigen Ausführungsformen umfasst ein Verfahren zum Herstellen des gemeinsamen Speicher-Source-/Drain-Bereichs 128 das Herstellen und Strukturieren einer Fotoresistschicht 1202, die den Logikbereich 104l und den Grenzbereich 104b bedeckt und außerdem den Speicherbereich 104m außerhalb eines gemeinsamen Source-/Drain-Spalts 1204 seitlich zwischen den Floating-Gate-Elektroden 134 bedeckt. Wenn die Fotoresistschicht 1202 in Position ist, werden eine Ionenimplantation oder ein oder mehrere andere geeignete Dotierungsprozesse durchgeführt. Die Fotoresistschicht 1202 kann zum Beispiel durch Fotolithografie strukturiert werden.
  • Wie in der Schnittansicht 1300 von 13 gezeigt ist, wird eine Ätzung durchgeführt, um die Floating-Gate-Abstandshalter 142 in dem gemeinsamen Source-/Drain-Spalt 1204 zu entfernen. Bei einigen Ausführungsformen umfasst ein Verfahren zum Durchführen der Ätzung das Aufbringen eines Ätzmittels auf die Floating-Gate-Abstandshalter 142, wenn die Fotoresistschicht 1202 von 12 in Position ist, bis die freigelegten Floating-Gate-Abstandshalter aus dem gemeinsamen Source-/Drain-Spalt 1204 entfernt sind. Anschließend wird die Fotoresistschicht 1202 abgelöst.
  • Wie in der Schnittansicht 1400 von 14 gezeigt ist wird eine dielektrische Löschgateschicht 146 so hergestellt, dass sie den gemeinsamen Speicher-Source-/Drain-Bereich 128 bedeckt und außerdem Seitenwände der Floating-Gate-Elektroden 134 und Seitenwände der Steuergate-Abstandshalter 140 in dem gemeinsamen Source-/Drain-Spalt 1204 (siehe 13) belegt. Die dielektrische Löschgateschicht 146 kann zum Beispiel aus einem Oxid, einem Nitrid oder einem oder mehreren anderen geeigneten Dielektrika bestehen. Bei einigen Ausführungsformen umfasst ein Verfahren zum Herstellen der dielektrischen Löschgateschicht 146 Hochtemperatur-Oxidation (HTO), In-situ-Oxidation durch Dampferzeugung (ISSG-Oxidation), ein oder mehrere andere geeignete Abscheidungs- oder Aufwachsverfahren oder eine Kombination davon. Bei einigen Ausführungsformen entsteht durch die Ionenimplantation, die zum Herstellen der gemeinsamen Source 128 verwendet wird, ein gekrümmtes oder bauchiges Profil auf dem Löschgate-Dielektrikum 146. Der mittlere Bereich der gemeinsamen Source 128 empfängt eine höhere Dotandendosis (und wird daher stärker beschädigt) als der periphere Bereich der gemeinsamen Source, und dadurch wächst das Oxid in dem mittleren Bereich stärker als in dem peripheren Bereich. Weiterhin umfasst das Verfahren bei einigen Ausführungsformen das Entfernen von dielektrischem Material, das sich auf Teilen des Speicherbereichs 104m außerhalb des gemeinsamen Source-/Drain-Spalts 1204 bildet. Das Entfernen kann zum Beispiel das Herstellen und Strukturieren einer Fotoresistschicht 1402 umfassen, die den gemeinsamen Speicher-Source-/Drain-Bereich 128 bedeckt und über die Steuergate-Hartmasken 210 überhängt. Wenn die Fotoresistschicht 1402 in Position ist, wird ein Ätzmittel auf das zu entfernende dielektrische Material aufgebracht, und anschließend wird die Fotoresistschicht 1402 entfernt. Das Strukturieren kann zum Beispiel durch Fotolithografie erfolgen.
  • Wie in der Schnittansicht 1500 von 15 gezeigt ist, wird eine dielektrische Speicherschicht 1502 so hergestellt, dass sie Teile des Speicherbereichs 104m auf Seiten der Floating-Gate-Elektroden 134 bedeckt, die dem gemeinsamen Source-/Drain-Speicherbereich 128 gegenüberliegen. Die dielektrische Speicherschicht 1502 kann zum Beispiel aus einem Oxid, einem Nitrid oder einem oder mehreren anderen geeigneten Dielektrika bestehen. Die dielektrische Speicherschicht 1502 kann zum Beispiel durch HTO, ISSG-Oxidation, mit einem oder mehreren anderen geeigneten Aufwachs- oder Abscheidungsverfahren oder einer Kombination davon hergestellt werden.
  • Wie außerdem in der Schnittansicht 1500 von 15 gezeigt ist, wird eine Auswahlgate-Schicht 1504 so hergestellt, dass sie die dielektrische Speicherschicht 1502 und die anderen Strukturen auf den Speicher-, Logik- und Grenzbereichen 104m, 104l und 104b bedeckt. Die Auswahlgate-Schicht 1504 kann zum Beispiel konform hergestellt werden, und/oder sie kann zum Beispiel aus dotiertem Polysilizium, einem Metall oder einem oder mehreren anderen geeigneten leitfähigen Materialien bestehen. Die Auswahlgate-Schicht 1504 kann zum Beispiel durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren hergestellt werden.
  • Wie außerdem in der Schnittansicht 1500 von 15 gezeigt ist, wird ein Speicher-ARC (ARC: Antireflexbelag) 1506 so hergestellt, dass er die Auswahlgate-Schicht 1504 bedeckt. Außerdem kann der Speicher-ARC 1506 zum Beispiel mit einer Oberseite hergestellt werden, die planar oder im Wesentlichen planar ist. Bei einigen Ausführungsformen kann der Speicher-ARC 1506 zum Beispiel durch einen Aufschleuderprozess abgeschieden werden, bei dem der Wafer ungefähr in seiner Mitte beschichtet wird und ein flüssiger Speicher-ARC in der Form eines organischen ARC auf eine Vorderseite des Wafers aufgebracht wird. Auf Grund seines Fließvermögens ist der flüssige Speicher-ARC in niedrigeren Bereichen der Wafer-Vorderseite tendenziell „tiefer“ (siehe 1520) und in höheren Bereichen der Wafer-Vorderseite tendenziell „flacher“ (siehe 1522), wobei die gesamte Oberseite des Speicher-ARC 1506 über die gesamte Vorderseite des Wafers im Allgemeinen eben oder planar ist. Somit flacht das Fließvermögen des Speicher-ARC 1506 tendenziell über Schwankungen in der darunter befindlichen Topografie in der Wafer-Vorderseite ab. Nachdem der Speicher-ARC 1506 aufgeschleudert worden ist, kann in einigen Fällen ein Härtungsschritt durchgeführt werden, um den Speicher-ARC 1506 zu härten. Wie in der Schnittansicht 1600 von 16 gezeigt ist, wird eine Ätzung in die Auswahlgate-Schicht 1504 und den Speicher-ARC 1506 (siehe 15) durchgeführt, bis der Speicher-ARC 1506 entfernt ist und eine Oberseite der Auswahlgate-Schicht 1504 ungefähr auf gleicher Höhe mit Oberseiten der Steuergate-Elektroden 138 ist. Die Ätzung wird mit einem Ätzmittel durchgeführt, das die gleiche oder im Wesentlichen die gleiche Ätzrate für den Speicher-ARC 1506 wie für die Auswahlgate-Schicht 1504 hat. Dadurch wird der Speicher-ARC 1506 rückgeätzt, bis die Auswahlgate-Schicht 1504 freiliegt. An dieser Stelle werden die Auswahlgate-Schicht 1504 und der Speicher-ARC 1506 gemeinsam rückgeätzt, bis der Speicher-ARC 1506 vollständig entfernt ist. Die Auswahlgate-Schicht 1504 wird dann rückgeätzt, bis ihre Oberseite ungefähr auf gleicher Höhe mit den Oberseiten der Steuergate-Elektroden 138 ist. Da durch die Ätzung die ebene Oberseite des Speicher-ARC (die ebene Oberseite von 1506 in 15) tiefergelegt wird, sind die Oberseiten der Auswahlgate-Schicht 1504 auf gleicher Höhe und/oder im Wesentlichen miteinander planar. Bei einigen Ausführungsformen werden nach der Ätzung Dotanden in die Auswahlgate-Schicht 1504 implantiert, und anschließend wird eine Glühung durchgeführt, um die Dotanden zu aktivieren. Insbesondere wird bei dem Ätzprozess die Struktur nicht überpoliert, und somit kommt es nicht zu einem „Dishing“ von Rand-Speicherzellen in Bezug zu mittleren Speicherzellen der Speichermatrix. Wenn hingegen eine CMP durchgeführt wird, um von 15 zu 16 zu gelangen, könnte die CMP zu einer Überpolierung führen, bei der ein Steuergate, ein Auswahlgate oder eine darüber befindliche Hartmaske in dem Randbereich der Speichermatrix eine Höhe hat, die kleiner als die eines entsprechenden Steuergates, Auswahlgates oder darüber befindlichen Hartmaske in dem mittleren Bereich der Speichermatrix ist.
  • Wie in der Schnittansicht 1700 von 17 gezeigt ist, wird eine Speicher-Hartmaskenschicht 1702 so hergestellt, dass sie die Struktur von 16 bedeckt. Die Speicher-Hartmaskenschicht 1702 kann zum Beispiel konform hergestellt werden, und/oder sie kann aus Siliziumnitrid, Siliziumoxid oder einem oder mehreren anderen geeigneten Dielektrika bestehen. Außerdem kann die Speicher-Hartmaskenschicht 1702 durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren hergestellt werden.
  • Wie in der Schnittansicht 1800 von 18 gezeigt ist, wird eine Ätzung in die Speicher-Hartmaskenschicht 1702 (siehe 17) durchgeführt, um ein Paar Auswahlgate-Hartmasken 152 auf gegenüberliegenden Seiten des gemeinsamen Speicher-Source-/Drain-Bereichs 128 herzustellen. Außerdem werden bei der Ätzung eine Löschgate-Hartmaske 159 über dem gemeinsamen Speicher-Source-/Drain-Bereich 128 und eine Dummy-Auswahlgate-Hartmaske 164 über der Grenztrennstruktur 106 hergestellt. Bei einigen Ausführungsformen umfasst ein Verfahren zum Durchführen der Ätzung das Aufbringen eines oder mehrerer Ätzmittel auf die Speicher-Hartmaskenschicht 1702, bis horizontale Segmente der Speicher-Hartmaskenschicht 1702 entfernt sind. Außerdem werden bei einigen Ausführungsformen durch die Ätzung die Steuergate-Hartmasken 210 und/oder die Steuergate-Hartmaskenschicht 708 teilweise entfernt.
  • Wie außerdem in der Schnittansicht 1800 von 18 gezeigt ist, wird eine weitere Ätzung in die Auswahlgate-Schicht 1504 (siehe 17) durchgeführt, wenn die Auswahlgate-Hartmasken 152, die Löschgate-Hartmaske 159 und die Dummy-Auswahlgate-Hartmaske 164 in Position sind. Durch die zweite Ätzung entstehen ein Paar Auswahlgate-Elektroden 150, eine Löschgate-Elektrode 144 und eine Dummy-Auswahlgate-Elektrode 162. Die Auswahlgate-Elektroden 150 befinden sich jeweils unter den Auswahlgate-Hartmasken 152, die Löschgate-Elektrode 144 befindet sich unter der Löschgate-Hartmaske 159, und die Dummy-Auswahlgate-Elektrode 162 befindet sich unter der Dummy-Auswahlgate-Hartmaske 164.
  • Wie in der Schnittansicht 1900 von 19 gezeigt ist, wird eine Fotoresistmaske 1902 so hergestellt, dass sie die Struktur von 18 bedeckt. Die Fotoresistmaske 1902 kann zum Beispiel durch Schleuderbeschichtung oder mit einem oder mehreren anderen Abscheidungsverfahren hergestellt werden, die zum Herstellen eines Fotoresists auf einer Oberfläche der Struktur geeignet sind. Anschließend wird das Fotoresist durch ein Retikel oder eine andere fotolithografische Maske selektiv belichtet und unter Verwendung eines chemischen Entwicklers strukturiert.
  • Wie in der Schnittansicht 2000 von 20 gezeigt ist, wird eine Ätzung durchgeführt, wenn die entwickelte Fotoresistmaske 1902 in Position ist. Durch diese Ätzung wird ein Steuergate-Strap entfernt, der andernfalls Steuergates miteinander kurzschließen würde. Außerdem wird ein gemeinsamer Source-Strap entfernt, der andernfalls gemeinsame Sources miteinander kurzschließen würde, und ein Leitungsende der Auswahlgates wird ebenfalls entfernt. Die Fotoresistmaske 1902 bedeckt die Anti-Dishing-Struktur so, dass das Dummy-Auswahlgate 162 und seine darüber befindliche Hartmaske 164 in Position bleiben. Bei anderen Ausführungsformen können das Dummy-Auswahlgate 162 und/oder die Hartmaske 164 entfernt werden und dann vor der CMP in Position gebracht werden, sodass das Dummy-Auswahlgate 162 und/oder die Hartmaske 164 als eine Anti-Dishing-Struktur fungieren können. Die Ätzung kann in Abhängigkeit von der Implementierung eine Nass- oder Trockenätzung sein. Bei einigen Ausführungsformen erfolgt die Ätzung bis zu einer Tiefe d von etwa 70 nm (etwa 700 Å), wobei die Ätzung durch die gesamte Dicke von ungefähr etwa 26 nm (260 Å) der oberen Oxidschicht 708u und durch ungefähr 60 % der mittleren Nitridschicht 708m hindurchgeht (z. B. erfolgt die Ätzung bis zu einer Tiefe von etwa etwa 44 nm (440 Å) der vollen Dicke von etwa 70 nm (etwa 700 Å) der mittleren Nitridschicht 708m). Außerdem werden in einigen Fällen etwa 450 nm einer Breite w der oberen Oxidschicht 708u unverändert gelassen. Bei einigen Ausführungsformen wird die entwickelte Fotoresistmaske 1902 nach der Ätzung zum Beispiel mit einem weiteren Ätzprozess, Ablösungsprozess oder einem oder mehreren anderen geeigneten Entfernungsverfahren entfernt.
  • Wie in der Schnittansicht 2100 von 21 gezeigt ist, wird ein erster Hartmasken-ARC 2102 so hergestellt, dass er die Struktur von 20 bedeckt. Der erste Hartmasken-ARC 2102 kann zum Beispiel durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren abgeschieden werden.
  • Wie in der Schnittansicht 2200 von 22 gezeigt ist, kann der erste Hartmasken-ARC 2102 zum Beispiel mit einer Oberseite hergestellt werden, die planar oder im Wesentlichen planar ist. Bei einigen Ausführungsformen umfasst ein Verfahren zum Herstellen des ersten Hartmasken-ARC 2102 nach seiner Herstellung das Durchführen einer Planarisierung in seine Oberseite. Die Planarisierung kann zum Beispiel mit einer CMP oder einem oder mehreren anderen geeigneten Planarisierungsverfahren erfolgen. Während dieser Planarisierung verstärkt die Dummy-Hartmaske 164 die Struktur, um ein Dishing in dem Grenzbereich und/oder dem Logikbereich zu vermeiden, was zum Verbessern der Zuverlässigkeit und Ausbeute beiträgt. Aber bei der Dummy-Hartmaske 164 ist die obere Schicht 708u, die bei einigen Ausführungsformen aus Siliziumdioxid bestehen kann, anfälliger für ein Dishing als die Hartmasken über dem Speicherbereich 104m. Somit begrenzt die Dummy-Hartmaske 164 das Dishing, um dazu beizutragen, potenzielle Probleme abzuwenden, wie etwa Ionen, die unerwünscht in Kanalbereiche der Speicherzellen eindringen, und/oder eine unerwünschte Silizidierung der Auswahlgates 150 später im Herstellungsablauf.
  • Wie in der Schnittansicht 2300 von 23 gezeigt ist, wird anschließend eine Dummy-Deckschicht 304 hergestellt, und eine erste Dummy-Verkappungsschicht 2304 wird so hergestellt, dass sie die Dummy-Deckschicht 304 bedeckt. Bei einigen Ausführungsformen besteht die Dummy-Deckschicht 304 aus Siliziumoxid oder einem oder mehreren anderen geeigneten Dielektrika. Weiterhin besteht bei einigen Ausführungsformen die erste Dummy-Verkappungsschicht 2304 aus Polysilizium oder einem oder mehreren anderen geeigneten Materialien. Die Dummy-Deckschicht 304 und/oder die erste Dummy-Verkappungsschicht 2304 können zum Beispiel konform hergestellt werden. Außerdem können die Dummy-Deckschicht 304 und/oder die erste Dummy-Verkappungsschicht 2304 zum Beispiel durch CVD, PVD, mit einem oder mehreren anderen geeigneten Abscheidungsverfahren oder einer Kombination davon hergestellt werden.
  • Wie außerdem in der Schnittansicht 2300 von 23 gezeigt ist, wird ein Dummy-ARC 2306 so hergestellt, dass er die erste Dummy-Verkappungsschicht 2304 bedeckt. Außerdem kann der Dummy-ARC 2306 zum Beispiel mit einer Oberseite hergestellt werden, die planar oder im Wesentlichen planar ist. Bei einigen Ausführungsformen ist der Dummy-ARC 2306 eine organische Flüssigkeit, die über der Oberfläche der Struktur aufgeschleudert wird. Auf Grund seines Fließvermögens ist der Dummy-ARC 2306 in niedrigeren Bereichen der Wafer-Vorderseite tendenziell „tiefer“ (siehe 2120) und in höheren Bereichen der Wafer-Vorderseite tendenziell „flacher“ (siehe 2122), wobei die gesamte Oberseite des Dummy-ARC 2306 über die gesamte Vorderseite des Wafers im Allgemeinen eben oder planar ist. Somit flacht das Fließvermögen des Dummy-ARC 2306 tendenziell über Schwankungen in der darunter befindlichen Topografie in der Wafer-Vorderseite ab. Nachdem der Dummy-ARC 2306 aufgeschleudert worden ist, kann in einigen Fällen ein Härtungsschritt durchgeführt werden, um den Dummy-ARC 2306 zu härten.
  • Wie in der Schnittansicht 2400 von 24 gezeigt ist, wird eine Ätzung in die erste Dummy-Verkappungsschicht 2304 und den Dummy-ARC 2306 (siehe 23) durchgeführt, bis der Dummy-ARC 2306 entfernt ist. Die Ätzung wird mit einem Ätzmittel durchgeführt, das die gleiche oder im Wesentlichen die gleiche Ätzrate für den Dummy-ARC 2306 wie für die erste Dummy-Verkappungsschicht 2304 hat. Dadurch werden eine Oberseite des Dummy-ARC 2306 und eine Oberseite der ersten Dummy-Verkappungsschicht 2304 gemeinsam rückgeätzt, nachdem der Dummy-ARC 2306 ausreichend geätzt worden ist, sodass die erste Dummy-Verkappungsschicht 2304 freigelegt wird. Außerdem wird durch die Ätzung die Oberseite der ersten Dummy-Verkappungsschicht 2304 geglättet, geebnet oder planarisiert. Insbesondere wird bei diesem Ätzprozess die Struktur nicht überpoliert, und somit kommt es nicht zu einem „Dishing“ von Rand-Speicherzellen in Bezug zu mittleren Speicherzellen der Speichermatrix. Wenn hingegen eine CMP durchgeführt wird, um von 23 zu 24 zu gelangen, könnte die CMP zu einer Überpolierung führen, bei der ein Steuergate, ein Auswahlgate oder eine darüber befindliche Hartmaske in dem Randbereich der Speichermatrix eine Höhe hat, die kleiner als die eines entsprechenden Steuergates, Auswahlgates oder darüber befindlichen Hartmaske in dem mittleren Bereich der Speichermatrix ist.
  • Wie in der Schnittansicht 2500 von 25 gezeigt ist, wird eine Ätzung in die Dummy-Deckschicht 304, die erste Dummy-Verkappungsschicht 2304 und die mehrschichtige Speicherschicht 702 (siehe 24) durchgeführt. Bei der Ätzung werden eine dielektrische Dummy-Steuergate-Schicht 180, eine Dummy-Steuergate-Elektrode 166 über der dielektrischen Dummy-Steuergate-Schicht 180 und eine Dummy-Steuergate-Hartmaske 168 über der Dummy-Steuergate-Elektrode 166 hergestellt. Bei einigen Ausführungsformen wird die Ätzung dadurch durchgeführt, dass eine Fotoresistschicht so hergestellt und strukturiert wird, dass sie den Speicherbereich 104m und einen Teil der Grenztrennstruktur 106 bedeckt. Wenn die Fotoresistschicht in Position ist, wird ein Ätzmittel auf die Dummy-Deckschicht 304, die erste Dummy-Verkappungsschicht 2304 und die mehrschichtige Speicherschicht 702 aufgebracht, bis das Ätzmittel die Grenztrennstruktur 106 erreicht, und anschließend wird die Fotoresistschicht abgelöst.
  • Wie in der Schnittansicht 2600 von 26 gezeigt ist, wird eine Grenzseitenwand-Abstandshalterschicht 2602 so hergestellt, dass sie die erste Dummy-Verkappungsschicht 2304, die Grenztrennstruktur 106 und den Logikbereich 104l bedeckt. Bei einigen Ausführungsformen besteht die Grenzseitenwand-Abstandshalterschicht 2602 aus Polysilizium, amorphem Silizium, einem Metall, einem Metallnitrid, einem Dielektrikum, dem gleichen Material wie die erste Dummy-Verkappungsschicht 2304, einem anderen Material als die obere Padschicht 404 oder einem oder mehreren anderen geeigneten Materialien. Die Grenzseitenwand-Abstandshalterschicht 2602 kann zum Beispiel aus Wolfram, Aluminiumkupfer, Tantal, Tantalnitrid oder einem oder mehreren anderen geeigneten Metallen oder Metallnitriden bestehen. Als ein weiteres Beispiel kann die Grenzseitenwand-Abstandshalterschicht 2602 aus einem Oxid, Siliziumnitrid, Siliziumoxidnitrid oder einem oder mehreren anderen geeigneten Dielektrika bestehen. Die Grenzseitenwand-Abstandshalterschicht 2602 kann zum Beispiel konform hergestellt werden, und/oder sie kann zum Beispiel durch CVD, PVD, mit einem oder mehreren anderen geeigneten Abscheidungsverfahren oder einer Kombination davon hergestellt werden.
  • Wie in der Schnittansicht 2700 von 27 gezeigt ist, wird eine Ätzung in die Grenzseitenwand-Abstandshalterschicht 2602 (siehe 26) durchgeführt, um horizontale Segmente der Grenzseitenwand-Abstandshalterschicht 2602 zu entfernen, ohne deren vertikale Segmente zu entfernen, sodass ein Grenzseitenwand-Abstandshalter 322 entsteht. Bei einigen Ausführungsformen hat der Grenzseitenwand-Abstandshalter 322 ein dreieckiges Profil oder ein anderes geeignetes Profil. Eine Oberseite des Grenzseitenwand-Abstandshalters 322 ist glatt oder im Wesentlichen glatt und ist nach unten zu dem Logikbereich 104l geneigt. Bei einigen Ausführungsformen verläuft die Oberseite des Grenzseitenwand-Abstandshalters 322 durchgehend bogenförmig von einer Oberseite der ersten Dummy-Verkappungsschicht 2304 zu einer Unterseite des Grenzseitenwand-Abstandshalters 322. Die Ätzung kann zum Beispiel mit einem Trockenätzprozess oder einem oder mehreren anderen geeigneten Ätzprozessen erfolgen. Die Trockenätzung kann zum Beispiel unter Verwendung einer Halogen-Chemikalie, einer Fluor-Chemikalie oder einer oder mehrerer anderer geeigneter Chemikalien erfolgen. Die Halogen-Chemikalie kann zum Beispiel Chlor (z. B. Cl2), Bromwasserstoff (HBr), Sauerstoff (z. B. O2), Argon, ein oder mehrere andere geeignete Halogene oder eine Kombination davon sein. Die Fluorchemikalie kann zum Beispiel Tetrafluormethan (CF4), Fluoroform (CHF3), Difluormethan (CH2F2), Schwefelhexafluorid (SF6), Hexafluorethan (C2F6), Hexafluorpropylen (C3F6), Octafluorcyclobutan (C4F8), Perfluorcyclopenten (C5F8), eine oder mehrere andere geeignete Fluor-Spezies oder eine Kombination davon sein.
  • Wie in der Schnittansicht 2800 von 28 gezeigt ist, wird eine Ätzung in die obere Padschicht 404 (siehe 27) durchgeführt, um die obere Padschicht 404 von dem Logikbereich 104l zu entfernen. Bei einigen Ausführungsformen führt die Ätzung zu Logik-Aussparungen mit Seitenwänden, die von der Grenz- und der Logik-Trennstruktur 106 und 310 definiert werden. Bei einigen Ausführungsformen wird die Ätzung mit einem Ätzmittel durchgeführt, das für die obere Padschicht 404 und die untere Padschicht 402 eine höhere Ätzrate als für den Grenzseitenwand-Abstandshalter 322 und die erste Dummy-Verkappungsschicht 2304 hat, sodass der Grenzseitenwand-Abstandshalter 322 und die erste Dummy-Verkappungsschicht 2304 als eine Maske zum Ätzen dienen und die untere Padschicht 402 und die obere Padschicht 404 entfernt werden.
  • Wie außerdem in der Schnittansicht 2800 von 28 gezeigt ist, wird eine dielektrische Logikschicht 2802 so hergestellt, dass sie die Struktur von 27 bedeckt und belegt. Außerdem wird eine Logikgateschicht 2804 so hergestellt, dass sie die dielektrische Logikschicht 2802 bedeckt, und eine Logik-Hartmaskenschicht 2806 wird so hergestellt, dass sie die Logikgateschicht 2804 bedeckt. Die dielektrische Logikschicht 2802 kann zum Beispiel aus einem Oxid, einem High-k-Dielektrikum, einem oder mehreren anderen geeigneten Dielektrika oder einer Kombination davon bestehen. Die Logikgateschicht 2804 kann zum Beispiel aus dotiertem oder undotiertem Polysilizium, einem Metall, einem leitfähigen Material oder einem oder mehreren anderen geeigneten Materialien bestehen. Die Logik-Hartmaskenschicht 2806 kann zum Beispiel aus Siliziumnitrid, Siliziumoxid, einem oder mehreren anderen geeigneten Dielektrika oder einer Kombination davon bestehen. Bei einigen Ausführungsformen werden die dielektrische Logikschicht 2802, die Logikgateschicht 2804 und die Logik-Hartmaskenschicht 2806 konform hergestellt, und/oder sie werden durch CVD, PVD, stromlose Plattierung, Elektroplattierung, mit einem oder mehreren anderen geeigneten Aufwachs- oder Abscheidungsverfahren oder einer Kombination davon hergestellt.
  • Wie in der Schnittansicht 2900 von 29 gezeigt ist, wird eine Ätzung in die Logik-Hartmaskenschicht 2806 (siehe 28) und die Logikgateschicht 2804 (siehe 28) durchgeführt, um ein Paar Logikgate-Opferelektroden 2904 und ein Paar Logikgate-Hartmasken 2906 herzustellen. Die Logikgate-Opferelektroden 2904 sind über dem ersten bzw. dem zweiten Logikbereich 104l1 bzw. 104l2 angeordnet, und die Logikgate-Hartmasken 2906 sind jeweils über der Logikgate-Opferelektroden 2904 angeordnet. Bei einigen Ausführungsformen wird die Ätzung dadurch durchgeführt, dass eine Fotoresistschicht 2908 so hergestellt und strukturiert wird, dass sie die Logik-Hartmaskenschicht 2806 mit einem Layout der Dummy-Logikgate-Hartmaske 2902 und der Logikgate-Hartmasken 2906 bedeckt. Wenn die Fotoresistschicht 2908 in Position ist, wird ein Ätzmittel auf die Logik-Hartmaskenschicht 2806 und die Logikgateschicht 2804 aufgebracht, bis das Ätzmittel die dielektrische Logikschicht 2802 erreicht, und anschließend wird die Fotoresistschicht 2908 abgelöst.
  • Wie in der Schnittansicht 3000 von 30 gezeigt ist, wird eine Fotoresistschicht 3002 so strukturiert, dass sie den Logikbereich 104l, aber nicht den Speicherbereich 104m bedeckt. Wenn die Fotoresistschicht 3002 in Position ist, wird ein Ätzmittel auf die dielektrische Logikschicht 2802 und die erste Dummy-Verkappungsschicht 2304 aufgebracht, bis das Ätzmittel die Dummy-Deckschicht 304 erreicht, und anschließend wird die Fotoresistschicht 3002 abgelöst. Die Dummy-Deckschicht 304 kann zum Beispiel als ein Ätzstopp für die Ätzung dienen.
  • Wie in der Schnittansicht 3100 von 31 gezeigt ist, werden Hauptseitenwand-Abstandshalter 320 entlang Seitenwänden der Auswahlgate-Elektroden 150, einer Seitenwand der Dummy-Auswahlgate-Elektrode 162 und Seitenwänden der Logikgate-Opferelektroden 2904 hergestellt. Der einfachen Erläuterung halber sind nur einige der Hauptseitenwand-Abstandshalter 320 mit 320 bezeichnet. Bei einigen Ausführungsformen können die Hauptseitenwand-Abstandshalter 320 jeweils Siliziumoxid, Siliziumnitrid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon aufweisen. Außerdem umfasst bei einigen Ausführungsformen ein Verfahren zum Herstellen der Hauptseitenwand-Abstandshalter 320 das Abscheiden einer Hauptseitenwand-Abstandshalterschicht so, dass sie die Struktur von 10 bedeckt und belegt. Dann wird eine Rückätzung in die Hauptseitenwand-Abstandshalterschicht durchgeführt, um deren horizontale Segmente zu entfernen, ohne deren vertikale Segmente zu entfernen. Die Hauptseitenwand-Abstandshalterschicht kann zum Beispiel konform abgeschieden werden, und/oder sie kann zum Beispiel durch CVD, PVD, mit einem oder mehreren anderen geeigneten Abscheidungsverfahren oder einer Kombination davon hergestellt werden.
  • Wie außerdem in der Schnittansicht 3100 von 31 gezeigt ist, werden einzelne Speicher-Source-/Drain-Bereiche 126 in dem Speicherbereich 104m so hergestellt, dass sie jeweils an die Auswahlgate-Elektroden 150 angrenzen. Weiterhin werden Logik-Source-/Drain-Bereiche 312 paarweise in dem Logikbereich 104l hergestellt, wobei die Source-/Drain-Bereiche jedes Paars jeweils an gegenüberliegende Seitenwände der Logikgate-Opferelektrode 2904 angrenzen. Bei einigen Ausführungsformen umfasst ein Verfahren zum Herstellen der einzelnen Speicher-Source-/Drain-Bereiche 126 und der Logik-Source-/Drain-Bereiche 312 eine Ionenimplantation in das Halbleitersubstrat 104. Dotanden und/oder eine Implantationsenergie können zum Beispiel so gewählt werden, dass die Ionenimplantation durch die Dummy-Deckschicht 304, die dielektrische Speicherschicht 1502, die dielektrische Logikschicht 2602 und die untere Padschicht 402 durchgeführt wird. Bei anderen Ausführungsformen wird ein anderes Verfahren als die Ionenimplantation zum Herstellen der einzelnen Speicher-Source-/Drain-Bereiche 126 und der Logik-Source-/Drain-Bereiche 312 verwendet.
  • Wie in der Schnittansicht 3200 von 32 gezeigt ist, wird eine Ätzung durchgeführt, um mehrere Schichten von den einzelnen Speicher-Source-/Drain-Bereichen 126 und den Logik-Source-/Drain-Bereichen 312 zu entfernen, sodass die einzelnen Speicher-Source-/Drain-Bereiche 126 und die Logik-Source-/Drain-Bereiche 312 freigelegt werden. Bei einigen Ausführungsformen umfasst ein Verfahren zum Durchführen der Ätzung das Aufbringen eines Ätzmittels auf die Dummy-Deckschicht 304 und die dielektrische Speicherschicht 1502 und das anschließende Aufbringen einer Reinigungslösung oder eines Reinigungsgemisches, um den Ätzrückstand zu entfernen. Die Reinigungslösung oder das Reinigungsgemisch können zum Beispiel ein Schwefelsäure-Wasserstoffperoxid-Gemisch (SPM) oder eine oder mehrere andere geeignete Reinigungslösungen oder -gemische sein oder aufweisen. Außerdem wird bei einigen Ausführungsformen die Ätzung unter Verwendung unter anderem der Auswahlgate-Hartmasken 152, der Steuergate-Hartmasken 154, der Logikgate-Hartmasken 2906 und der ersten Dummy-Verkappungsschicht 2304 als eine Maske durchgeführt.
  • Wie außerdem in der Schnittansicht 3200 von 32 gezeigt ist, werden Silizidpads 3207 auf den einzelnen Speicher-Source-/Drain-Bereichen 126 und den Logik-Source-/Drain-Bereichen 312 hergestellt. Die Silizidpads 3207 können zum Beispiel Nickelsilizid oder ein oder mehrere andere geeignete Silizide sein oder aufweisen, und/oder sie können zum Beispiel mit einem Salizid-Prozess oder einem oder mehreren anderen geeigneten Aufwachsverfahren hergestellt werden.
  • Wie in der Schnittansicht 3300 von 33 gezeigt ist, wird ein Hartmasken-ARC 3302 so hergestellt, dass er die Struktur von 32 bedeckt. Außerdem kann der zweite Hartmasken-ARC 3302 zum Beispiel mit einer Oberseite hergestellt werden, die planar oder im Wesentlichen planar ist. Bei einigen Ausführungsformen umfasst ein Verfahren zum Herstellen des zweiten Hartmasken-ARC 3302 das Herstellen eines organischen ARC, der über der dargestellten Struktur aufgeschleudert wird.
  • Wie in der Schnittansicht 3400 von 34 gezeigt ist, wird eine Ätzung durchgeführt, um die Hartmasken und die erste Dummy-Verkappungsschicht 2304 zu entfernen. Bei einigen Ausführungsformen wird die Ätzung mit einem Ätzmittel durchgeführt, das die gleiche oder im Wesentlichen die gleiche Ätzrate für den zweiten Hartmasken-ARC 3302 wie für die erste Dummy-Verkappungsschicht 2304 hat. Dadurch werden die Oberseite des zweiten Hartmasken-ARC 3302, die Oberseite der ersten Dummy-Verkappungsschicht 2304 und die Oberseiten der Hartmasken gemeinsam rückgeätzt, nachdem der zweite Hartmasken-ARC 3302 ausreichend geätzt worden ist, sodass die Hartmasken und die erste Dummy-Verkappungsschicht 2304 freigelegt werden. Bei diesem Ätzprozess wird die Struktur nicht überpoliert, und somit kommt es nicht zu einem „Dishing“ von Rand-Speicherzellen in Bezug zu mittleren Speicherzellen der Speichermatrix. Bei einigen Ausführungsformen ist die Ätzung eine Trockenätzung, für die CH2F2, CHF3 und/oder He-Ätzmittel verwendet werden. Wenn hingegen eine CMP durchgeführt wird, um von 33 zu 34 zu gelangen, könnte die CMP zu einer Überpolierung führen, bei der ein Steuergate, ein Auswahlgate oder eine darüber befindliche Hartmaske in dem Randbereich der Speichermatrix eine Höhe hat, die kleiner als die eines entsprechenden Steuergates, Auswahlgates oder darüber befindlichen Hartmaske in dem mittleren Bereich der Speichermatrix ist.
  • Wie in der Schnittansicht 3500 von 35 gezeigt ist, wird der zweite Hartmasken-ARC 3302 (siehe 34) entfernt, und anschließend wird eine untere ILD-Schicht 174l anstelle des zweiten Hartmasken-ARC 3302 hergestellt. Außerdem wird die untere ILD-Schicht 174l so hergestellt, dass sie die Struktur von 34 bedeckt, und bei einigen Ausführungsformen wird sie mit einer Oberseite hergestellt, die planar oder im Wesentlichen planar ist. Die untere ILD-Schicht 174l kann zum Beispiel aus einem Oxid, einem Low-k-Dielektrikum, einem oder mehreren anderen geeigneten Dielektrika oder einer Kombination davon bestehen. Der zweite Hartmasken-ARC 3302 kann zum Beispiel mit einem Ätzprozess oder einem oder mehreren anderen geeigneten Entfernungsverfahren entfernt werden. Bei einigen Ausführungsformen umfasst ein Verfahren zum Herstellen der unteren ILD-Schicht 174l das Abscheiden der unteren ILD-Schicht 174l und das anschließende Durchführen einer Planarisierung in die Oberseite der unteren ILD-Schicht 174l. Die untere ILD-Schicht 174l kann zum Beispiel durch CVD, PVD, Sputtern oder eine Kombination davon abgeschieden werden. Die Planarisierung kann zum Beispiel durch eine CMP oder mit einem oder mehreren anderen geeigneten Planarisierungsverfahren erfolgen.
  • Wie in der Schnittansicht 3600 von 36 gezeigt ist, wird eine Planarisierung in die untere ILD-Schicht 174l durchgeführt, um eine Oberseite der unteren ILD-Schicht 174l so auszusparen, dass sie ungefähr auf gleicher Höhe mit den Oberseiten der Logikgate-Opferelektroden 2904 ist, sodass die Logikgate-Opferelektroden 2904 freigelegt werden. Die Planarisierung kann zum Beispiel durch eine CMP oder mit einem oder mehreren anderen geeigneten Planarisierungsverfahren erfolgen.
  • Wie in der Schnittansicht 3700 von 37 gezeigt ist, wird eine zweite Dummy-Verkappungsschicht 3702 so hergestellt, dass sie den Speicherbereich 104m und die Grenztrennstruktur 106, aber nicht den Logikbereich 104l bedeckt. Die zweite Dummy-Verkappungsschicht 3702 kann zum Beispiel ein Oxid, ein Nitrid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein. Bei einigen Ausführungsformen umfasst ein Verfahren zum Herstellen der zweiten Dummy-Verkappungsschicht 3702 das Abscheiden der zweiten Dummy-Verkappungsschicht 3702 durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren und das anschließende Strukturieren der zweiten Dummy-Verkappungsschicht 3702 zum Beispiel durch Fotolithografie und einen Ätzprozess oder mit einem oder mehreren anderen geeigneten Strukturierungsverfahren.
  • Wie außerdem in der Schnittansicht 3700 von 37 gezeigt ist, wird eine Ätzung in die Logikgate-Opferelektroden 2904 (siehe 36) durchgeführt, um sie zu entfernen und Logik-Öffnungen statt der Logikgate-Opferelektroden 2904 zu definieren. Bei einigen Ausführungsformen umfasst ein Verfahren zum Durchführen der Ätzung das Aufbringen eines Ätzmittels auf die Logikgate-Opferelektroden 2904, wenn die zweite Dummy-Verkappungsschicht 3702 in Position ist, bis die Logikgate-Opferelektroden 2904 entfernt sind. Die zweite Dummy-Verkappungsschicht 3702 und andere dielektrische Strukturen (z. B. die untere ILD-Schicht 1741) können als eine Maske dienen, während das Ätzmittel aufgebracht wird.
  • Wie in der Schnittansicht 3800 von 38 gezeigt ist, werden Logikgate-Elektroden 3802 in den Logik-Öffnungen hergestellt. Die Logikgate-Elektroden 3802 können zum Beispiel ein Metall, dotiertes Polysilizium, ein anderes Material als die Logikgate-Opferelektroden 2904 oder ein oder mehrere andere geeignete leitfähige Materialien sein. Bei einigen Ausführungsformen umfasst ein Verfahren zum Herstellen der Logikgate-Elektroden 3802 das Herstellen einer leitfähigen Schicht, die die zweite Dummy-Verkappungsschicht 3702 (siehe 37) bedeckt, und das Füllen der Logik-Öffnungen. Die leitfähige Schicht kann zum Beispiel durch CVD, PVD, stromlose Plattierung, Elektroplattierung oder mit einem oder mehreren anderen geeigneten Aufwachs- oder Abscheidungsverfahren hergestellt werden. Dann wird eine Planarisierung in die leitfähige Schicht und die zweite Dummy-Verkappungsschicht 3702 durchgeführt, bis die untere ILD-Schicht 1741 erreicht ist und die zweite Dummy-Verkappungsschicht 3702 entfernt ist. Die Planarisierung kann zum Beispiel mit einer CMP oder einem oder mehreren anderen geeigneten Planarisierungsverfahren durchgeführt werden.
  • Wie in der Schnittansicht 3900 von 39 gezeigt ist, wird eine obere ILD-Schicht 174u so hergestellt, dass sie die Struktur von 38 bedeckt, und sie wird mit einer Oberseite hergestellt, die planar oder im Wesentlichen planar ist. Die obere ILD-Schicht 174u kann zum Beispiel ein Oxid, ein Low-k-Dielektrikum, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein. Außerdem kann die obere ILD-Schicht 174u zum Beispiel dadurch hergestellt werden, dass sie abgeschieden wird und anschließend eine Planarisierung in ihre Oberseite durchgeführt wird. Die Abscheidung kann zum Beispiel durch CVD, PVD, Sputtern oder mit einer Kombination davon erfolgen. Die Planarisierung kann zum Beispiel durch eine CMP oder mit einem oder mehreren anderen geeigneten Planarisierungsverfahren erfolgen.
  • Wie außerdem in der Schnittansicht 3900 von 39 gezeigt ist, werden Kontakte 161 so hergestellt, dass sie durch die obere ILD-Schicht 174u und die untere ILD-Schicht 1741 zu den einzelnen Speicher-Source-/Drain-Bereichen 126, den Logik-Source-/Drain-Bereichen 312, dem gemeinsamen Speicher-Source-/Drain-Bereich 128, den Steuergate-Elektroden 138, den Auswahlgate-Elektroden 150, der Löschgate-Elektrode 144, den Logikgate-Elektroden 3802 oder einer Kombination davon verlaufen.
  • In 40 ist ein Ablaufdiagramm 4000 einiger Ausführungsformen eines Verfahrens zum Herstellen eines IC dargestellt, der eine Eingebetteter-Speicher-Grenzstruktur mit einem Grenzseitenwand-Abstandshalter aufweist. Der IC kann zum Beispiel dem IC der 4 bis 39 entsprechen.
  • Im Schritt 4002 wird ein Substrat bereitgestellt. Das Substrat weist eine Grenztrennstruktur auf, die einen Speicherbereich des Substrats von einem Logikbereich des Substrats trennt. Siehe zum Beispiel die 4 bis 6.
  • Im Schritt 4004 wird eine Speicherzellenstruktur auf dem Speicherbereich hergestellt. Die Speicherzellenstruktur weist eine Gate-Elektrode und eine Gate-Elektroden-Hartmaske über der Gate-Elektrode auf. Die Gate-Elektroden-Hartmaske hat eine Oberseite, die sich auf einer ersten Höhe über einer Oberseite des Halbleitersubstrats befindet. Siehe zum Beispiel die 7 bis 19.
  • Im Schritt 4006 wird eine Anti-Dishing-Struktur auf der Trennstruktur hergestellt. Die Anti-Dishing-Struktur hat eine Oberseite, die sich auf einer zweiten Höhe über der Oberseite des Halbleitersubstrats befindet. Die zweite Höhe ist gleich der ersten Höhe. Siehe zum Beispiel die 15 bis 19.
  • Im Schritt 4008 wird eine Planarisierung durchgeführt, wenn die Speicherzellenstruktur und die Anti-Dishing-Struktur in Position sind. Die Planarisierung endet auf einer Ebene, die einer Höhe entspricht, die der Gate-Elektrode und der Anti-Dishing-Struktur entspricht. Siehe zum Beispiel die 15 bis 19.
  • Im Schritt 4010 wird nach der Durchführung der Planarisierung eine Logikbauelementstruktur auf dem Logikbereich hergestellt. Siehe zum Beispiel die 23 - 29.
  • Das Ablaufdiagramm 4000 von 40 wird hier zwar als eine Reihe von Schritten oder Ereignissen dargestellt und beschrieben, aber es dürfte wohlverstanden sein, dass die dargestellte Reihenfolge dieser Schritte oder Ereignisse nicht in einem beschränkenden Sinn ausgelegt werden darf. Zum Beispiel können einige Schritte in anderen Reihenfolgen und/oder gleichzeitig mit anderen Schritten oder Ereignissen als den hier dargestellten und/oder beschriebenen stattfinden. Darüber hinaus brauchen nicht alle dargestellten Schritte einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung zu implementieren, und ein oder mehrere der hier beschriebenen Schritte können in einem oder mehreren getrennten Schritten und/oder Phasen ausgeführt werden.
  • In Anbetracht des Vorstehenden sind einige Ausführungsformen der vorliegenden Anmeldung auf einen integrierten Schaltkreis (IC) gerichtet. Der integrierte Schaltkreis weist ein Halbleitersubstrat mit einem Logikbereich und einem Speicherbereich auf, die durch eine Trennstruktur getrennt sind. Die Trennstruktur reicht in eine Oberseite des Halbleitersubstrats hinein und weist ein dielektrisches Material auf. Auf dem Logikbereich ist ein Logikbauelement angeordnet. Auf dem Speicherbereich ist ein Speicherbauelement angeordnet. Das Speicherbauelement weist eine Gate-Elektrode und eine Speicher-Hartmaske über der Gate-Elektrode auf. Auf der Trennstruktur ist eine Anti-Dishing-Struktur angeordnet. Eine Oberseite der Anti-Dishing-Struktur und eine Oberseite der Speicher-Hartmaske haben gleiche Höhen, die von der Oberseite des Halbleitersubstrats gemessen werden.
  • Ein Verfahren zum Herstellen eines integrierten Schaltkreises (IC) weist die folgenden Schritte auf: Herstellen einer Trennstruktur in einem Halbleitersubstrat, wobei die Trennstruktur einen Speicherbereich des Halbleitersubstrats von einem Logikbereich des Halbleitersubstrats trennt; Herstellen einer Speicherzellenstruktur auf dem Speicherbereich, wobei die Speicherzellenstruktur eine Gate-Elektrode und eine Gate-Elektroden-Hartmaske über der Gate-Elektrode aufweist und die Gate-Elektroden-Hartmaske eine Oberseite hat, die sich auf einer ersten Höhe über einer Oberseite des Halbleitersubstrats befindet; Herstellen einer Anti-Dishing-Struktur auf der Trennstruktur, wobei die Anti-Dishing-Struktur eine Oberseite hat, die sich auf einer zweiten Höhe über der Oberseite des Halbleitersubstrats befindet, wobei die zweite Höhe gleich der ersten Höhe ist; Durchführen einer Planarisierung, wenn die Speicherzellenstruktur und die Anti-Dishing-Struktur in Position sind, und Beenden der Planarisierung auf einer Ebene, die einer Höhe entspricht, die der Gate-Elektrode und der Anti-Dishing-Struktur entspricht; und nach dem Durchführen der Planarisierung Herstellen einer Logikbauelementstruktur auf dem Logikbereich.
  • Noch weitere Ausführungsformen betreffen einen integrierten Schaltkreis (IC). Der IC weist ein Halbleitersubstrat mit einem peripheren Bereich und einem Speicherbereich auf, die durch eine Trennstruktur getrennt sind. Die Trennstruktur reicht in eine Oberseite des Halbleitersubstrats hinein und weist ein dielektrisches Material auf. Auf dem peripheren Bereich ist ein Logikbauelement angeordnet, und auf dem Speicherbereich ist ein Speicherbauelement angeordnet. Das Speicherbauelement weist eine Gate-Elektrode und eine Speicher-Hartmaske über der Gate-Elektrode auf. Auf der Trennstruktur ist eine Anti-Dishing-Struktur angeordnet. Eine Oberseite der Anti-Dishing-Struktur und eine Oberseite der Speicher-Hartmaske sind koplanar.

Claims (19)

  1. Integrierter Schaltkreis (100) mit: einem Halbleitersubstrat (104) mit einem Logikbereich (104l) und einem Speicherbereich (104m), die durch eine Trennstruktur (106) getrennt sind, wobei die Trennstruktur (106) in eine Oberseite des Halbleitersubstrats (104) hineinreicht und ein dielektrisches Material aufweist und wobei die gesamte Oberseite der Trennstruktur (106) im Wesentlichen planar ist; einer Logikvorrichtung auf dem Logikbereich (104l); einer Speichervorrichtung auf dem Speicherbereich (104m), wobei der Speicherbereich (104m) eine erste Auswahlgate-Elektrode (150) aufweist; und einer Dummy-Auswahlgate-Struktur (162), die aus einem leitfähigen Material besteht und auf der Trennstruktur (106) angeordnet ist, wobei eine Oberseite der Dummy-Auswahlgate-Struktur (162) und eine Oberseite der ersten Auswahlgate-Elektrode (150) gleiche Höhen haben, die von der Oberseite des Halbleitersubstrats (104) gemessen werden.
  2. Integrierter Schaltkreis (100) nach Anspruch 1, der weiterhin Folgendes aufweist: eine Auswahlgate-Hartmaske (152) über der ersten Auswahlgate-Elektrode (150); und eine Dummy-Hartmaske (164) über der Dummy-Auswahlgate-Struktur (162), wobei eine Oberseite der Auswahlgate-Hartmaske (152) und eine Oberseite der Dummy-Hartmaske (164) gleiche Höhen haben, die von der Oberseite des Halbleitersubstrats (104) gemessen werden.
  3. Integrierter Schaltkreis (100) nach Anspruch 2, der weiterhin Folgendes aufweist: eine dielektrische Schicht (170) über der Trennstruktur (106), wobei die dielektrische Schicht (170) eine höchste Fläche und eine ausgesparte Oberseite aufweist, wobei die höchste Fläche auf gleicher Höhe mit der Oberseite der Auswahlgate-Hartmaske (152) ist und sich die ausgesparte Oberseite unter der höchsten Fläche befindet; und eine Zwischenschichtdielektrikum-Schicht (174), die über der ausgesparten Oberseite angeordnet ist und eine Oberseite hat, die auf gleicher Höhe mit der höchsten Fläche der dielektrischen Schicht (170) ist.
  4. Integrierter Schaltkreis (100) nach einem der vorhergehenden Ansprüche, der weiterhin Folgendes aufweist: eine Dummy-Steuergate-Struktur (166), die auf der Trennstruktur (106) angeordnet ist, wobei die Dummy-Steuergate-Struktur (166) eine innere Seitenwand hat, die zu dem Speicherbereich (104m) zeigt; und einen Seitenwand-Abstandshalter, der entlang der inneren Seitenwand der Dummy-Steuergate-Struktur (166) verläuft und auf der Trennstruktur (106) angeordnet ist, wobei der Seitenwand-Abstandshalter eine innere Seitenwand aufweist, die zu dem Speicherbereich (104m) zeigt, wobei die Dummy-Auswahlgate-Struktur (162) entlang der inneren Seitenwand des Seitenwand-Abstandshalters und auf der Trennstruktur (106) angeordnet ist.
  5. Integrierter Schaltkreis (100) nach Anspruch 4, wobei der Seitenwand-Abstandshalter Folgendes aufweist: eine äußere Oxidschicht (172 o) entlang der inneren Seitenwand der Dummy-Steuergate-Struktur (166); eine Nitridschicht (172m) entlang einer inneren Seitenwand der Oxidschicht (1720); und eine innere Oxidschicht (172i) entlang einer inneren Seitenwand der Nitridschicht (712m), wobei die innere Oxidschicht (172i) eine innere Seitenwand aufweist, die eine äußere Seitenwand der Dummy-Auswahlgate-Struktur (162) kontaktiert.
  6. Integrierter Schaltkreis (100) nach einem der vorhergehenden Ansprüche, wobei die Speichervorrichtung Folgendes aufweist: einen ersten und einen zweiten einzelnen Source-/Drain-Bereich (126a, 126b) in dem Halbleitersubstrat (104); einen gemeinsamen Source-/Drain-Bereich (128) in dem Halbleitersubstrat (104), der mit einem seitlichen Abstand zwischen dem ersten und dem zweiten einzelnen Source-/Drain-Bereich (126a, 126b) angeordnet ist, wobei der gemeinsame Source-/Drain-Bereich durch einen ersten Kanalbereich (130a) von dem ersten einzelnen Source-/Drain-Bereich (126a) getrennt ist und der gemeinsame Source-/Drain-Bereich (128) durch einen zweiten Kanalbereich (130b) von dem zweiten einzelnen Source-/Drain-Bereich (126b) getrennt ist; eine Löschgate-Elektrode (144) über dem gemeinsamen Source-/Drain-Bereich (128); eine erste und eine zweite Floating-Gate-Elektrode (134a, 134b) über dem ersten bzw. dem zweiten Kanalbereich (130a, 130b); eine erste und eine zweite Steuergate-Elektrode (138a, 138b) über der ersten bzw. der zweiten Floating-Gate-Elektrode (134a, 134b); und eine erste Auswahlgate-Elektrode (150a) und eine zweite Auswahlgate-Elektrode (150b), die durch die erste bzw. die zweite Floating-Gate-Elektrode (134a, 134b) seitlich von dem gemeinsamen Source-/Drain-Bereich (128) beabstandet sind, auf dem ersten bzw. dem zweiten Kanalbereich (130a, 130b).
  7. Integrierter Schaltkreis (100) nach den Ansprüchen 2 und 6, der weiterhin eine Steuergate-Hartmaske (154a) über der ersten Steuergate-Elektrode (138a) aufweist, wobei eine Oberseite der Steuergate-Hartmaske (154a) und eine Oberseite der Dummy-Hartmaske (164) gleiche Höhen haben, die von der Oberseite des Halbleitersubstrats (104) gemessen werden.
  8. Integrierter Schaltkreis (100) nach Anspruch 6 oder 7, der weiterhin Folgendes aufweist: eine Deckschicht (304), die entlang äußeren Seitenwänden der ersten und der zweiten Auswahlgate-Elektrode (150a, 150b) verläuft; und zusätzliche äußerste Seitenwand-Abstandshalter, die entlang äußeren Seitenwänden der Deckschicht (304) angeordnet sind, wobei äußere Seitenwände der zusätzlichen äußersten Seitenwand-Abstandshalter im Wesentlichen zu inneren Rändern des ersten und des zweiten einzelnen Source-/Drain-Bereichs (126a, 126b) ausgerichtet sind.
  9. Verfahren zum Herstellen eines integrierten Schaltkreises IC mit den folgenden Schritten: Herstellen einer Trennstruktur (106) in einem Halbleitersubstrat (104), wobei die Trennstruktur (106) einen Speicherbereich (104m) des Halbleitersubstrats von einem Logikbereich (104l) des Halbleitersubstrats trennt, wobei die gesamte Oberseite der Trennstruktur (106) im Wesentlichen planar ist; Herstellen einer Matrix von Split-Gate-Flash-Speicherzellenstrukturen auf dem Speicherbereich (104m), wobei die Matrix von Split-Gate-Flash-Speicherzellenstrukturen eine mittlere Speicherzelle in einem mittleren Bereich der Matrix und eine Rand-Speicherzelle in einem Randbereich der Matrix aufweist, wobei der Randbereich mit einem Abstand zwischen dem mittleren Bereich und der Trennstruktur (106) angeordnet ist, wobei die Rand-Speicherzelle eine Rand-Gate-Elektrode und eine Rand-Gate-Elektroden-Hartmaske über der Rand-Gate-Elektrode aufweist und die mittlere Speicherzelle eine mittlere Gate-Elektrode und eine mittlere Gate-Elektroden-Hartmaske über der mittleren Gate-Elektrode aufweist; Herstellen einer Dummy-Gate-Struktur auf der Trennstruktur; und Durchführen einer Planarisierung, mit der Split-Gate-Flash-Speicherzellenstrukturen und der Dummy-Gate-Struktur in Position, und Beenden der Planarisierung auf einer Ebene, die einer Höhe entspricht, die der Gate-Elektrode und der Dummy-Gate-Struktur entspricht, wobei die Planarisierung zu einer Höhendifferenz zwischen einer planarisierten Oberseite der Rand-Gate-Elektroden-Hartmaske und einer planarisierten Oberseite der mittleren Gate-Elektroden-Hartmaske führt, wobei die Höhendifferenz etwa 4 nm bis etwa 1 nm beträgt.
  10. Verfahren nach Anspruch 9, das weiterhin das Herstellen eines Seitenwand-Abstandshalters (322) über der Trennstruktur (106) umfasst, wobei der Seitenwand-Abstandshalter (322) zwischen dem Logikbereich (104l) und der Dummy-Gate-Struktur angeordnet ist.
  11. Verfahren nach Anspruch 10, wobei der Seitenwand-Abstandshalter (322) einen dreieckigen Querschnitt hat.
  12. Verfahren nach Anspruch 10 oder 11, das weiterhin Folgendes umfasst: Herstellen einer Padschicht (402) so, dass sie das Halbleitersubstrat (104) bedeckt; Strukturieren der Padschicht (402) mit einem Layout der Trennstruktur (106); Durchführen einer ersten Ätzung in das Halbleitersubstrat (104), mit der Padschicht (402) in Postion, um einen Trenngraben in dem Halbleitersubstrat (104) zu erzeugen; Füllen des Trenngrabens mit einem dielektrischen Material, um die Trennstruktur (106) zu erzeugen; und Durchführen einer zweiten Ätzung in die Padschicht (402), mit der Seitenwand-Abstandshalter (322) in Position, um die Padschicht von dem Logikbereich zu entfernen.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei das Herstellen der Logikvorrichtungsstruktur Folgendes umfasst: Herstellen einer konformen dielektrischen High-k-Schicht über einer Dummy-Verkappungsschicht (2304), dem Seitenwand-Abstandshalter (322) und dem Logikbereich (1041); Herstellen einer Polysiliziumschicht über der konformen dielektrischen High-k-Schicht; und Durchführen einer Ätzung in die konforme dielektrische High-k-Schicht und die Polysiliziumschicht, um eine Polysilizium-Gate-Elektrode und eine dielektrische High-k-Gate-Schicht aufeinander geschichtet auf dem Logikbereich herzustellen.
  14. Verfahren (4000) nach Anspruch 13, das weiterhin das Ersetzen der Polysilizium-Gate-Elektrode durch eine Metall-Gate-Elektrode umfasst.
  15. Verfahren nach einem der Ansprüche 9 bis 14, wobei vor dem Durchführen der Planarisierung die Matrix von Split-Gate-Flash-Speicherzellenstrukturen und die Dummy-Gate-Struktur eine topografisch variable Oberseite bilden, wobei das Verfahren weiterhin Folgendes umfasst: Aufschleudern eines flüssigen Antireflexbelags über der topografisch variablen Oberseite, wobei der flüssige Antireflexbelag eine ebene Oberseite mit unterschiedlichen Tiefen über der topografisch variablen Oberseite hat; und gleichzeitiges Rückätzen des flüssigen Antireflexbelag und eines Teils der Matrix von Split-Gate-Flash-Speicherzellenstrukturen und/oder eines Teils der Dummy-Gate-Struktur, sodass eine reduzierte Oberseite des flüssigen Antireflexbelag auf gleicher Höhe mit einer reduzierten Oberseite der Matrix von Split-Gate-Flash-Speicherzellenstrukturen ist und/oder auf gleicher Höhe mit einer reduzierten Oberseite der Dummy-Gate-Struktur ist.
  16. Verfahren zum Herstellen eines integrierten Schaltkreises (100) mit den folgenden Schritten: Herstellen einer Trennstruktur (106) in einer Oberseite eines Halbleitersubstrats (104); Abscheiden eines Gate-Oxids (403) über der Oberseite des Halbleitersubstrats (104); Herstellen einer leitfähigen Floating-Gate-Schicht (602) über dem Gate-Oxid (403); Herstellen einer dielektrischen Steuergateschicht (704) über der Floating-Gate-Schicht (602) und über der Trennstruktur (106); Herstellen einer leitfähigen Steuergateschicht (706) über der dielektrischen Steuergateschicht (704), wobei die leitfähige Steuergateschicht (706) über der Trennstruktur (106) verläuft; Herstellen einer Steuergate-Hartmaskenschicht (708) über der leitfähigen Steuergateschicht (706), wobei die Steuergate-Hartmaskenschicht (708) über der Trennstruktur (106) verläuft; Strukturieren der Steuergate-Hartmaskenschicht (708), der leitfähigen Steuergateschicht (706), der dielektrischen Steuergateschicht (704) und der leitfähigen Floating-Gate-Schicht (602), wobei durch das Strukturieren ein Paar Steuergate-Elektroden (138) und ein Paar jeweils darüber befindliche Steuergate-Hartmasken (210) über dem Speicherbereich (104m) zurückbleiben und eine Dummy-Steuergate-Struktur (166) und eine darüber befindliche Dummy-Steuergate-Hartmaske (168) über dem Trennbereich (106) zurückbleiben; Herstellen einer Auswahlgate-Schicht (1504) über Oberseiten und Seitenwandflächen des Paars Steuergate-Elektroden (138) und über der Dummy-Steuergate-Hartmaske (168), wobei die Auswahlgate-Schicht (1504) eine erste topografisch variable Oberseite hat; Aufschleudern eines ersten flüssigen Antireflexbelags (1506) über der ersten topografisch variablen Oberseite, wobei der erste flüssige Antireflexbelag (1506) eine ebene Oberseite hat und unterschiedliche Tiefen bis zu der ersten topografisch variablen Oberseite hat; und Rückätzen des ersten flüssigen Antireflexbelags (1506) und der Auswahlgate-Schicht (1504), sodass eine rückgeätzte Oberseite der Auswahlgate-Schicht (1504) eine erste Höhe hat, die kleiner als eine zweite Höhe der Dummy-Steuergate-Hartmaske (168) ist, und Herstellen einer Speicher-Hartmaskenschicht (1702) über der rückgeätzten Oberseite der Auswahlgate-Schicht (1504) und über dem Paar Steuergate-Elektroden (138); und Durchführen einer Ätzung, wenn die Speicher-Hartmaskenschicht (1702) in Position ist, um Teile der Speicher-Hartmaskenschicht (1702) zu entfernen, sodass Auswahlgate-Hartmasken (152) über dem Speicherbereich (104m) und eine Dummy-Auswahlgate-Hartmaskenstruktur (164) über dem Trennbereich bereitgestellt werden, und um Teile der Auswahlgate-Schicht (1504) zu entfernen, um Auswahlgates (150) unter den Auswahlgate-Hartmasken (152) bereitzustellen und um Dummy-Auswahlgate-Strukturen (162) unter der Dummy-Auswahlgate-Hartmaskenstruktur (164) bereitzustellen, wobei die Dummy-Auswahlgate-Strukturen (162) vollständig auf der Trennstruktur ausgebildet sind.
  17. Verfahren nach Anspruch 16, das weiterhin Folgendes umfasst: Herstellen einer Fotomaske über der Dummy-Auswahlgate-Hartmaskenstruktur (164), wobei die Fotomaske einen Fotomaskenrand über dem Trennbereich (106) hat; Durchführen einer Ätzung, wenn die Fotomaske in Position ist, um einen Teil der Dummy-Auswahlgate-Hartmaskenstruktur (164) über dem Trennbereich (106) auszusparen; und Entfernen der Fotomaske, um eine zweite topografisch variable Oberseite bereitzustellen.
  18. Verfahren nach Anspruch 17, das weiterhin Folgendes umfasst: Aufschleudern eines zweiten flüssigen Antireflexbelags (3302) über der zweiten topografisch variablen Oberseite, wobei der zweite flüssige Antireflexbelags (3302) eine ebene Oberseite hat und unterschiedliche Tiefen bis zu der zweiten topografisch variablen Oberseite hat; und Rückätzen des zweiten flüssigen Antireflexbelags (3302) um eine im Wesentlichen ebene Oberseite bereitzustellen.
  19. Verfahren nach Anspruch 18, wobei das Rückätzen des zweiten flüssigen Antireflexbelags (3302) eine nicht-selektive Ätzung umfasst und keine chemisch-mechanische Planarisierung umfasst.
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