TWI676270B - 積體電路及其形成方法 - Google Patents

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TWI676270B
TWI676270B TW108107033A TW108107033A TWI676270B TW I676270 B TWI676270 B TW I676270B TW 108107033 A TW108107033 A TW 108107033A TW 108107033 A TW108107033 A TW 108107033A TW I676270 B TWI676270 B TW I676270B
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林孟漢
Meng-Han Lin
謝智仁
Chih-Ren Hsieh
劉振欽
Chen-Chin Liu
黃志斌
Chih-Pin Huang
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台灣積體電路製造股份有限公司
Taiwan Semiconductor Manufacturing Co., Ltd.
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Abstract

本申請案之一些實施例是關於一種積體電路(IC)。積體 電路包含具有由隔離結構隔開的周邊區及記憶胞區的半導體基底。隔離結構延伸至半導體基底之頂部表面中且包括介電材料。邏輯元件配置於周邊區上。記憶體元件配置於記憶體區上。記憶體元件包含閘極電極及閘極電極上方的記憶體硬式罩幕。抗凹陷結構設置在隔離結構上。從半導體基底的之頂部表面量起，抗凹陷結構之上部表面及記憶體硬式罩幕之上部表面具有相等高度。

Description

積體電路及其形成方法
本發明實施例是關於積體電路及其形成方法。
積體電路(integrated circuit；IC)製造業在過去數十年內已經歷指數增長。隨著IC的演進，通常會增大功能密度(亦即，每晶片面積的內連元件的數目)同時減小幾何大小(亦即，可產生的最小組件(或線))。IC演進中的一些進展包含嵌入式記憶體技術及高κ金屬閘極(high κ metal gate；HKMG)技術。嵌入式記憶體技術是在同一半導體晶片上進行記憶體元件與邏輯元件的整合，使得記憶體元件支援邏輯元件的操作。高κ金屬閘極(HKMG)技術是使用金屬閘極電極及高κ閘極介電層的半導體元件的製造。
本發明的一些實施例是關於一種積體電路，其包括：半導體基底，包含由隔離結構隔開之邏輯區及記憶胞區，其中所述隔離結構延伸至所述半導體基底之頂部表面中且包括介電材料；邏輯元件，在所述邏輯區上；記憶體元件，在所述記憶體區上，其中所述記憶體元件包含第一選擇閘極電極；以及虛設選擇閘極 結構，由設置在所述隔離結構上的導電材料製成，其中從所述半導體基底之所述頂部表面量起，所述虛設選擇閘極結構之上部表面及所述第一選擇閘極電極之上部表面具有相等高度。
本發明的一些實施例是關於一種積體電路的形成方法，其包括：在半導體基底中形成隔離結構，其中所述隔離結構將所述半導體基底之記憶體區與所述半導體基底之邏輯區隔開；在所述記憶體區上形成分離式閘極快閃記憶胞結構之陣列，所述分離式閘極快閃記憶胞結構之陣列包括所述陣列之中心區中的中心記憶胞及所述陣列之邊緣區中的邊緣記憶胞，所述邊緣區在所述中心區與所述隔離結構之間間隔開；其中所述邊緣記憶胞包含邊緣閘極電極及所述邊緣閘極電極上方的邊緣閘極電極硬式罩幕，且所述中心記憶胞包含中心閘極電極及所述中心閘極電極上方的中心閘極電極硬式罩幕；在所述隔離結構上形成虛設閘極結構；以及在所述分離式閘極快閃記憶胞結構及所述虛設閘極結構就位之情況下，執行平坦化且在對應於一高度之平面上終止所述平坦化，所述高度對應於所述閘極電極及所述虛設閘極結構兩者，其中所述平坦化引起所述邊緣閘極電極硬式罩幕之平坦化上部表面與所述中心閘極電極硬式罩幕之平坦化上部表面之間的高度差，所述高度差在大約40埃與大約10埃之間的範圍內。
本發明的一些實施例是關於一種積體電路的形成方法，其包括：在半導體基底之上部表面中形成隔離結構；在所述半導體基底之所述上部表面上方形成閘極氧化物；在所述閘極氧化物上方形成導電浮置閘極層；在所述浮置閘極層上方及所述隔離結構上方形成控制閘極介電層；在所述控制閘極介電層上方形成導 電控制閘極層，所述導電控制閘極層在所述隔離結構上方延伸；在所述導電控制閘極層上方形成控制閘極硬式罩幕層，所述控制閘極硬式罩幕層在所述隔離結構上方延伸；使所述控制閘極硬式罩幕層、所述導電控制閘極層、所述控制閘極介電層以及所述導電浮置閘極層圖案化，所述圖案化在記憶體區上方留下一對控制閘極電極及分別在其上的一對控制閘極硬式罩幕，且在隔離區上方留下虛設控制閘極結構及在其上的虛設控制閘極硬式罩幕結構；在所述對控制閘極電極之上部表面及側壁表面上方及在所述虛設控制閘極硬式罩幕結構上方形成選擇閘極層，所述選擇閘極層具有第一表面形狀可變的上部表面；在所述第一表面形狀可變的上部表面上方旋塗第一液體抗反射塗層(ARC)，所述第一液體ARC具有平的上部ARC表面且具有至所述第一表面形狀可變的頂部表面的不同深度；以及回蝕所述第一液體ARC及所述選擇閘極層，使得所述選擇閘極層之經回蝕上部表面的第一高度小於所述虛設控制閘極硬式罩幕的第二高度。
100、100'‧‧‧積體電路
102、102'‧‧‧抗凹陷結構
102a‧‧‧上部表面
104、104'‧‧‧半導體基底
104b、104b'‧‧‧邊界區
104l‧‧‧邏輯區
104l1‧‧‧第一邏輯區
104l2‧‧‧第二邏輯區
104m、104m'‧‧‧記憶體區
106、106'‧‧‧邊界隔離結構
108、108'‧‧‧分離式閘極快閃記憶胞
108a、108a'‧‧‧第一記憶胞
108b、108b'‧‧‧第二記憶胞
110‧‧‧邏輯電路
110a‧‧‧第一邏輯元件
110b‧‧‧第二邏輯元件
126‧‧‧個別記憶體源極/汲極區
126a‧‧‧第一個別源極/汲極區
126b‧‧‧第二個別源極/汲極區
128、128'‧‧‧共同記憶體源極/汲極區
130a‧‧‧第一通道區
130b‧‧‧第二通道區
130a'、130b'‧‧‧記憶體通道
134、134'、134a'、134b'‧‧‧浮置閘極電極
134a‧‧‧第一浮置閘極電極
134b‧‧‧第二浮置閘極電極
138‧‧‧控制閘極電極
138a‧‧‧第一控制閘極電極
138b‧‧‧第二控制閘極電極
138a'、138b'‧‧‧控制閘極
140‧‧‧控制閘極間隙壁
140i、172i‧‧‧內氧化層
140m、172m‧‧‧中部氮化層
140o、172o‧‧‧氧化層
142‧‧‧浮置閘極間隙壁
142'‧‧‧浮置閘極間隙壁
144‧‧‧抹除閘極電極
144'‧‧‧抹除閘極
146‧‧‧抹除閘極介電質
146'‧‧‧抹除閘極介電層
150‧‧‧選擇閘極電極
150a‧‧‧第一選擇閘極電極
150b‧‧‧第二選擇閘極電極
150a'、150b'‧‧‧選擇閘極
152、152a、152b‧‧‧選擇閘極硬式罩幕
154a、154b‧‧‧控制閘極硬式罩幕
156、156'‧‧‧選擇閘極介電層
158、158'‧‧‧浮置閘極介電層
159‧‧‧抹除閘極硬式罩幕
160、160'‧‧‧控制閘極介電層
160l、180l、704l、708l、902l‧‧‧下部氧化層
160m、180m、704m、708m、902m‧‧‧中部氮化層
160u、180u、704u、708u、902u‧‧‧上部氧化層
161‧‧‧接觸件/接觸通孔
162‧‧‧虛設選擇閘極電極/虛設選擇閘極結構
162'‧‧‧虛設選擇閘極電極
163‧‧‧虛設選擇閘極結構
164‧‧‧虛設選擇閘極硬式罩幕/虛設硬式罩幕
166、166'‧‧‧虛設控制閘極結構
168‧‧‧硬式罩幕層/氮化物層
168'‧‧‧硬式罩幕層
170、170'‧‧‧介電層
172a‧‧‧側壁間隙壁/虛設閘極間隙壁
172p‧‧‧主要邊界側壁間隙壁
172‧‧‧虛設側壁間隙壁
172'‧‧‧邊界側壁間隙壁
174、174'‧‧‧層間介電層
174l‧‧‧下部ILD層
174u‧‧‧上部ILD層
176‧‧‧平面
176'1、176'2、176'3、176'4‧‧‧平坦化上部表面
178‧‧‧頂部表面
180‧‧‧電荷捕獲介電結構/虛設控制閘極介電層
210、708‧‧‧控制閘極硬式罩幕層
302‧‧‧最外側壁間隙壁
304‧‧‧襯層
310‧‧‧邏輯隔離結構
312‧‧‧邏輯源極/汲極區
316a‧‧‧第一邏輯閘極介電層
316b‧‧‧第二邏輯閘極介電層
318‧‧‧邏輯閘極電極
320‧‧‧主側壁間隙壁
322‧‧‧邊界側壁間隙壁
324‧‧‧最內側壁間隙壁
350‧‧‧邏輯硬式罩幕
400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100、2200、2300、2400、2500、2700、2800、2900、3000、3100、3200、3300、3400、3500、3600、3700、3800、3900‧‧‧剖面示意圖
402‧‧‧下部襯墊層
403‧‧‧閘極氧化物
404‧‧‧上部襯墊層
502、802、1202、1402、2908、3002‧‧‧光阻層
602‧‧‧浮置閘極層
702‧‧‧多層記憶體膜
704‧‧‧閘極介電層
706‧‧‧控制閘極層
810‧‧‧成角線
902‧‧‧控制閘極間隙壁層
1204‧‧‧共同源極/汲極間隙
1502‧‧‧記憶體介電層
1504‧‧‧選擇閘極層
1506‧‧‧記憶體抗反射塗層
1520、2120‧‧‧晶圓之面的較低區
1522、2122‧‧‧晶圓之面的較高區
1702‧‧‧記憶體硬式罩幕層
1902‧‧‧光阻罩幕
2102‧‧‧第一硬式罩幕ARC
2304‧‧‧虛設罩蓋層
2306‧‧‧虛設ARC
2602‧‧‧邊界側壁間隙壁層
2802‧‧‧邏輯介電層
2804‧‧‧邏輯閘極層
2806‧‧‧邏輯硬式罩幕層
2902‧‧‧虛設邏輯閘極硬式罩幕
2904‧‧‧犧牲邏輯閘極電極
2906‧‧‧邏輯閘極硬式罩幕
3207‧‧‧矽化物襯墊
3302‧‧‧第二硬式罩幕ARC
3702‧‧‧第二虛設罩蓋層
3802‧‧‧邏輯閘極電極
4000‧‧‧流程圖
4002、4004、4006、4008、4010‧‧‧步驟
A-A'‧‧‧剖面線
C1、CN、CM‧‧‧行
R1~R6‧‧‧列
d‧‧‧深度
w‧‧‧寬度
當結合隨附圖式閱讀時，自以下詳細描述最佳地理解本揭露內容之態樣。應注意，根據業界中之標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見而任意地增加或縮減各種特徵的尺寸。
圖1A示出包括具有抗凹陷結構的嵌入式記憶體元件的積體電路(IC)的一些實施例的剖面示意圖。
圖1B示出圖1A的IC的部分俯視圖。
圖2A示出包括具有抗凹陷結構的嵌入式記憶體元件的積體電路(IC)的其他實施例的剖面示意圖。
圖2B示出包括具有抗凹陷結構的嵌入式記憶體元件的積體電路(IC)的其他實施例的剖面示意圖。
圖3示出包括具有抗凹陷結構的嵌入式記憶體元件的積體電路(IC)的其他實施例的剖面示意圖。
圖4至圖39示出用於形成包括具有邊界側壁間隙壁之嵌入式記憶體邊界結構的IC的方法的一些實施例的一系列剖面示意圖。
圖40示出圖4至圖39之方法的一些實施例的流程圖。
本揭露內容提供用於實施本揭露內容之不同特徵的許多不同實施例或實例。下文描述組件及配置之具體實例以簡化本揭露內容。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上之形成可包含第一特徵及第二特徵直接接觸形成之實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵及第一特徵可不直接接觸之實施例。另外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡化及清楚之目的，且本身並不指示所論述之各種實施例及/或組態之間的關係。
另外，在本文中為了易於描述，可使用諸如「在...之下」、「在...下方」、「下部、「在...之上、「上部」以及類似術語的空間相對術語來描述如在圖式中所示出的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪之定向之外，空間相對術語意欲涵 蓋元件或設備在使用或操作中之不同定向。元件或設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用之空間相對描述詞可同樣相應地進行解釋。更甚至，術語「第一」、「第二」、「第三」、「第四」以及其類似者僅為通用標識符，且因此可在各種實施例中互換。舉例而言，雖然在一些實施例中，元件(例如，開口)可被稱作「第一」元件，但在其他實施例中，所述元件可被稱作「第二」元件。
嵌入式記憶體元件之一種類型是分離式閘極快閃記憶體。在此類記憶體元件中，分離式閘極快閃記憶胞之陣列設置在半導體基底中或上方。包含諸如位址解碼器及/或讀取寫入電路及/或微控制器之邏輯元件之周邊電路配置於記憶體陣列外部且可控制記憶胞的操作及/或執行其他任務。基底中之隔離結構使記憶體陣列與周邊電路隔開。
本揭露內容之一些態樣在於瞭解，在一些情況下，相比於陣列中更居中配置的其他特徵，處理步驟可導致閘極電極或最接近此類記憶體陣列的外邊緣的其他結構縮短或「凹陷(dished)」。舉例而言，當隔離區上方的邊界結構具有由相對「軟的」介電質(例如，二氧化矽)製成的最上部表面時，可出現此種「凹陷」，此導致CMP比侵蝕在陣列內更居中配置之快閃記憶胞之特徵更快速地侵蝕陣列之外邊緣上的快閃記憶胞的特徵，從而導致靠近陣列之外邊緣的記憶胞特徵具有傾斜的頂部表面。此傾斜的頂部表面將引起若干潛在問題，且最終可導致記憶體元件部分故障或完全故障。舉例而言，若在CMP之後進行離子植入，則植入的離子可能不合需要地穿過縮短的閘極電極且進入陣列邊 緣附近的通道區，從而不利地影響記憶胞之臨限電壓且可能導致記憶胞被破壞/不可用。可替代地，若CMP導致足以不合需要地暴露閘極電極之上部表面的「凹陷」，則在一些情況下閘極電極可能不合需要地被矽化，且在進行後續CMP時，後續CMP可移除此矽化物且產生損壞記憶體元件之各種元件的鎳污染物。
鑒於前述內容，本申請案之各種實施例是關於包含分離式閘極快閃記憶胞陣列、周邊電路以及使陣列與周邊電路隔開之隔離結構的方法及元件。為減輕「凹陷」，此等技術藉助於設置在隔離結構上的虛設硬式罩幕及/或虛設選擇閘極電極。此結構提供額外的結構剛性，以使得當在製造期間執行蝕刻時，分離式閘極快閃記憶胞(包含選擇閘極、抹除閘極、控制閘極及/或此等閘極上方的硬式罩幕)之上部表面被平坦化，因此其最終高度與抗凹陷結構之上部表面的高度相同。以此方式，虛設硬式罩幕及/或虛設選擇閘極電極結構限制「凹陷」且保持此等結構的平坦化及/或相等高度的頂部表面，藉此減少不期望的臨限電壓變化及/或限制鎳污染物問題。
圖1A示出包含抗凹陷結構102之積體電路100的一些實施例的剖面示意圖，且圖1B繪示積體電路100之俯視圖，其中剖面線A-A，對應於圖1A的剖面示意圖。積體電路100設置在半導體基底104上，所述半導體基底104包含記憶體區104m及邊界區104b。包括介電材料的隔離結構106位於邊界區104b中且側向包圍記憶體區104m。
簡要參考圖1B，積體電路100包含設置在記憶體區104m中或記憶體區104m上的記憶胞的陣列。在所示出的實例中，記憶 胞之陣列包含以6列(列R1至列R6)及M行(行C1至行CM)方式配置的許多分離式閘極快閃記憶胞對108，但一般而言，陣列可包含任何數目之行及任何數目之列。在記憶體區104m中之記憶體陣列內，一對分離式閘極快閃記憶胞108位於每一列及每一行的交叉點處。出於可讀性之目的，未標註所有記憶胞。行1及行M是最外行且最接近邊界區104b，而行CN是記憶體陣列的中心區中的行。因此，行C1至行CM中最接近陣列的外邊緣之晶胞(其在一些情況下可被稱作「邊緣晶胞」)，且在一些方法中可比陣列中心區中的晶胞(其在一些情況下可被稱作「中心晶胞」)更易受凹陷影響。
圖1A的剖面繪示位於行M及列4之交叉點處的分離式閘極快閃記憶胞108的實例對。此對分離式閘極記憶胞108包含第一記憶胞108a及第二記憶胞108b。第一個別源極/汲極區126a及第二個別源極/汲極區126b(分別對應於第一記憶胞108a及第二記憶胞108b)設置在半導體基底104中，且共同源極/汲極區128(在第一記憶胞與第二記憶胞之間共享)設置在半導體基底104中且在第一個別源極/汲極區126a與第二個別源極/汲極區126b之間側向間隔開。第一個別源極/汲極區126a藉由第一通道區130a與共同源極/汲極區128隔開，且共同源極/汲極區128藉由第二通道區130b與第二個別源極/汲極區126b隔開。抹除閘極(erase gate；EG)電極144設置在共同源極/汲極區128上，且藉由抹除閘極介電質146與共同源極/汲極區128隔開。第一浮置閘極(floating gate；FG)電極134a及第二浮置閘極電極134b分別在第一通道區130a及第二通道區130b上方。第一控制閘極(control gate； CG)電極138a及第二控制閘極電極138b分別上覆於第一浮置閘極電極134a及第二浮置閘極電極134b。第一選擇閘極(select gate；SG)電極150a及第二選擇閘極電極150b分別上覆於第一通道區130a及第二通道區130b，且分別藉由第一浮置閘極電極134a及第二浮置閘極電極134b與抹除閘極144側向間隔開。
選擇閘極介電質156使選擇閘極電極150a、150b與基底104隔開，且浮置閘極介電質158使浮置閘極電極134a、134b與基底104隔開。控制閘極介電質160使浮置閘極電極134a、134b分別與控制閘極電極138a、138b隔開。在一些實施例中，選擇閘極介電質156、浮置閘極介電質158及/或控制閘極介電質160中的至少兩者可具有彼此相同的組成物及相同的厚度，但在其他實施例中，選擇閘極介電質156、浮置閘極介電質158以及控制閘極介電質160中之每一者可具有彼此不同的組成物及/或不同的厚度。由介電材料製成的側壁間隙壁(或稱浮置閘極間隙壁)142使選擇閘極電極150a、150b與浮置閘極電極134a、134b以及控制閘極電極138a、138b側向隔開。
抗凹陷結構102設置在隔離結構106上，且具有與控制閘極138a、138b；選擇閘極150a、150b；及/或抹除閘極144中的至少一者的上部表面共面的上部表面102a。在一些情況下，抗凹陷結構102包含隔離結構106上方的虛設選擇閘極結構162。抗凹陷結構102亦可包含虛設控制閘極結構166、虛設控制閘極結構166上方的硬式罩幕層(或稱氮化物層)168(例如，硬式罩幕層168可包括SiN)以及氮化物層168上方的介電層170(例如，不同於氮化物層168之SiO2層)。虛設側壁間隙壁172使虛設選擇閘 極結構162與虛設控制閘極結構166隔開。層間介電層(interlayer dielectric layer；ILD)174使虛設選擇閘極結構162與選擇閘極結構150b側向隔開。ILD層174可為或以其他方式包括例如氧化矽、氮化矽、低κ介電質、一些其他適合之介電質或前述內容之任何組合。如本文中所使用，低κ介電質為具有小於約3.9、3、2或1的介電常數κ的介電質。另外，在一些實施例中，接觸通孔161穿過ILD層174延伸至源極/汲極區126a、源極/汲極區126b。接觸通孔161是導電的且可為或以其他方式包括例如鎢、鋁銅、銅、鋁、一些其他適合之金屬或一些其他適合之導電材料。
虛設選擇閘極結構162模仿記憶胞108之結構剛性，此類平面度及/或水平度經改善，原因在於相比於其他方法，記憶體陣列之中心晶胞與邊緣晶胞之間的高度的變化受限/減小。因此，當製造元件時，虛設選擇閘極電極16稱虛設選擇閘極結構)162提供充足的結構完整性以限制記憶胞108之外邊緣的侵蝕。舉例而言，圖1A示出抗凹陷結構102之上部表面102a與控制閘極138a、138b；選擇閘極150a、150b；以及抹除閘極144中之每一者的上部表面齊平或共面(參見平面176)。相反，若不存在虛設選擇閘極電極162，則記憶胞之頂部表面可呈現不同高度，導致記憶體元件上方之選擇閘極電極150a、150b之傾斜頂部表面(參見線178)及/或高度變化。因此，虛設選擇閘極電極162限制此類傾斜頂部表面178之形成且保持控制閘極138a、138b；選擇閘極150a、150b；及/或抹除閘極144之均一高度。此等均一高度有助於限制不期望的臨限電壓變化及/或有助於限制鎳污染物問題。
參考圖2A，提供包含抗凹陷結構102'之IC 100'的一些其 他實施例的剖面示意圖。圖2A具有類似於圖1A之結構的若干結構，且此等特徵已用對應附圖標號上的打點標示來標註。舉例而言，鑒於圖1A包含具有垂直側壁的選擇閘極150a、150b以及控制閘極138a、138b；圖2A包含成角的(angled)(例如，非垂直)側壁的選擇閘極150a’、150b’以及控制閘極138a’、138b’。另外，選擇閘極硬式罩幕152a、152b分別設置在選擇閘極電極150a、150b上方；控制閘極硬式罩幕154a、154b分別設置在控制閘極138a’、138b’上方；以及抹除閘極硬式罩幕159設置在抹除閘極144'上方。申請人注意到，選擇閘極硬式罩幕152a、152b；控制閘極硬式罩幕154a、154b；及/或抹除閘極硬式罩幕159是視情況選用的，原因在於在一些情況下，此等硬式罩幕中之一或多者可在製造製程期間被移除，且因此可在諸如先前圖1A中所示出之一些情況下自最終結構中省略。在一些實施例中，硬式罩幕152a、152b、154a、154b以及159具有比先前可實現的高度/厚度更均一的高度/厚度，此歸因於虛設選擇閘極電極162'及/或虛設硬式罩幕(或稱虛設選擇閘極硬式罩幕)164結構的存在。舉例而言，在無虛設選擇閘極電極162'及/或虛設硬式罩幕164結構就位之一些情況下，用於記憶體陣列之邊緣晶胞的硬式罩幕152b與用於記憶體陣列之中心晶胞的硬式罩幕152a之間的高度差為大約140埃。然而，在本揭露內容之一些實施例中，用於記憶體陣列之邊緣晶胞的硬式罩幕152b與用於記憶體陣列之中心晶胞的硬式罩幕152b之間的此高度差減小至大約40埃或小於40埃，例如在一些情況下為大約36埃。
圖2A中之類似結構在某些方面可對應於圖1A之此等相 同結構，但可具有不同結構細節，如下文進一步描述。
半導體基底104'的邊界區104b'側向包圍半導體基底104'的記憶體區104m'。半導體基底104'可為或以其他方式包括例如塊狀矽基底、III-V族基底、絕緣層上矽(silicon-on-insulator；SOI)基底或一些其他適合之半導體基底。
邊界隔離結構106'包括介電材料且延伸至邊界區104b'中以側向包圍記憶體區104m'。邊界隔離結構106'可為或以其他方式包括例如淺溝渠隔離(shallow trench isolation；STI)結構、深溝渠隔離(deep trench isolation；DTI)結構、一些其他適合之溝渠隔離結構或一些其他適合之隔離結構。
抗凹陷結構102'設置在邊界隔離結構106'上。抗凹陷結構102'包含虛設選擇閘極結構163、虛設控制閘極結構166'、硬式罩幕層168'、介電層170'以及邊界側壁間隙壁172'。亦可存在ILD 174'。具有面向記憶體區104m'的內側壁的虛設控制閘極結構166'設置在隔離結構106'上方，且在一些情況中藉由電荷捕獲介電結構(或稱虛設控制閘極介電層)180與隔離結構106'隔開。亦具有面向記憶體區104m'的內側壁的邊界側壁間隙壁172'沿虛設控制閘極結構166'之內側壁設置且在隔離結構106'上。虛設選擇閘極結構163沿邊界側壁間隙壁172'之內側壁設置且在隔離結構106'上。虛設選擇閘極結構163包括：虛設選擇閘極電極162'，由導電材料製成且設置在隔離結構106'上；以及虛設硬式罩幕164，設置在虛設選擇閘極電極162'上方以使得虛設硬式罩幕164之上部表面與選擇閘極硬式罩幕152b之上部表面共面。因此，從基底104'之上部表面垂直量起，選擇閘極硬式罩幕152b之上部表面設置在 與虛設硬式罩幕164之上部表面相同的高度處。虛設選擇閘極電極162'可為或以其他方式包括例如摻雜多晶矽、金屬、一些其他適合之導電材料或前述內容的任何組合。虛設硬式罩幕164可為或以其他方式包括例如氧化矽、氮化矽、氮氧化矽、一些其他適合之介電質或其組合。
在一些實施例中，邊界側壁間隙壁172'直接接觸虛設控制閘極結構166'之內側壁，及/或沿虛設控制閘極結構166'自虛設控制閘極結構166'之最底部邊緣持續延伸至介電層170'之最頂部邊緣。邊界側壁間隙壁172'可為或以其他方式包括例如氧化矽、氮化矽、氮氧化矽、一些其他適合之介電質、多晶矽、鋁銅、鉭、一些其他適合之金屬或金屬合金、氮化鉭、氮化鈦、一些其他適合之金屬氮化物或一些其他適合之材料。另外，在一些實施例中，邊界側壁間隙壁172'可包括氧化物-氮化物-氧化物結構，其具有外氧化層172o、中部氮化層172m以及內氧化層172i。可由氧化物(例如，SiO2)或氮化物(例如，Si3N4)或其組合製成之主要邊界側壁間隙壁172p可使氧化物-氮化物-氧化物結構與虛設選擇閘極電極162'及虛設硬式罩幕164隔開。在其他實施例中，邊界側壁間隙壁172'可為均質的(例如，為單個材料體而非所示出的不同部分)。
虛設控制閘極電極166'可為或以其他方式包括例如摻雜多晶矽、金屬、一些其他適合之導電材料或前述內容的任何組合。虛設控制閘極介電層180可為或以其他方式包括例如氧化矽、氮化矽、氮氧化矽、一些其他適合之介電質或前述內容的任何組合。在一些實施例中，虛設控制閘極介電層180包括下部氧化層180l、 中部氮化層180m以及上部氧化層180u，由此建立氧化物-氮化物-氧化物(oxide-nitride-oxide；ONO)膜。
此對分離式閘極快閃記憶胞108'包含第一記憶胞108a'及第二記憶胞108b'。一對浮置閘極介電層158'、一對浮置閘極電極134a’、134b’、一對控制閘極介電層160’以及一對控制閘極電極138a’、138b’堆疊於選擇性導電的記憶體通道130a’、130b’上。浮置閘極介電層158'分別上覆於選擇性導電的記憶體通道且可為或以其他方式包括例如氧化矽或一些其他適合之介電質。浮置閘極電極134a’、134b’分別上覆於浮置閘極介電層158'，控制閘極介電層160'分別上覆於浮置閘極電極134a’、134b’，且控制閘極電極138a’、138b’分別上覆於控制閘極介電層160'。控制閘極電極138a’、138b’以及浮置閘極電極134a’、134b’可為或以其他方式包括例如摻雜多晶矽、金屬或一些其他適合之導電材料。控制閘極介電層160'可為或以其他方式包括例如氮化矽、氧化矽、一些其他適合之介電質或前述內容的任何組合。在一些實施例中，控制閘極介電層160'各自包括ONO膜，使得控制閘極介電層160'各自包括下部氧化層160l、上覆於下部氧化層160l之上部氧化層160u以及包夾在下部氧化層160l與上部氧化層160u之間的中部氮化層160m。為了易於示出，僅將下部氧化層160l中之一者標註為160l，僅將上部氧化層160u中之一者標註為160u，且僅將中部氮化層160m中之一者標註為160m。
一對控制閘極間隙壁140上覆於浮置閘極電極134a’、134b’中之每一者且加襯於(lines)控制閘極電極138a’、138b’之相對側壁。由於頁面上的空間限制，因此僅標註一個控制閘極間 隙壁140。浮置閘極間隙壁142'分別上覆於選擇性導電的記憶體通道，且各自藉由浮置閘極電極134'中之各別一者與共同記憶體源極/汲極區128'側向間隔開。另外，浮置閘極間隙壁142'各自加襯於浮置閘極電極134'中之各別一者的側壁。控制閘極間隙壁140及浮置閘極間隙壁142'可為或以其他方式包括例如氮化矽、氧化矽、一些其他適合之介電質或前述內容的任何組合。在一些實施例中，控制閘極間隙壁140均為ONO膜。因此，控制閘極間隙壁140可包括氧化物-氮化物-氧化物結構，其具有外氧化層140o、中部氮化層140m以及內氧化層140i。在其他實施例中，控制閘極間隙壁140可為均質的(例如，為單個材料體而非所示出的不同部分)。另外，控制閘極間隙壁140可具有在浮置閘極電極134a’、134b’之最上部表面下方延伸的最下部範圍。此外，控制閘極間隙壁140可相對於浮置閘極電極134a’、134b’以及控制閘極電極138a’、138b’的側壁保形，且可在浮置閘極電極134a’、134b’之上部部分具有圓形邊角(rounded corners)。在一些情況下，間隙壁140、間隙壁142'之側壁可相對於基底104'之上部表面以非垂直的角來成角度-例如，在一些實施例中，自間隙壁142'之側壁穿過浮置閘極且至基底104'之上部表面所量測的銳角可在65°與89°之間的範圍內。
一對選擇閘極介電層156'及一對選擇閘極電極150a’、150b’堆疊於選擇性導電的記憶體通道130a’、130b’上。選擇閘極介電層156'分別上覆於選擇性導電的記憶體通道130，各自藉由浮置閘極電極134a’、134b’中之各別一者與共同記憶體源極/汲極區128'側向間隔開。選擇閘極介電層156'可為或以其他方式包括例如 氧化矽、氮化矽或一些其他適合之介電質。選擇閘極電極150a’、150b’分別上覆於選擇閘極介電層156'，且分別毗鄰浮置閘極間隙壁142'。選擇閘極電極150'可為或以其他方式包括例如摻雜多晶矽、金屬或一些其他適合之導電材料。
抹除閘極電極144'及抹除閘極介電層146'上覆於側向位於浮置閘極電極134a'與浮置閘極電極134b'之間的共同記憶體源極/汲極區128'。抹除閘極電極144'上覆於抹除閘極介電層146'，且在一些實施例中，具有與控制閘極電極138a’、138b’之各別頂部表面及/或抗凹陷結構102'之頂部表面齊平的頂部表面。抹除閘極介電層146'於抹除閘極電極144'之下側形成杯狀(cups)，以使抹除閘極電極144'與共同記憶體源極/汲極區128'垂直間隔開，且使抹除閘極電極144'與浮置閘極電極134'及控制閘極間隙壁140'側向間隔開。抹除閘極電極144'可具有凹形上部表面，且可為或以其他方式包括例如摻雜多晶矽、金屬或一些其他適合之導電材料。抹除閘極介電層146'可為或以其他方式包括例如氧化矽、氮化矽或一些其他適合之介電質。
參考圖2B，提供包含抗凹陷結構102'之IC 100'的一些其他實施例的剖面示意圖。圖2B具有類似於圖1A至圖2A之結構的若干結構。然而，為方便起見，此等特徵已用與圖2A中所使用的相同的打點標示方案來標註，即使圖2A與圖2B中的對應附圖標號之間可能存在結構差異亦如此。舉例而言，圖1A包含選擇閘極150a、150b以及控制閘極138a、138b；而圖2B包含選擇閘極150a’、150b’以及控制閘極138a’、138b’。
圖2B的分離式閘極記憶胞對108'具有與圖2A相同的結 構特徵，除了圖2B將浮置閘極電極(浮置閘極電極134a’、134b’)、控制閘極電極(控制閘極電極138a’、138b’)以及硬式罩幕(硬式罩幕154a’、154b’)繪示為具有垂直於基底104之上部表面的垂直側壁之外。另外，圖2B的分離式閘極記憶胞對108'亦包含可由氮化物、氧化物或其組合製成之額外的最外側壁間隙壁302。可由氮化物、氧化物或其組合製成的襯層(liner layer)304使最外側壁間隙壁302與選擇閘極電極及選擇閘極硬式罩幕152隔開。在一些實施例中，襯層304可具有與最外側壁間隙壁302不同的組成物。視用於製備圖2B的結構的製造製程而定，結構的上部表面可經平坦化為上部表面176'1、176'2、176'3或176'4，其中額外的金屬內連層(未繪示)在平坦化上部表面176'1、176'2、176'3或176'4上方形成。舉例而言，若CMP終止在上部表面176'1上，則部分ILD 174可對應於抗凹陷結構的平坦化上部表面；然而若CMP終止在上部表面176'2上，則部分襯層304可對應於抗凹陷結構的平坦化上部表面；然而若CMP終止在上部表面176'3上，則部分硬式罩幕層168'可對應於抗凹陷結構的平坦化上部表面；且然而若CMP終止在上部表面176'4上，則部分虛設控制閘極電極166'可對應於抗凹陷結構的平坦化上部表面。
圖3對應於圖2B(例如，平坦化上部表面176'3)，但視圖已擴寬以示出設置在基底104'之邏輯區104l上的邏輯電路110。邏輯電路110包含配置於半導體基底104'之邏輯區104l上的第一邏輯元件110a及第二邏輯元件110b。第一邏輯元件110a及第二邏輯元件110b由側向位於第一邏輯元件110a與第二邏輯元件110b之間的邏輯隔離結構310物理地且電性地隔開。邏輯隔離 結構310延伸至半導體基底104'之頂部中且可為或以其他方式包括例如STI結構、DTI結構或一些其他適合之隔離結構。第一邏輯元件110a及第二邏輯元件110b各自可為例如IGFET、MOSFET、DMOS元件、一些其他適合之電晶體元件或一些其他適合之半導體元件。
第一邏輯元件110a及第二邏輯元件110b各自包括一對邏輯源極/汲極區312及選擇性導電的邏輯通道。每對邏輯源極/汲極區312位於半導體基底104'之頂部中且側向間隔開。另外，每對邏輯源極/汲極區312是具有第一摻雜類型(例如，p型或n型)的摻雜半導體區。選擇性導電的邏輯通道位於半導體基底104之頂部中，且選擇性導電的邏輯通道中之每一者在各別邏輯源極/汲極區對312之邏輯源極/汲極區312之間且與之鄰接。另外，選擇性導電的邏輯通道中之每一者是具有與各別邏輯源極/汲極區對312之第一摻雜類型相反的第二摻雜類型(例如，p型或n型)的摻雜半導體區。
一對第一邏輯閘極介電層316a、一對第二邏輯閘極介電層316b以及一對邏輯閘極電極318堆疊於選擇性導電的邏輯通道上。第一邏輯閘極介電層316a分別上覆於選擇性導電的邏輯通道，第二邏輯閘極介電層316b分別上覆於第一邏輯閘極介電層316a，且邏輯閘極電極318分別上覆於第二邏輯閘極介電層316b。邏輯閘極電極318可為或以其他方式包括例如摻雜多晶矽、金屬或一些其他適合之導電材料。第一邏輯閘極介電層316a及第二邏輯閘極介電層316b可為或以其他方式包括例如氮化矽、氧化矽、高κ介電質、一些其他適合之介電質或前述內容的任何組合。在 一些實施例中，第一邏輯閘極介電層316a是氧化矽，第二邏輯閘極介電層316b是高κ介電質，且邏輯閘極電極318是金屬。在一些實施例中，邏輯側壁間隙壁320加襯於邏輯閘極電極318之側壁。在一些實施例中，邏輯硬式罩幕350可上覆於邏輯閘極電極318。
另外，圖3的抗凹陷結構包含面向邏輯區104l的邊界側壁間隙壁322。在一些實施例中，邊界側壁間隙壁322的寬度自上而下持續增加。寬度可例如在約50埃至10,000埃之間、在約50埃至5,000埃之間或在約5,000埃至10,000埃之間。另外，在一些實施例中，邊界側壁間隙壁322的高度沿寬度自中點至作為最內側壁間隙壁324的邊界側壁間隙壁322之相對側而持續減小。高度可例如在約50埃至10,000埃之間、在約50埃至5,000埃之間或在約5,000埃至10,000埃之間。
邊界側壁間隙壁322之側壁向下傾斜且相對於邊界側壁間隙壁322之底部表面具有傾斜角θ。傾斜角θ可為或以其他方式包括例如小於約50度、約60度、約75度或約80度，及/或可為或以其他方式包括例如在約70度至80度、約50度至80度或約60度至70度之間。
可由例如氧化物或氮化物製成之最內側壁間隙壁324面向記憶體區108'，且可由氧化物或氮化物製成且具有與最內側壁間隙壁324相同或不同的組成物的襯層304使最內側壁間隙壁324與隔離結構106'隔開。
參考圖4至圖37，一系列剖面示意圖400至剖面示意圖3700示出用於形成包括抗凹陷結構之IC之方法的一些實施例。
如由圖4的剖面示意圖400所示出，邊界隔離結構106形成於半導體基底104之邊界區104b中。邊界區104b使半導體基底104之記憶體區104m與半導體基底104之邏輯區104l隔開，且邊界隔離結構106提供在下文形成於記憶體區104m及邏輯區104l上的半導體元件之間的電隔離。邊界隔離結構106可例如具有自記憶體區104m階梯性升高至邏輯區104l之階梯式底部表面，及/或可例如包括介電材料。在一些情況下，邊界隔離結構可具有彼此成角不同的側壁。此可由於在執行蝕刻以在將形成邊界隔離結構的半導體基底104中形成溝渠時在邊界區的形成期間而出現。當進行此蝕刻時，溝渠之相對側壁上的摻雜劑濃度的差異可使溝渠之一個側壁更垂直且溝渠之其他側壁更成錐形(tapered)。接著，當形成介電材料以例如經由CVD、PVD等填充溝渠時，所得邊界隔離結構具有不同角度的側壁。另外，邊界隔離結構106可為或以其他方式包括例如STI結構、DTI結構或一些其他適合之隔離區。半導體基底104可為或以其他方式包括例如塊狀矽基底、SOI基底、III-V族基底或一些其他適合之半導體基底。
亦由圖4的剖面示意圖400所示出，邏輯隔離結構310形成於邏輯區104l中以將邏輯區104l劃分成第一邏輯區104l1及第二邏輯區104l2。第一邏輯區104l1側向位於邊界隔離結構106與第二邏輯區104l2之間。第二邏輯區104l2可例如支援在下文形成的核心邏輯元件，而第一邏輯區104l1可例如支援在下文形成的高壓邏輯元件。高壓邏輯元件可為例如經組態以在比核心邏輯元件更高的電壓(例如，高一個數量級)下操作的邏輯元件。邏輯 隔離結構310可例如包括介電材料，及/或可為或以其他方式包括例如STI結構、DTI結構或一些其他適合之隔離區。
在一些實施例中，一種用於形成邊界隔離結構106及邏輯隔離結構310之方法包括：形成覆蓋半導體基底104的下部襯墊層402，且進一步形成覆蓋下部襯墊層402的上部襯墊層404。下部襯墊層402及上部襯墊層404由不同材料形成，且可例如藉由化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、濺鍍、熱氧化或一些其他適合之生長或沉積製程形成。如本文中所使用，具有後綴「(es)」的術語(例如，製程)可為例如單數或複數。下部襯墊層402可例如由氧化矽或一些其他適合之介電質形成，及/或上部襯墊層404可例如由氮化矽或一些其他適合之介電質形成。用邊界隔離結構106及邏輯隔離結構310之佈局使下部襯墊層402及上部襯墊層404圖案化，且在下部襯墊層402及上部襯墊層404就位之情況下在半導體基底104中執行蝕刻以形成具有所述佈局的溝渠。形成覆蓋上部襯墊層404且填充溝渠的介電層，且對上部襯墊層404執行平坦化以在溝渠中形成邊界隔離結構106及邏輯隔離結構310。介電層可例如由氧化矽或一些其他適合之介電材料形成，及/或可例如藉由CVD、PVD、濺鍍或一些其他適合之沉積製程執行。平坦化可例如藉由化學機械研磨(chemical mechanical polish；CMP)或一些其他適合之平坦化製程來執行。圖案化可例如使用微影及蝕刻製程執行。
如由圖5之剖面示意圖500所示出，在上部襯墊層404中執行蝕刻以自記憶體區104m而非邏輯區104l移除上部襯墊層 404。在一些實施例中，一種用於執行蝕刻之方法包括在上部襯墊層404上形成且圖案化光阻層502，以使得光阻層502覆蓋邏輯區104l但不覆蓋記憶體區104m。接著在光阻層502就位之情況下，將蝕刻劑施加至上部襯墊層404直至自記憶體區104m移除上部襯墊層404及下部襯墊層402，且隨後剝離光阻層502。
如由圖6之剖面示意圖600所示出，接著可生長閘極氧化物403。接著形成覆蓋記憶體區104m、邊界區104b以及邏輯區104l的浮置閘極層602。浮置閘極層602可例如保形地形成，及/或可例如由摻雜多晶矽、金屬或一些其他適合之導電材料形成。在一些實施例中，浮置閘極層602藉由CVD、PVD、濺鍍或一些其他適合之沉積製程形成。
如由圖7之剖面示意圖700所示出，對浮置閘極層602執行平坦化直至到達邊界隔離結構106，藉此自邊界隔離結構106及邏輯區104l移除浮置閘極層602。在一些實施例中，平坦化使浮置閘極層602之最頂部表面凹入至約與邊界隔離結構106之最頂部表面及上部襯墊層404齊平。平坦化可例如藉由CMP或一些其他適合之平坦化製程來執行。
亦由圖7之剖面示意圖700所示出，形成覆蓋浮置閘極層602、邊界隔離結構106及邏輯隔離結構310以及上部襯墊層404的多層記憶體膜702。多層記憶體膜702包括控制閘極介電層704、控制閘極層706以及控制閘極硬式罩幕層708。
形成覆蓋浮置閘極層602、邊界隔離結構106及邏輯隔離結構310以及上部襯墊層404的控制閘極介電層704。在一些實施例中，控制閘極介電層704包括氧化矽、氮化矽、一些其他適合 之介電質或前述內容之任何組合。舉例而言，控制閘極介電層704可為ONO膜，及/或可包括下部氧化層704l、覆蓋下部氧化層704l的中部氮化層704m以及覆蓋中部氮化層704m的上部氧化層704u。控制閘極介電層704可例如藉由CVD、PVD、一些其他適合之沉積製程或前述內容的任何組合形成。
形成覆蓋控制閘極介電層704的控制閘極層706。控制閘極層706可例如保形地形成，及/或可例如由摻雜多晶矽、金屬或一些其他適合之導電材料形成。在一些實施例中，一種用於形成控制閘極層706之方法包括沉積控制閘極層706、將摻雜劑植入控制閘極層706以及使控制閘極層706退火以活化摻雜劑。另外，在一些實施例中，控制閘極層706藉由CVD、PVD或一些其他適合之沉積製程形成。
形成覆蓋控制閘極層706的控制閘極硬式罩幕層708。在一些實施例中，控制閘極硬式罩幕層708包括氧化矽、氮化矽、一些其他適合之介電質或前述內容的任何組合。舉例而言，控制閘極硬式罩幕層708可為氧化物-氮化物-氧化物(ONO)膜，及/或可包括下部氧化層708l、覆蓋下部氧化層708l的中部氮化物層708m以及覆蓋中部氮化層708m的上部氧化層708u。控制閘極硬式罩幕層708可例如藉由CVD、PVD、一些其他適合之沉積製程或前述內容的任何組合形成。
如由圖8之剖面示意圖800所示出，在多層記憶體膜702中執行蝕刻以自記憶體區104m移除部分多層記憶體膜702，藉此在浮置閘極層602上形成一對控制閘極電極138。另外，蝕刻形成一對控制閘極介電層160及一對控制閘極硬式罩幕210。控制閘極 介電層160'分別位於控制閘極電極138之下，且控制閘極硬式罩幕210分別上覆於控制閘極電極138。在一些實施例中，一種用於執行蝕刻之方法包括在多層記憶體膜702上形成且圖案化光阻層802。光阻層802經圖案化以便覆蓋邊界區104b及邏輯區104l，且因此利用控制閘極電極138之佈局部分覆蓋記憶體區104m。接著在光阻層802就位之情況下，將蝕刻劑施加至多層記憶體膜702直至蝕刻劑到達浮置閘極層602，且隨後剝離光阻層802。在一些實施例中，控制閘極介電層160、CG電極138以及控制閘極硬式罩幕210之外側壁相對於基底104之上部表面垂直。然而，在一些實施例中，控制閘極介電層160、控制閘極電極138及/或控制閘極硬式罩幕210之外側壁可成角度(參見成角線810)，以便相對於基底104之上部表面非垂直。
如由圖9之剖面示意圖900所示出，形成覆蓋且加襯(lining)圖8的結構的控制閘極間隙壁層902。控制閘極間隙壁層902可例如保形地形成，及/或可例如由氧化矽、氮化矽、一些其他適合之介電質或前述內容的任何組合形成。在一些實施例中，控制閘極間隙壁層902是或以其他方式包括ONO膜，及/或包括下部氧化層902l、上覆於下部氧化層902l的中部氮化層902m以及上覆於中部氮化層902m的上部氧化層902u。另外，控制閘極間隙壁層902可例如藉由CVD、PVD或一些其他適合之沉積製程形成。
如由圖10之剖面示意圖1000所示出，在控制閘極間隙壁層902(參見圖9)中執行蝕刻以沿控制閘極電極138之側壁形成控制閘極間隙壁140。另外，所述蝕刻形成面向記憶體區104m、 上覆於邊界隔離結構106且沿多層記憶體膜702之側壁的側壁間隙壁(或稱虛設閘極間隙壁)172a之部分。在一些實施例中，一種用於執行蝕刻之方法包括施加一或多種蝕刻劑至控制閘極間隙壁層902直至控制閘極間隙壁層902之水平區段經移除。
亦由圖10之剖面示意圖1000所示出，在浮置閘極層602(參見圖9)及閘極氧化物403中執行蝕刻以形成一對浮置閘極電極134及一對浮置閘極介電層158。浮置閘極電極134分別位於控制閘極電極138之下且由浮置閘極層602形成。浮置閘極介電層158分別位於浮置閘極電極134之下且由閘極氧化物403形成。在蝕刻期間，控制閘極間隙壁140及控制閘極硬式罩幕210充當罩幕。
如由圖11之剖面示意圖1100所示出，浮置閘極間隙壁142形成於浮置閘極電極134及控制閘極間隙壁140之側壁上。另外，主要虛設閘極間隙壁172p形成於虛設閘極間隙壁172a之側壁上。在一些實施例中，浮置閘極間隙壁142及主要虛設閘極間隙壁172p包括氧化矽、一些其他適合之氧化物或一些其他適合之介電質。另外，在一些實施例中，一種用於形成浮置閘極間隙壁142及主要虛設閘極間隙壁172p之方法包括沉積覆蓋且加襯圖10之結構的浮置閘極間隙壁層。接著，在浮置閘極間隙壁層中執行蝕刻，以移除浮置閘極間隙壁層之水平區段，而不移除浮置閘極間隙壁層之垂直區段。浮置閘極間隙壁層可例如保形地沉積，及/或可例如藉由CVD、PVD或一些其他適合之沉積製程形成。
如由圖12之剖面示意圖1200所示出，共同記憶體源極/汲極區128形成於半導體基底104中，側向地位於浮置閘極電極 134之間。在一些實施例中，一種用於形成共同記憶體源極/汲極區128之方法包括形成且圖案化光阻層1202，所述光阻層1202覆蓋邏輯區104l及邊界區104b且進一步覆蓋在側向位於浮置閘極電極134之間的共同源極/汲極間隙1204外部的記憶體區104m。在光阻層1202就位之情況下，執行離子植入或一些其他適合之摻雜製程。光阻層1202可例如使用微影來圖案化。
如由圖13之剖面示意圖1300所示出，執行蝕刻以移除共同源極/汲極間隙1204內的浮置閘極間隙壁142。在一些實施例中，一種用於執行蝕刻之方法包括在圖12之光阻層1202就位之情況下，將蝕刻劑施加至浮置閘極間隙壁142直至自共同源極/汲極間隙1204移除暴露的浮置閘極間隙壁。隨後剝離光阻層1202。
如由圖14之剖面示意圖1400所示出，形成覆蓋共同記憶體源極/汲極區128且在共同源極/汲極間隙1204(參見圖13)內進一步加襯浮置閘極電極134之側壁及控制閘極間隙壁140之側壁之抹除閘極介電層146。抹除閘極介電層146可例如由氧化物、氮化物或一些其他適合之介電質形成。在一些實施例中，一種用於形成抹除閘極介電層146之方法包括高溫氧化(high temperature oxidation；HTO)、原位產生蒸汽(in situ steam generation；ISSG)氧化、一些其他適合之沉積或生長製程或前述內容的任何組合。在一些實施例中，歸因於用於形成共同源極128的離子植入，在抹除閘極介電質146上產生曲形或球形表面輪廓。共同源極128之中心區比共同源極之周邊區接收更大劑量之摻雜劑(且因此更多損壞)，且因此，中心區中將比周邊區中生長更多氧化物。另外，在一些實施例中，所述方法包括移除形成於共同 源極/汲極間隙1204外部的部分記憶體區104m上的介電材料。移除可例如包括形成且圖案化光阻層1402，所述光阻層1402覆蓋共同記憶體源極/汲極區128且懸伸(overhanging)控制閘極硬式罩幕210。在光阻層1402就位之情況下，將蝕刻劑施加至將移除之介電材料，且隨後移除光阻層1402。圖案化可例如使用微影執行。
如由圖15之剖面示意圖1500所示出，形成在作為共同記憶體源極/汲極區128之浮置閘極電極134之相對側上覆蓋部分記憶體區104m的記憶體介電層1502。記憶體介電層1502可例如由氧化物、氮化物或一些其他適合之介電質形成。記憶體介電層1502可例如藉由HTO、ISSG氧化、一些其他適合之沉積或生長製程或前述內容的任何組合形成。
亦由圖15之剖面示意圖1500所示出，形成覆蓋記憶體介電層1502及記憶體區104m、邏輯區104l以及邊界區104b上之另一結構的選擇閘極層1504。選擇閘極層1504可例如保形地形成，及/或可例如由摻雜多晶矽、金屬或一些其他適合之導電材料形成。選擇閘極層1504可例如藉由CVD、PVD或一些其他適合之沉積製程形成。
亦由圖15之剖面示意圖1500所示出，形成覆蓋選擇閘極層1504之記憶體抗反射塗層(antireflective coating；ARC)1506。另外，記憶體ARC 1506可例如用平坦或實質上平坦的頂部表面形成。在一些實施例中，記憶體ARC 1506可例如經由旋塗製程沉積，其中使晶圓圍繞其中心旋轉且將呈有機ARC形式之液體記憶體ARC提供至晶圓的面上。由於其流動性，液體記憶體ARC在晶圓之面的較低區(參見1520)中趨向於「較深」且在晶圓之 面的較高區(參見1522)中「較淺」，其中記憶體ARC 1506之整個頂部表面在晶圓之整個面上方通常是水平或平坦的。因此，記憶體ARC 1506之流動性趨向於在晶圓之面的底層表面形狀變化上方變平。在旋塗記憶體ARC 1506之後，在一些情況下可進行烘烤步驟以使記憶體ARC 1506硬化。如由圖16之剖面示意圖1600所示出，在選擇閘極層1504及記憶體ARC 1506(參見圖15)中執行蝕刻，直至記憶體ARC 1506經移除且選擇閘極層1504之頂部表面約與控制閘極電極138之頂部表面齊平。用蝕刻劑執行蝕刻，所述蝕刻劑對於記憶體ARC 1506具有與選擇閘極層1504相同或實質上相同的蝕刻速率。因此，回蝕記憶體ARC 1506直至暴露選擇閘極層1504。彼時，選擇閘極層1504及記憶體ARC 1506一起經回蝕直至完全移除記憶體ARC 1506。接著回蝕選擇閘極層1504直至選擇閘極層1504之頂部表面約與控制閘極電極138之頂部表面齊平。由於蝕刻使承載記憶體ARC之平的(flat)頂部表面(圖15，記憶體ARC 1506之平的上部表面)向下移動，故選擇閘極層1504之頂部表面彼此水平及/或實質上平坦。在一些實施例中，在蝕刻之後，將摻雜劑植入選擇閘極層1504，且隨後執行退火以活化摻雜劑。值得注意地，蝕刻製程不會對結構進行過研磨，且因此不會引起邊緣記憶胞相對於記憶體陣列之中心記憶胞的「凹陷」。對比而言，若自圖15至圖16執行CMP，則CMP可引起過研磨，其中記憶體陣列之邊緣區中的控制閘極、選擇閘極或上覆硬式罩幕具有小於記憶體陣列之中心區中的對應控制閘極、選擇閘極或上覆硬式罩幕的高度。
如由圖17之剖面示意圖1700所示出，形成覆蓋圖16之 結構的記憶體硬式罩幕層1702。記憶體硬式罩幕層1702可例如保形地形成，及/或可例如由氮化矽、氧化矽或一些其他適合之介電質形成。另外，記憶體硬式罩幕層1702可藉由CVD、PVD或一些其他適合之沉積製程形成。
如由圖18之剖面示意圖1800所示出，在記憶體硬式罩幕層1702(參見圖17)中執行蝕刻以在共同記憶體源極/汲極區128之相對側上形成一對選擇閘極硬式罩幕152。另外，蝕刻形成上覆於共同記憶體源極/汲極區128之抹除閘極硬式罩幕159及邊界隔離結構106上方的虛設選擇閘極硬式罩幕164。在一些實施例中，一種用於執行蝕刻之方法包括施加一或多種蝕刻劑至記憶體硬式罩幕層1702直至記憶體硬式罩幕層1702之水平區段經移除。另外，在一些實施例中，蝕刻部分地移除控制閘極硬式罩幕210及/或控制閘極硬式罩幕層708。
亦由圖18之剖面示意圖1800所示出，在選擇閘極硬式罩幕152、抹除閘極硬式罩幕159以及虛設選擇閘極硬式罩幕164就位之情況下，在選擇閘極層1504(參見圖17)中執行額外的蝕刻。第二蝕刻形成一對選擇閘極電極150、抹除閘極電極144以及虛設選擇閘極電極162。選擇閘極電極150分別位於選擇閘極硬式罩幕152之下，抹除閘極電極144位於抹除閘極硬式罩幕159之下，且虛設選擇閘極電極162位於虛設選擇閘極硬式罩幕164之下。
如由圖19之剖面示意圖1900所示出，形成覆蓋圖18之結構的光阻罩幕1902。光阻罩幕1902可藉由例如旋轉塗佈或使用一些其他適合之沉積製程沉積以在結構之表面上以形成光阻，且 接著經由光罩或其他微影罩幕使光阻選擇性地曝光，且使用化學顯影劑圖案化。
如由圖20之剖面示意圖2000所示出，在經顯影光阻罩幕1902就位之情況下，執行蝕刻。此蝕刻移除控制閘極帶(strap)，否則所述控制閘極帶將使控制閘極彼此短路，且亦移除共同源極帶，否則所述共同源極帶將使共同源極彼此短路，且移除選擇閘極之線端(line end)。光阻罩幕1902覆蓋抗凹陷結構，因此虛設選擇閘極162及其上覆之硬式罩幕164保持就位。在其他實施例中，虛設選擇閘極162及/或硬式罩幕164可經移除，且接著在CMP之前就位，因此虛設選擇閘極162及/或硬式罩幕164可充當抗凹陷結構。蝕刻可為濕式蝕刻或乾式蝕刻，視實施方案而定。在一些實施例中，蝕刻行進至大約700埃之深度d，其中蝕刻穿過上部氧化層708u的大約260埃之完整厚度且穿過中部氮化層708m之大約60%(例如，蝕刻至中部氮化層708m之大約700埃之完整厚度的大約440埃的深度)。另外，在一些情況下，將上部氧化層708u之大約450奈米之寬度w就地留下。另外，在一些實施例中，在藉由例如另一蝕刻製程、灰化製程或一些其他適合之移除製程蝕刻之後，移除經顯影光阻罩幕1902。
如由圖21之剖面示意圖2100所示出，形成覆蓋圖20之結構的第一硬式罩幕ARC 2102。第一硬式罩幕ARC 2102可藉由例如CVD、PVD或一些其他適合之沉積製程沉積。
如由圖22之剖面示意圖2200所示出，第一硬式罩幕ARC 2102可用例如平坦或實質上平坦的頂部表面形成。在一些實施例中，一種用於形成第一硬式罩幕ARC 2102之方法包括在已形成第 一硬式罩幕ARC 2102之後，隨後在第一硬式罩幕ARC 2102之頂部表面中執行平坦化。平坦化可例如藉由CMP或一些其他適合之平坦化製程來執行。第一硬式罩幕ARC 2102接著可藉由蝕刻製程移除。在此平坦化期間，虛設硬式罩幕164支承結構以防止邊界區及/或邏輯區中的凹陷，藉此幫助改善可靠性及良率。但對於虛設硬式罩幕164，在一些實施例中可由二氧化矽製成的上部層708u相對於記憶體區104m上方的硬式罩幕易於凹陷。因此，虛設硬式罩幕164限制凹陷以幫助防止潛在問題，諸如離子不合需要地進入記憶胞之通道區，及/或稍後在製造流程中選擇閘極150之不希望的矽化。
如由圖23之剖面示意圖2300所示出，接著形成虛設襯層304，且形成覆蓋虛設襯層304的第一虛設罩蓋層(capping layer)2304。在一些實施例中，虛設襯層304由氧化矽或一些其他適合之介電質形成。另外，在一些實施例中，第一虛設罩蓋層2304由多晶矽或一些其他適合之材料形成。虛設襯層304及/或第一虛設罩蓋層2304可例如保形地形成。另外，虛設襯層304及/或第一虛設罩蓋層2304可例如藉由CVD、PVD、一些其他適合之沉積製程或前述內容的任何組合形成。
亦由圖23之剖面示意圖2300所示出，形成覆蓋第一虛設罩蓋層2304之虛設ARC 2306。另外，虛設ARC 2306可例如用平坦或實質上平坦的頂部表面形成。在一些實施例中，虛設ARC 2306是旋塗在結構之表面上方的有機液體。由於其流動性，虛設ARC 2306在晶圓之面的較低區(參見2120)中趨向於「較深」且在晶圓之面的較高區(參見2122)中「較淺」，其中虛設ARC 2306 之整個頂部表面在晶圓之整個面上方通常是水平或平坦的。因此，虛設ARC 2306之流動性趨向於在晶圓之面的底層表面形狀變化上方變平。在旋塗虛設ARC 2306之後，在一些情況下可進行烘烤步驟以使虛設ARC 2306硬化。
如由圖24之剖面示意圖2400所示出，在第一虛設罩蓋層2304及虛設ARC 2306(參見圖23)中執行蝕刻直至虛設ARC 2306經移除。用蝕刻劑執行蝕刻，所述蝕刻劑對於虛設ARC 2306具有與第一虛設罩蓋層2304相同或實質上相同的蝕刻速率。因此，虛設ARC 2306經充分蝕刻以暴露第一虛設罩蓋層2304之後，虛設ARC 2306之頂部表面及第一虛設罩蓋層2304之頂部表面被一起回蝕。另外，蝕刻使第一虛設罩蓋層2304之頂部表面光滑、水平或平坦化。值得注意地，此蝕刻製程不會對結構進行過研磨，且因此不會引起邊緣記憶胞相對於記憶體陣列之中心記憶胞的「凹陷」。對比而言，若自圖23至圖24執行CMP，則CMP可引起過研磨，其中記憶體陣列之邊緣區中的控制閘極、選擇閘極或上覆硬式罩幕具有小於記憶體陣列之中心區中的對應控制閘極、選擇閘極或上覆硬式罩幕的高度。
如由圖25之剖面示意圖2500所示出，在虛設襯層304、第一虛設罩蓋層2304以及多層記憶體膜702(參見圖24)中執行蝕刻。蝕刻形成虛設控制閘極介電層180、上覆於虛設控制閘極介電層180之虛設控制閘極電極166以及上覆於虛設控制閘極電極166之虛設控制閘極硬式罩幕層168。在一些實施例中，藉由形成且圖案化光阻層來執行蝕刻，所述光阻層覆蓋記憶體區104m及部分邊界隔離結構106。接著在光阻層就位之情況下，施加蝕刻劑至 虛設襯層304、第一虛設罩蓋層2304以及多層記憶體膜702直至蝕刻劑到達邊界隔離結構106，且隨後剝離光阻層。
如由圖26之剖面示意圖2600所示出，形成覆蓋第一虛設罩蓋層2304、邊界隔離結構106以及邏輯區104l之邊界側壁間隙壁層2602。在一些實施例中，邊界側壁間隙壁層2602由多晶矽、非晶矽、金屬、金屬氮化物、介電質、與第一虛設罩蓋層2304相同的材料、與上部襯墊層404不同的材料或一些其他適合之材料形成。舉例而言，邊界側壁間隙壁層2602可由鎢、鋁銅、鉭、氮化鉭或一些其他適合之金屬或金屬氮化物形成。作為另一實例，邊界側壁間隙壁層2602可由氧化物、氮化矽、氮氧化矽或一些其他適合之介電質形成。邊界側壁間隙壁層2602可例如保形地形成，及/或可例如藉由CVD、PVD、一些其他適合之沉積製程或前述內容的任何組合形成。
如由圖27之剖面示意圖2700所示出，在邊界側壁間隙壁層2602(參見圖26)中執行蝕刻以移除邊界側壁間隙壁層2602之水平區段，而不移除邊界側壁間隙壁層2602之垂直區段，藉此形成邊界側壁間隙壁322。在一些實施例中，邊界側壁間隙壁322具有三角形輪廓或一些其他適合之輪廓。邊界側壁間隙壁322之上部表面平滑或實質上平滑，且朝邏輯區104l向下傾斜。在一些實施例中，邊界側壁322之上部表面自第一虛設罩蓋層2304之頂部表面連續彎曲至邊界側壁間隙壁322之底部表面。蝕刻可例如藉由乾式蝕刻或一些其他適合之蝕刻製程執行。乾式蝕刻可例如使用鹵素化學方法、氟化物化學方法、一些其他適合之一或多種化學方法。鹵素化學方法可例如包含氯氣(例如，Cl2)、溴化氫(例 如，HBr)、氧氣(例如，O2)、氬氣、一些其他適合之鹵素或前述內容的任何組合。氟化物化學方法可例如包含四氟化碳(例如，CF4)、三氟甲烷(例如，CHF3)、二氟甲烷(例如，CH2F2)、六氟化硫(例如，SF6)、六氟乙烷(例如，C2F6)、六氟丙烯(例如，C3F6)、八氟環丁烷(例如，C4F8)、八氟環戊烷(C5F8)、一些其他適合之氟化物、或前述內容的任何組合。
如由圖28之剖面示意圖2800所示出，在上部襯墊層404(參見圖27)中執行蝕刻，以自邏輯區104l移除上部襯墊層404。在一些實施例中，蝕刻產生具有由邊界隔離結構106及邏輯隔離結構310定義之側壁的邏輯凹槽。在一些實施例中，用蝕刻劑執行蝕刻，所述蝕刻劑相對於邊界側壁間隙壁322及第一虛設罩蓋層2304而對於上部襯墊層404及下部襯墊層402具有高蝕刻速率，使得邊界側壁間隙壁322及第一虛設罩蓋層2304充當用於蝕刻之罩幕，且移除下部襯墊層402及上部襯墊層404。
亦由圖28之剖面示意圖2800所示出，形成覆蓋且加襯圖27之結構的邏輯介電層2802。另外，形成覆蓋邏輯介電層2802之邏輯閘極層2804，且形成覆蓋邏輯閘極層2804之邏輯硬式罩幕層2806。邏輯介電層2802可例如由氧化物、高κ介電質、一些其他適合之介電質或前述內容的任何組合形成。邏輯閘極層2804可例如由摻雜多晶矽或未摻雜多晶矽、金屬、一些導電材料或一些其他適合之材料形成。邏輯硬式罩幕層2806可例如由氮化矽、氧化矽、一些其他適合之介電質或前述內容的任何組合形成。在一些實施例中，邏輯介電層2802、邏輯閘極層2804以及邏輯硬式罩幕層2806保形地形成，及/或藉由CVD、PVD、無電式鍍覆、電 鍍、一些其他適合之生長或沉積製程、或前述內容的任何組合形成。
如由圖29之剖面示意圖2900所示出，在邏輯硬式罩幕層2806(參見圖28)及邏輯閘極層2804(參見圖28)中執行蝕刻，以形成一對犧牲邏輯閘極電極2904及一對邏輯閘極硬式罩幕2906。犧牲邏輯閘極電極2904分別上覆於第一邏輯區104l1及第二邏輯區104l2，且邏輯閘極硬式罩幕2906分別上覆於犧牲邏輯閘極電極2904。在一些實施例中，藉由形成且圖案化光阻層2908來執行蝕刻，所述光阻層2908用虛設邏輯閘極硬式罩幕2902及邏輯閘極硬式罩幕2906之佈局覆蓋邏輯硬式罩幕層2806。接著在光阻層2908就位之情況下，施加蝕刻劑至邏輯硬式罩幕層2806及邏輯閘極層2804，直至蝕刻劑到達邏輯介電層2802，且隨後剝離光阻層2908。
如由圖30之剖面示意圖3000所示出，光阻層3002經圖案化以覆蓋邏輯區104l而非記憶體區104m。接著在光阻層3002就位之情況下，施加蝕刻劑至邏輯介電層2802及第一虛設罩蓋層2304，直至蝕刻劑到達虛設襯層304，且隨後剝離光阻層3002。虛設襯層304可例如充當用於蝕刻之蝕刻終止層。
如由圖31之剖面示意圖3100所示出，主側壁間隙壁320沿選擇閘極電極150之側壁、虛設選擇閘極電極162之側壁以及犧牲邏輯閘極電極2904之側壁形成。為了易於示出，僅將主側壁間隙壁320中的一些標記為320。在一些實施例中，主側壁間隙壁320各自包括氧化矽、氮化矽、一些其他適合之介電質或前述內容的任何組合。另外，在一些實施例中，一種用於形成主側壁間隙 壁320之方法包括沉積覆蓋且加襯圖30之結構的主側壁間隙壁層。接著，在主側壁間隙壁層中執行回蝕，以移除主側壁間隙壁層之水平區段，而不移除主側壁間隙壁層之垂直區段。主側壁間隙壁層可例如保形地沉積，及/或可例如藉由CVD、PVD、一些其他適合之沉積製程或前述內容的任何組合形成。
亦由圖31之剖面示意圖3100所示出，個別記憶體源極/汲極區126形成於記憶體區104m中，分別毗鄰選擇閘極電極150。另外，邏輯源極/汲極區312成對形成於邏輯區104l中，其中每對源極/汲極區分別毗鄰犧牲邏輯閘極電極2904之相對側壁。在一些實施例中，一種用於形成個別記憶體源極/汲極區126及邏輯源極/汲極區312之方法包括將離子植入半導體基底104中。可例如選擇摻雜劑及/或植入能量，以便經由虛設襯層304、記憶體介電層1502、邏輯介電層2602以及下部襯墊層402執行離子植入。在其他實施例中，除離子植入之外的一些製程用於形成個別記憶體源極/汲極區126及邏輯源極/汲極區312。
如由圖32之剖面示意圖3200所示出，進行蝕刻以自個別記憶體源極/汲極區126及邏輯源極/汲極區312移除若干層，藉此暴露個別記憶體源極/汲極區126及邏輯源極/汲極區312。在一些實施例中，一種用於執行蝕刻之方法包括施加蝕刻劑至虛設襯層304及記憶體介電層1502，且隨後施加清潔液或混合物以移除殘餘的蝕刻殘餘物。清潔液或混合物可為或以其他方式包括例如硫酸過氧化氫混合物(sulfuric acid hydrogen peroxide mixture；SPM)或一些其他適合之清潔液或混合物。另外，在一些實施例中，特別使用選擇閘極硬式罩幕152及控制閘極硬式罩幕154、邏 輯閘極硬式罩幕2906以及第一虛設罩蓋層2304作為罩幕來執行蝕刻。
亦由圖32之剖面示意圖3200所示出，矽化物襯墊3207形成於個別記憶體源極/汲極區126及邏輯源極/汲極區312上。矽化物襯墊可為或以其他方式包括例如矽化鎳或一些其他適合之矽化物，及/或可藉由例如自對準矽化物製程或一些其他適合之生長製程形成。
如由圖33之剖面示意圖3300所示出，形成覆蓋圖32之結構的第二硬式罩幕ARC 3302。另外，第二硬式罩幕ARC 3302可例如用平坦或實質上平坦的頂部表面形成。在一些實施例中，一種用於形成第二硬式罩幕ARC 3302之方法包括在所示出之結構上方旋塗的有機ARC。
如由圖34之剖面示意圖3400所示出，執行蝕刻以移除硬式罩幕及第一虛設罩蓋層2304。在一些實施例中，用蝕刻劑執行蝕刻，所述蝕刻劑對於第二硬式罩幕ARC 3302具有與硬式罩幕及第一虛設罩蓋層2304相同或實質上相同的蝕刻速率。因此，第二硬式罩幕ARC 3302經充分蝕刻以暴露硬式罩幕及第一虛設罩蓋層2304之後，第二硬式罩幕ARC 3302之頂部表面、第一虛設罩蓋層2304之頂部表面以及硬式罩幕之頂部表面被一起回蝕。此蝕刻製程不會對結構進行過研磨，且因此不會引起邊緣記憶胞相對於記憶體陣列之中心記憶胞的「凹陷」。在一些實施例中，蝕刻是包含CH2F2、CHF3及/或He蝕刻劑之乾式蝕刻。對比而言，若自圖33至圖34執行CMP，則CMP可引起過研磨，其中記憶體陣列之邊緣區中的控制閘極、選擇閘極或上覆硬式罩幕具有小於記 憶體陣列之中心區中的對應控制閘極、選擇閘極或上覆硬式罩幕的高度。
如由圖35之剖面示意圖3500所示出，第二硬式罩幕ARC 3302(參見圖34)經移除，且隨後形成代替第二硬式罩幕ARC 3302的下部ILD層174l。另外，形成覆蓋圖34之結構且在一些實施例中具有平坦或實質上平坦的頂部表面的下部ILD層174l。下部ILD層174l可例如為氧化物、低κ介電質、一些其他適合之介電質或前述內容的任何組合。第二硬式罩幕ARC 3302可例如藉由蝕刻製程或一些其他適合之移除製程移除。在一些實施例中，一種用於形成下部ILD層174l之方法包括沉積下部ILD層174l，且隨後在下部ILD層174l之頂部表面中執行平坦化。下部ILD層174l可例如藉由CVD、PVD、濺鍍或前述內容的任何組合沉積。平坦化可例如藉由CMP或一些其他適合之平坦化製程來執行。
如由圖36之剖面示意圖3600所示出，在下部ILD層174l中執行平坦化以使下部ILD層174l之頂部表面凹入至約與犧牲邏輯閘極電極2904之頂部表面齊平，藉此暴露犧牲邏輯閘極電極2904。平坦化可例如藉由CMP或一些其他適合之平坦化製程來執行。
如由圖37之剖面示意圖3700所示出，形成覆蓋記憶體區104m及邊界隔離結構106而不覆蓋邏輯區104l之第二虛設罩蓋層3702。第二虛設罩蓋層3702可為例如氧化物、氮化物、一些其他適合之介電質或前述內容的任何組合。在一些實施例中，一種用於形成第二虛設罩蓋層3702之方法包括藉由CVD、PVD或一些其他適合之沉積製程沉積第二虛設罩蓋層3702，且隨後藉由 例如微影及蝕刻製程或藉由一些其他適合之圖案化製程使第二虛設罩蓋層3702圖案化。
亦由圖37之剖面示意圖3700所示出，在犧牲邏輯閘極電極2904(參見圖36)中執行蝕刻以移除犧牲邏輯閘極電極2904且定義邏輯開口來代替犧牲邏輯閘極電極2904。在一些實施例中，一種用於執行蝕刻之方法包括在第二虛設罩蓋層3702就位之情況下，施加蝕刻劑至犧牲邏輯閘極電極2904直至犧牲邏輯閘極電極2904經移除。第二虛設罩蓋層3702及其他介電結構(例如，下部ILD層174l)可充當施加蝕刻劑時的罩幕。
如由圖38之剖面示意圖3800所示出，邏輯閘極電極3802形成於邏輯開口中。邏輯閘極電極3802可例如為金屬、摻雜多晶矽、與犧牲邏輯閘極電極2904不同的材料或一些其他適合之導電材料。在一些實施例中，一種用於形成邏輯閘極電極3802之方法包括形成覆蓋第二虛設罩蓋層3702(參見圖37)且進一步填充邏輯開口之導電層。導電層可藉由例如CVD、PVD、無電式鍍覆、電鍍或一些其他適合之生長或沉積製程來形成。接著，在導電層及第二虛設罩蓋層3702中執行平坦化直至到達下部ILD層174l且移除第二虛設罩蓋層3702為止。平坦化可例如藉由CMP或一些其他適合之平坦化製程來執行。
如由圖39之剖面示意圖3900所示出，形成覆蓋圖38之結構且具有平坦或實質上平坦的頂部表面的上部ILD層174u。上部ILD層174u可例如為氧化物、低κ介電質、一些其他適合之介電質或前述內容的任何組合。另外，上部ILD層174u可例如藉由沉積上部ILD層174u且隨後在上部ILD層174u之頂部表面中執 行平坦化來形成。沉積可例如藉由CVD、PVD、濺鍍或前述內容的任何組合執行。平坦化可例如藉由CMP或一些其他適合之平坦化製程來執行。
亦由圖39之剖面示意圖3900所示出，形成接觸件(或稱接觸通孔)161，所述接觸件穿過上部ILD層174u及下部ILD層174l延伸至個別記憶體源極/汲極區126、邏輯源極/汲極區312、共同記憶體源極/汲極區128、控制閘極電極138、選擇閘極電極150、抹除閘極電極144、邏輯閘極電極3802或前述內容的任何組合。
參考圖40，提供用於形成包括具有邊界側壁間隙壁之嵌入式記憶體邊界結構之IC之方法的一些實施例的流程圖4000。IC可例如對應於圖4至圖39之IC。
在步驟4002處，提供基底。基底包括將基底之記憶體區與基底之邏輯區隔開的邊界隔離結構。參見例如圖4至圖6。
在步驟4004處，記憶胞結構形成於記憶體區上。記憶胞結構包含閘極電極及閘極電極上方的閘極電極硬式罩幕。閘極電極硬式罩幕具有設置在半導體基底之上部表面上方第一高度處的上部表面。參見例如圖7至圖19。
在步驟4006處，抗凹陷結構形成於隔離結構上。抗凹陷結構具有設置在半導體基底之上部表面上方第二高度處的上部表面。第二高度等於第一高度。參見例如圖15至圖19。
在步驟4008處，在記憶胞結構及抗凹陷結構就位之情況下，執行平坦化。平坦化終止在對應於一高度的平面上，所述高度對應於閘極電極及抗凹陷結構兩者。參見例如圖15至圖19。
在步驟4010處，在執行平坦化之後，邏輯元件結構形成於邏輯區上。參見例如圖23至圖39。
雖然圖40的流程圖4000在本文中示出且描述為一系列動作或事件，但應瞭解，不應以限制性意義來解釋此類動作或事件的所示出次序。舉例而言，除本文中所示出及/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時出現。此外，可並非需要所有經示出的動作以實施本文中描述的一或多個態樣或實施例，且本文中所描繪的動作中的一或多者可在一或多個單獨動作及/或階段中進行。
鑒於前述內容，本申請案之一些實施例是關於一種積體電路(IC)。積體電路包含具有由隔離結構隔開之邏輯區及記憶胞區之半導體基底。隔離結構延伸至半導體基底之頂部表面中且包括介電材料。邏輯元件配置於邏輯區上。記憶體元件配置於記憶體區上。記憶體元件包含閘極電極及閘極電極上方的記憶體硬式罩幕。抗凹陷結構設置在隔離結構上。從半導體基底的之頂部表面量起，抗凹陷結構之上部表面及記憶體硬式罩幕之上部表面具有相等高度。
一種用於形成積體電路(IC)之方法，所述方法包括：在半導體基底中形成隔離結構，其中隔離結構將半導體基底之記憶體區與半導體基底之邏輯區隔開；在記憶體區上形成記憶胞結構，所述記憶胞結構包括閘極電極及閘極電極上方的閘極電極硬式罩幕，且閘極電極硬式罩幕具有設置在半導體基底之上部表面上方第一高度處的上部表面；在隔離結構上形成抗凹陷結構，其中抗凹陷結構具有設置在半導體基底之上部表面上方第二高度處 的上部表面，第二高度等於第一高度；在記憶胞結構及抗凹陷結構就位之情況下，執行平坦化且使平坦化終止在對應於一高度之平面上，所述高度對應於閘極電極及抗凹陷結構兩者；以及在執行平坦化之後，在邏輯區上形成邏輯元件結構。
又一實施例涉及一種積體電路(IC)。IC包含具有由隔離結構隔開之周邊區及記憶胞區的半導體基底。隔離結構延伸至半導體基底之頂部表面中且包括介電材料。邏輯元件設置在周邊區上，且記憶體元件設置在記憶體區上。記憶體元件包含閘極電極及閘極電極上方的記憶體硬式罩幕。抗凹陷結構設置在隔離結構上。抗凹陷結構之上部表面與記憶體硬式罩幕之上部表面共面。
本發明的一些實施例是關於一種積體電路，其包括：半導體基底，包含由隔離結構隔開之邏輯區及記憶胞區，其中所述隔離結構延伸至所述半導體基底之頂部表面中且包括介電材料；邏輯元件，在所述邏輯區上；記憶體元件，在所述記憶體區上，其中所述記憶體元件包含第一選擇閘極電極；以及虛設選擇閘極結構，由設置在所述隔離結構上的導電材料製成，其中從所述半導體基底之所述頂部表面量起，所述虛設選擇閘極結構之上部表面及所述第一選擇閘極電極之上部表面具有相等高度。
在一些實施例中，更包括：選擇閘極硬式罩幕，在所述第一選擇閘極電極上方；虛設硬式罩幕，在所述虛設選擇閘極結構上方；其中從所述半導體基底之所述頂部表面量起，所述選擇閘極硬式罩幕之上部表面及所述虛設硬式罩幕之上部表面具有相等高度。在一些實施例中，更包括：介電層，在所述隔離結構上方，所述介電層包括最上部表面及凹入的上部表面，所述最上部 表面與所述選擇閘極硬式罩幕之所述上部表面齊平且所述凹入的上部表面在所述最上部表面下方；以及層間介電(ILD)層，設置在所述凹入的上部表面上方且具有與所述介電層之所述最上部表面齊平的上部表面。在一些實施例中，更包括：虛設控制閘極結構，設置在所述隔離結構上，其中所述虛設控制閘極結構具有面向所述記憶胞區的內側壁；以及側壁間隙壁，沿所述虛設控制閘極結構之所述內側壁且設置在所述隔離結構上，其中所述側壁間隙壁具有面向所述記憶胞區的內側壁，其中所述虛設選擇閘極結構沿所述側壁間隙壁之所述內側壁設置且設置在所述隔離結構上。在一些實施例中，所述側壁間隙壁包括：外氧化層，沿所述虛設控制閘極結構之所述內側壁；氮化層，沿所述氧化層之內側壁；以及內氧化層，沿所述氮化層之內側壁，所述內氧化層具有接觸所述虛設選擇閘極電極之外側壁的內側壁。在一些實施例中，所述記憶體元件包括：第一個別源極/汲極區及第二個別源極/汲極區，在所述半導體基底中；共同源極/汲極區，在所述半導體基底中，在所述第一個別源極/汲極區與所述第二個別源極/汲極區之間側向間隔開，其中所述共同源極/汲極區藉由第一通道區與所述第一個別源極/汲極區隔開，且其中所述共同源極/汲極區藉由第二通道區與所述第二個別源極/汲極區隔開；抹除閘極電極，在所述共同源極/汲極區上方；第一浮置閘極電極及第二浮置閘極電極，分別在所述第一通道區及所述第二通道區上方；第一控制閘極電極及第二控制閘極電極，分別上覆於所述第一浮置閘極電極及所述第二浮置閘極電極；以及所述第一選擇閘極電極及第二選擇閘極電極分別在所述第一通道區及所述第二通道區上，且分別 藉由所述第一浮置閘極電極及所述第二浮置閘極電極與所述共同源極/汲極側向間隔開。在一些實施例中，更包括：控制閘極硬式罩幕，在所述第一控制閘極電極上方；其中從所述半導體基底之所述頂部表面量起，所述控制閘極硬式罩幕之上部表面及所述虛設硬式罩幕之上部表面具有相等高度。在一些實施例中，更包括：襯層，沿所述第一選擇閘極電極及所述第二選擇閘極電極之外側壁延伸；以及額外的最外側壁間隙壁，沿所述襯層之外側壁設置，其中所述額外的最外側壁間隙壁之外側壁實質上對準至所述第一個別源極/汲極區及所述第二個別源極/汲極區之內邊緣。
本發明的一些實施例是關於一種積體電路的形成方法，其包括：在半導體基底中形成隔離結構，其中所述隔離結構將所述半導體基底之記憶體區與所述半導體基底之邏輯區隔開；在所述記憶體區上形成分離式閘極快閃記憶胞結構之陣列，所述分離式閘極快閃記憶胞結構之陣列包括所述陣列之中心區中的中心記憶胞及所述陣列之邊緣區中的邊緣記憶胞，所述邊緣區在所述中心區與所述隔離結構之間間隔開；其中所述邊緣記憶胞包含邊緣閘極電極及所述邊緣閘極電極上方的邊緣閘極電極硬式罩幕，且所述中心記憶胞包含中心閘極電極及所述中心閘極電極上方的中心閘極電極硬式罩幕；在所述隔離結構上形成虛設閘極結構；以及在所述分離式閘極快閃記憶胞結構及所述虛設閘極結構就位之情況下，執行平坦化且在對應於一高度之平面上終止所述平坦化，所述高度對應於所述閘極電極及所述虛設閘極結構兩者，其中所述平坦化引起所述邊緣閘極電極硬式罩幕之平坦化上部表面與所述中心閘極電極硬式罩幕之平坦化上部表面之間的高度差， 所述高度差在大約40埃與大約10埃之間的範圍內。
在一些實施例中，更包括：在所述隔離結構上方形成側壁間隙壁，所述側壁間隙壁配置於所述邏輯區與所述虛設閘極結構之間。在一些實施例中，所述側壁間隙壁具有三角形剖面。在一些實施例中，更包括：形成覆蓋所述半導體基底的襯墊層；用所述隔離結構之佈局使所述襯墊層圖案化；在所述襯墊層就位之情況下，對所述半導體基底執行第一蝕刻以在所述半導體基底中形成隔離溝渠；用介電材料填充所述隔離溝渠以形成所述隔離結構；以及在所述側壁間隙壁就位之情況下，對所述襯墊層執行第二蝕刻以自所述邏輯區移除所述襯墊層。在一些實施例中，形成所述邏輯元件結構包括：在虛設罩蓋層、所述側壁間隙壁以及所述邏輯區上方形成保形高κ介電層；在所述保形高κ介電層上方形成多晶矽層；以及對所述保形高κ介電層及所述多晶矽層執行蝕刻以形成堆疊於所述邏輯區上的多晶矽閘極電極及高κ閘極介電層。在一些實施例中，更包括：用金屬閘極電極替換所述多晶矽閘極電極。在一些實施例中，在執行所述平坦化之前，所述分離式閘極快閃記憶胞結構之陣列及所述虛設閘極結構建立表面形狀可變的(topographically variable)頂部表面，所述方法更包括：在所述表面形狀可變的頂部表面上方旋塗液體抗反射塗層(ARC)，所述液體ARC具有齊平的上部ARC表面，在所述表面形狀可變的頂部表面上方具有不同深度；以及同時回蝕所述液體ARC及所述分離式閘極快閃記憶胞結構之陣列的一部分及/或所述虛設閘極結構的一部分，使得所述液體ARC之降低的上部表面與所述分離式閘極快閃記憶胞結構之陣列的降低的上部表面齊平 及/或與所述虛設閘極結構之降低的上部表面齊平。
本發明的一些實施例是關於一種積體電路的形成方法，其包括：在半導體基底之上部表面中形成隔離結構；在所述半導體基底之所述上部表面上方形成閘極氧化物；在所述閘極氧化物上方形成導電浮置閘極層；在所述浮置閘極層上方及所述隔離結構上方形成控制閘極介電層；在所述控制閘極介電層上方形成導電控制閘極層，所述導電控制閘極層在所述隔離結構上方延伸；在所述導電控制閘極層上方形成控制閘極硬式罩幕層，所述控制閘極硬式罩幕層在所述隔離結構上方延伸；使所述控制閘極硬式罩幕層、所述導電控制閘極層、所述控制閘極介電層以及所述導電浮置閘極層圖案化，所述圖案化在記憶體區上方留下一對控制閘極電極及分別在其上的一對控制閘極硬式罩幕，且在隔離區上方留下虛設控制閘極結構及在其上的虛設控制閘極硬式罩幕結構；在所述對控制閘極電極之上部表面及側壁表面上方及在所述虛設控制閘極硬式罩幕結構上方形成選擇閘極層，所述選擇閘極層具有第一表面形狀可變的上部表面；在所述第一表面形狀可變的上部表面上方旋塗第一液體抗反射塗層(ARC)，所述第一液體ARC具有平的上部ARC表面且具有至所述第一表面形狀可變的頂部表面的不同深度；以及回蝕所述第一液體ARC及所述選擇閘極層，使得所述選擇閘極層之經回蝕上部表面的第一高度小於所述虛設控制閘極硬式罩幕的第二高度。
在一些實施例中，更包括：在所述選擇閘極層之所述經回蝕上部表面上方及在所述對控制閘極電極上方形成記憶體硬式罩幕層；以及在所述記憶體硬式罩幕層就位之情況下，執行蝕刻 以移除部分所述記憶體硬式罩幕層，藉此在所述記憶體區上方提供選擇閘極硬式罩幕及在所述隔離區上方提供虛設選擇閘極硬式罩幕結構，及移除部分所述選擇閘極層以在所述選擇閘極硬式罩幕下方提供選擇閘極及在所述虛設選擇閘極硬式罩幕結構下方提供虛設選擇閘極結構。在一些實施例中，更包括：在所述虛設選擇閘極硬式罩幕結構上方形成光阻罩幕，所述光阻罩幕在所述隔離區上方具有光阻罩幕邊緣；在所述光阻罩幕就位之情況下，執行蝕刻以使所述隔離區上方的所述虛設選擇閘極硬式罩幕結構的一部分凹入；以及移除所述光阻罩幕以提供第二表面形狀可變的表面。在一些實施例中，更包括：在所述第二表面形狀可變的上部表面上方旋塗第二液體抗反射塗層(ARC)，所述第二液體ARC具有平的上部ARC表面且具有至所述第二表面形狀可變的頂部表面的不同深度；以及回蝕所述第二液體ARC以提供實質上水平的上部表面。在一些實施例中，回蝕所述第二液體ARC包括非選擇性蝕刻且不包含化學機械平坦化。
前文概述若干實施例的特徵以使得所屬領域中具通常知識者可更佳地理解本揭露內容的態樣。所屬領域中具通常知識者應理解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入之實施例的相同目的及/或達成相同優點的其他方法及結構之基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露內容的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露內容的精神及範疇的情況下在本文中作出各種改變、替代以及更改。

Claims (10)

  1. 一種積體電路，包括：半導體基底，包含由隔離結構隔開之邏輯區及記憶胞區，其中所述隔離結構延伸至所述半導體基底之頂部表面中且包括介電材料；邏輯元件，在所述邏輯區上；記憶體元件，在所述記憶體區上，其中所述記憶體元件包含第一選擇閘極電極；以及虛設選擇閘極結構，由設置在所述隔離結構上的導電材料製成，其中從所述半導體基底之所述頂部表面量起，所述虛設選擇閘極結構之上部表面及所述第一選擇閘極電極之上部表面具有相等高度。
  2. 如申請專利範圍第1項所述的積體電路，更包括：選擇閘極硬式罩幕，在所述第一選擇閘極電極上方；虛設硬式罩幕，在所述虛設選擇閘極結構上方；其中從所述半導體基底之所述頂部表面量起，所述選擇閘極硬式罩幕之上部表面及所述虛設硬式罩幕之上部表面具有相等高度。
  3. 如申請專利範圍第2項所述的積體電路，更包括：介電層，在所述隔離結構上方，所述介電層包括最上部表面及凹入的上部表面，所述最上部表面與所述選擇閘極硬式罩幕之所述上部表面齊平且所述凹入的上部表面在所述最上部表面下方；以及層間介電(ILD)層，設置在所述凹入的上部表面上方且具有與所述介電層之所述最上部表面齊平的上部表面。
  4. 如申請專利範圍第1項所述的積體電路，更包括：虛設控制閘極結構，設置在所述隔離結構上，其中所述虛設控制閘極結構具有面向所述記憶胞區的內側壁；以及側壁間隙壁，沿所述虛設控制閘極結構之所述內側壁且設置在所述隔離結構上，其中所述側壁間隙壁具有面向所述記憶胞區的內側壁，其中所述虛設選擇閘極結構沿所述側壁間隙壁之所述內側壁設置且設置在所述隔離結構上。
  5. 一種積體電路的形成方法，所述方法包括：在半導體基底中形成隔離結構，其中所述隔離結構將所述半導體基底之記憶體區與所述半導體基底之邏輯區隔開；在所述記憶體區上形成分離式閘極快閃記憶胞結構之陣列，所述分離式閘極快閃記憶胞結構之陣列包括所述陣列之中心區中的中心記憶胞及所述陣列之邊緣區中的邊緣記憶胞，所述邊緣區在所述中心區與所述隔離結構之間間隔開；其中所述邊緣記憶胞包含邊緣閘極電極及所述邊緣閘極電極上方的邊緣閘極電極硬式罩幕，且所述中心記憶胞包含中心閘極電極及所述中心閘極電極上方的中心閘極電極硬式罩幕；在所述隔離結構上形成虛設閘極結構；以及在所述分離式閘極快閃記憶胞結構及所述虛設閘極結構就位之情況下，執行平坦化且在對應於一高度之平面上終止所述平坦化，所述高度對應於所述閘極電極及所述虛設閘極結構兩者，其中所述平坦化引起所述邊緣閘極電極硬式罩幕之平坦化上部表面與所述中心閘極電極硬式罩幕之平坦化上部表面之間的高度差，所述高度差在大約40埃與大約10埃之間的範圍內。
  6. 如申請專利範圍第5項所述的積體電路的形成方法，更包括：在所述隔離結構上方形成側壁間隙壁，所述側壁間隙壁配置於所述邏輯區與所述虛設閘極結構之間。
  7. 如申請專利範圍第5項所述的積體電路的形成方法，其中，在執行所述平坦化之前，所述分離式閘極快閃記憶胞結構之陣列及所述虛設閘極結構建立表面形狀可變的(topographically variable)頂部表面，所述方法更包括：在所述表面形狀可變的頂部表面上方旋塗液體抗反射塗層(ARC)，所述液體ARC具有齊平的上部ARC表面，在所述表面形狀可變的頂部表面上方具有不同深度；以及同時回蝕所述液體ARC及所述分離式閘極快閃記憶胞結構之陣列的一部分及/或所述虛設閘極結構的一部分，使得所述液體ARC之降低的上部表面與所述分離式閘極快閃記憶胞結構之陣列的降低的上部表面齊平及/或與所述虛設閘極結構之降低的上部表面齊平。
  8. 一種積體電路的形成方法，所述方法包括：在半導體基底之上部表面中形成隔離結構；在所述半導體基底之所述上部表面上方形成閘極氧化物；在所述閘極氧化物上方形成導電浮置閘極層；在所述浮置閘極層上方及所述隔離結構上方形成控制閘極介電層；在所述控制閘極介電層上方形成導電控制閘極層，所述導電控制閘極層在所述隔離結構上方延伸；在所述導電控制閘極層上方形成控制閘極硬式罩幕層，所述控制閘極硬式罩幕層在所述隔離結構上方延伸；使所述控制閘極硬式罩幕層、所述導電控制閘極層、所述控制閘極介電層以及所述導電浮置閘極層圖案化，所述圖案化在記憶體區上方留下一對控制閘極電極及分別在其上的一對控制閘極硬式罩幕，且在隔離區上方留下虛設控制閘極結構及在其上的虛設控制閘極硬式罩幕結構；在所述對控制閘極電極之上部表面及側壁表面上方及在所述虛設控制閘極硬式罩幕結構上方形成選擇閘極層，所述選擇閘極層具有第一表面形狀可變的上部表面；在所述第一表面形狀可變的上部表面上方旋塗第一液體抗反射塗層(ARC)，所述第一液體ARC具有平的上部ARC表面且具有至所述第一表面形狀可變的頂部表面的不同深度；以及回蝕所述第一液體ARC及所述選擇閘極層，使得所述選擇閘極層之經回蝕上部表面的第一高度小於所述虛設控制閘極硬式罩幕的第二高度。
  9. 如申請專利範圍第8項所述的積體電路的形成方法，更包括：在所述選擇閘極層之所述經回蝕上部表面上方及在所述對控制閘極電極上方形成記憶體硬式罩幕層；以及在所述記憶體硬式罩幕層就位之情況下，執行蝕刻以移除部分所述記憶體硬式罩幕層，藉此在所述記憶體區上方提供選擇閘極硬式罩幕及在所述隔離區上方提供虛設選擇閘極硬式罩幕結構，及移除部分所述選擇閘極層以在所述選擇閘極硬式罩幕下方提供選擇閘極及在所述虛設選擇閘極硬式罩幕結構下方提供虛設選擇閘極結構。
  10. 如申請專利範圍第9項所述的積體電路的形成方法，更包括：在所述虛設選擇閘極硬式罩幕結構上方形成光阻罩幕，所述光阻罩幕在所述隔離區上方具有光阻罩幕邊緣；在所述光阻罩幕就位之情況下，執行蝕刻以使所述隔離區上方的所述虛設選擇閘極硬式罩幕結構的一部分凹入；以及移除所述光阻罩幕以提供第二表面形狀可變的表面。
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