TWI762043B - 半導體裝置以及其製作方法 - Google Patents

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謝智仁
黃志斌
詹景文
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Abstract

提供一種製造半導體裝置的方法。該方法包含在基板的周邊區域中，形成第一隔離特徵；在形成第一隔離特徵之後，凹陷基板的單元區域；在凹陷基板的單元區域之後，在基板的單元區域中，形成第二隔離特徵；在基板的單元區域上，形成複數個控制閘極；以及在基板的周邊區域上，形成閘極堆疊。

Description

半導體裝置以及其製作方法
本揭露是關於一種半導體裝置以及其製作方法。
在過去的幾十年中，半導體積體電路產業經歷了指數增長。在積體電路發展的過程中，功能密度(即每個晶片區域的內連接裝置的數量)廣泛地增加，而幾何尺寸(即可以使用製程產生的最小部件(或線))卻減小了。在某些積體電路設計中，隨著技術節點縮小而實現的一項進步是，用金屬閘極電極取代了多晶矽閘極電極，從而減小特徵尺寸並改善了裝置性能。
超快閃技術使設計人員能夠通過使用分離閘極(split-gate)快閃記憶體單元來創建具有成本效益的高性能可編程的系統單晶片(system on chip；SOC)方案。第三代嵌入式超快閃記憶體(third generation embedded super-flash memory；ESF3)的大規模擴展使設計具有高記憶體陣列密度的快閃記憶體成為可能。
根據本揭露的部分實施方式，一種製造半導體裝置的方法，包含：在一基板的一周邊區域中，形成一第一隔離特徵；在形成該第一隔離特徵之後，凹陷該基板的一單元區域；在凹陷該基板的該單元區域之後，在該基板的該單元區域中，形成一第二隔離特徵；在該基板的該單元區域上，形成複數個控制閘極；以及在該基板的該周邊區域上，形成一閘極堆疊。
根據本揭露的部分實施方式，一種製造半導體裝置的方法，包含：在一基板的一周邊區域中，形成一第一隔離特徵；在形成該第一隔離特徵之後，在該基板的該周邊區域以及一單元區域上，沉積一浮置閘極層；在該浮置閘極層以及該基板的該單元區域中，形成一凹槽；在該凹槽中，形成一第二隔離特徵；在該基板的該單元區域上的浮置閘極層上，形成複數個控制閘極；以及在該基板的該周邊區域上，形成一閘極堆疊。
根據本揭露的部分實施方式，一半導體裝置包含基板、隔離特徵、記憶體單元以及半導體裝置。基板具有單元區域、周邊區域以及位於單元區域以及周邊區域之間的過渡區域。隔離特徵位於該過渡區域中，其中該基板包含突出部分，位於該隔離特徵的第一部分以及第二部分之間，該第二部分位於該第一部分以及該單元區域之間，且該隔離特徵的該第一部分的一上表面具有一第 一局部以及低於該第一局部的一第二局部，且該第二局部位於該第一局部以及隔離特徵的該第二部分之間。記憶體單元位於該基板的該單元區域上。半導體裝置位於基板的周邊區域上。
110:基板
112:單元區域
112a:主動區
112b:基底部分
112S:上表面
112R:凹處
112T:溝槽
114:周邊區域
114a:主動區
114S:上表面
114T:溝槽
116:過渡區域
116p:突出部分
116T:溝槽
116T’:溝槽
120:襯墊層
120’:圖案化的襯墊層
130:硬式遮罩層
130’:圖案化的硬式遮罩層
144:隔離特徵
144T:上表面
144B:下表面
146:隔離特徵
146B:下表面
146T:上表面
146TA:上表面
146TB:上表面
150:襯墊層
160:硬式遮罩層
170:襯墊層
180:穿隧薄層
180’:圖案化的穿隧薄層
182:穿隧層
188:介電層
190:浮置閘極薄層
190’:圖案化的浮置閘極薄層
192:浮置閘極
200:襯墊層
200’:圖案化的襯墊層
210:硬式遮罩層
210’:圖案化的硬式遮罩層
222:隔離特徵
222T:上表面
222B:下表面
226:隔離特徵
226T:上表面
226B:下表面
300:閘極堆疊
300’:半導體堆疊
300”:半導體堆疊
310:介電薄層
312:介電層
314:介電層
320:控制閘極薄層
322:控制閘極
324:控制閘極層
330:硬式遮罩層
332:硬式遮罩
334:硬式遮罩層
340:間隔物
345:間隔物
352:選擇閘極介電層
362:選擇閘極
364:擦除閘極
370:硬式遮罩
400:半導體裝置
400’:虛設半導體裝置
400SD:源極/汲極區域
410:閘極堆疊
510:蝕刻停止層
520:層間介電質
10:記憶體單元
SR:源極區域
DR:汲極區域
SRD:介電層
M:方法
S1~S20:步驟
B-B:線
C-C:線
根據以下詳細說明並配合閱讀附圖，使本揭露的態樣獲致較佳的理解。須注意的是，根據業界的標準作法，圖式的各種特徵並未按照比例繪示。事實上，為了進行清楚的討論，特徵的尺寸可以經過任意的縮放。
圖1A及1B是根據部分實施方式之製作半導體裝置的方法的流程圖。
圖2A至21C為根據部分實施方式之在不同階段製作半導體裝置的方法。
圖22A至22B為根據部分實施方式之半導體裝置的剖面圖。
圖23A至23B為根據部分實施方式之半導體裝置的剖面圖。
圖24A至24B為根據部分實施方式之半導體裝置的剖面圖。
以下揭露提供許多不同實施例或例示，以實施所提供之發明標的的不同特徵。以下敘述之成份及排列方式 的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵及第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵與第二特徵之間，以致第一特徵及第二特徵沒有直接接觸的實施例。此外，在各種實施例中，本揭露可重複標號以及/或用字。此重複是為了簡單和清楚起見，其本身不限定各個實施方式以及/或配置之間的關係。
再者，空間相對性用語，例如「下方(beneath)」、「在...之下(below)」、「低於(lower)」、「在...之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵及其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。
快閃記憶體可以形成在塊狀矽基板上，並使用各種偏壓條件來讀取和寫入數據值。舉例而言，EFS3單元(或所謂的「第三代快閃記憶體」單元)包括一對對稱的分離閘極記憶體單元，其中每個分離閘極記憶體單元包括一對源極/汲極區域以及設置於其間的通道區域。在EFS3架構中，每個分離閘極記憶體單元的源極/汲極區域之一是與其相鄰單元共享的共用源極/汲極區域，而另一個源極/汲極區域是該單元獨有的源極/汲極區域。在 每個分離閘極記憶體單元內，在單元的通道區域上方設置有浮置閘極，並且在浮置閘極上方設置有控制閘極。選擇閘極設置在浮置閘極和控制閘極的一側上(例如在EFS3單元的單個源極/汲極區域與浮置閘極和/或控制閘極的側壁之間)。至少一個單元被配置使其在浮置閘極上存儲可變電荷水平，其中該電荷的水平對應於存儲在該單元中的數據狀態，且以非易失性方式存儲，使得所存儲的電荷/數據在沒有電源的情況下持續存在。
通過改變浮置閘極上存儲的電荷量，可以相應地改變記憶體單元裝置的閾值電壓Vth。舉例而言，為了對單元執行編程操作(例如寫入邏輯「0」、編程為「0」、Vth為高)，控制閘極被施加相對高的偏置電壓(例如至少高一個數量級)，相對於施加跨於通道區域的電壓和/或施加於選擇閘極的電壓。此高偏置電壓促進了載子從通道區域向控制閘極的佛勒-諾德翰穿隧(Fowler-Nordheim tunneling)。當載子向控制閘極穿隧時，載子被困在浮置閘極中並改變單元的Vth。相反地，為了對單元執行擦除操作(例如，寫入邏輯「1」，擦除為「1」，Vth為低)，擦除閘極被施加相對高的偏置電壓(例如至少高一個數量級)，相對於施加跨於通道區域的電壓和/或施加於控制閘極的電壓。此高偏置電壓促進載子從浮置閘極向擦除閘極的佛勒-諾德翰穿隧(Fowler-Nordheim tunneling)，從而從浮置閘極中移除載子，並再次以可預測的方式改變單元的Vth。 隨後，在讀取操作期間，將電壓施加到選擇閘極以使一部分通道區域導通。向選擇閘極施加電壓將載子吸引到與選擇閘極相鄰的通道區域的一部分。當施加選擇閘極電壓時，大於Vth但小於Vth+ΔVth的電壓被施加到控制閘極(其中ΔVth是浮置閘極上捉取電荷所引起的Vth的變化)。如果記憶體單元裝置開啟(即允許電荷流動)，則認為其包含第一數據狀態(例如邏輯「1」被讀取)。如果記憶體單元裝置沒有開啟，則認為其包含第二數據狀態(例如邏輯「0」被讀取)。
由於在執行編程和/或擦除操作中涉及高電壓，因此在某些情況下使用高能量的注入來形成快閃記憶體單元的源極/汲極區域。因此，快閃記憶體的源極/汲極區域可以比低壓互補式金氧半導體(Complementary Metal-Oxide-Semiconductor；CMOS)裝置的源極/汲極區域注入更深。該額外的注入深度可以幫助減少在源極/汲極區域的邊緣附近的基板表面處的電流擁擠。
本揭露的部分實施方式涉及形成在基板的凹陷區域上的形成的快閃記憶體裝置。儘管以下關於分離閘極快閃記憶體示出了部分實施方式，但是應當理解，該概念不限於分離閘極快閃記憶體單元，而是還適用於其他類型的快閃記憶體單元以及其他類型的半導體裝置，例如金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor；MOSFET)、鰭式場效電晶體(Fin Field Effect Transistor；FinFET)等。
圖1A和1B是根據部分實施方式不同階段製造半導體裝置的方法M的流程圖。圖2A至圖21C示出了根據部分實施方式的在不同階段製造半導體裝置的方法。應當理解，在方法M之前、期間或之後，可以實施額外的步驟，且方法M的其他實施方式中，可以替換或消除所描述的部分步驟。
圖2A是根據部分實施方式的半導體裝置的上視圖，圖2B是沿著圖2A的線B-B截取的剖面圖。參照圖1A和圖2A和2B，方法M開始於步驟S1，在步驟S1中提供基板110，並且在基板110上形成襯墊層120和硬式遮罩層130。在部分實施方式中，基板110可以是半導體基板，例如塊狀矽基板、鍺基板、化合物半導體基板或其他合適的基板。基板110可以包括：在塊狀半導體上的磊晶層；在塊狀矽上的矽鍺層；在塊狀矽鍺上的矽層；或絕緣體上半導體(semiconductor-on-insulator；SOI)結構。基板110包括單元區域112、周邊區域114和過渡區域116。周邊區域114位於單元區域112的至少一個邊緣處。舉例而言，周邊區域114圍繞單元區域112。過渡區域116設置在單元區域112和周邊區域114之間。
襯墊層120可以是包括使用例如熱氧化製程形成 的氧化矽的薄膜。襯墊層120可以用作基板110和硬式遮罩層130之間的緩衝層。襯墊層120還可以用作用於在後續製程中蝕刻硬式遮罩層130的蝕刻停止層。在部分實施方式中，硬式遮罩層130由介電材料例如氮化矽形成，例如使用低壓化學氣相沉積(low-pressure chemical vapor deposition；LPCVD)或電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)。舉例而言，襯墊層120的厚度可以在大約30埃至大約300埃的範圍內。
參照圖1A和圖3，其中圖3的橫截面位置與圖2B的橫截面位置相同。方法M進行到步驟S2，在步驟S2中，對圖案化基板110以在過渡區域和周邊區域中形成多個溝槽。在本實施方式中，襯墊層120、硬式遮罩層130(參考圖2B)被圖案化以分別形成圖案化的襯墊層120’和圖案化的硬式遮罩層130’，並且圖案化基板110以在過渡區域116中形成溝槽116T並在周邊區域114中形成至少一個溝槽114T。
舉例而言，在硬式遮罩層130(參見圖2B)上形成光阻層，然後通過曝光微影製程對其進行圖案化，從而在光阻層中形成開口，使得光阻層露出基板110的周邊區域114和過渡區域116上的硬式遮罩層130(參見圖2B)的某些區域。硬式遮罩層130和下面的襯墊層120(參考圖2B)的暴露部分被蝕刻並移除，剩餘的硬式遮罩層130和下面的襯墊層120(參考圖2B) 被稱為圖案化的硬式遮罩層130’和圖案化的襯墊層120’。圖案化的硬式遮罩層130'覆蓋單元區域112和基板110的周邊區域114的部分，並露出基板110的周邊區域114的部分和過渡區域116。然後，使用圖案化的硬式遮罩層130’作為蝕刻遮罩來蝕刻基板110的露出的周邊區域114的部分和過渡區域116，例如，通過諸如反應式離子蝕刻(reactive-ion etching；RIE)之類的乾蝕刻或使用液體基板蝕刻劑的濕蝕刻。舉例而言，諸如HBr和Cl2的氣體蝕刻劑可以用於蝕刻基板110，並且相較於基板110，硬式遮罩層130’可以對該蝕刻劑具有更高的蝕刻抵抗性。通過此蝕刻製程，形成溝槽114T和116T。
參照圖1A和圖4A及4B，其中圖4A是根據部分實施方式的半導體裝置的上視圖，圖4B是沿著圖4A的線B-B截取的剖面圖。方法M進行到步驟S3，其中在過渡區域和周圍區域中的溝槽中形成隔離特徵。在本實施方式中，隔離特徵144和146分別形成在溝槽114T和116T中。隔離特徵144和146定義了周邊區域114中的主動區114a。應注意到，在部分其他實施方式中，隔離特徵144的數量可以是多個，並且多個隔離特徵144可以定義在周邊區域114中多個主動區114a。在部分實施方式中，隔離特徵144和146由氧化矽、氮化矽、氧氮化矽、氟化物摻雜的矽酸鹽玻璃(FSG)或其他低K介電材料製成。在本實施方式中， 溝槽114T和116T的開口尺寸可導致蝕刻過程中的負載效應(loading effect)，使得溝槽116T的底部低於溝槽114T的底部，因此隔離特徵146的下表面146B低於隔離特徵144的下表面144B。
在部分實施方式中，可以通過諸如高密度電漿(high-density-plasma；HDP)化學氣相沉積(chemical vapor deposition；CVD)製程、次大氣壓化學氣相沉積(sub-atmospheric CVD；SACVD)製程、高縱深比製程(high aspect-ratio process；HARP)、旋塗式介電材料(spin-on-dielectric；SOD)製程之類的適當製程，在圖3的結構上形成介電材料。介電材料可以過度填充溝槽114T和116T。在部分實施方式中，可以選擇性地預先形成襯裡氧化物(未示出)。在部分實施方式中，襯裡氧化物可以是熱氧化物。接著，執行化學機械研磨(chemical mechanical polish；CMP)製程以去除溝槽114T和116T外部的過量介電材料，並且化學機械研磨製程可以使介電材料的上表面與圖案化的硬式遮罩層130’的上表面齊平，從而形成隔離特徵144和146。
參照圖1A和圖5，其中圖5的橫截面位置與圖4B的橫截面位置相同。方法M進行到步驟S4，其中在基板上形成襯墊層、硬式遮罩層和襯墊層。在本實施方式中，依序在基板110上形成襯墊層150、硬式遮罩層 160和襯墊層170。襯墊層150和170可以由介電材料形成，例如諸如氧化物層。襯墊層150可以用作緩衝層。硬式遮罩層160形成在襯墊層150上方。在部分實施方式中，硬式遮罩層160由介電材料形成，例如氮化矽(SiN)或其他合適材料。襯墊層170形成在硬式遮罩層160上方。在隨後的蝕刻製程中，襯墊層150、硬式遮罩層160和襯墊層170成為用於周邊區域114的保護層。
參照圖1A和圖6A和6B，其中圖6A是半導體裝置的上視圖，圖6B是沿著圖6A的線B-B截取的剖面圖。方法M進行到步驟S5，在步驟S5中，圖案化襯墊層和硬式遮罩層以暴露基板110的單元區域。在本實施方式中，通過適當的蝕刻製程來圖案化層150至170、硬式遮罩層130’和襯墊層120’，從而移除單元區域112上方的襯墊層170、硬式遮罩層160、襯墊層150、硬式遮罩層130’和襯墊層120’的部分。舉例而言，在襯墊層170(參考圖5)上形成光阻層，然後通過曝光微影製程對其進行圖案化，從而在光阻層中形成開口，使得光阻層露出基板110的單元區域112上方的襯墊層170(參考圖5)的某些區域。圖案化製程包括蝕刻襯墊層170的露出部份以及下方的層150和160、130’和120’(參考圖5)。在蝕刻製程之後，露出基板110的單元區域112。蝕刻製程還可以去除周邊區域114和過渡區域116上方的襯墊層170。剩餘 的硬式遮罩層160覆蓋周邊區域114和過渡區域116的一部分。在部分實施方式中，可以蝕刻隔離特徵146的未被硬式遮罩層160覆蓋的部分。舉例而言，蝕刻製程可以使未被硬式遮罩層160覆蓋的隔離特徵146的拐角變得平滑。
參照圖1A和圖7，其中圖7的橫截面位置與圖6B的橫截面位置相同。方法M進行到步驟S6，在步驟S6中，使基板的單元區域凹陷。在本實施方式中，基板110的單元區域112被凹陷。舉例而言，使用例如濕氧化來氧化基板110未被硬式遮罩層160覆蓋的露出區域的表面層。此後，使用例如濕蝕刻、乾蝕刻或濕蝕刻和乾蝕刻的組合，從基板110上去除氧化的表面層。濕蝕刻和/或乾蝕刻製程中的蝕刻劑可以包括HF或其他合適的蝕刻劑。氧化表面層的去除造成了單元區域112中的凹處112R。舉例而言，單元區域112的上表面112S低於周邊區域114的上表面114S。凹處112R的深度為大約50埃至大約2000埃。在部分實施方式中，硬式遮罩層160對在蝕刻製程中使用的蝕刻劑的蝕刻抵抗性比氧化表面層的蝕刻抵抗性高，從而保護周邊區域114中的下面的層不被蝕刻。在部分實施方式中，隔離特徵146的未被硬式遮罩層160覆蓋的部分可以在該過程中被進一步蝕刻。舉例而言，隔離特徵146的未被硬式遮罩層160覆蓋的部分的上表面146TB可以高於單元區域112的上表面112S，但是低於隔離特徵 146被硬式遮罩層160覆蓋的部分的上表面146TA。換句話說，隔離特徵146的上表面146T具有台階形狀。
參照圖1A和圖8，其中圖8的橫截面位置與圖7的橫截面位置相同。方法M進行到步驟S7，在該步驟S7中，在基板的單元區域上，形成穿隧薄層。在本實施方式中，然後在基板110上方，共形地形成穿隧薄層180。在部分實施方式中，穿隧薄層180可以包括例如介電材料，諸如二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化物(SiON)、高k材料，其他非導電材料或其組合。可以使用熱氧化法、化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic layer deposition；ALD)、臭氧氧化、其他合適的製程或其組合來形成穿隧薄層180。熱氧化法可以使穿隧薄層180在單元區域112上具有均勻厚度。在部分實施例中，穿隧薄層180的形成還可以在硬式遮罩層160上方形成介電層188。介電層188和穿隧薄層180具有相同的材料。
參照圖1A和圖9，其中圖9的橫截面位置與圖8的橫截面位置相同。方法M進行到步驟S8，其中在基板上形成浮置閘極薄層、襯墊層和硬式遮罩層。在本實施方式中，在圖8中的結構上方(即在穿隧薄層180、隔離特徵146和介電層188上方)，共形地形成浮置閘極薄層190。浮置閘極薄層190可以包括多晶矽，舉 例而言，其可採用合適的矽源材料並通過低壓化學氣相沉積(LPCVD)方法、化學氣相沉積方法和物理氣相沉積濺射方法而形成。所沉積的浮置閘極薄層可具有理想的厚度，以用於浮置閘極。舉例而言，浮置閘極薄層190的厚度在大約50埃至大約150埃的範圍內。如果浮置閘極薄層190的厚度大於大約150埃，則將形成厚的浮置閘極，並且隨後在浮置閘極上形成的控制閘極將具有較高的上表面，這會使得難以整合記憶體裝置的製程與邏輯裝置的高k金屬閘極製程。如果浮置閘極薄層190的厚度小於約50埃，則形成的記憶體裝置可能具有差的存儲能力。如果需要，可以將浮置閘極薄層190進行離子注入至期望的導電類型。舉例而言，浮置閘極薄層190可以被原位摻雜。浮置閘極薄層190可以包括其他閘極材料，例如金屬、金屬合金、單晶矽或其組合。
在形成浮置閘極薄層190之後，在浮置閘極薄層190上方，共形地形成另一個襯墊層200，並且在襯墊層200之上，共形地形成另一個硬式遮罩層210。襯墊層200可以由以下方式形成：介電材料，例如氧化層。襯墊層200可以用作浮置閘極薄層190和硬式遮罩層210之間的緩衝層。硬式遮罩層210可以由介電材料形成，例如氮化矽(SiN)的介電材料或其他合適的材料形成。
參照圖1A和參照圖10A至圖10C，其中圖10A 是半導體裝置的上視圖，圖10B是沿著圖10A的線B-B截取的剖面圖，圖10C是沿著圖10A的線C-C截取的剖面圖。方法M前進到步驟S9，在步驟S9中，圖案化基板，以在單元區域中形成多個溝槽。在本實施方式中，圖案化圖9的硬式遮罩層210、襯墊層200、浮置閘極薄層190、穿隧薄層180和基板110，從而在單元區域112中形成溝槽112T並在過渡區域116中形成溝槽116T’。在部分實施方式中，溝槽116T’沿著圖10A的線B-B截取的寬度可以大於在溝槽116T’沿著圖10A的線C-C截取的寬度。在本實施方式中，溝槽116T’露出隔離特徵146的側壁的上部分和未被硬式遮罩層160覆蓋的隔離特徵146的表面146TB的一部分。隔離特徵146的側壁的下部分可以被基板110的突出部分116p覆蓋。在部分實施方式中，突出部分116p具有錐形形狀。舉例而言，突出部分116p向上漸縮。突出部分116p的峰尖低於隔離特徵146的上表面146TB和146TA。在部分實施方式中，突出部分116p的峰尖與基板110的單元區域112的上表面112S實質齊平。
舉例而言，在硬式遮罩層210上形成光阻層(參見圖9)，然後通過曝光微影製程對其進行圖案化，從而在光阻層中形成開口，使得光阻層露出硬式遮罩層210(參見圖9)的多個區域。通過蝕刻硬式遮罩層210(參考圖9)的露出部分來圖案化硬式遮罩層210。在 圖案化製程之後，圖案化的硬式遮罩層210’覆蓋襯墊層200(參考圖9)的多個部分並且露出襯墊層200(參考圖9)的多個部分。
然後，使用圖案化的硬式遮罩層210'作為蝕刻遮罩，通過多個乾蝕刻製程，例如反應式離子蝕刻(RIE)，蝕刻襯墊層200、浮置閘極薄層190、下面的穿隧薄層180和基板110的露出部分。乾蝕刻製程可以使用各種氣體蝕刻劑。舉例而言，在乾蝕刻製程中，可以使用例如HBr、Cl2、CF4和/或CHF3的氣體蝕刻劑。圖案化的硬式遮罩層210'可以具有比襯墊層200、浮置閘極薄層190、穿隧薄層180和基板110(參考圖9)更高的對蝕刻劑的蝕刻抵抗性，從而保護單元區域112中的下方層體免於被蝕刻。可以通過乾蝕刻製程移除介電層188。硬式遮罩層160對蝕刻劑的蝕刻抵抗性可以比介電層188、浮置閘極薄層190、穿隧薄層180基板110(參考圖9)的蝕刻抵抗性，從而保護周邊區域114的下方層體免於被蝕刻。通過蝕刻製程，形成溝槽112T和116T’。
在本實施方式中，圖9的硬式遮罩層210經圖案化成為圖案化的硬式遮罩層210’，圖9的襯墊層200經圖案化成為圖案化的襯墊層200’，圖9的浮置閘極薄層190經圖案化成為圖案化的浮置閘極薄層190’，圖9的穿隧薄層180經圖案化成為圖案化的穿隧薄層180’，並且基板110經圖案化而包含單元區域112中 的多個基底部分112b。這些基底部分112b被溝槽112T彼此隔開。穿隧薄層180’設置在基板110之上，浮置閘極薄層190’設置在穿隧薄層180’之上，圖案化襯墊層200’設置在浮置閘極薄層190’之上，並且硬式遮罩層210’設置在圖案化的襯墊層200’上。通過蝕刻製程，移除了圖9的周邊區域114上的硬式遮罩層210’、襯墊層200’、浮置閘極薄層190’和穿隧薄層180’的部分。
參照圖1B和圖11A至圖11C，圖11A是半導體裝置的上視圖，圖11B是沿著圖11A的線B-B的剖面圖，圖11C是沿著圖11A的線C-C的剖面圖。方法M進行到步驟S10，其中在單元區域中的溝槽中形成隔離特徵。在本實施例中，隔離特徵222和226分別形成在溝槽112T和116T’中。隔離特徵222定義了在單元區域112中多個主動區112a(例如基底部分112b的部分)。隔離特徵226將單元區域112中的主動區112a與周邊區域114中的主動區114a隔離。根據溝槽116T'的形貌，隔離特徵226沿著圖11A的線B-B截取的寬度可以大於隔離特徵226沿著圖11A的線C-C截取的寬度。在本實施方式中，基板110在過渡區域116中的隔離特徵146和226之間包括突出部分116p。突出部分116p向上漸縮。在部分實施方式中，隔離特徵222和226由氧化矽、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃(fluoride-doped silicate glass；FSG)或其他低k介電材料製成。
在部分實施方式中，通過例如高密度電漿化學氣相沉積製程、次大氣壓化學氣相沉積製程、高縱深比製程、旋塗式介電材料製程之類的適當製程，可以在圖10B和圖10C的結構上方形成介電材料。介電材料可以填滿溝槽112T和116T’至過滿。在部分實施方式中，可以可選擇性地預先形成襯裡氧化物(未示出)。在部分實施方式中，襯裡氧化物可以是熱氧化物。然後，執行化學機械研磨(CMP)製程，以移除溝槽112T和116T’以外的多餘介電材料，並且化學機械研磨製程可以使介電材料的上表面與圖案化的硬式遮罩層160的上表面齊平，從而形成隔離特徵222和226。在部分實施方式中，此化學機械研磨移除硬式遮罩層160上方的介電層188(例如氧化物層)。
隔離特徵222可以接觸基板110的基底部分112b、圖案化的穿隧薄層180’、圖案化的浮置閘極薄層190’、圖案化的襯墊層200’和圖案化的遮罩層210’。在本實施方式中，隔離特徵226接觸隔離特徵146的側壁的上部以及未被硬式遮罩層160覆蓋的隔離特徵146的表面的一部分。
在本實施方式中，溝槽116T’的底部高於溝槽116T的底部，使得隔離特徵226的下表面226B高於隔離特徵146的下表面146B。在部分其他實施方式中，隔離特徵226的下表面226B可以不高於隔離特徵 146的下表面146B。舉例而言，溝槽116T’的底部可以低於溝槽116T的底部，以使得隔離特徵226的下表面226B低於隔離特徵146的下表面146B。或者，在部分其他實施方式中，溝槽116T’的底部可以與溝槽116T的底部實質齊平，使得隔離特徵226的下表面226B與隔離特徵146的下表面146B實質齊平。
參照圖1B和圖12A至12B，圖12A至12B的橫截面位置與圖11B至11C的橫截面位置相同。方法M進行到步驟S10，在步驟S10中，使單元區域中的隔離特徵凹陷。在本實施方式中，通過濕蝕刻製程，使隔離特徵222和226凹陷。舉例而言，將例如HF的液體蝕刻劑噴灑到圖11A至11C的結構上，從而蝕刻隔離特徵222和226。圖案化硬式遮罩層210’和圖案化硬式遮罩層160對於蝕刻劑具有比隔離特徵222和226更高的蝕刻抵抗性，進而使硬式遮罩層160下面的隔離特徵144和146免於被蝕刻，並使遮罩層210’下面的層180’到200’免於被蝕刻。在部分其他實施方式中，隔離特徵146未被硬式遮罩層160覆蓋的部分可以被濕蝕刻製程蝕刻。
參照圖1B和圖13A至13B，圖13A至13B的橫截面位置與圖12A至12B的橫截面位置相同。方法M進行到步驟S12，在步驟S12中，移除硬式遮罩層。在本實施方式中，圖案化的硬式遮罩層210’和圖案化的硬式遮罩層160被移除，進而露出襯墊層200’和 150。此移除方法可以包括適當的回蝕製程，例如使用磷酸作為蝕刻劑。襯墊層200’和150對此蝕刻製程的蝕刻抵抗性可以比圖案化的硬式遮罩層210’和160高，從而襯墊層200’和150可以保護下方層體在蝕刻製程中不被蝕刻。在部分實施方式中，隔離特徵222和226對蝕刻製程的蝕刻抵抗性可以比圖案化的硬式遮罩層210’和160更高，使得隔離特徵222和226在蝕刻製程之後保持不變。
參照圖1B和圖14A至14B。圖14A至14B的橫截面位置與圖13A至13B的橫截面位置相同。方法M進行到步驟S13，在步驟S13中，使隔離特徵凹陷。在本實施方式中，通過濕蝕刻製程，使隔離特徵222和226凹陷。舉例而言，將諸如HF的液體蝕刻劑分配到圖13A和13B的結構上，從而蝕刻隔離特徵222和226。可以通過濕蝕刻製程，可以移除襯墊層200’和150(參考圖13A至13B)。硬式遮罩層130’和浮置閘極薄層190’對於蝕刻劑可以具有比隔離特徵222和226以及襯墊層200’和150(參考圖13A至13B)更高的蝕刻抵抗性。因此，可以使在浮置閘極薄層190’下的穿隧薄層180’免於蝕刻，並使在硬式遮罩層130’下的襯墊層120’免於蝕刻。在部分實施方式中，通過濕蝕刻製程來蝕刻與隔離特徵146相鄰的隔離特徵226的一部分。在凹陷步驟之後，浮置閘極薄層190’突出於隔離特徵222和226的上表面。使隔離特徵222 凹陷的步驟可以提高隨後形成的浮置閘極和控制閘極之間的耦合比。
參照圖1B和圖15A和15B，圖15A和15B的橫截面位置分別與圖14A至14B的橫截面位置相同。方法M進行到步驟S14，在步驟S14中，在基板上方形成介電薄層、控制閘極薄層和硬式遮罩層。在本實施方式中，介電薄層310共形地形成在圖14A至14B的結構上。在部分實施方式中，介電薄層310和穿隧薄層180’可以具有相同或不同的材料。換句話說，舉例而言，介電薄層310可以包括介電材料，例如二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化物(SiON)、高k材料、其他非導電材料或其組合。可以使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、臭氧氧化、其他合適的製程或其組合來形成介電薄層310。
控制閘極薄層320共形地形成在介電薄層310上方。控制閘極薄層320可包括多晶矽，舉例而言，其可採用合適的矽源材料並通過低壓化學氣相沉積(LPCVD)方法、化學氣相沉積方法和物理氣相沉積濺射方法而形成。如果需要，可以將控制閘極薄層320進行離子注入至期望的導電類型。應當理解，控制閘極薄層320可以包括其他閘極材料，例如金屬、金屬合金、單晶矽或其組合。
硬式遮罩層330共形地形成在控制閘極薄層320 上方。硬式遮罩層330可以包括單層或多層。在部分實施方式中，硬式遮罩層330包括SiN/Si2/SiN堆疊的層或其他合適的材料。在部分實施方式中，可以使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、臭氧氧化、其他合適的製程或其組合來形成硬式遮罩層330。
參照圖1B和圖16A至圖16D，其中圖16A是半導體裝置的上視圖，圖16B是沿著圖16A的線B-B截取的剖面圖，圖16C是沿著圖16A的線C-C截取的剖面圖，圖16D是沿著圖16A的D-D線的剖面圖。方法M進行到步驟S15，在步驟S15中，圖案化介電薄層、控制閘極薄層和硬式遮罩層，以在基板的單元區域上方形成閘極堆疊。在本實施方式中，圖15A和15B的硬式遮罩層330、控制閘極薄層320、介電薄層310、浮置閘極薄層190’和穿隧薄層180’經圖案化形成基板110的單元區域112上的多個閘極堆疊300以及周邊區域114和過渡區域116上的半導體堆疊300’。可以圖案化圖15A和15B的硬式遮罩層330，以形成多個硬式遮罩332和一硬式遮罩層334。可以圖案化圖15A和15B的控制閘極薄層320，以形成多個控制閘極322和一控制閘極層324。可以圖案化圖15A和15B的介電薄層310，以形成多個介電層312和一介電層314。可以圖案化圖15A和15B的浮置閘極薄層190’，以形成多個浮置閘極192。於部分實施方式中，浮置閘極 192可以比控制閘極322薄。可以圖案化圖15A和15B的穿隧薄層180’，以形成多個穿隧層182。
在部分實施方式中，至少一個閘極堆疊300包括穿隧層182、浮置閘極192、介電層312、控制閘極322以及硬式遮罩332。至少一個閘極堆疊300還可以包括一對間隔物340，其設置在浮置閘極192上並且在介電層312、控制閘極322和硬式遮罩332的相對側上。為清楚起見，間隔物340在圖16B和16C中示出，但在圖16A中省略。在部分實施方式中，間隔物340包括內部氧化矽層、中間氮化矽層和外部氧化矽層。半導體堆疊300’可以包括介電層314、在介電層314上的控制閘極層324以及在控制閘極層324上方的硬式遮罩層334。
參照圖1B和圖17A和17B，其中圖17A和17B的橫截面位置分別與圖16B和16C的橫截面位置相同。方法M行進至步驟S16，其中在閘極堆疊的相對側上形成間隔物。在本實施方式中，間隔物345形成在閘極堆疊300的相對側上。在部分實施方式中，間隔物345是高溫氧化物層或其他合適的介電層。在部分實施方式中，可以在圖16A至圖16C的結構上共形地形成介電薄層，進行蝕刻製程(例如乾蝕刻製程)以移除介電薄層的水平部分，進而形成間隔物345。
參照圖1B和圖18A和18B，圖18A和圖18B的橫截面位置分別與圖17A和17B的橫截面位置相同。 方法M進行到步驟S17，其中在兩個相鄰的閘極堆疊之間形成源極區域。在本實施方式中，移除相鄰的兩個閘極堆疊300之間的間隔物345，並且在兩個相鄰的閘極堆疊300之間形成源極區域SR。例如，通過旋塗、曝光和顯影製程的組合來形成圖案化的光阻層，從而露出在相鄰閘極堆疊300之間的基板110的區域。然後，移除露出的間隔物345，並且將離子注入到該區域中以形成源極區域SR。在源極區域SR上方形成共用源極(common source；CS)介電層SRD。共用源極介電層SRD可以是介電隔離結構，並且可以通過氧化基板110、其他合適的製程或其組合來形成。然後，移除圖案化的光阻層，並且移除方法可以例如通過溶劑剝離或電漿灰化來進行。
參照圖1B和圖19A至圖19C，圖19A是半導體裝置的上視圖，圖19B是沿圖19A的線B-B剖視圖，圖19C是沿圖19A的線C-C剖視圖。方法M進行到步驟S18，其中在閘極堆疊的相對側上形成擦除閘極和選擇閘極。在本實施方式中，在閘極堆疊300的第一側上，形成多個選擇閘極介電層352和多個選擇閘極(或字線)362，並且在閘極堆疊300的第二側上，形成多個擦除閘極364。舉例而言，例如通過熱氧化法、化學氣相沉積或原子層沉積，在基板110上形成介電層，在介電層上沉積導電層，然後對該導電層進行圖案化或回蝕。接著，在圖案化的導電層上分別形成多個硬式遮罩 370，並且進行另一蝕刻製程以使用硬式遮罩370作為遮罩來圖案化該圖案化的導電層和介電層，以形成擦除閘極364、選擇閘極362以及選擇閘極介電層352。在部分實施方式中，擦除閘極364和選擇閘極362可以由多晶矽或其他合適的材料製成。如果需要，可以將擦除閘極364和選擇閘極362進行離子注入至期望的導電類型。舉例而言，擦除閘極364和選擇閘極362可以被原位摻雜。在部分實施方式中，選擇閘極介電層352可以包括氧化矽、氮化矽、氧氮化矽、其他非導電材料或其組合。
參照圖1B和圖20A和20B，其中圖20A和20B的橫截面位置分別與圖19B和19C的橫截面位置相同。方法M進行到步驟S19，在步驟S19中，在周圍和過渡區域中形成半導體裝置。在本實施方式中，移除圖19B和19C的半導體堆疊300’，以露出圖案化的遮罩層130’(參見圖19B和圖19C)和隔離特徵144。在移除步驟之後，半導體堆疊300’的一部分(在後續稱為半導體堆疊300”保留在隔離特徵226上方。然後，移除圖案化的襯墊層120’和圖案化的硬式遮罩層130’(參見圖19A和19B)以露出周邊區域114的基板110。然後，使隔離特徵146和144凹陷直到隔離特徵146和144的上表面實質齊平周邊區域114的基板110。至少一個半導體裝置400形成在周邊區域114的基板110上方，並且至少一個虛設半導體裝置400’形成在 隔離特徵146上方。在部分實施方式中，半導體裝置400可以是電晶體(例如高κ金屬閘極(high-κ metal gate；HKMG)電晶體和/或邏輯電晶體)，並且本揭露不限於此。在部分實施方式中，虛設半導體裝置400’和半導體裝置400由相同的材料製成。
在部分實施方式中，對基板110進行一或多個離子注入製程，從而在單元區域112中形成汲極區域DR並且在周邊區域114中形成源極/汲極區域400SD。汲極區域DR和源極/汲極區域400SD可以通過相同或不同的離子注入製程形成。在部分實施方式中，閘極堆疊300和選擇閘極362設置在源極區域SR和汲極區域DR之間的位置，並且汲極區域DR分別鄰近選擇閘極362設置。
參照圖1B和圖21A至21C，圖21A是半導體裝置的上視圖，圖21B是沿圖21A的線B-B截取的剖面圖，圖21C是沿圖21A的線C-C截取的剖面圖。方法M進行到步驟S20，在步驟S20中，形成蝕刻停止層和層間電介質層。在本實施方式中，在圖20A和20B的結構上方共形地形成蝕刻停止層510，在蝕刻停止層510上形成層間介電質(interlayer dielectric；ILD)520。然後，執行化學機械研磨(CMP)製程，以使層間介電質520的上表面齊平於記憶體單元10的擦除閘極364、控制閘極322、選擇閘極362的上表面以及半導體裝置400的閘極堆疊410的上表面。在 部分實施方式中，閘極堆疊410可以包括閘極介電質、位於閘極介電質上的功函數金屬層、位於功函數金屬層上方的金屬。在部分實施方式中，閘極堆疊410可以包括金屬。藉此，形成了多個記憶體單元10。至少一記憶體單元10包含兩個閘極堆疊300、一個擦除閘極364、兩個選擇閘極362、一個源極區域SR和兩個汲極區域DR。兩個相鄰的記憶體單元10共享一個汲極區域DR。
在圖21A至21C中，記憶體單元10的浮置閘極192在未經平坦化的情況下形成，從而防止了浮置閘極192因平坦化製程而引起的盤狀凹陷(dishing)和磨損問題，繼而防止陣列中心的浮置閘極192過度研磨，從而提高陣列中心和陣列邊緣中的浮置閘極的厚度均勻性。因此，在單元區域112的中心和邊緣中的記憶體單元10的浮置閘極192具有實質相同的厚度。在部分實施方式中，穿隧層182通過氧化法形成，因此具有均勻的厚度。換句話說，穿隧層182具有實質相同的厚度。藉此配置，記憶體單元10可以具有實質相同的電性，進而提升產率。本文所用的術語「實質上」可以用於修改任何定量表示方式，其可在不改變與之相關的基本功能的情況下，以允許該定量變化。應注意到，圖21A至21C中的記憶體單元10的數量僅為例式，不應該限制本揭露。在部分其他實施方式中，記憶體單元10的數量可以大於三個並且以陣列方式設置。
在圖21B至21C中，過渡區域116中的隔離特徵146和226連接而形成隔離特徵。基板110具有在隔離特徵的第一部分和第二部分之間(例如在隔離特徵146和226之間)的突出部分116p。在部分實施方式中，隔離特徵的第一部分(例如隔離特徵146)的上表面146T具有第一部分146TA和位於第一部分146TA和隔離特徵的第二部分(例如隔離特徵226)之間的第二部分146TB。第二部分146TB可以低於第一部分146TA。舉例而言，第二部分146TB可以與隔離特徵的第二部分(例如隔離特徵226)的上表面226T和隔離特徵222的上表面222T實質齊平。在部分實施方式中，第一部分146TA可以與隔離特徵144的上表面144T實質齊平。
在部分實施方式中，隔離特徵的第一部分(例如隔離特徵146)的下表面146B和隔離特徵的第二部分(例如隔離特徵226)的下表面226B位於不同高度。在部分實施方式中，虛設半導體裝置400’在隔離特徵的第一部分(例如隔離特徵146)的上表面146T的第一部分146TA之上，而半導體堆疊300”在隔離特徵的第二部分(例如隔離特徵226)之上。
圖22A至圖22B是根據部分實施方式的半導體裝置的剖面圖。圖22A和22B的橫截面位置分別與圖21B和21C的橫截面位置相同。圖22A至圖22B的半導體裝置與圖21B至21C的半導體裝置之間的區別 在於：隔離特徵146和226的形貌。在本實施方式中，溝槽116T’(如圖10A至10C所示)露出隔離特徵146的整個側壁，形成於溝槽116T’中的隔離特徵226接觸隔離特徵146的側壁，沒有基板110的任何部分介入其間。圖22A至圖22B的半導體裝置的其他相關結構細節類似於圖21A至圖21C的半導體裝置，因此在此之後的描述將不再重複。
圖23A至圖23B是根據部分實施方式的半導體裝置的剖面圖。圖23A和23B的橫截面位置分別與圖21B和21C的橫截面位置相同。圖23A至圖23B的半導體裝置與圖21B至21C的半導體裝置之間的區別在於：在本實施方式中，隔離特徵144和146的下表面144B和146B高於隔離特徵222和226的下表面222B和226B。圖23A至圖23B的半導體裝置的其他相關結構細節類似於圖21A至圖21C的半導體裝置，因此在此之後的描述將不再重複。
圖24A至24B是根據部分實施方式的半導體裝置的剖面圖。圖24A和24B的橫截面位置分別與圖21B和21C的橫截面位置相同。圖24A至24B的半導體裝置與圖21B至21C的半導體裝置之間的區別在於：在本實施方式中，隔離特徵146的下表面146B與隔離特徵222和226的下表面222B和226B實質齊平。圖24A和24B的半導體裝置的其他相關結構細節類似於圖21A至圖21C的半導體裝置，因此在此之後的描述 將不再重複。
本揭露適用於嵌入式快閃記憶體的製造。基於以上討論，可以看出本揭露提供了多個優點。然而，應當理解，其他實施方式可以提供額外的優點，並且並非所有優點都必須在此揭露，並且並非所有實施方式都需要特別的優點。優點之一是浮置閘極在未經平坦化的情況下形成，從而防止了浮置閘極因平坦化製程而引起的盤狀凹陷和磨損問題，繼而防止陣列中心的浮置閘極過度研磨，從而提高陣列中心和陣列邊緣中的浮置閘極的厚度均勻性並提生產率。另一個優點是，在基板凹陷過程中用於保護周邊區域的圖案化硬式遮罩也可以在其他製程(例如氧化基板的表層以形成穿隧層、圖案化浮置閘極層、在單元區域中形成溝槽和/或使隔離特徵凹陷)中用於保護周邊區域，從而節省了遮罩的數量。
根據本揭露的部分實施方式，一種製造半導體裝置的方法，包含：在一基板的一周邊區域中，形成一第一隔離特徵；在形成該第一隔離特徵之後，凹陷該基板的一單元區域；在凹陷該基板的該單元區域之後，在該基板的該單元區域中，形成一第二隔離特徵；在該基板的該單元區域上，形成複數個控制閘極；以及在該基板的該周邊區域上，形成一閘極堆疊。
於部分實施方式中，方法更包含在形成該第一隔離特徵時，在該基板的一過渡區域中形成一第三隔離特徵，其中該過渡區域位於該單元區域以及該周邊區域之間。
於部分實施方式中，方法更包含在形成該第二隔離特徵時，在該基板的該過渡區域中形成一第四隔離特徵，其中該第四隔離特徵連接該第三隔離特徵。
於部分實施方式中，其中凹陷該基板的該單元區域的進行使該基板的該過渡區域的一部分被凹陷，並露出該第三隔離特徵的一側壁。
於部分實施方式中，其中形成該第四隔離特徵的進行使該第四隔離特徵形成於該基板的該過渡區域的該凹陷部分。
於部分實施方式中，方法更包含在凹陷該基板的該單元區域之前，於該基板的該周邊區域上形成一遮罩層，其中該遮罩層覆蓋該第一隔離特徵並露出該基板的該單元區域。
於部分實施方式中，其中形成該第二隔離特徵包含：在該基板的該單元區域中，形成一溝槽；以一介電材料填滿該溝槽；平坦化該介電材料直到抵達覆蓋該第一隔離特徵的該遮罩層。
於部分實施方式中，方法更包含在形成該第二隔離特徵之後，在該遮罩層維持覆蓋該第一隔離特徵時，凹陷該第二隔離特徵。
根據本揭露的部分實施方式，一種製造半導體裝置的方法，包含：在一基板的一周邊區域中，形成一第一隔離特徵；在形成該第一隔離特徵之後，在該基板的該周邊區域以及一單元區域上，沉積一浮置閘極層；在該 浮置閘極層以及該基板的該單元區域中，形成一凹槽；在該凹槽中，形成一第二隔離特徵；在該基板的該單元區域上的浮置閘極層上，形成複數個控制閘極；以及在該基板的該周邊區域上，形成一閘極堆疊。
於部分實施方式中，方法更包含在形成該第一隔離特徵之後，凹陷該基板的該單元區域。
於部分實施方式中，方法更包含在沉積該浮置閘極層之前，於該基板的該周邊區域上形成一第一遮罩層，其中該第一遮罩層覆蓋該第一隔離特徵並露出該基板的該單元區域。
於部分實施方式中，形成該溝槽包含在該浮置閘極層以及該基板的該單元區域上，形成一第二遮罩層；以及經由該第二遮罩層，蝕刻該浮置閘極層以及該基板的該單元區域。
於部分實施方式中，方法更包含在該第一遮罩層維持覆蓋該第一隔離特徵且該第二遮罩層覆蓋該浮置閘極層時，凹陷該第二隔離特徵。
於部分實施方式中，方法更包含在形成該第二隔離特徵後，移除該第一遮罩層與該第二遮罩層；以及在移除該第一遮罩層與該第二遮罩層之後，凹陷該第二隔離特徵。
於部分實施方式中，方法更包含於在該浮置閘極層以及該基板的該單元區域中形成該凹槽時，移除該基板的該周邊區域上的該浮置閘極層的一部分。
於部分實施方式中，方法更包含在沉積該浮置閘極層之前，在該基板上形成一穿隧層，其中形成該凹槽的進行使該凹槽形成於該穿隧層中。
根據本揭露的部分實施方式，一半導體裝置包含基板、隔離特徵、記憶體單元以及半導體裝置。基板具有單元區域、周邊區域以及位於單元區域以及周邊區域之間的過渡區域。隔離特徵位於該過渡區域中，其中該基板包含突出部分，位於該隔離特徵的第一部分以及第二部分之間，該第二部分位於該第一部分以及該單元區域之間，且該隔離特徵的該第一部分的一上表面具有一第一局部以及低於該第一局部的一第二局部，且該第二局部位於該第一局部以及隔離特徵的該第二部分之間。記憶體單元位於該基板的該單元區域上。半導體裝置位於基板的周邊區域上。
於部分實施方式中，該隔離特徵的該第一部分的一下表面以及該隔離特徵的該第二部分的一下表面位於不同高度。
於部分實施方式中，半導體裝置更包含一虛設半導體裝置，位於該隔離特徵的該第一部分的該上表面的該第一局部之上。
於部分實施方式中，半導體裝置更包含一半導體堆疊，位於該隔離特徵的該第二部分之上。
以上概述多個實施方式之特徵，該技術領域具有通常知識者可較佳地了解本揭露之多個態樣。該技術領域 具有通常知識者應了解，可將本揭露作為設計或修飾其他程序或結構的基礎，以實行實施方式中提到的相同的目的以及/或達到相同的好處。該技術領域具有通常知識者也應了解，這些相等的結構並未超出本揭露之精神與範圍，且可以進行各種改變、替換、轉化，在此，本揭露精神與範圍涵蓋這些改變、替換、轉化。
110:基板
112:單元區域
114:周邊區域
116:過渡區域
144:隔離特徵
144T:上表面
144B:下表面
146:隔離特徵
146B:下表面
146T:上表面
146TA:上表面
146TB:上表面
222:隔離特徵
222T:上表面
222B:下表面
226:隔離特徵
226T:上表面
226B:下表面
300:閘極堆疊
300”:半導體堆疊
362:選擇閘極
364:擦除閘極
400:半導體裝置
400’:虛設半導體裝置
400SD:源極/汲極區域
410:閘極堆疊
510:蝕刻停止層
520:層間介電質
10:記憶體單元
SR:源極區域
SRD:介電層

Claims (10)

  1. 一製造半導體裝置的方法，包含：在一基板的一周邊區域中，形成一第一隔離特徵；在形成該第一隔離特徵之後，凹陷該基板的一單元區域；在凹陷該基板的該單元區域之後，在該基板的該單元區域中，形成一第二隔離特徵；在該基板的該單元區域上，形成複數個控制閘極；以及在該基板的該周邊區域上，形成一閘極堆疊。
  2. 如請求項1所述之方法，更包含：在形成該第一隔離特徵時，在該基板的一過渡區域中形成一第三隔離特徵，其中該過渡區域位於該單元區域以及該周邊區域之間。
  3. 如請求項2所述之方法，更包含：在形成該第二隔離特徵時，在該基板的該過渡區域中形成一第四隔離特徵，其中該第四隔離特徵連接該第三隔離特徵。
  4. 如請求項3所述之方法，其中凹陷該基板的該單元區域的進行使該基板的該過渡區域的一部分被凹陷，並露出該第三隔離特徵的一側壁。
  5. 如請求項1所述之方法，更包含：在凹陷該基板的該單元區域之前，於該基板的該周邊區域上形成一遮罩層，其中該遮罩層覆蓋該第一隔離特徵並露出該基板的該單元區域。
  6. 一製造半導體裝置的方法，包含：在一基板的一周邊區域中，形成一第一隔離特徵；在形成該第一隔離特徵之後，在該基板的該周邊區域以及一單元區域上，沉積一浮置閘極層；在該浮置閘極層以及該基板的該單元區域中，形成一凹槽；在該凹槽中，形成一第二隔離特徵；在該基板的該單元區域上的浮置閘極層上，形成複數個控制閘極；以及在該基板的該周邊區域上，形成一閘極堆疊。
  7. 如請求項6所述之方法，更包含：在沉積該浮置閘極層之前，於該基板的該周邊區域上形成一第一遮罩層，其中該第一遮罩層覆蓋該第一隔離特徵並露出該基板的該單元區域。
  8. 如請求項7所述之方法，其中形成該溝槽包含：在該浮置閘極層以及該基板的該單元區域上，形成一第二 遮罩層；以及經由該第二遮罩層，蝕刻該浮置閘極層以及該基板的該單元區域。
  9. 一半導體裝置，包含：一基板，具有一單元區域、一周邊區域以及位於該單元區域以及該周邊區域之間的一過渡區域；一隔離特徵，位於該過渡區域中，其中該基板包含一突出部分，位於該隔離特徵的一第一部分以及一第二部分之間，該第二部分位於該第一部分以及該單元區域之間，該隔離特徵的該第一部分的一上表面具有一第一局部以及低於該第一局部的一第二局部，該第二局部位於該第一局部以及該隔離特徵的該第二部分之間，且該隔離特徵的該第一部分的一下表面以及該隔離特徵的該第二部分的一下表面位於不同高度；一記憶體單元，位於該基板的該單元區域上；以及一半導體裝置，位於該基板的該周邊區域上。
  10. 如請求項9所述之半導體裝置，其中該隔離特徵的該第二部分的一上表面低於該第一局部，且該基板的該突出部分的一頂端位於該隔離特徵的該第二部分的該上表面以及該隔離特徵的該第一部分的該上表面的該第二局部之組合的正下方。
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