CN112992908A - 半导体装置以及制造半导体装置的方法 - Google Patents

半导体装置以及制造半导体装置的方法 Download PDF

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Abstract

提供一种半导体装置以及制造半导体装置的方法。该方法包含在基板的周边区域中，形成第一隔离特征；在形成第一隔离特征之后，凹陷基板的单元区域；在凹陷基板的单元区域之后，在基板的单元区域中，形成第二隔离特征；在基板的单元区域上，形成多个控制栅极；以及在基板的周边区域上，形成栅极堆叠。

Description

半导体装置以及制造半导体装置的方法
技术领域
本揭露是关于一种半导体装置以及其制作方法。
背景技术
在过去的几十年中，半导体集成电路产业经历了指数增长。在集成电路发展的过程中，功能密度(即每个晶片区域的内连接装置的数量)广泛地增加，而几何尺寸(即可以使用制程产生的最小部件(或线))却减小了。在某些集成电路设计中，随着技术节点缩小而实现的一项进步是，用金属栅极电极取代了多晶硅栅极电极，从而减小特征尺寸并改善了装置性能。
超快闪技术使设计人员能够通过使用分离栅极(split-gate)快闪记忆体单元来创建具有成本效益的高性能可编程的系统单晶片(system on chip；SOC)方案。第三代嵌入式超快闪记忆体(third generation embedded super-flash memory；ESF3)的大规模扩展使设计具有高记忆体阵列密度的快闪记忆体成为可能。
发明内容
根据本揭露的部分实施方式，一种制造半导体装置的方法，包含：在一基板的一周边区域中，形成一第一隔离特征；在形成该第一隔离特征之后，凹陷该基板的一单元区域；在凹陷该基板的该单元区域之后，在该基板的该单元区域中，形成一第二隔离特征；在该基板的该单元区域上，形成多个控制栅极；以及在该基板的该周边区域上，形成一栅极堆叠。
根据本揭露的部分实施方式，一种制造半导体装置的方法，包含：在一基板的一周边区域中，形成一第一隔离特征；在形成该第一隔离特征之后，在该基板的该周边区域以及一单元区域上，沉积一浮置栅极层；在该浮置栅极层以及该基板的该单元区域中，形成一凹槽；在该凹槽中，形成一第二隔离特征；在该基板的该单元区域上的浮置栅极层上，形成多个控制栅极；以及在该基板的该周边区域上，形成一栅极堆叠。
根据本揭露的部分实施方式，一半导体装置包含基板、隔离特征、记忆体单元以及半导体装置。基板具有单元区域、周边区域以及位于单元区域以及周边区域之间的过渡区域。隔离特征位于该过渡区域中，其中该基板包含突出部分，位于该隔离特征的第一部分以及第二部分之间，该第二部分位于该第一部分以及该单元区域之间，且该隔离特征的该第一部分的一上表面具有一第一局部以及低于该第一局部的一第二局部，且该第二局部位于该第一局部以及隔离特征的该第二部分之间。记忆体单元位于该基板的该单元区域上。半导体装置位于基板的周边区域上。
附图说明
根据以下详细说明并配合阅读附图，使本揭露的态样获致较佳的理解。须注意的是，根据业界的标准作法，附图的各种特征并未按照比例绘示。事实上，为了进行清楚的讨论，特征的尺寸可以经过任意的缩放。
图1A及1B是根据部分实施方式的制作半导体装置的方法的流程图；
图2A至21C为根据部分实施方式的在不同阶段制作半导体装置的方法；
图22A至22B为根据部分实施方式的半导体装置的剖面图；
图23A至23B为根据部分实施方式的半导体装置的剖面图；
图24A至24B为根据部分实施方式的半导体装置的剖面图。
【符号说明】
110:基板
112:单元区域
112a:主动区
112b:基底部分
112S:上表面
112R:凹处
112T:沟槽
114:周边区域
114a:主动区
114S:上表面
114T:沟槽
116:过渡区域
116p:突出部分
116T:沟槽
116T’:沟槽
120:衬垫层
120’:图案化的衬垫层
130:硬式遮罩层
130’:图案化的硬式遮罩层
144:隔离特征
144T:上表面
144B:下表面
146:隔离特征
146B:下表面
146T:上表面
146TA:上表面
146TB:上表面
150:衬垫层
160:硬式遮罩层
170:衬垫层
180:穿隧薄层
180’:图案化的穿隧薄层
182:穿隧层
188:介电层
190:浮置栅极薄层
190’:图案化的浮置栅极薄层
192:浮置栅极
200:衬垫层
200’:图案化的衬垫层
210:硬式遮罩层
210’:图案化的硬式遮罩层
222:隔离特征
222T:上表面
222B:下表面
226:隔离特征
226T:上表面
226B:下表面
300:栅极堆叠
300’:半导体堆叠
300”:半导体堆叠
310:介电薄层
312:介电层
314:介电层
320:控制栅极薄层
322:控制栅极
324:控制栅极层
330:硬式遮罩层
332:硬式遮罩
334:硬式遮罩层
340:间隔物
345:间隔物
352:选择栅极介电层
362:选择栅极
364:擦除栅极
370:硬式遮罩
400:半导体装置
400’:虚设半导体装置
400SD:源极/漏极区域
410:栅极堆叠
510:蚀刻停止层
520:层间介电质
10:记忆体单元
SR:源极区域
DR:漏极区域
SRD:介电层
M:方法
S1～S20:步骤
B-B:线
C-C:线
具体实施方式
以下揭露提供许多不同实施例或例示，以实施所提供的发明标的的不同特征。以下叙述的成份及排列方式的特定例示是为了简化本揭露。这些当然仅是做为例示，其目的不在构成限制。举例而言，第一特征形成在第二特征之上或上方的描述包含第一特征及第二特征有直接接触的实施例，也包含有其他特征形成在第一特征与第二特征之间，以致第一特征及第二特征没有直接接触的实施例。此外，在各种实施例中，本揭露可重复标号以及/或用字。此重复是为了简单和清楚起见，其本身不限定各个实施方式以及/或配置之间的关系。
再者，空间相对性用语，例如“下方(beneath)”、“在…之下(below)”、“低于(lower)”、“在…之上(above)”、“高于(upper)”等，是为了易于描述附图中所绘示的元素或特征及其他元素或特征的关系。空间相对性用语除了附图中所描绘的方向外，还包含元件在使用或操作时的不同方向。装置可以其他方式定向(旋转90度或在其他方向)，而本文所用的空间相对性描述也可以如此解读。
快闪记忆体可以形成在块状硅基板上，并使用各种偏压条件来读取和写入数据值。举例而言，EFS3单元(或所谓的“第三代快闪记忆体”单元)包括一对对称的分离栅极记忆体单元，其中每个分离栅极记忆体单元包括一对源极/漏极区域以及设置于其间的通道区域。在EFS3架构中，每个分离栅极记忆体单元的源极/漏极区域之一是与其相邻单元共享的共用源极/漏极区域，而另一个源极/漏极区域是该单元独有的源极/漏极区域。在每个分离栅极记忆体单元内，在单元的通道区域上方设置有浮置栅极，并且在浮置栅极上方设置有控制栅极。选择栅极设置在浮置栅极和控制栅极的一侧上(例如在EFS3单元的单个源极/漏极区域与浮置栅极和/或控制栅极的侧壁之间)。至少一个单元被配置使其在浮置栅极上存储可变电荷水平，其中该电荷的水平对应于存储在该单元中的数据状态，且以非易失性方式存储，使得所存储的电荷/数据在没有电源的情况下持续存在。
通过改变浮置栅极上存储的电荷量，可以相应地改变记忆体单元装置的阈值电压Vth。举例而言，为了对单元执行编程操作(例如写入逻辑“0”、编程为“0”、Vth为高)，控制栅极被施加相对高的偏置电压(例如至少高一个数量级)，相对于施加跨于通道区域的电压和/或施加于选择栅极的电压。此高偏置电压促进了载子从通道区域向控制栅极的佛勒-诺德翰穿隧(Fowler-Nordheim tunneling)。当载子向控制栅极穿隧时，载子被困在浮置栅极中并改变单元的Vth。相反地，为了对单元执行擦除操作(例如，写入逻辑“1”，擦除为“1”，Vth为低)，擦除栅极被施加相对高的偏置电压(例如至少高一个数量级)，相对于施加跨于通道区域的电压和/或施加于控制栅极的电压。此高偏置电压促进载子从浮置栅极向擦除栅极的佛勒-诺德翰穿隧(Fowler-Nordheim tunneling)，从而从浮置栅极中移除载子，并再次以可预测的方式改变单元的Vth。随后，在读取操作期间，将电压施加到选择栅极以使一部分通道区域导通。向选择栅极施加电压将载子吸引到与选择栅极相邻的通道区域的一部分。当施加选择栅极电压时，大于Vth但小于Vth+ΔVth的电压被施加到控制栅极(其中ΔVth是浮置栅极上捉取电荷所引起的Vth的变化)。如果记忆体单元装置开启(即允许电荷流动)，则认为其包含第一数据状态(例如逻辑“1”被读取)。如果记忆体单元装置没有开启，则认为其包含第二数据状态(例如逻辑“0”被读取)。
由于在执行编程和/或擦除操作中涉及高电压，因此在某些情况下使用高能量的注入来形成快闪记忆体单元的源极/漏极区域。因此，快闪记忆体的源极/漏极区域可以比低压互补式金氧半导体(Complementary Metal-Oxide-Semiconductor；CMOS)装置的源极/漏极区域注入更深。该额外的注入深度可以帮助减少在源极/漏极区域的边缘附近的基板表面处的电流拥挤。
本揭露的部分实施方式涉及形成在基板的凹陷区域上的形成的快闪记忆体装置。尽管以下关于分离栅极快闪记忆体示出了部分实施方式，但是应当理解，该概念不限于分离栅极快闪记忆体单元，而是还适用于其他类型的快闪记忆体单元以及其他类型的半导体装置，例如金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor；MOSFET)、鳍式场效晶体管(Fin Field Effect Transistor；FinFET)等。
图1A和1B是根据部分实施方式不同阶段制造半导体装置的方法M的流程图。图2A至图21C示出了根据部分实施方式的在不同阶段制造半导体装置的方法。应当理解，在方法M之前、期间或之后，可以实施额外的步骤，且方法M的其他实施方式中，可以替换或消除所描述的部分步骤。
图2A是根据部分实施方式的半导体装置的上视图，图2B是沿着图2A的线B-B截取的剖面图。参照图1A和图2A和2B，方法M开始于步骤S1，在步骤S1中提供基板110，并且在基板110上形成衬垫层120和硬式遮罩层130。在部分实施方式中，基板110可以是半导体基板，例如块状硅基板、锗基板、化合物半导体基板或其他合适的基板。基板110可以包括：在块状半导体上的磊晶层；在块状硅上的硅锗层；在块状硅锗上的硅层；或绝缘体上半导体(semiconductor-on-insulator；SOI)结构。基板110包括单元区域112、周边区域114和过渡区域116。周边区域114位于单元区域112的至少一个边缘处。举例而言，周边区域114围绕单元区域112。过渡区域116设置在单元区域112和周边区域114之间。
衬垫层120可以是包括使用例如热氧化制程形成的氧化硅的薄膜。衬垫层120可以用作基板110和硬式遮罩层130之间的缓冲层。衬垫层120还可以用作用于在后续制程中蚀刻硬式遮罩层130的蚀刻停止层。在部分实施方式中，硬式遮罩层130由介电材料例如氮化硅形成，例如使用低压化学气相沉积(low-pressure chemical vapor deposition；LPCVD)或电浆增强化学气相沉积(plasma enhanced chemical vapor deposition；PECVD)。举例而言，衬垫层120的厚度可以在大约30埃至大约300埃的范围内。
参照图1A和图3，其中图3的横截面位置与图2B的横截面位置相同。方法M进行到步骤S2，在步骤S2中，对图案化基板110以在过渡区域和周边区域中形成多个沟槽。在本实施方式中，衬垫层120、硬式遮罩层130(参考图2B)被图案化以分别形成图案化的衬垫层120’和图案化的硬式遮罩层130’，并且图案化基板110以在过渡区域116中形成沟槽116T并在周边区域114中形成至少一个沟槽114T。
举例而言，在硬式遮罩层130(参见图2B)上形成光阻层，然后通过曝光微影制程对其进行图案化，从而在光阻层中形成开口，使得光阻层露出基板110的周边区域114和过渡区域116上的硬式遮罩层130(参见图2B)的某些区域。硬式遮罩层130和下面的衬垫层120(参考图2B)的暴露部分被蚀刻并移除，剩余的硬式遮罩层130和下面的衬垫层120(参考图2B)被称为图案化的硬式遮罩层130’和图案化的衬垫层120’。图案化的硬式遮罩层130'覆盖单元区域112和基板110的周围区域114的部分，并露出基板110的周围区域114的部分和过渡区域116。然后，使用图案化的硬式遮罩层130’作为蚀刻遮罩来蚀刻基板110的露出的周围区域114的部分和过渡区域116，例如，通过诸如反应式离子蚀刻(reactive-ionetching；RIE)之类的干蚀刻或使用液体基板蚀刻剂的湿蚀刻。举例而言，诸如HBr和Cl2的气体蚀刻剂可以用于蚀刻基板110，并且相较于基板110，硬式遮罩层130’可以对该蚀刻剂具有更高的蚀刻抵抗性。通过此蚀刻制程，形成沟槽114T和116T。
参照图1A和图4A及4B，其中图4A是根据部分实施方式的半导体装置的上视图，图4B是沿着图4A的线B-B截取的剖面图。方法M进行到步骤S3，其中在过渡区域和周围区域中的沟槽中形成隔离特征。在本实施方式中，隔离特征144和146分别形成在沟槽114T和116T中。隔离特征144和146定义了周围区域114中的主动区114a。应注意到，在部分其他实施方式中，隔离特征144的数量可以是多个，并且多个隔离特征144可以定义在周围区域114中多个主动区114a。在部分实施方式中，隔离特征144和146由氧化硅、氮化硅、氧氮化硅、氟化物掺杂的硅酸盐玻璃(FSG)或其他低K介电材料制成。在本实施方式中，沟槽114T和116T的开口尺寸可导致蚀刻过程中的负载效应(loading effect)，使得沟槽116T的底部低于沟槽114T的底部，因此隔离特征146的下表面146B低于隔离特征144的下表面144B。
在部分实施方式中，可以通过诸如高密度电浆(high-density-plasma；HDP)化学气相沉积(chemical vapor deposition；CVD)制程、次大气压化学气相沉积(sub-atmospheric CVD；SACVD)制程、高纵深比制程(high aspect-ratio process；HARP)、旋涂式介电材料(spin-on-dielectric；SOD)制程之类的适当制程，在图3的结构上形成介电材料。介电材料可以过度填充沟槽114T和116T。在部分实施方式中，可以选择性地预先形成衬里氧化物(未示出)。在部分实施方式中，衬里氧化物可以是热氧化物。接着，执行化学机械研磨(chemical mechanical polish；CMP)制程以去除沟槽114T和116T外部的过量介电材料，并且化学机械研磨制程可以使介电材料的上表面与图案化的硬式遮罩层130’的上表面齐平，从而形成隔离特征144和146。
参照图1A和图5，其中图5的横截面位置与图4B的横截面位置相同。方法M进行到步骤S4，其中在基板上形成衬垫层、硬式遮罩层和衬垫层。在本实施方式中，依序在基板110上形成衬垫层150、硬式遮罩层160和衬垫层170。衬垫层150和170可以由介电材料形成，例如诸如氧化物层。衬垫层150可以用作缓冲层。硬式遮罩层160形成在衬垫层150上方。在部分实施方式中，硬式遮罩层160由介电材料形成，例如氮化硅(SiN)或其他合适材料。衬垫层170形成在硬式遮罩层160上方。在随后的蚀刻制程中，衬垫层150、硬式遮罩层160和衬垫层170成为用于周围区域114的保护层。
参照图1A和图6A和6B，其中图6A是半导体装置的上视图，图6B是沿着图6A的线B-B截取的剖面图。方法M进行到步骤S5，在步骤S5中，图案化衬垫层和硬式遮罩层以暴露基板110的单元区域。在本实施方式中，通过适当的蚀刻制程来图案化层150至170、硬式遮罩层130’和衬垫层120’，从而移除单元区域112上方的衬垫层170、硬式遮罩层160、衬垫层150、硬式遮罩层130’和衬垫层120’的部分。举例而言，在衬垫层170(参考图5)上形成光阻层，然后通过曝光微影制程对其进行图案化，从而在光阻层中形成开口，使得光阻层露出基板110的单元区域112上方的衬垫层170(参考图5)的某些区域。图案化制程包括蚀刻衬垫层170的露出部分以及下方的层150和160、130’和120’(参考图5)。在蚀刻制程之后，露出基板110的单元区域112。蚀刻制程还可以去除周围区域114和过渡区域116上方的衬垫层170(参考图5)。剩余的硬式遮罩层160覆盖周围区域114和过渡区域116的一部分。在部分实施方式中，可以蚀刻隔离特征146的未被硬式遮罩层160覆盖的部分。举例而言，蚀刻制程可以使未被硬式遮罩层160覆盖的隔离特征146的拐角变得平滑。
参照图1A和图7，其中图7的横截面位置与图6B的横截面位置相同。方法M进行到步骤S6，在步骤S6中，使基板的单元区域凹陷。在本实施方式中，基板110的单元区域112被凹陷。举例而言，使用例如湿氧化来氧化基板110未被硬式遮罩层160覆盖的露出区域的表面层。此后，使用例如湿蚀刻、干蚀刻或湿蚀刻和干蚀刻的组合，从基板110上去除氧化的表面层。湿蚀刻和/或干蚀刻制程中的蚀刻剂可以包括HF或其他合适的蚀刻剂。氧化表面层的去除造成了单元区域112中的凹处112R。举例而言，单元区域112的上表面112S低于周围区域114的上表面114S。凹处112R的深度为大约50埃至大约2000埃。在部分实施方式中，硬式遮罩层160对在蚀刻制程中使用的蚀刻剂的蚀刻抵抗性比氧化表面层的蚀刻抵抗性高，从而保护周边区域114中的下面的层不被蚀刻。在部分实施方式中，隔离特征146的未被硬式遮罩层160覆盖的部分可以在该过程中被进一步蚀刻。举例而言，隔离特征146的未被硬式遮罩层160覆盖的部分的上表面146TB可以高于单元区域112的上表面112S，但是低于隔离特征146被硬式遮罩层160覆盖的部分的上表面146TA。换句话说，隔离特征146的上表面146T具有台阶形状。
参照图1A和图8，其中图8的横截面位置与图7的横截面位置相同。方法M进行到步骤S7，在该步骤S7中，在基板的单元区域上，形成穿隧薄层。在本实施方式中，然后在基板110上方，共形地形成穿隧薄层180。在部分实施方式中，穿隧薄层180可以包括例如介电材料，诸如二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化物(SiON)、高k材料，其他非导电材料或其组合。可以使用热氧化法、化学气相沉积(CVD)、物理气相沉积(physical vapordeposition；PVD)、原子层沉积(atomic layer deposition；ALD)、臭氧氧化、其他合适的制程或其组合来形成穿隧薄层180。热氧化法可以使穿隧薄层180在单元区域112上具有均匀厚度。在部分实施例中，穿隧薄层180的形成还可以在硬式遮罩层160上方形成介电层188。介电层188和穿隧薄层180具有相同的材料。
参照图1A和图9，其中图9的横截面位置与图8的横截面位置相同。方法M进行到步骤S8，其中在基板上形成浮置栅极薄层、衬垫层和硬式遮罩层。在本实施方式中，在图8中的结构上方(即在穿隧薄层180、隔离特征146和介电层188上方)，共形地形成浮置栅极薄层190。浮置栅极薄层190可以包括多晶硅，举例而言，其可采用合适的硅源材料并通过低压化学气相沉积(LPCVD)方法、化学气相沉积方法和物理气相沉积溅射方法而形成。所沉积的浮置栅极薄层可具有理想的厚度，以用于浮置栅极。举例而言，浮置栅极薄层190的厚度在大约50埃至大约150埃的范围内。如果浮置栅极薄层190的厚度大于大约150埃，则将形成厚的浮置栅极，并且随后在浮置栅极上形成的控制栅极将具有较高的上表面，这会使得难以整合记忆体装置的制程与逻辑装置的高k金属栅极制程。如果浮置栅极薄层190的厚度小于约50埃，则形成的记忆体装置可能具有差的存储能力。如果需要，可以将浮置栅极薄层190进行离子注入至期望的导电类型。举例而言，浮置栅极薄层190可以被原位掺杂。浮置栅极薄层190可以包括其他栅极材料，例如金属、金属合金、单晶硅或其组合。
在形成浮置栅极薄层190之后，在浮置栅极薄层190上方，共形地形成另一个衬垫层200，并且在衬垫层200之上，共形地形成另一个硬式遮罩层210。衬垫层200可以由以下方式形成：介电材料，例如氧化层。衬垫层200可以用作浮置栅极薄层190和硬式遮罩层210之间的缓冲层。硬式遮罩层210可以由介电材料形成，例如氮化硅(SiN)的介电材料或其他合适的材料形成。
参照图1A和参照图10A至图10C，其中图10A是半导体装置的上视图，图10B是沿着图10A的线B-B截取的剖面图，图10C是沿着图10A的线C-C截取的剖面图。方法M前进到步骤S9，在步骤S9中，图案化基板，以在单元区域中形成多个沟槽。在本实施方式中，图案化图9的硬式遮罩层210、衬垫层200、浮置栅极薄层190、穿隧薄层180和基板110，从而在单元区域112中形成沟槽112T并在过渡区域116中形成沟槽116T’。在部分实施方式中，沟槽116T’沿着图10A的线B-B截取的宽度可以大于在沟槽116T’沿着图10A的线C-C截取的宽度。在本实施方式中，沟槽116T’露出隔离特征146的侧壁的上部分和未被硬式遮罩层160覆盖的隔离特征146的表面146TB的一部分。隔离特征146的侧壁的下部分可以被基板110的突出部分116p覆盖。在部分实施方式中，突出部分116p具有锥形形状。举例而言，突出部分116p向上渐缩。突出部分116p的峰尖低于隔离部件146的上表面146TB和146TA。在部分实施方式中，突出部分116p的峰尖与基板110的单元区域112的上表面112S实质齐平。
举例而言，在硬式遮罩层210上形成光阻层(参见图9)，然后通过曝光微影制程对其进行图案化，从而在光阻层中形成开口，使得光阻层露出硬式遮罩层210(参见图9)的多个区域。通过蚀刻硬式遮罩层210(参考图9)的露出部分来图案化硬式遮罩层210。在图案化制程之后，图案化的硬式遮罩层210’覆盖衬垫层200(参考图9)的多个部分并且露出衬垫层200(参考图9)的多个部分。
然后，使用图案化的硬式遮罩层210'作为蚀刻遮罩，通过多个干蚀刻制程，例如反应式离子蚀刻(RIE)，蚀刻衬垫层200、浮置栅极薄层190、下面的穿隧薄层180和基板110的露出部分。干蚀刻制程可以使用各种气体蚀刻剂。举例而言，在干蚀刻制程中，可以使用例如HBr、Cl2、CF4和/或CHF3的气体蚀刻剂。图案化的硬式遮罩层210'可以具有比衬垫层200、浮置栅极薄层190、穿隧薄层180和基板110(参考图9)更高的对蚀刻剂的蚀刻抵抗性，从而保护单元区域112中的下方层体免于被蚀刻。可以通过干蚀刻制程移除介电层188。硬式遮罩层160对蚀刻剂的蚀刻抵抗性可以比介电层188、浮置栅极薄层190、穿隧薄层180基板110(参考图9)的蚀刻抵抗性，从而保护周边区域114的下方层体免于被蚀刻。通过蚀刻制程，形成沟槽112T和116T’。
在本实施方式中，图9的硬式遮罩层210经图案化成为图案化的硬式遮罩层210’，图9的衬垫层200经图案化成为图案化的衬垫层200’，图9的浮置栅极薄层190经图案化成为图案化的浮置栅极薄层190’，图9的穿隧薄层180经图案化成为图案化的穿隧薄层180’，并且基板110经图案化而包含单元区域112中的多个基底部分112b。这些基底部分112b被沟槽112T彼此隔开。穿隧薄层180’设置在基板110之上，浮置栅极薄层190’设置在穿隧薄层180’之上，图案化衬垫层200’设置在浮置栅极薄层190’之上，并且硬式遮罩层210’设置在图案化的衬垫层200’上。通过蚀刻制程，移除了图9的周边区域114上的硬式遮罩层210’、衬垫层200’、浮置栅极薄层190’和穿隧薄层180’的部分。
参照图1B和图11A至图11C，图11A是半导体装置的上视图，图11B是沿着图11A的线B-B的剖面图，图11C是沿着图11A的线C-C的剖面图。方法M进行到步骤S10，其中在单元区域中的沟槽中形成隔离特征。在本实施例中，隔离特征222和226分别形成在沟槽112T和116T’中。隔离特征222定义了在单元区域112中多个主动区112a(例如基底部分112b的部分)。隔离特征226将单元区域112中的主动区112a与周围区域114中的主动区114a隔离。根据沟槽116T'的形貌，隔离特征226沿着图11A的线B-B截取的的宽度可以大于隔离特征226沿着图11A的线C-C截取的宽度。在本实施方式中，基板110在过渡区域116中的隔离特征146和226之间包括突出部分116p。突出部分116p向上渐缩。在部分实施方式中，隔离特征222和226由氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(fluoride-doped silicate glass；FSG)或其他低k介电材料制成。
在部分实施方式中，通过例如高密度电浆化学气相沉积制程、次大气压化学气相沉积制程、高纵深比制程、旋涂式介电材料制程之类的适当制程，可以在图10B和图10C的结构上方形成介电材料。介电材料可以填满沟槽112T和116T’至过满。在部分实施方式中，可以可选择性地预先形成衬里氧化物(未示出)。在部分实施方式中，衬里氧化物可以是热氧化物。然后，执行化学机械研磨(CMP)制程，以移除沟槽112T和116T’以外的多余介电材料，并且化学机械研磨制程可以使介电材料的上表面与图案化的硬式遮罩层160的上表面齐平，从而形成隔离特征222和226。在部分实施方式中，此化学机械研磨移除硬式遮罩层160上方的介电层188(例如氧化物层)。
隔离特征222可以接触基板110的基底部分112b、图案化的穿隧薄层180’、图案化的浮置栅极薄层190’、图案化的衬垫层200’和图案化的遮罩层210’。在本实施方式中，隔离特征226接触隔离特征146的侧壁的上部以及未被硬式遮罩层160覆盖的隔离特征146的表面的一部分。
在本实施方式中，沟槽116T’的底部高于沟槽116T的底部，使得隔离特征226的下表面226B高于隔离特征146的下表面146B。在部分其他实施方式中，隔离特征226的下表面226B可以不高于隔离特征146的下表面146B。举例而言，沟槽116T’的底部可以低于沟槽116T的底部，以使得隔离特征226的下表面226B低于隔离特征146的下表面146B。或者，在部分其他实施方式中，沟槽116T’的底部可以与沟槽116T的底部实质齐平，使得隔离特征226的下表面226B与隔离特征146的下表面146B实质齐平。
参照图1B和图12A至12B，图12A至12B的横截面位置与图11B至11C的横截面位置相同。方法M进行到步骤S10，在步骤S10中，使单元区域中的隔离特征凹陷。在本实施方式中，通过湿蚀刻制程，使隔离特征222和226凹陷。举例而言，将例如HF的液体蚀刻剂喷洒到图11A至11C的结构上，从而蚀刻隔离特征222和226。图案化硬式遮罩层210’和图案化硬式遮罩层160对于蚀刻剂具有比隔离特征222和226更高的蚀刻抵抗性，进而使硬式遮罩层160下面的隔离特征144和146免于被蚀刻，并使遮罩层210’下面的层180’到200’免于被蚀刻。在部分其他实施方式中，隔离特征146未被硬式遮罩层160覆盖的部分可以被湿蚀刻制程蚀刻。
参照图1B和图13A至13B，图13A至13B的横截面位置与图12A至12B的横截面位置相同。方法M进行到步骤S12，在步骤S12中，移除硬式遮罩层。在本实施方式中，图案化的硬式遮罩层210’和图案化的硬式遮罩层160被移除，进而露出衬垫层200’和150。此移除方法可以包括适当的回蚀制程，例如使用磷酸作为蚀刻剂。衬垫层200’和150对此蚀刻制程的蚀刻抵抗性可以比图案化的硬式遮罩层210’和160高，从而衬垫层200’和150可以保护下方层体在蚀刻制程中不被蚀刻。在部分实施方式中，隔离特征222和226对蚀刻制程的蚀刻抵抗性可以比图案化的硬式遮罩层210’和160更高，使得隔离特征222和226在蚀刻制程之后保持不变。
参照图1B和图14A至14B。图14A至14B的横截面位置与图13A至13B的横截面位置相同。方法M进行到步骤S13，在步骤S13中，使隔离特征凹陷。在本实施方式中，通过湿蚀刻制程，使隔离特征222和226凹陷。举例而言，将诸如HF的液体蚀刻剂分配到图13A和13B的结构上，从而蚀刻隔离特征222和226。可以通过湿蚀刻制程，可以移除衬垫层200’和150(参考图13A至13B)。硬式遮罩层130’和浮置栅极薄层190’对于蚀刻剂可以具有比隔离特征222和226以及衬垫层200’和150(参考图13A至13B)更高的蚀刻抵抗性。因此，可以使在浮置栅极薄层190’下的穿隧薄层180’免于蚀刻，并使在硬式遮罩层130’下的衬垫层120’免于蚀刻。在部分实施方式中，通过湿蚀刻制程来蚀刻与隔离特征146相邻的隔离特征226的一部分。在凹陷步骤之后，浮置栅极薄层190’突出于隔离特征222和226的上表面。使隔离部件222凹陷的步骤可以提高随后形成的浮置栅极和控制栅极之间的耦合比。
参照图1B和图15A和15B，图15A和15B的横截面位置分别与图14A至14B的横截面位置相同。方法M进行到步骤S14，在步骤S14中，在基板上方形成介电薄层、控制栅极薄层和硬式遮罩层。在本实施方式中，介电薄层310共形地形成在图14A至14B的结构上。在部分实施方式中，介电薄层310和穿隧薄层180’可以具有相同或不同的材料。换句话说，举例而言，介电薄层310可以包括介电材料，例如二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化物(SiON)、高k材料、其他非导电材料或其组合。可以使用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、臭氧氧化、其他合适的制程或其组合来形成介电薄层310。
控制栅极薄层320共形地形成在介电薄层310上方。控制栅极薄层320可包括多晶硅，举例而言，其可采用合适的硅源材料并通过低压化学气相沉积(LPCVD)方法、化学气相沉积方法和物理气相沉积溅射方法而形成。如果需要，可以将控制栅极薄层320进行离子注入至期望的导电类型。应当理解，控制栅极薄层320可以包括其他栅极材料，例如金属、金属合金、单晶硅或其组合。
硬式遮罩层330共形地形成在控制栅极薄层320上方。硬式遮罩层330可以包括单层或多层。在部分实施方式中，硬式遮罩层330包括SiN/Si2/SiN堆叠的层或其他合适的材料。在部分实施方式中，可以使用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、臭氧氧化、其他合适的制程或其组合来形成硬式遮罩层330。
参照图1B和图16A至图16D，其中图16A是半导体装置的上视图，图16B是沿着图16A的线B-B截取的剖面图，图16C是沿着图16A的线C-C截取的剖面图，图16D是沿着图16A的D-D线的剖面图。方法M进行到步骤S15，在步骤S15中，图案化介电薄层、控制栅极薄层和硬式遮罩层，以在基板的单元区域上方形成栅极堆叠。在本实施方式中，图15A和15B的硬式遮罩层330、控制栅极薄层320、介电薄层310、浮置栅极薄层190’和穿隧薄层180’经图案化形成基板110的单元区域112上的多个栅极堆叠300以及周边区域114和过渡区域116上的半导体堆叠300’。可以图案化图15A和15B的硬式遮罩层330，以形成多个硬式遮罩332和一硬式遮罩层334。可以图案化图15A和15B的控制栅极薄层320，以形成多个控制栅极322和一控制栅极层324。可以图案化图15A和15B的介电薄层310，以形成多个介电层312和一介电层314。可以图案化图15A和15B的浮置栅极薄层190’，以形成多个浮置栅极192。于部分实施方式中，浮置栅极192可以比控制栅极322薄。可以图案化图15A和15B的穿隧薄层180’，以形成多个穿隧层182。
在部分实施方式中，至少一个栅极堆叠300包括穿隧层182、浮置栅极192、介电层312、控制栅极322以及硬式遮罩332。至少一个栅极堆叠300还可以包括一对间隔物340，其设置在浮置栅极192上并且在介电层312、控制栅极322和硬式遮罩332的相对侧上。为清楚起见，间隔物340在图16B和16C中示出，但在图16A中省略。在部分实施方式中，间隔物340包括内部氧化硅层、中间氮化硅层和外部氧化硅层。半导体堆叠300’可以包括介电层314、在介电层314上的控制栅极层324以及在控制栅极层324上方的硬式遮罩层334。
参照图1B和图17A和17B，其中图17A和17B的横截面位置分别与图16B和16C的横截面位置相同。方法M行进至步骤S16，其中在栅极堆叠的相对侧上形成间隔物。在本实施方式中，间隔物345形成在栅极堆叠300的相对侧上。在部分实施方式中，间隔物345是高温氧化物层或其他合适的介电层。在部分实施方式中，可以在图16A至图16C的结构上共形地形成介电薄层，进行蚀刻制程(例如干蚀刻制程)以移除介电薄层的水平部分，进而形成间隔物345。
参照图1B和图18A和18B，图18A和图18B的横截面位置分别与图17A和17B的横截面位置相同。方法M进行到步骤S17，其中在两个相邻的栅极堆叠之间形成源极区域。在本实施方式中，移除相邻的两个栅极堆叠300之间的间隔物345，并且在两个相邻的栅极堆叠300之间形成源极区域SR。例如，通过旋涂、曝光和显影制程的组合来形成图案化的光阻层，从而露出在相邻栅极堆叠300之间的基板110的区域。然后，移除露出的间隔物345，并且将离子注入到该区域中以形成源极区域SR。在源极区域SR上方形成共用源极(common source；CS)介电层SRD。共用源极介电层SRD可以是介电隔离结构，并且可以通过氧化基板110、其他合适的制程或其组合来形成。然后，移除图案化的光阻层，并且移除方法可以例如通过溶剂剥离或电浆灰化来进行。
参照图1B和图19A至图19C，图19A是半导体装置的上视图，图19B是沿图19A的线B-B剖视图，图19C是沿图19A的线C-C剖视图。方法M进行到步骤S18，其中在栅极堆叠的相对侧上形成擦除栅极和选择栅极。在本实施方式中，在栅极堆叠300的第一侧上，形成多个选择栅极介电层352和多个选择栅极(或字线)362，并且在栅极堆叠300的第二侧上，形成多个擦除栅极364。举例而言，例如通过热氧化法、化学气相沉积或原子层沉积，在基板110上形成介电层，在介电层上沉积导电层，然后对该导电层进行图案化或回蚀。接着，在图案化的导电层上分别形成多个硬式遮罩370，并且进行另一蚀刻制程以使用硬式遮罩370作为遮罩来图案化该图案化的导电层和介电层，以形成擦除栅极364、选择栅极362以及选择栅极介电层352。在部分实施方式中，擦除栅极364和选择栅极362可以由多晶硅或其他合适的材料制成。如果需要，可以将擦除栅极364和选择栅极362进行离子注入至期望的导电类型。举例而言，擦除栅极364和选择栅极362可以被原位掺杂。在部分实施方式中，选择栅极介电层352可以包括氧化硅、氮化硅、氧氮化硅、其他非导电材料或其组合。
参照图1B和图20A和20B，其中图20A和20B的横截面位置分别与图19B和19C的横截面位置相同。方法M进行到步骤S19，在步骤S19中，在周围和过渡区域中形成半导体装置。在本实施方式中，移除图19B和19C的半导体堆叠300’，以露出图案化的遮罩层130’(参见图19B和图19C)和隔离特征144。在移除步骤之后，半导体堆叠300’的一部分(在后续称为半导体堆叠300”保留在隔离特征226上方。然后，移除图案化的衬垫层120’和图案化的硬式遮罩层130’(参见图19A和19B)以露出周边区域114的基板110。然后，使隔离特征146和144凹陷直到隔离部件146和184的上表面实质齐平周边区域114的基板110。至少一个半导体装置400形成在周边区域114的基板110上方，并且至少一个虚设半导体装置400’形成在隔离特征146上方。在部分实施方式中，半导体装置400可以是晶体管(例如高κ金属栅极(high-κmetal gate；HKMG)晶体管和/或逻辑晶体管)，并且本揭露不限于此。在部分实施方式中，虚设半导体装置400’和半导体装置400由相同的材料制成。
在部分实施方式中，对基板110进行一或多个离子注入制程，从而在单元区域112中形成漏极区域DR并且在周边区域114中形成源极/漏极区域400SD。漏极区域DR和源极/漏极区域400SD可以通过相同或不同的离子注入制程形成。在部分实施方式中，栅极堆叠300和选择栅极362设置在源极区域SR和漏极区域DR之间的位置，并且漏极区域DR分别邻近选择栅极362设置。
参照图1B和图21A至21C，图21A是半导体装置的上视图，图21B是沿图21A的线B-B截取的剖面图，图21C是沿图21A的线C-C截取的剖面图。方法M进行到步骤S20，在步骤S20中，形成蚀刻停止层和层间电介质层。在本实施方式中，在图20A和20B的结构上方共形地形成蚀刻停止层510，在蚀刻停止层510上形成层间介电质(interlayer dielectric；ILD)520。然后，执行化学机械研磨(CMP)制程，以使层间介电质520的上表面齐平于记忆体单元10的擦除栅极364、控制栅极322、选择栅极362的上表面以及半导体装置400的栅极堆叠410的上表面。在部分实施方式中，栅极堆叠410可以包括栅极介电质、位于栅极介电质上的功函数金属层、位于功函数金属层上方的金属。在部分实施方式中，栅极堆叠410可以包括金属。借此，形成了多个记忆体单元10。至少一记忆体单元10包含两个栅极堆叠300、一个擦除栅极364、两个选择栅极362、一个源极区SR和两个漏极区DR。两个相邻的记忆体单元10共享一个漏极区DR。
在图21A至21C中，记忆体单元10的浮置栅极192在未经平坦化的情况下形成，从而防止了浮置栅极192因平坦化制程而引起的盘状凹陷(dishing)和磨损问题，继而防止阵列中心的浮置栅极192过度研磨，从而提高阵列中心和阵列边缘中的浮置栅极的厚度均匀性。因此，在单元区域112的中心和边缘中的记忆体单元10的浮置栅极192具有实质相同的厚度。在部分实施方式中，穿隧层182通过氧化法形成，因此具有均匀的厚度。换句话说，穿隧层182具有实质相同的厚度。借此配置，记忆体单元10可以具有实质相同的电性，进而提升产率。本文所用的术语“实质上”可以用于修改任何定量表示方式，其可在不改变与之相关的基本功能的情况下，以允许该定量变化。应注意到，图21A至21C中的记忆体单元10的数量仅为例式，不应该限制本揭露。在部分其他实施方式中，记忆体单元10的数量可以大于三个并且以阵列方式设置。
在图21B至21C中，过渡区域116中的隔离特征146和226连接而形成隔离特征。基板110具有在隔离特征的第一部分和第二部分之间(例如在隔离特征146和226之间)的突出部分116p。在部分实施方式中，隔离特征的第一部分(例如隔离特征146)的上表面146T具有第一部分146TA和位于第一部分146TA和隔离特征的第二部分(例如隔离特征226)之间的第二部分146TB。第二部分146TB可以低于第一部分146TA。举例而言，第二部分146TB可以与隔离特征的第二部分(例如隔离特征226)的上表面226T和隔离特征222的上表面222T实质齐平。在部分实施方式中，第一部分146TA可以与隔离特征144的上表面144T实质齐平。
在部分实施方式中，隔离特征的第一部分(例如隔离特征146)的下表面146B和隔离特征的第二部分(例如隔离特征226)的下表面226B位于不同高度。在部分实施方式中，虚设半导体装置400’在隔离特征的第一部分(例如隔离特征146)的上表面146T的第一部分146TA之上，而半导体堆叠300”在隔离特征的第二部分(例如隔离特征226)之上。
图22A至图22B是根据部分实施方式的半导体装置的剖面图。图22A和22B的横截面位置分别与图21B和21C的横截面位置相同。图22A至图22B的半导体装置与图21B至21C的半导体装置之间的区别在于：隔离特征146和226的形貌。在本实施方式中，沟槽116T’(如图10A至10C所示)露出隔离特征146的整个侧壁，形成于沟槽116T’中的隔离特征226接触隔离特征146的侧壁，没有基板110的任何部分介入其间。图22A至图22B的半导体装置的其他相关结构细节类似于图21A至图21C的半导体装置，因此在此之后的描述将不再重复。
图23A至图23B是根据部分实施方式的半导体装置的剖面图。图23A和23B的横截面位置分别与图21B和21C的横截面位置相同。图23A至图23B的半导体装置与图21B至21C的半导体装置之间的区别在于：在本实施方式中，隔离特征144和146的下表面144B和146B高于隔离特征222和226的下表面222B和226B。图23A至图23B的半导体装置的其他相关结构细节类似于图21A至图21C的半导体装置，因此在此之后的描述将不再重复。
图24A至24B是根据部分实施方式的半导体装置的剖面图。图24A和24B的横截面位置分别与图21B和21C的横截面位置相同。图24A至24B的半导体装置与图21B至21C的半导体装置之间的区别在于：在本实施方式中，隔离特征146的下表面146B与隔离特征222和226的下表面222B和226B实质齐平。图24A和24B的半导体装置的其他相关结构细节类似于图21A至图21C的半导体装置，因此在此之后的描述将不再重复。
本揭露适用于嵌入式快闪记忆体的制造。基于以上讨论，可以看出本揭露提供了多个优点。然而，应当理解，其他实施方式可以提供额外的优点，并且并非所有优点都必须在此揭露，并且并非所有实施方式都需要特别的优点。优点之一是浮置栅极在未经平坦化的情况下形成，从而防止了浮置栅极因平坦化制程而引起的盘状凹陷和磨损问题，继而防止阵列中心的浮置栅极过度研磨，从而提高阵列中心和阵列边缘中的浮置栅极的厚度均匀性并提生产率。另一个优点是，在基板凹陷过程中用于保护周边区域的图案化硬式遮罩也可以在其他制程(例如氧化基板的表层以形成穿隧层、图案化浮置栅极层、在单元区域中形成沟槽和/或使隔离特征凹陷)中用于保护周边区域，从而节省了遮罩的数量。
根据本揭露的部分实施方式，一种制造半导体装置的方法，包含：在一基板的一周边区域中，形成一第一隔离特征；在形成该第一隔离特征之后，凹陷该基板的一单元区域；在凹陷该基板的该单元区域之后，在该基板的该单元区域中，形成一第二隔离特征；在该基板的该单元区域上，形成多个控制栅极；以及在该基板的该周边区域上，形成一栅极堆叠。
于部分实施方式中，方法还包含在形成该第一隔离特征时，在该基板的一过渡区域中形成一第三隔离特征，其中该过渡区域位于该单元区域以及该周边区域之间。
于部分实施方式中，方法还包含在形成该第二隔离特征时，在该基板的该过渡区域中形成一第四隔离特征，其中该第四隔离特征连接该第三隔离特征。
于部分实施方式中，其中凹陷该基板的该单元区域的进行使该基板的该过渡区域的一部分被凹陷，并露出该第三隔离特征的一侧壁。
于部分实施方式中，其中形成该第四隔离特征的进行使该第四隔离特征形成于该基板的该过渡区域的该凹陷部分。
于部分实施方式中，方法还包含在凹陷该基板的该单元区域之前，于该基板的该周边区域上形成一遮罩层，其中该遮罩层覆盖该第一隔离特征并露出该基板的该单元区域。
于部分实施方式中，其中形成该第二隔离特征包含：在该基板的该单元区域中，形成一沟槽；以一介电材料填满该沟槽；平坦化该介电材料直到抵达覆盖该第一隔离特征的该遮罩层。
于部分实施方式中，方法还包含在形成该第二隔离特征之后，在该遮罩层维持覆盖该第一隔离特征时，凹陷该第二隔离特征。
根据本揭露的部分实施方式，一种制造半导体装置的方法，包含：在一基板的一周边区域中，形成一第一隔离特征；在形成该第一隔离特征之后，在该基板的该周边区域以及一单元区域上，沉积一浮置栅极层；在该浮置栅极层以及该基板的该单元区域中，形成一凹槽；在该凹槽中，形成一第二隔离特征；在该基板的该单元区域上的浮置栅极层上，形成多个控制栅极；以及在该基板的该周边区域上，形成一栅极堆叠。
于部分实施方式中，方法还包含在形成该第一隔离特征之后，凹陷该基板的该单元区域。
于部分实施方式中，方法还包含在沉积该浮置栅极层之前，于该基板的该周边区域上形成一第一遮罩层，其中该第一遮罩层覆盖该第一隔离特征并露出该基板的该单元区域。
于部分实施方式中，形成该沟槽包含在该浮置栅极层以及该基板的该单元区域上，形成一第二遮罩层；以及经由该第二遮罩层，蚀刻该浮置栅极层以及该基板的该单元区域。
于部分实施方式中，方法还包含在该第一遮罩层维持覆盖该第一隔离特征且该第二遮罩层覆盖该浮置栅极层时，凹陷该第二隔离特征。
于部分实施方式中，方法还包含在形成该第二隔离特征后，移除该第一遮罩层与该第二遮罩层；以及在移除该第一遮罩层与该第二遮罩层之后，凹陷该第二隔离特征。
于部分实施方式中，方法还包含于在该浮置栅极层以及该基板的该单元区域中形成该凹槽时，移除该基板的该周边区域上的该浮置栅极层的一部分。
于部分实施方式中，方法还包含在沉积该浮置栅极层之前，在该基板上形成一穿隧层，其中形成该凹槽的进行使该凹槽形成于该穿隧层中。
根据本揭露的部分实施方式，一半导体装置包含基板、隔离特征、记忆体单元以及半导体装置。基板具有单元区域、周边区域以及位于单元区域以及周边区域之间的过渡区域。隔离特征位于该过渡区域中，其中该基板包含突出部分，位于该隔离特征的第一部分以及第二部分之间，该第二部分位于该第一部分以及该单元区域之间，且该隔离特征的该第一部分的一上表面具有一第一局部以及低于该第一局部的一第二局部，且该第二局部位于该第一局部以及隔离特征的该第二部分之间。记忆体单元位于该基板的该单元区域上。半导体装置位于基板的周边区域上。
于部分实施方式中，该隔离特征的该第一部分的一下表面以及该隔离特征的该第二部分的一下表面位于不同高度。
于部分实施方式中，半导体装置还包含一虚设半导体装置，位于该隔离特征的该第一部分的该上表面的该第一局部之上。
于部分实施方式中，半导体装置还包含一半导体堆叠，位于该隔离特征的该第二部分之上。
以上概述多个实施方式的特征，该技术领域具有通常知识者可较佳地了解本揭露的多个态样。该技术领域具有通常知识者应了解，可将本揭露作为设计或修饰其他程序或结构的基础，以实行实施方式中提到的相同的目的以及/或达到相同的好处。该技术领域具有通常知识者也应了解，这些相等的结构并未超出本揭露的精神与范围，且可以进行各种改变、替换、转化，在此，本揭露精神与范围涵盖这些改变、替换、转化。

Claims (10)

1.一种制造半导体装置的方法，其特征在于，包含：
在一基板的一周边区域中，形成一第一隔离特征；
在形成该第一隔离特征之后，凹陷该基板的一单元区域；
在凹陷该基板的该单元区域之后，在该基板的该单元区域中，形成一第二隔离特征；
在该基板的该单元区域上，形成多个控制栅极；以及
在该基板的该周边区域上，形成一栅极堆叠。
2.根据权利要求1所述的方法，其特征在于，还包含：
在形成该第一隔离特征时，在该基板的一过渡区域中形成一第三隔离特征，其中该过渡区域位于该单元区域以及该周边区域之间。
3.根据权利要求2所述的方法，其特征在于，还包含：
在形成该第二隔离特征时，在该基板的该过渡区域中形成一第四隔离特征，其中该第四隔离特征连接该第三隔离特征。
4.根据权利要求3所述的方法，其特征在于，其中凹陷该基板的该单元区域的进行使该基板的该过渡区域的一部分被凹陷，并露出该第三隔离特征的一侧壁。
5.根据权利要求1所述的方法，其特征在于，还包含：
在凹陷该基板的该单元区域之前，于该基板的该周边区域上形成一遮罩层，其中该遮罩层覆盖该第一隔离特征并露出该基板的该单元区域。
6.一制造半导体装置的方法，其特征在于，包含：
在一基板的一周边区域中，形成一第一隔离特征；
在形成该第一隔离特征之后，在该基板的该周边区域以及一单元区域上，沉积一浮置栅极层；
在该浮置栅极层以及该基板的该单元区域中，形成一凹槽；
在该凹槽中，形成一第二隔离特征；
在该基板的该单元区域上的浮置栅极层上，形成多个控制栅极；以及
在该基板的该周边区域上，形成一栅极堆叠。
7.根据权利要求6所述的方法，其特征在于，还包含：
在沉积该浮置栅极层之前，于该基板的该周边区域上形成一第一遮罩层，其中该第一遮罩层覆盖该第一隔离特征并露出该基板的该单元区域。
8.根据权利要求7所述的方法，其特征在于，其中形成该沟槽包含：
在该浮置栅极层以及该基板的该单元区域上，形成一第二遮罩层；以及
经由该第二遮罩层，蚀刻该浮置栅极层以及该基板的该单元区域。
9.一种半导体装置，其特征在于，包含：
一基板，具有一单元区域、一周边区域以及位于该单元区域以及该周边区域之间的一过渡区域；
一隔离特征，位于该过渡区域中，其中该基板包含一突出部分，位于该隔离特征的一第一部分以及一第二部分之间，该第二部分位于该第一部分以及该单元区域之间，且该隔离特征的该第一部分的一上表面具有一第一局部以及低于该第一局部的一第二局部，且该第二局部位于该第一局部以及该隔离特征的该第二部分之间；
一记忆体单元，位于该基板的该单元区域上；以及
一半导体装置，位于该基板的该周边区域上。
10.根据权利要求9所述的半导体装置，其特征在于，其中该隔离特征的该第一部分的一下表面以及该隔离特征的该第二部分的一下表面位于不同高度。
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