KR100650870B1 - 플래쉬 메모리 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자 및 그의 제조방법에 관한 것으로, 메모리 셀 영역과 페리 영역의 경계 부분에 게이트 라인이 지나가는지의 여부에 따라서 게이트 라인이 지나가는 경우에는 해당 경계 부분을 소자분리막으로 구성하고, 게이트 라인이 지나가지 않는 경우에는 더미 액티브(dummy active)로 구성함으로써 소자의 신뢰성을 개선하고, 웰 픽업(well pick up) 영역을 상기 더미 액티브 내에 구성함으로써 집적도를 향상시키기 위한 기술이다.
더미 액티브, 소자분리막, 웰 픽업

Description

플래쉬 메모리 소자 및 그의 제조방법{flash memory device and method for fabricating the same}
도 1은 메모리 셀 영역과 페리 영역의 경계 부분에 게이트 라인이 지나가는 경우에 본 발명에 따른 플래쉬 메모리 소자를 나타낸 도면
도 2는 메모리 셀 영역과 페리 영역의 경계 부분에 게이트 라인이 지나가지 않는 경우에 본 발명에 따른 플래쉬 메모리 소자를 나타낸 도면
도 3(a)은 1 사이드 워드라인 코딩 구조를 나타낸 도면
도 3(b)은 1 사이드 워드라인 코딩 구조에서 본 발명에 따른 셀 어레이 에지 부분 구성을 나타낸 도면
도 4(a)는 2 사이드 워드라인 코딩 구조를 나타낸 도면
도 4(b)는 2 사이드 워드라인 코딩 구조에서 본 발명에 따른 셀 어레이 에지 부분 구성을 나타낸 도면
본 발명은 플래쉬 메모리 소자 및 그의 제조방법에 관한 것으로, 특히 소자의 신뢰성을 개선하고, 집적도를 향상시키기 위한 플래쉬 메모리 소자 및 그의 제조방법에 관한 것이다.
낸드 플래쉬(NAND flash)에서 테크놀로지(technology)가 나노(nano) 기술로 발전됨에 따라서 소자분리 트렌치의 피치(pitch)도 점점 작아지고 있으며, 이로 인하여 소자분리 트렌치에 HDP(High Density plasma) 산화막 갭필(gap fill)시 스텝 커버리지(step coverage)가 불량해지는 문제가 발생되고 있다.
특히, 페리(peri) 영역에 비하여 소자분리 트렌치의 피치가 작은 메모리 셀(memory cell) 영역에서의 스텝 커버리지 불량이 심각하다. 스텝 커버리지 불량으로 메모리 셀 영역의 소자분리막에 보이드(void)가 발생할 경우에 메모리 셀의 공정 및 신뢰성에 문제가 될 수 있으므로 보이드 문제를 반드시 해결해야 한다. 이를 위하여 메모리 셀 영역의 소자분리 트렌치 깊이를 2000Å 미만으로 낮추어 스텝 커버리지를 개선하고 있다.
한편, 테크놀로지가 감소되더라도 셀 동작에는 항상 같은 전압이 요구되므로 페리 영역에 형성되는 트랜지스터는 20V 이상의 고전압에 견딜 수 있도록 소자분리 트렌치를 깊게 형성해야 할 필요가 있다.
그 결과, 메모리 셀 영역의 소자분리 트렌치보다 페리 영역의 소자분리 트렌치 깊이를 깊게 형성하는 듀얼 트렌치(dual trench) 구조가 도입되었다.
이와 같은 메모리 셀 영역과 페리 영역의 소자분리 트렌치 깊이 즉, 소자분리막 두께 차이로 인하여 경계 부분이 생기게 되었는데, 경계 부분을 구성하는 방 법에는 액티브(active)로 구성하는 방법과 소자분리막으로 구성하는 방법이 있다.
메모리 셀 영역과 페리 영역의 경계 부분을 액티브로 구성할 경우, 경계 부분의 액티브 에지에서 게이트 산화막 씨닝(thinning) 현상이 발생되게 된다.
낸드 플래쉬의 동작시 게이트 라인에 20V 정도의 고전압이 인가되므로 게이트 라인이 상기 경계 부분을 지나가는 경우, 게이트 산화막 씨닝 부분에서 브레이크다운(Breakdown)이 발생하여 소자 동작에 페일(fail)이 유발되게 된다. 그 결과, 수율 및 소자 신뢰성이 저하되게 된다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 소자의 집적도를 향상시키는데 있다.
본 발명에 따른 플래쉬 메모리 소자는 메모리 셀 영역 및 페리 영역이 정의된 반도체 기판과 상기 반도체 기판상에 형성되는 게이트 라인을 포함하는 반도체 소자에 있어서, 게이트 라인이 지나가는 메모리 셀 영역과 페리 영역의 경계 부분에 형성된 소자분리막과, 게이트 라인이 지나가지 않는 메모리 셀 영역과 페리 영역의 경계 부분에 형성된 더미 액티브를 포함한다.
이와 같은 구조를 갖는 플래쉬 메모리 소자의 제조방법은 메모리 셀 영역과 페리 영역이 정의된 반도체 기판과 상기 반도체 기판상에 형성되는 게이트 라인을 포함하는 반도체 소자의 제조방법에 있어서, 게이트 라인이 지나가는 메모리 셀 영역과 페리 영역의 경계 부분에는 소자분리막을 형성하고, 게이트 라인이 지나가지 않는 메모리 셀 영역과 페리 영역의 경계 부분에는 더미 액티브를 형성하는 단계와, 상기 소자분리막이 형성된 메모리 셀 영역과 페리 영역의 경계 부분을 지나가는 게이트 라인을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
본 발명은 메모리 셀 영역과 페리 영역의 경계 부분에 게이트 라인이 지나가는지의 여부에 따라서 나누어 생각할 수 있다.
먼저, 메모리 셀 영역과 페리 영역의 경계 부분에 게이트 라인이 지나가는 경우에 대하여 살펴보자.
도 1은 메모리 셀 영역과 페리 영역의 경계 부분에 게이트 라인이 지나가는 경우에 본 발명에 따른 플래쉬 메모리 소자를 나타낸 도면이다.
앞서 살펴본 바와 같이, 메모리 셀 영역과 페리 영역의 경계를 액티브로 구 성하는 경우 액티브 에지에서의 게이트 산화막 씨닝(thinning) 현상이 발생되고, 이로 인해 메모리 셀 영역과 페리 영역의 경계 부분을 지나가는 게이트 라인에 고전압이 인가되면 게이트 산화막 씨닝 부분에서 브레이크다운이 발생되어 소자 페일이 유발된다.
이에, 본 발명에서는 메모리 셀 영역과 페리 영역의 경계 부분에 게이트 라인이 지나가는 경우에 해당 경계 부분을 소자분리막으로 구성한다.
즉, 도 1에 도시하는 바와 같이 메모리 셀 영역(A)과 페리 영역(C)의 경계 부분(B)에 게이트 라인(12)이 지나가면 해당 경계 부분(B)에는 소자분리막(11b)을 형성한다.
미설명된 도면부호 10은 반도체 기판, 11a는 메모리 셀 영역의 소자분리막, 13은 페리 영역(C)에 구성되는 웰 픽업 영역을 각각 나타낸다.
그러나, 메모리 셀 영역과 페리 영역에 소자분리 트렌치 식각시 상기 경계 부분이 이중으로 식각되게 되므로, "V"자 형태 매끄럽지 않은 경계면이 형성되어 후속 열공정시 반도체 기판(10)에 디펙트(defect) 또는 데미지(damage)가 발생할 가능성이 매우 높다.
또한, 메모리 셀 영역(A)과 웰 픽업 영역(13) 사이의 거리가 멀어서 소자분리막 평탄화 공정시 소자분리막에 디싱(dishing)이 발생될 확률이 높으며, 자기 정렬 플로팅 게이트(Self Aligned Floating Gate) 공정 적용시 폴리 잔류물(poly residue) 발생의 원인이 된다. 자기 정렬 플로팅 게이트 공정에서 폴리 잔류물을 줄이기 위해서는 메모리 셀 영역(A)과 웰 픽업 영역(13) 사이의 거리를 줄일 필요 가 있다.
이에, 메모리 셀 영역과 페리 영역의 경계 부분에 게이트 라인이 지나가지 않아 브레이크다운으로 인한 소자 페일 우려가 없는 경우에는 해당 경계 부분을 더미 액티브(dummy active)를 형성한다.
상기 소자분리막과 더미 액티브는 동시에 형성된다. 즉, 게이트 라인이 지나가는지의 여부에 따라서 게이트 라인이 지나가는 메모리 셀 영역과 페리 영역의 경계 부분에 소자분리막을 형성하면 게이트 라인이 지나가지 않는 메모리 셀 영역과 페리 영역의 경계 부분에는 자동적으로 더미 액티브가 형성된다.
이어, 상기 더미 액티브 영역 내에 웰 픽업 영역을 형성한다.
상기 웰 픽업 영역은 플래쉬 메모리 소자의 소거 동작시 바이어스가 균일하게 분포되도록 하기 위하여 형성하는 것으로, 기판상에 형성되어 있는 웰영역과 동일한 불순물 주입을 통하여 형성하며, 웰영역보다 고농도의 도즈량으로 불순물을 주입한다. 여기서, 상기 웰 픽업 영역은 B+ 혹은 BF2+의 불순물을 5E14~5E15ions/㎠의 도즈량으로 불순물을 주입하여 형성한다.
종래 기술에서는 더미 액티브와 웰 픽업 영역을 따로 두었으나, 더미 액티브와 웰 픽업 영역을 따로 형성할 경우 소자 사이즈 증가 요인으로 작용하는 바, 웰 픽업 영역을 더미 액티브 내에 형성한다.
그런 다음, 소자분리막이 형성된 메모리 셀 영역과 페리 영역의 경계 부분을 지나가는 게이트 라인을 형성한다.
도 2는 메모리 셀 영역과 페리 영역의 경계 부분에 게이트 라인이 지나가지 않는 경우에 본 발명에 따른 플래쉬 메모리 소자를 나타낸 도면으로, 메모리 셀 영역(A)과 페리 영역(C)의 경계 부분(B)에 게이트 라인이 지나가지 않는 경우에는 해당 경계 부분(B)을 더미 액티브로 구성한다.
종래 기술에서는 더미 액티브와 웰 픽업 영역을 따로 두었으며 더미 액티브와 웰 픽업 영역 사이에 2㎛ 정도의 거리를 두었다. 그러나, 더미 액티브와 웰 픽업 영역을 따로 형성할 경우 소자 사이즈 증가 요인으로 작용하는 바, 본 발명에서는 웰 픽업 영역(13)을 더미 액티브 내에 구성한다.
이와 같은 본 발명은 워드라인 코딩(word line coding) 환경에 따라서 다르게 적용되게 되는데, 구체적으로 살펴보면 다음과 같다.
도 3(a)은 1 사이드 워드라인 코딩(1-side W/L coding) 구조를 나타낸 도면이고, 도 3(b)은 1 사이드 워드라인 코딩 구조에서 본 발명에 따른 셀 어레이 에지 부분 구성을 나타낸 도면이고, 도 4(a)는 2 사이드 워드라인 코딩(2-side W/L coding) 구조를 나타낸 도면이고, 도 4(b)는 2 사이드 워드라인 코딩 구조에서 본 발명에 따른 셀 어레이 에지 부분 구성을 나타낸 도면이다.
1 사이드 워드라인 코딩(1-side W/L coding) 구조에서는 도 3(a)에 도시된 바와 같이 셀 어레이의 한쪽 면에만 X-디코더가 위치한다.
상기 셀 어레이가 형성된 부분은 메모리 셀 영역에 해당되고, 상기 X-디코더가 형성된 부분은 페리 영역에 해당된다. 한편, 상기 X-디코더와 이웃하는 셀 어레이의 에지면에는 게이트 라인이 지나가게 되며, 나머지 3개의 에지면에는 게이트 라인이 지나가지 않는다.
따라서, 도 3(b)에 도시하는 바와 같이 X-디코더와 이웃하는 셀 어레이의 에지면 1 면은 소자분리막으로 구성하고, 나머지 3개의 에지면은 더미 액티브로 구성하며, 웰 픽업 영역을 상기 더미 액티브 내에 구성한다.
한편, 2 사이드 워드라인 코딩(2-side W/L coding) 구조에서는 도 4(a)에 도시된 바와 같이 셀 어레이의 한쪽 면에만 X-디코더가 위치한다.
상기 셀 어레이가 형성된 부분은 메모리 셀 영역에 해당되고, 상기 X-디코더가 형성된 부분은 페리 영역에 해당된다. 한편, 상기 X-디코더와 이웃하는 셀 어레이의 에지면에는 게이트 라인이 지나가게 되며, 나마저 2개의 에지면에는 게이트 라인이 지나가지 않는다.
따라서, 도 3(b)에 도시하는 바와 같이 X-디코더와 이웃하는 셀 어레이의 에지면 2 면은 소자분리막으로 구성하고, 나머지 2개의 에지면은 더미 액티브로 구성하며, 웰 픽업 영역을 상기 더미 액티브 내에 구성한다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 메모리 셀 영역과 페리 영역의 경계 부분에 게이트 라인이 지나가는 경우에 해당 경계 부분을 소자분리막으로 구성하여 게이트 산화막 씨닝 부분에서 브레이크다운을 발생을 방지할 수 있으므로, 수율 및 소자 신뢰성을 향상시킬 수 있다.
둘째, 메모리 셀 영역과 페리 영역의 경계 부분에 게이트 라인이 지나가지 않는 경우에 해당 경계 부분을 더미 액티브로 구성하여 후속 열공정에 의해 반도체 기판에 디펙트 또는 데미지가 발생되는 문제를 원천적으로 방지할 수 있다.
셋째, 웰 픽업 영역을 더미 액티브 내에 구성하여 웰 픽업 영역을 구성하기 위하여 별도의 영역을 할당하지 않아도 되므로 소자의 집적도를 향상시킬 수 있다.

Claims (9)

  1. 메모리 셀 영역 및 페리 영역이 정의된 반도체 기판과 상기 반도체 기판상에 형성되는 게이트 라인을 포함하는 반도체 소자에 있어서,
    게이트 라인이 지나가는 메모리 셀 영역과 페리 영역의 경계 부분에 형성된 소자분리막; 및
    게이트 라인이 지나가지 않는 메모리 셀 영역과 페리 영역의 경계 부분에 형성된 더미 액티브를 포함하는 플래쉬 메모리 소자.
  2. 제 1항에 있어서,
    상기 더미 액티브 영역 내에 형성되는 웰 픽업 영역을 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자.
  3. 제 2항에 있어서,
    상기 반도체 기판내에 형성되는 웰 영역을 더 포함하며 상기 웰 픽업 영역이 상기 웰 영역보다 고농도를 갖는 것을 특징으로 하는 플래쉬 메모리 소자.
  4. 메모리 셀 영역과 페리 영역이 정의된 반도체 기판과 상기 반도체 기판상에 형성되는 게이트 라인을 포함하는 반도체 소자의 제조방법에 있어서,
    게이트 라인이 지나가는 메모리 셀 영역과 페리 영역의 경계 부분에는 소자분리막을 형성하고, 게이트 라인이 지나가지 않는 메모리 셀 영역과 페리 영역의 경계 부분에는 더미 액티브를 형성하는 단계; 및
    상기 소자분리막이 형성된 메모리 셀 영역과 페리 영역의 경계 부분을 지나가는 게이트 라인을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
  5. 제 4항에 있어서,
    상기 소자분리막 및 더미 액티브를 형성한 이후에 상기 더미 액티브 내에 웰 픽업 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  6. 제 5항에 있어서,
    상기 웰 픽업 영역은 반도체 기판내에 형성되어 있는 웰 영역과 동일한 불순물로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  7. 제 6항에 있어서,
    상기 웰 픽업 영역이 상기 웰 영역에 비하여 고농도의 불순물 주입을 통하여 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  8. 제 6항에 있어서,
    상기 불순물은 B+ 혹은 BF2+ 이온임을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  9. 제 6항에 있어서,
    상기 불순물은 5E14~5E15ions/㎠의 도즈량으로 주입되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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