KR102069260B1 - 핀-기반 스트랩 셀 구조 - Google Patents

핀-기반 스트랩 셀 구조 Download PDF

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Abstract

SRAM 어레이와 같은 메모리 어레이의 성능을 향상시키기 위한 핀-기반 웰 스트랩이 본 명세서에 개시되어 있다. 예시적인 집적 회로(IC) 디바이스는 제1 유형 도펀트의 도핑 영역 위에 배치된 FinFET를 포함한다. FinFET은 제1 유형 도펀트의 제1 도펀트 농도로 도핑된 제1 핀 구조 및 제2 유형 도펀트의 제1 소스/드레인 피처들을 포함한다. IC 디바이스는 제1 유형 도펀트의 도핑 영역 위에 배치된 핀-기반 웰 스트랩을 더 포함한다. 핀-기반 웰 스트랩은 도핑 영역을 전압에 연결한다. 핀-기반 웰 스트랩은 제1 유형 도펀트의 제2 도펀트 농도로 도핑된 제2 핀 구조 및 제1 유형 도펀트의 제2 소스/드레인 피처들을 포함한다. 제2 도펀트 농도는 제1 도펀트 농도보다 더 높다(예를 들어, 적어도 3배 더 높다).

Description

핀-기반 스트랩 셀 구조{FIN-BASED STRAP CELL STRUCTURE}
본 출원은 2017년 8월 14일자로 출원된 미국 가특허출원 번호 제62/545,084호의 이익을 주장하는 정규 출원으로서, 그 전체 개시가 본 명세서에 참고로 포함된다.
<배경>
정적 RAM(static random access memory, "SRAM")은 일반적으로 전력이 인가될 때만 저장된 데이터를 유지할 수 있는 임의의 메모리 또는 저장 장치를 지칭한다. 집적 회로(integrated circuit, IC) 기술이 더 작은 기술 노드 쪽으로 진보함에 따라 SRAM은 종종 핀-형 전계 효과 트랜지스터(fin-like field effect transistor, FinFET)와 같은 핀-기반 구조를 SRAM 셀에 포함시켜, 각 SRAM 셀이 데이터 비트를 저장할 수 있는 성능을 향상시킨다. SRAM 셀 성능은 대부분 레이아웃에 의존하기 때문에(예를 들어, SRAM 어레이의 내부 SRAM 셀이 SRAM 어레이의 에지 SRAM 셀과 상이하게 동작할 것이라는 것이 관찰되었음), 핀-기반 웰 스트랩 셀이 웰 전위를 안정화시키도록 구현되어서, SRAM 어레이 전체에 걸쳐 균일한 전하 분포를 용이하게 하고 따라서 SRAM 어레이의 SRAM 셀들 사이의 균일한 성능을 달성한다. 그러나, 핀 치수가 줄어듦에 따라, 핀-기반 웰 스트랩 셀은 픽업 저항을 증가시키고/시키거나 SRAM 어레이의 래치-업 성능을 감소시키는 것으로 관찰되었다. 따라서, SRAM 어레이를 위한 기존의 웰 스트랩 셀은 일반적으로 의도된 목적에 적합하였지만, 모든 면에서 완전히 만족스럽지는 못했다.
본 개시는 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해될 수 있다. 업계의 표준 관행에 따라, 다양한 피처들은 축척에 따라 그려진 것이 아니며, 단지 예시를 목적으로 사용된다는 점을 강조한다. 실제로 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 늘리거나 줄일 수 있다.
도 1a-도 1d는 본 개시의 다양한 양태에 따른 FinFET 디바이스의 일부 또는 전체의 부분 개략도이다.
도 2는 본 개시의 다양한 양태에 따라, 본 명세서에 설명된 바와 같이 구성된 웰 스트랩을 구현할 수 있는 메모리 어레이의 개략 평면도이다.
도 3은 본 개시의 다양한 양태에 따라, 본 명세서에 설명된 바와 같이 구성된 웰 스트랩을 구현할 수 있는 또 다른 메모리 어레이의 개략 평면도이다.
도 4a-도 4c는 본 개시의 다양한 양태에 따른 메모리 어레이의 일부의 부분 개략도이다.
도 5는 본 개시의 다양한 양태에 따라 메모리 어레이의 메모리 셀에 구현될 수 있는 단일-포트 SRAM 셀의 회로도이다.
도 6은 본 개시의 다양한 양태에 따라 메모리 어레이의 메모리 셀에 구현될 수 있는 단일-포트 SRAM 셀의 평면도이다.
도 7은 본 개시의 다양한 양태에 따라, 메모리 어레이의 메모리 셀에 구현될 수 있는 이중-포트 SRAM 셀의 회로도이다.
도 8은 본 개시의 다양한 양태에 따라 메모리 어레이의 메모리 셀에 구현될 수 있는 이중-포트 SRAM 셀의 평면도이다.
본 개시는 일반적으로 집적 회로(IC) 디바이스에 관한 것이며, 특히 IC 디바이스를 위한 핀-기반 스트랩 셀 구조에 관한 것이다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시 예 또는 예를 제공한다. 본 개시를 간단히 하기 위해 컴포넌트들 및 배열들(arrangements)의 특정 예가 아래에 설명된다. 이들은 물론 예일 뿐 제한하려는 것은 아니다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시 예를 포함할 수 있으며, 제1 및 제2 피처가 직접 접촉하지 않도록 추가 피처가 제1 피처와 제2 피처 사이에 형성될 수 있는 실시 예를 또한 포함할 수 있다.
또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간명함을 목적으로 하며, 논의된 다양한 실시 예들 및/또는 구성들 간의 관계를 그 자체로 나타내지는 않는다. 또한, 후속하는 본 개시에서 다른 피처 상에(on), 다른 피처에 연결하여(connected) 및/또는 다른 피처에 결합하여(coupled) 피처를 형성하는 것은, 피처들이 직접 접촉하여 형성되는 실시 예를 포함할 수 있으며, 피처들이 직접 접촉하지 않도록 피처들 사이에 개재되어(interpose) 추가 피처가 형성될 수 있는 실시 예를 또한 포함할 수도 있다. 또한, 공간적으로 상대적인 용어(spatially relative terms), 예를 들어, "하부(lower)", "상부(upper)", "수평(horizontal)", "수직(vertical)", "위(above)", "위(over)", "아래(below)", "아래(beneath)", "위(up)", "아래(down)" "상단(top)", "하단(bottom)" 등뿐만 아니라 그 파생어들(예를 들어, "수평으로(horizontally)", "아래쪽으로(downwardly)", "위쪽으로(upwardly)" 등)은 다른 피처에 대한 하나의 피처 관계의 본 개시의 용이함을 위해 사용된다. 공간적으로 상대적인 용어는 피처들을 포함하는 디바이스의 상이한 방위를 포괄하도록 의도된다.
고급 IC 기술 노드의 경우, 핀형 전계 효과 트랜지스터(FinFET)(비-평면(non-planar) 트랜지스터로도 지칭됨)는 고성능 및 저누설 애플리케이션을 위한 인기 있고 유망한 후보가 되었다. 정적 RAM(SRAM) 어레이와 같은 메모리 어레이는 종종 FinFET을 메모리 셀에 포함시켜 각 메모리 셀이 데이터 비트를 저장할 수 있는 성능을 향상시킨다. 메모리 셀 성능은 레이아웃에 크게 좌우된다. 예를 들어, 메모리 어레이의 내부 메모리 셀은 메모리 어레이의 에지 메모리 셀과 상이하게 동작할 것이라는 것이 관찰되었다. 일부 구현 예에서, 내부 메모리 셀 및 에지 메모리 셀은 상이한 임계 전압(Vt), 상이한 온 전류(Ion) 및/또는 상이한 오프 전류(Ioff)를 보인다. 따라서, 핀-기반 웰 스트랩 셀이 웰 전위를 안정화시키도록 구현되어, 메모리 어레이 전체에 걸쳐 균일한 전하 분포를 용이하게 하고 따라서 메모리 어레이의 메모리 셀들 사이에서 균일한 성능을 달성한다. 핀-기반 웰 스트랩(또한 전기 타이라고도 함)은 메모리 셀의 FinFET에 대응하는 웰 영역을 전압 노드(또는 전압 라인)에 전기적으로 연결한다. 예를 들어, 핀-기반 n형 웰 스트랩은 p형 FinFET에 대응하는 n-웰 영역을, p형 트랜지스터와 관련된 전압 노드와 같은 전압 노드에 전기적으로 연결하고, 핀-기반 p형 웰 스트랩은 n형 FinFET에 대응하는 p-웰 영역을 n형 트랜지스터와 관련된 전압 노드와 같은 전압 노드에 전기적으로 연결한다.
FinFET 기술이 더 작은 기술 노드(예를 들어, 20nm, 16nm, 10nm, 7nm 이하) 쪽으로 진행함에 따라, 핀 피치를 감소시키고 핀 폭을 감소시키는 것이 핀-기반 웰 스트랩에 의해 제공되는 이익을 감소시키는 것으로 관찰되었다. 예를 들어, 핀 폭을 감소시키는 것은 웰 픽업 저항을 증가시키는 것으로 관찰되어, 핀-기반(비-평면 기반) 웰 스트랩의 웰 픽업 저항이 평면-기반 웰 스트랩의 웰 픽업 저항보다 훨씬 높다. 웰 픽업 저항의 이러한 증가는 핀-기반 웰 스트랩을 사용하는 메모리 어레이의 래치-업 성능을 저하시키는 것으로 관찰되었다. 따라서, 본 개시는 성능의 현저한 향상을 달성할 수 있는 핀-기반 웰 스트랩에 대한 수정(modification)을 제안한다. 예를 들어, 본 명세서에서 설명된 바와 같이, 핀-기반 웰 스트랩에 대응하는 FinFET의 핀의 도핑 농도에 대하여 핀-기반 웰 스트랩의 핀의 도펀트 농도를 증가시키는 것은, FinFET의 원하는 특성(예를 들어, 전압 임계 값)에 영향을 미치지 않으면서 핀-기반 웰 스트랩과 관련된 웰 픽업 저항을 상당히 감소시키는 것으로 관찰되었다. 본 명세서에 설명된 바와 같이 웰 픽업 저항을 감소시키는 것은 핀-기반 웰 스트랩을 포함하는 메모리 어레이의 래치-업 면역성을 향상시킨다는 것이 또한 관찰되었다. 상이한 실시 예들은 상이한 이점들을 가질 수 있으며, 임의의 실시 예에 대하여 특별한 이점은 반드시 요구되지는 않는다.
도 1a-도 1d는 본 개시의 다양한 양태에 따른 FinFET 디바이스(10)의 일부 또는 전부의 부분 개략도이다. 특히, 도 1a는 (예를 들어, x-y 평면에서) FinFET 디바이스(10)의 단순화된 개략적인 평면도이고; 도 1b는 (예를 들어, y-z 평면에서) 도 1a의 라인 1B-1B를 따른 FinFET 디바이스(10)의 개략적인 단면도이고; 도 1c는 (예를 들어, x-z 평면에서) 도 1a의 라인 1C-1C를 따른 FinFET 디바이스(10)의 개략적인 단면도이며; 도 1d는 (예를 들어, x-z 평면에서) 도 1a의 라인 1D-1D를 따른 FinFET 디바이스(10)의 개략적인 단면도이다. FinFET 디바이스(10)는 일반적으로 마이크로프로세서, 메모리 셀 및/또는 다른 IC 디바이스에 포함될 수 있는 임의의 핀-기반 디바이스를 지칭한다. 일부 구현 예에서, FinFET 디바이스(10)는 레지스터, 커패시터, 인덕터, 다이오드, PFET(p-type field effect transistor), NFET(n-type field effect transistor), MOSFET(metal-oxide semiconductor field effect transistor), CMOS(complementary metal-oxide semiconductor) 트랜지스터, BJT(bipolar junction transistor), LDMOS(laterally diffused MOS) 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 적절한 컴포넌트들, 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로 전자 디바이스를 포함하는 IC 칩의 일부, 시스템 온 칩(system on chip, SoC), 또는 그 일부이다. 도 1a-도 1d는 본 개시의 진보성 있는 개념을 더 잘 이해하기 위해 명료성을 위해 단순화되었다. 추가 피처가 FinFET 디바이스(10)에 추가될 수 있고, 후술되는 피처들 중 일부는 FinFET 디바이스(10)의 다른 실시 예들에서 대체, 수정 또는 제거될 수 있다.
FinFET 디바이스(10)는 기판(웨이퍼)(12)을 포함한다. 도시된 실시 예에서, 기판(12)은 실리콘을 포함한다. 대안적으로 또는 부가적으로, 기판(12)은 게르마늄과 같은 다른 기본 반도체; 실리콘 카바이드, 실리콘 인화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 아세나이드 및/또는 인듐 안티모나이드와 같은 화합물 반도체; SiGe, SiPC, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 합금 반도체; 또는 이들의 조합을 포함한다. 대안적으로, 기판(12)은 SOI(silicon-on-insulator) 기판, SGOI(silicon germanium-on-insulator) 기판 또는 GOI(germanium-on-insulator) 기판과 같은 반도체-온-절연체(semiconductor-on-insulator) 기판이다. 반도체-온-절연체 기판은 산소 주입(SIMOX)에 의한 분리, 웨이퍼 본딩 및/또는 다른 적절한 방법을 이용하여 제조될 수 있다. 일부 구현 예에서, 기판(12)은 하나 이상의 III-V 족 재료를 포함한다. 일부 구현 예에서, 기판(12)은 하나 이상의 II-Ⅳ 족 재료를 포함한다.
기판(12)은 FinFET 디바이스(10)의 설계 요구 사항에 따라 구성된 다양한 도핑 영역을 포함한다. 일부 구현 예에서, 기판(12)은 붕소(예를 들어, BF2), 인듐, 다른 p형 도펀트 또는 이들의 조합과 같은 p형 도펀트로 도핑된 p형 도핑 영역(예를 들어, p형 웰)을 포함한다. 일부 구현 예에서, 기판(12)은 인, 비소, 다른 n형 도펀트 또는 이들의 조합과 같은 n형 도펀트로 도핑된 n형 도핑 영역(예를 들어, n형 웰)을 포함한다. 일부 구현 예에서, 기판(12)은 p형 도펀트와 n형 도펀트의 조합으로 형성된 도핑 영역들을 포함한다. 다양한 도핑 영역들은 기판(12) 상에 직접 및/또는 기판(12) 내에 형성되어, 예를 들어, 예를 들어 p-웰 구조, n-웰 구조, 듀얼-웰 구조, 융기 구조, 또는 이들의 조합을 제공할 수 있다. 이온 주입 프로세스, 확산 프로세스 및/또는 다른 적절한 도핑 프로세스가 수행되어 다양한 도핑 영역들을 형성할 수 있다. 도시된 실시 예에서, 기판(12)은 PU(pull-up) FinFET과 같은 PMOS(p-type metal-oxide-semiconductor) FinFET(18A)에 대해 구성된 n형 도핑 영역(14)(n-웰이라고도 지칭됨), 및 PD(pull-down) FinFET과 같은 NMOS(n-type metal-oxide-semiconductor) FinFET(18B)에 대해 구성된 p형 도핑 영역(16)(p-웰이라고도 지칭됨)을 포함하여, FinFET 디바이스(10)는 CMOS FinFET을 포함한다. n형 웰 스트랩(19A)은 n형 도핑 영역(14)을 전원 전압(VDD)과 같은 제1 전원 전압에 전기적으로 연결하도록 구성되고, p형 웰 스트랩(19B)은 p형 도핑 영역(16)을 전원 전압(VSS)과 같은 제2 전원 전압에 전기적으로 연결하도록 구성된다. 일부 구현 예에서, 전원 전압(VDD)은 양의 전원 전압이고, 전원 전압(VSS)은 전기적 접지이다. 일부 구현 예에서, n형 도핑 영역(14)은 약 5 × 1016㎝-3 내지 약 5 × 1019㎝-3의 n형 도펀트 농도를 가지며, p형 도핑 영역(16)은 약 5 × 1016cm-3 내지 약 5 × 1019 cm-3의 p형 도펀트 농도를 가진다.
FinFET 디바이스(10)는 기판(12) 위에(over) 배치된 (능동 핀 영역으로도 지칭되는) 핀(20A), 핀(20B), 핀(20C), 핀(20D), 핀(20E), 핀(20F), 핀(20G) 및 핀(20H)을 포함한다. 도 1a-도 1d에서, p형 FinFET(18A)은 n형 도핑 영역(14) 위에 배치된 (그리고 전기적으로 연결된) 핀(20A) 및 핀(20B)을 포함하고, N형 FinFET(18B)은 p형 도핑 영역(16) 위에 배치된 (그리고 전기적으로 연결된) 핀(20C) 및 핀(20D)을 포함하고, n형 웰 스트랩(19A)은 n형 도핑 영역(14) 위에 배치된(그리고 전기적으로 연결된) 핀(20E) 및 핀(20F)을 포함하며, p형 웰 스트랩(19B)은 p형 도핑 영역(16) 위에 배치된(그리고 전기적으로 연결된) 핀(20G) 및 핀(20H)을 포함한다. FinFET 디바이스(10)의 성능을 향상시키기 위해, FinFET의 핀의 도펀트 농도는 웰 스트랩의 핀의 도핑 농도보다 낮다. 예를 들어, 도시된 실시 예에서, p형 FinFET(18A)의 핀(20A, 20B)은 n형 도펀트(n으로 표시)를 포함하고, n형 웰 스트랩(19A)의 핀(20E, 20F)은 n형 도펀트(n으로 표시)를 포함하고, 여기서 핀(20E, 20F)의 n형 도펀트 농도는 핀(20A, 20B)의 n형 도펀트 농도보다 높다. 일부 구현 예에서, 핀(20E, 20F)의 n형 도펀트 농도는 핀(20A, 20B)의 n형 도펀트 농도보다 적어도 3배 더 높다. 예를 들어, 핀(20A, 20B)은 n형 도펀트 농도가 약 1 × 1015㎝-3 내지 약 1 × 1018㎝-3인 반면, 핀(20E, 20F)은 n형 도펀트 농도가 1 × 1015㎝-3 내지 약 5 × 1018cm-3이다. 일부 구현 예에서, n형 도핑 영역(14)의 n형 도펀트 농도는 핀(20A, 20B)의 n형 도펀트 농도보다 높고, 핀(20E, 20F)의 n형 도펀트 농도보다 낮다. 도시된 실시 예의 진척을 위해(in furtherance of the depicted embodiment), N형 FinFET(18B)의 핀(20C, 20D)은 p형 도펀트(p로 표시)를 포함하고, p형 웰 스트랩(19B)의 핀(20G, 20H)은 p형 도펀트(p로 나타냄)를 포함하고, 핀(20G, 20H)의 p형 도펀트 농도는 핀(20C, 20D)의 p형 도펀트 농도보다 더 높다. 일부 구현 예에서, 핀(20G, 20H)의 p형 도펀트 농도는 핀(20C, 20D)의 p형 도펀트 농도보다 적어도 3배 더 높다. 예를 들어, 핀(20C, 20D)은 p형 도펀트 농도가 약 1 × 1015㎝-3 내지 약 1 × 1018㎝-3인 반면, 핀(20G, 20H)은 p형 도펀트 농도가 약 5 × 1016㎝-3 내지 약 5 × 1019cm-3이다. 일부 구현 예에서, p형 도핑 영역(16)의 p형 도펀트 농도는 핀(20C, 20D)의 p형 도펀트 농도보다 더 높고, 핀(20G, 20H)의 p형 도펀트 농도보다 더 낮다.
p형 FinFET(18A) 및 n형 FinFET(18B)이 다중 핀 FinFET이고, n형 웰 스트랩(19A) 및 p형 웰 스트랩(19B)이 다중 핀 웰 스트랩이지만, 본 개시는 p형 FinFET(18A), n형 FinFET(18B), n형 웰 스트랩(19A) 및/또는 p형 웰 스트랩(19B)이 단일 핀과 같은 다소의(more or less) 핀을 포함하는 실시 예를 고려한다. 핀(20A-20H)은 서로 실질적으로 평행하게 배향되며, 각각은 x-방향으로 규정된 폭, y-방향으로 규정된 길이 및 z-방향으로 규정된 높이를 갖는다. 본 개시는 프로세스 및 제조로부터 발생할 수 있는 핀(20A-20H)의 높이, 폭 및 길이의 변화를 고려한다. 예를 들어, 도 1c 및 도 1d에서, 핀(20A-20H)의 폭은 핀(20A-20H)의 상부로부터 핀(20A-20H)의 하부까지 변한다. 도시된 실시 예에서, 폭은 핀(20A-20H)의 상부 부분(upper portion)으로부터 핀(20A-20H)의 하부 부분(lower portion)까지 테이퍼링되어(tapered), 상부의 평균 폭은 하부의 평균 폭보다 작다. 일부 구현 예에서, 폭은 핀(20A-20H)의 높이를 따라 측정되는 곳에 따라 핀(20A-20H)을 따라 약 5nm에서 약 15nm까지 변할 수 있다. 일부 구현 예에서, 핀(20A-20H)의 폭은 서로에 대한 및/또는 FinFET 디바이스(10)의 다른 피처에 대한 핀(20A-20H)의 위치에 따라 변한다. 예를 들어, 중심 핀의 폭은 에지 핀의 폭보다 더 크다. 다른 예에서, 대안적으로, 중심 핀의 폭은 에지 핀의 폭보다 작다. 이러한 두 가지 구현 예에서, 에지 핀의 폭은 에지 핀의 평균 폭을 나타낼 수 있고, 중심 핀의 폭은 중심 핀의 평균 폭을 나타낼 수 있다. 일부 구현 예에서, P형 FinFET(18A)의 핀(20A, 20B)의 폭은 N형 FinFET(18B)의 핀(20C, 20D)의 폭과 상이하다. 일부 구현 예에서, 핀(20A-20H) 중 적어도 하나가 그 높이를 따라 실질적으로 동일한 폭을 갖도록 폭이 테이퍼링되지 않는다.
핀(20A-20H)은 각각 y 방향의 길이를 따라 규정된 적어도 하나의 채널 영역, 적어도 하나의 소스 영역 및 적어도 하나의 드레인 영역을 가지며, 여기서 채널 영역은 소스 영역과 드레인 영역(일반적으로 소스/드레인 영역들로 지칭됨) 사이에 배치된다. 채널 영역은 동작 중에 소스/드레인 영역들 사이에 전류가 흐를 수 있도록, 측벽 부분들 사이에 규정된 상단 부분(top portion)을 포함하고 상단 부분과 측벽 부분들이 (후술되는 바와 같이) 게이트 구조와 결합한다. 소스/드레인 영역들은 또한 측벽 부분들 사이에 규정된 상단 부분들을 포함한다. 일부 구현 예에서, 핀(20A-20H)은 (기판(12)의 재료 층의 일부와 같은) 기판(12)의 일부이다. 예를 들어, 기판(12)이 실리콘을 포함하는 경우, 핀(20A-20H)은 실리콘을 포함한다. 대안적으로, 일부 구현 예에서, 핀(20A-20H)은 기판(12) 위에 놓인 하나 이상의 반도체 재료 층과 같은 재료 층에 한정된다. 예를 들어, 핀(20A-20H)은 기판(12) 위에 배치된 (이종 구조와 같은) 다양한 반도체 층들을 가진 반도체 층 스택을 포함할 수 있다. 반도체 층들은 실리콘, 게르마늄, 실리콘 게르마늄, 다른 적절한 반도체 재료 또는 이들의 조합과 같은 임의의 적합한 반도체 재료를 포함할 수 있다. 반도체 층들은 FinFET 디바이스(10)의 설계 요건에 따라 동일하거나 상이한 재료, 에칭 속도, 구성 원자 농도(atomic percentage), 구성 중량 퍼센트, 두께 및/또는 구성을 포함할 수 있다. 일부 구현 예에서, 반도체 층 스택은 제1 재료로 구성된 반도체 층들과 제2 재료로 구성된 반도체 층들과 같은 교번하는(alternating) 반도체 층들을 포함한다. 예를 들어, 반도체 층 스택은 실리콘 층들과 실리콘 게르마늄 층들(예를 들어, 하단에서 상단으로 SiGe/Si/SiGe/Si/SiGe/Si)을 교대로 배치한다. 일부 구현 예에서, 반도체 층 스택은 동일한 재료이지만 제1 원자 농도의 구성 성분을 갖는 반도체 층들 및 제2 원자 농도의 구성 성분을 갖는 반도체 층들과 같은 교번하는 구성 원자 농도를 갖는 반도체 층들을 포함한다. 예를 들어, 반도체 층 스택은 실리콘 및/또는 게르마늄 원자 농도를 교대로 갖는 실리콘 게르마늄 층들을 포함한다(예를 들어, 하단에서 상단으로 SiaGeb/SicGed/SiaGeb/SicGed/SiaGeb/SicGed이고, a, c는 실리콘의 상이한 원자 농도이고, b, d는 게르마늄의 상이한 원자 농도임).
핀(20A-20H)은 임의의 적합한 프로세스에 의해 기판(12) 위에 형성된다. 일부 구현 예에서, 퇴적, 리소그래피 및/또는 에칭 프로세스의 조합은 도 1a-도 1d에 도시된 바와 같이 기판(12)으로부터 연장되는 핀(20A-20H)을 규정하도록 수행된다. 예를 들어, 핀(20A-20H)을 형성하는 것은, 기판(12)(또는 기판(12) 위에(over) 배치된 헤테로 구조물과 같은 재료 층) 위에 패터닝된 레지스트 층을 형성하기 위하여 리소그래피 프로세스를 수행하는 것, 및 패터닝된 레지스트 층에 규정된 패턴을 기판(12)(또는 기판(12) 위에 배치된 헤테로 구조물과 같은 재료 층)으로 전사하기 위하여 에칭 프로세스를 수행하는 것을 포함한다. 리소그래피 프로세스는 기판(12) 상에 (예를 들어, 스핀 코팅에 의해) 레지스트 층을 형성하는 것, 사전-노광(pre-exposure) 베이킹 프로세스를 수행하는 것, 마스크를 사용하여 노광 프로세스를 수행하는 것, 사후-노광(post-exposure) 베이킹 프로세스를 수행하는 것, 및 현상 프로세스를 수행하는 것을 포함할 수 있다. 노광 프로세스 동안, 레지스트 층이 방사선 에너지(예를 들어, UV(ultraviolet) 광, DUV(deep UV) 광 또는 EUV(extreme UV) 광)에 노출되고, 마스크는 마스크의 마스크 패턴 및/또는 마스크 유형(예를 들어, 바이너리 마스크, 위상 반전 마스크 또는 EUV 마스크)에 따라 레지스트 층에 방사선을 차단, 투과 및/또는 반사하여, 이미지가 마스크 패턴에 대응하는 레지스트 층 상에 투영된다. 레지스트 층은 방사선 에너지에 민감하기 때문에, 레지스트 층의 노광 부분이 화학적으로 변화하고, 레지스트 층의 특성 및 현상 프로세스에 사용된 현상 용액의 특성에 따라 레지스트 층의 노광(또는 노광되지 않은) 부분이 현상 프로세스 중에 용해된다. 현상 후, 패터닝된 레지스트 층은 마스크에 대응하는 레지스트 패턴을 포함한다. 에칭 프로세스는 패터닝된 레지스트 층을 에칭 마스크로서 사용하여 기판(12)(또는 기판(12) 위에 배치된 재료 층)의 부분을 제거한다. 에칭 프로세스는 건식 에칭 프로세스(예를 들어, 반응성 이온 에칭(reactive ion etching, RIE) 프로세스), 습식 에칭 프로세스, 다른 적절한 에칭 프로세스 또는 이들의 조합을 포함할 수 있다. 에칭 프로세스 후에, 패터닝된 레지스트 층은 예를 들어 레지스트 박리 프로세스에 의해 기판(12)으로부터 제거된다. 대안적으로, 핀(20A-20H)은 이중 패터닝 리소그래피(double patterning lithography, DPL) 프로세스(예를 들어, LELE(lithography-etch-lithography-etch) 프로세스, SADP(self-aligned double patterning) 프로세스, SID(spacer-is-dielectric) SADP 프로세스, 다른 이중 패터닝 프로세스, 또는 이들의 조합), 3중 패터닝 프로세스(예를 들어, LELELE(lithography-etch-lithography-etch-lithography-etch) 프로세스, SATP(self-aligned triple patterning) 프로세스, 다른 3중 패터닝 프로세스, 또는 이들의 조합), 다른 다중 패터닝 프로세스(예를 들어, SAQP(self-aligned quadruple patterning) 프로세스), 또는 이들의 조합과 같은 다중 패터닝 프로세스에 의해 형성된다. 일부 구현 예에서, DSA(directed self-assembly) 기술은 핀(20A-20H)을 형성하는 동안 구현된다. 또한, 일부 구현 예에서, 노광 프로세스는 레지스트 층 및/또는 다른 층을 패터닝하기 위한 마스크리스(maskless) 리소그래피, 전자 빔(electron-beam, e-beam) 기입, 이온 빔 기입 및/또는 나노 임프린트 기술을 구현할 수 있다.
일부 구현 예에서, 도핑 영역(14) 및/또는 도핑 영역(16)은 핀(20A-20H)을 형성한 후에 형성된다. 이러한 구현에서, 리소그래피 프로세스는 (예를 들어, 이온 주입 프로세스 및/또는 확산 프로세스에 의해) 도핑 영역(14)을 형성할 때 핀(20C, 20D, 20G 및 20H)을 마스킹(커버)하도록 수행되고, 리소그래피 프로세스는 (예를 들어, 이온 주입 프로세스 및/또는 확산 프로세스에 의해) 도핑 영역(16)을 형성할 때 핀(20A, 20B, 20E 및 20F)을 마스킹하도록 수행된다. 일부 구현 예에서, 도핑 영역(14) 및/또는 도핑 영역(16)은 핀(20A-20H)을 형성하기 전에 형성된다. 일부 구현 예에서, 추가의 리소그래피 프로세스 및/또는 도핑 프로세스가 수행되어, n형 웰 스트랩(19A)의 핀 및/또는 p형 웰 스트랩(19B)의 핀의 도펀트 농도를 증가시킨다. 예를 들어, n형 웰 스트랩(19A)의 핀(20E) 및 핀(20F)의 도펀트 농도를 증가시키기 위해 도핑 프로세스가 수행될 때, 핀(20A-20D), 핀(20G) 및 핀(20H)을 마스킹하도록 리소그래피 프로세스가 수행된다. 다른 예에서, p형 웰 스트랩(19A)의 핀(20G) 및 핀(20H)의 도펀트 농도를 증가시키기 위해 도핑 프로세스가 수행될 때 핀(20A-20D), 핀(20E) 및 핀(20F)을 마스킹하도록 리소그래피 프로세스가 수행된다. 핀(20E-20H)의 도펀트 농도를 증가시키기 위한 임의의 적합한 도핑 프로세스가 본 개시에 의해 고려된다.
격리 피처(isolation feature)(들)(22)는 FinFET 디바이스(10)의 다양한 디바이스 영역과 같은 다양한 영역을 격리하기 위해 기판(12) 위에 및/또는 기판 내에 형성된다. 예를 들어, 격리 피처(22)는 P형 FinFET(18A), N형 FinFET(18B), n형 웰 스트랩(19A) 및 p형 웰 스트랩(19B)과 같이, 능동 디바이스 영역 및/또는 수동 디바이스 영역을 서로 분리시키고 격리시킨다. 격리 피처(22)는 또한 핀(20A-20H)을 서로 분리시키고 격리시킨다. 도시된 실시 예에서, 격리 피처(22)는 핀(20A-20H)의 하단 부분을 둘러싸고 있다. 격리 피처(22)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, (예를 들어, 실리콘, 산소, 질소, 탄소 또는 다른 적절한 격리 구성 요소를 포함하는) 다른 적절한 격리 재료, 또는 이들의 조합을 포함한다. 격리 피처(22)는 STI(shallow trench isolation) 구조, DTI(deep trench isolation) 구조 및/또는 LOCOS(local oxidation of silicon) 구조와 같은 상이한 구조를 포함할 수 있다. 일부 구현 예에서, STI 피처는 (예를 들어, 건식 에칭 프로세스 및/또는 습식 에칭 프로세스를 사용함으로써) 기판(12) 내에 트렌치를 에칭하고, (예를 들어, 화학 기상 퇴적 프로세스 또는 스핀-온(spin-on) 프로세스를 사용함으로써) 트렌치를 절연체 재료로 채움으로써 형성될 수 있다. CMP(chemical mechanical polishing) 프로세스는 과도한 절연체 재료를 제거하고/하거나 격리 피처(22)의 상단 표면을 평탄화하기 위해 수행될 수 있다. 일부 구현 예에서, STI 피처들은 절연체 재료 층이 핀(20A-20H) 사이의 갭(트렌치)을 채우도록 핀(20A-20H)을 형성한 후에 기판(12) 위에 절연체 재료를 퇴적하고, 격리 피처(22)를 형성하기 위하여 절연체 재료 층을 다시 에칭함으로써 형성될 수 있다. 일부 구현 예에서, 격리 피처(22)는 라이너 유전체 층 위에 배치된 벌크 유전체 층과 같은, 트렌치를 채우는 다중-층을 포함하고, 벌크 유전체 층 및 라이너 유전체 층은 설계 요구 사항(예를 들어, 열 산화물을 포함하는 라이너 유전체 층 위에 배치된 실리콘 질화물을 포함하는 벌크 유전체 층)에 따른 재료를 포함한다. 일부 구현 예에서, 격리 피처(22)는 (예를 들어, 붕소 실리케이트 유리(boron silicate glass, BSG) 또는 포스포실리케이트 유리(phosphosilicate glass, PSG)를 포함하는) 도핑된 라이너 층 위에 배치된 유전체 층을 포함한다.
게이트 구조(30A), 게이트 구조(30B), 게이트 구조(30C), 게이트 구조(30D), 게이트 구조(30E), 게이트 구조(30F) 및 게이트 구조(30G)와 같은 다양한 게이트 구조가 핀(20A-20H) 위에 배치된다. 게이트 구조(30A-30G)는 (예를 들어, 핀(20A-20H)에 실질적으로 수직인) x-방향을 따라 연장된다. 도시된 실시 예에서, 게이트 구조(30B) 및 게이트 구조(30C)는 핀(20A-20D)의 채널 영역 위에 배치된다. 일부 구현 예에서, 게이트 구조(30B) 및 게이트 구조(30C)는 핀(20A-20D)의 각각의 채널 영역을 감싸며, 그에 의해 핀(20A-20D)의 각각의 소스/드레인 영역들 사이에 개재된다. 게이트 구조(30B) 및 게이트 구조(30C)는 작동 중에 핀(20A-20D)의 각각의 소스/드레인 영역들 사이에서 전류가 흐를 수 있도록, 핀(20A-20D)의 각각의 채널 영역을 결합(engage)한다. 도시된 실시 예의 촉진을 위하여, 게이트 구조(30B) 및 게이트 구조(30C)는 능동 게이트 구조이지만, 게이트 구조(30A) 및 게이트 구조(30D-30G)는 더미 게이트 구조이다. "능동 게이트 구조"는 일반적으로 FinFET 디바이스(10)의 전기적 기능 게이트 구조를 지칭하는 반면, "더미 게이트 구조"는 일반적으로 FinFET 디바이스(10)의 전기적 비-기능성 게이트 구조를 지칭한다. 일부 구현 예에서, 더미 게이트 구조는 능동 게이트 구조의 물리적 치수와 같은 능동 게이트 구조의 물리적 특성을 모방하지만, FinFET 디바이스(10)에서 전기적으로 작동 불가능하다(다시 말해서, 소스/드레인 영역들 사이에 전류가 흐를 수 없게 한다). 도 1a-도 1d에서, 게이트 구조(30A) 및 게이트 구조(30D-30G)가 핀(20A-20H)의 부분들을 감싸서, 게이트 구조(30A) 및 게이트 구조들(30D-30G)은 핀(20A-20H)의 각각의 소스/드레인 영역들 사이에 개재되도록 위치된다. 일부 구현 예에서, 게이트 구조(30A) 및 게이트 구조(30D-30G)는 실질적으로 균일한 프로세싱 환경을 가능하게 하며, 예로서 (예를 들어, 에피택셜 소스/드레인 피처들을 형성할 때) 핀(20A-20H)의 소스/드레인 영역들에서 균일한 에피택셜 재료 성장을 가능하게 하고, (예를 들어, 소스/드레인 리세스를 형성할 때) 핀(20A-20H)의 소스/드레인 영역들에서 균일한 에칭 속도를 가능하게 하고/하거나 (예를 들어, CMP-유도 디싱(CMP-induced dishing) 효과들을 감소(또는 방지)함으로써) 균일한 실질적으로 평탄한 표면들을 가능하게 한다.
게이트 구조(30A-30G)는 FinFET 디바이스(10)의 설계 요건들에 따라 원하는 기능을 달성하도록 구성된 게이트 스택들을 포함하여, 게이트 구조(30A-30G)는 동일하거나 상이한 층들 및/또는 재료들을 포함한다. 도시된 실시 예에서, 게이트 구조(30A-30G)는 게이트 유전체(32), 게이트 전극(34) 및 하드 마스크 층(36)을 포함하는 게이트 스택들을 갖는다. 게이트 유전체(32)는 핀들(20A-20H) 및 격리 피처(22) 위에 균일하게 배치되어, 게이트 유전체(32)는 실질적으로 균일한 두께를 갖는다. 도시된 실시 예에서, 게이트 유전체(32)는 게이트 구조(30A-30G)를 규정하는 FinFET 디바이스(10)의 측벽 표면들 및 하단 표면들 상에 배치된다. 게이트 유전체(32)는 실리콘 산화물, 하이-k(high-k) 유전체 재료, 다른 적절한 유전체 재료 또는 이들의 조합과 같은 유전체 재료를 포함한다. 도시된 실시 예에서, 게이트 유전체(32)는 하프늄 디옥사이드(HfO2), HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 하프늄 디옥사이드-알루미나(HfO2-Al2O3) 합금, 다른 적합한 하이-k 유전체 재료, 또는 이들의 조합과 같은 하이-k 유전체 재료(따라서, 하이-k 유전체 층으로 지칭될 수 있음)를 포함한다. 하이-k 유전체 재료는 일반적으로 예를 들어 실리콘 산화물(k ≒ 3.9)의 고유전율 상수보다 큰 고유전율 상수를 갖는 유전체 재료를 지칭한다. 일부 구현 예에서, 게이트 유전체(32)는 하이-k 유전체 층과 핀(20A-20H) 및 격리 피처(22) 사이에 배치된 계면 층(실리콘 산화물과 같은 유전체 재료를 포함함)을 더 포함한다. 게이트 전극(34)이 게이트 유전체(32) 위에 배치된다. 게이트 전극(34)은 전기적으로 도전성인 재료를 포함한다. 일부 구현 예에서, 게이트 전극(34)은 캐핑(capping) 층, 일함수(work function) 층, 글루(glue)/장벽(barrier) 층, 및 금속 충전(metal fill)(또는 벌크(bulk)) 층과 같은 다수의 층을 포함한다. 상기 캐핑 층은 게이트 유전체(32)와 게이트 구조(30A-30G)의 다른 층들(특히, 금속을 포함하는 게이트 층들) 사이의 구성 성분들의 확산 및/또는 반응을 방지 또는 제거하는 재료를 포함할 수 있다. 일부 구현 예에서, 캐핑 층은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(W2N), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN) 또는 이들의 조합과 같은 금속 및 질소를 포함한다. 일함수 층은 n형 일함수 재료 및/또는 p형 일함수 재료와 같은 원하는 일함수(예를 들어, n형 일함수 또는 p형 일함수)를 갖도록 조정된 도전성 재료를 포함할 수 있다. p형 일함수 재료는 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 p형 일함수 재료 또는 이들의 조합을 포함한다. n형 일함수 재료는 Ti, Al, Ag, Mn, Zr, TiAl, TiAlC, TaC, TaCN, TaSiN, TaAl, TaAlC, TiAlN 및 다른 n형 일함수 재료 또는 이들의 조합을 포함한다. 글루/장벽 층은 일함수 층 및 금속 충전 층과 같은 인접한 층들 사이의 접착을 촉진시키는 재료 및/또는 일함수 층 및 금속 충전 층과 같은 게이트 층들 사이의 확산을 차단 및/또는 감소시키는 재료를 포함할 수 있다. 예를 들어, 글루/장벽 층은 금속(예를 들어, W, Al, Ta, Ti, Ni, Cu, Co, 다른 적합한 금속 또는 이들의 조합), 금속 산화물, 금속 질화물(예를 들어, TiN), 또는 그 조합을 포함한다. 금속 충전 층은 Al, W 및/또는 Cu와 같은 적절한 도전성 재료를 포함할 수 있다. 게이트 유전체(32) 및/또는 게이트 전극(34)은 다수의 다른 층들, 예를 들어, 캐핑 층, 인터페이스 층, 확산층, 장벽 층, 하드 마스크 층, 또는 이들의 조합을 포함할 수 있다. 하드 마스크 층(36)은 실리콘 및 질소(예를 들어, 실리콘 질화물)와 같은 임의의 적절한 재료를 포함한다. 일부 구현 예에서, 게이트 구조(30A-30D)는 P형 FinFET(18A) 및 N형 FinFET(18B)에 걸쳐 있고, 게이트 구조(30E-30G)는 n형 웰 스트랩(19A) 및 p형 웰 스트랩(19B)에 걸쳐 있으므로, 게이트 구조(30A-30D)는 P형 FinFET(18A) 및 N형 FinFET(18B)에 대응하는 영역들에 상이한 층들을 가질 수 있고, 게이트 구조(30E-30G)는 n형 웰 스트랩(19A) 및 p형 웰 스트랩(19B)에 대응하는 영역에서 상이한 층들을 가질 수 있다.
게이트 구조(30A-30G)의 게이트 스택들은 게이트 최종 프로세스, 게이트 최초 프로세스 또는 하이브리드 게이트 최종/게이트 최초 프로세스에 따라 제조된다. 게이트 최종 프로세스 구현들에서, 게이트 구조(30A-30G) 중 하나 이상은 금속 게이트 스택으로 나중에 대체되는 더미 게이트 스택을 포함한다. 더미 게이트 스택은 예를 들어, 계면 층(예를 들어, 실리콘 산화물을 포함) 및 더미 게이트 전극 층(예를 들어, 폴리 실리콘을 포함)을 포함한다. 이러한 구현에서, 더미 게이트 전극 층은 제거되어 게이트 유전체(32) 및/또는 게이트 전극(34)이 나중에 형성되는 개구(트렌치)를 형성한다. 일부 구현 예에서, 게이트 구조(30A-30G) 중 적어도 하나의 더미 게이트 스택이 금속 게이트 스택으로 대체되는 반면, 게이트 구조(30A-30G) 중 적어도 하나의 더미 게이트 스택은 남아 있다. 게이트 최종 프로세스 및/또는 게이트 최초 프로세스는 퇴적 프로세스, 리소그래피 프로세스, 에칭 프로세스, 다른 적절한 프로세스 또는 이들의 조합을 구현할 수 있다. 퇴적 프로세스는 CVD, PVD(physical vapor deposition), ALD(atomic layer deposition), HDPCVD(high density plasma CVD), MOCVD(metal organic CVD), RPCVD(remote plasma CVD), PECVD(plasma enhanced CVD), LPCVD(low-pressure CVD), ALCVD(atomic layer CVD), APCVD(atmospheric pressure CVD), 도금, 다른 적절한 방법, 또는 이들의 조합을 포함한다. 리소그래피 패터닝 프로세스는 레지스트 코팅(예를 들어, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 사후-노광 베이킹, 레지스트 현상, 린스, 건조(예를 들어, 하드 베이킹), 다른 적절한 프로세스, 또는 이들의 조합을 포함한다. 대안적으로, 리소그래피 노광 프로세스는 마스크리스 리소그래피, 전자빔 기입 또는 이온빔 기입과 같은 다른 방법에 의해 보조, 구현 또는 대체된다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 에칭 프로세스 또는 이들의 조합을 포함한다.
게이트 구조(30A-30G)는 각각의 게이트 스택에 인접하여(예를 들어, 측벽들을 따라) 배치된 각각의 게이트 스페이서(38)를 더 포함한다. 게이트 스페이서(38)는 임의의 적절한 프로세스에 의해 형성되고 유전체 재료를 포함한다. 유전체 재료는 실리콘, 산소, 탄소, 질소, 다른 적절한 재료, 또는 이들의 조합(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 실리콘 탄화물)을 포함할 수 있다. 예를 들어, 도시된 실시 예에서, 실리콘 질화물 층과 같은 실리콘 및 질소를 포함하는 유전체 층은 기판(12) 위에 퇴적될 수 있고, 이어서 이방성으로 에칭되어 게이트 스페이서(38)를 형성할 수 있다. 일부 구현 예에서, 게이트 스페이서(38)는 실리콘 질화물을 포함하는 제1 유전체층 및 실리콘 산화물을 포함하는 제2 유전체층과 같은 다중-층 구조를 포함한다. 일부 구현 예에서, 게이트 스페이서(38)는 게이트 스택에 인접하여 형성된 밀봉(seal) 스페이서, 오프셋 스페이서, 희생(sacrificial) 스페이서, 더미 스페이서 및/또는 메인 스페이서와 같은 복수의 스페이서 세트를 포함한다. 이러한 구현에서, 스페이서의 다양한 세트는 상이한 에칭 속도를 갖는 재료를 포함할 수 있다. 예를 들어, 실리콘 및 산소를 포함하는 제1 유전체층이 기판(12) 위에 퇴적되고, 이어서 이방성으로 에칭되어 게이트 스택에 인접한 제1 스페이서 세트를 형성할 수 있고, 실리콘 및 질소를 포함하는 제2 유전체층이 기판(12) 위에 퇴적되고, 이어서 이방성으로 에칭되어 제1 스페이서 세트에 인접한 제2 스페이서 세트를 형성할 수 있다. 게이트 스페이서(38)를 형성하기 전에 및/또는 후에, 핀(20A-20H)(둘 다 도 1a-도 1d에 도시되지 않음)에서 저농도로 도핑된 소스 및 드레인(LDD) 피처 및/또는 고농도로 도핑된 소스 및 드레인(HDD) 피처를 형성하기 위해 주입, 확산 및/또는 어닐링 프로세스가 수행될 수 있다.
에피택셜 소스 피처 및 에피택셜 드레인 피처(에피택셜 소스/드레인 피처들이라고도 칭함)는 핀(20A-20H)의 소스/드레인 영역들 위에 배치된다. 예를 들어, 반도체 재료는 핀(20A-20H) 상에 에피택셜 성장하여, 에피택셜 소스/드레인 피처들(40A-40D)을 형성한다. 일부 구현 예에서, 에피택셜 소스/드레인 피처들(40A-40D)은 핀 리세스 프로세스(예를 들어, 에치 백 프로세스) 후에 핀(20A-20H)의 소스/드레인 영역들 위에 형성되어, 에피택셜 소스/드레인 피처들(40A-40D)이 리세스된 핀(20A-20H)으로부터 성장한다. 일부 구현 예에서, 에피택셜 소스/드레인 피처들(40A-40D)은 핀(20A-20H)의 소스/드레인 영역들을 감싼다. 이러한 구현에서, 핀(20A-20H)은 핀 리세스 프로세스를 거치지 않을 수 있다. 도 1c 및 도 1d에서, 에피택셜 소스/드레인 피처들(40A-40D)은 x-방향을 따라 수평으로(일부 구현 예에서는 핀(20A-20H)에 실질적으로 수직으로) 연장되어(성장하여), 에피택셜 소스/드레인 피처들(40A-40D)은 복수의 핀에 걸쳐 있는 병합된 에피택셜 소스/드레인 피처들이다. 예를 들어, 에피택셜 소스/드레인 피처들(40A)은 핀(20A, 20B)에 걸쳐 있고; 에피택셜 소스/드레인 피처들(40B)은 핀(20C, 20D)에 걸쳐 있고; 에피택셜 소스/드레인 피처들(40C)은 핀(20E, 20F)에 걸쳐 있으며; 에피택셜 소스/드레인 피처들(40D)은 핀(20G, 20H)에 걸쳐 있다. 에피택시 프로세스는 CVD 퇴적 기술(예를 들어, VPE(vapor-phase epitaxy), UHV-CVD(ultra-high vacuum CVD), LPCVD 및/또는 PECVD), 분자 빔 에피택시, 다른 적절한 SEG 프로세스, 또는 이들의 조합을 구현할 수 있다. 에피택시 프로세스는 기판(12)의 조성과 상호 작용하는 가스 및/또는 액체 전구체를 사용할 수 있다. 에피택셜 소스/드레인 피처들(40A-40D)은 n형 도펀트 및/또는 p형 도펀트로 도핑된다. P형 FinFET(18A) 및 n형 웰 스트랩(19A)은 반대로 도핑된 에피택셜 소스/드레인 피처들을 가지며, N형 FinFET(18B) 및 p형 웰 스트랩(19B)은 반대로 도핑된 에피택셜 소스/드레인 피처들을 갖는다. 도시된 실시 예에서, P형 FinFET(18A) 및 p형 웰 스트랩(19B)은 p형 도펀트를 포함하고, N형 FinFET(18B) 및 n형 웰 스트랩(19A)은 n형 도펀트를 포함한다. 예를 들어, P형 FinFET(18A)(p-채널을 가짐) 및 p형 웰 스트랩(19B)에 대해, 에피택셜 소스/드레인 피처들(40A, 40D)은 실리콘 및/또는 게르마늄을 포함하는 에피택셜 층이고, 여기서 에피택셜 층을 포함하는 실리콘 게르마늄은 붕소, 탄소, 다른 p형 도펀트 또는 이들의 조합으로 도핑된다(예를 들어, Si:Ge:B 에피택셜 층 또는 Si:Ge:C 에피택셜 층을 형성함). 이 예의 진척을 위해, N형 FinFET(18B)(n-채널을 가짐) 및 n형 웰 스트랩(19A)에 대해, 에피택셜 소스/드레인 피처들(40B, 40C)은 실리콘 및/또는 탄소를 포함하는 에피택셜 층이며, 실리콘-함유 에피택셜 층 또는 실리콘-탄산-함유 에피택셜 층은 인, 비소, 다른 n형 도펀트, 또는 이들의 조합으로 도핑된다(예를 들어, Si:P 에피택셜 층, Si:C 에피택셜층 또는 Si:C:P 에피택셜층을 형성함). 도 1a에서, 에피택셜 소스/드레인 피처들(40A-40D)은 산화물 정의(oxide definition, OD) 영역으로서 도시되고, 에피택셜 소스/드레인 피처들(40A, 40D)은 P+ OD 영역으로서 대안적으로 지칭될 수 있고 에피택셜 소스/드레인 피처들(40B, 40C)은 N+ OD 영역으로서 대안적으로 지칭될 수 있다. 일부 구현 예에서, 에피택셜 소스/드레인 피처들(40A-40D)은 채널 영역에서 원하는 인장 응력 및/또는 압축 응력을 달성하는 재료 및/또는 도펀트를 포함한다. 일부 구현 예에서, 에피택셜 소스/드레인 피처들(40A-40D)은 에피택시 프로세스의 소스 재료에 불순물을 첨가함으로써 퇴적 동안 도핑된다. 일부 구현 예에서, 에피택셜 소스/드레인 피처들(40A-40D)은 퇴적 프로세스에 후속하는 이온 주입 프로세스에 의해 도핑된다. 일부 구현 예에서, 어닐링 프로세스는 에피택셜 소스/드레인 피처들(40A-40D) 및/또는 HDD 영역 및/또는 LDD 영역과 같은 FinFET 디바이스(10)의 다른 소스/드레인 영역들에서 도펀트를 활성화시키기 위해 수행된다.
일부 구현 예에서, 실리사이드 층은 에피택셜 소스/드레인 피처들(40A-40D) 상에 형성된다. 일부 구현 예에서, 실리사이드 층(42A-42D)은 에피택셜 소스/드레인 피처들(40A-40D) 위에 금속 층을 퇴적함으로써 형성된다. 금속 층은 니켈, 백금, 팔라듐, 바나듐, 티타늄, 코발트, 탄탈럼, 이테르븀, 지르코늄, 다른 적절한 금속 또는 이들의 조합과 같은 실리사이드 형성을 촉진시키기에 적합한 임의의 재료를 포함한다. 그 다음, 집적 회로 디바이스(10)는 에피택셜 소스/드레인 피처들(40A-40D)(예를 들어, 실리콘 및/또는 게르마늄)의 구성 성분이 금속과 반응하게 하도록 가열된다(예를 들어, 어닐링 프로세스를 거침). 따라서, 실리사이드 층은 금속 및 에피택셜 소스/드레인 피처들(40A-40D)(예를 들어, 실리콘 및/또는 게르마늄)의 구성 성분을 포함한다. 일부 구현 예에서, 실리사이드 층은 니켈 실리사이드, 티타늄 실리사이드, 또는 코발트 실리사이드를 포함한다. 금속층의 나머지 부분과 같은 임의의 미반응 금속은 에칭 프로세스와 같은 임의의 적합한 프로세스에 의해 선택적으로 제거된다. 일부 구현 예에서, 실리사이드 층 및 에피택셜 소스/드레인 피처들(40A-40D)은 집합적으로 집적 회로 디바이스(10)의 에피택셜 소스/드레인 피처들로 지칭된다.
MLI(multilayer interconnect) 피처(50)는 기판(12) 위에 배치된다. MLI 피처(50)는 다양한 디바이스 및/또는 컴포넌트가 FinFET 디바이스(10)의 설계 요건들에 의해 특정된 바와 같이 동작할 수 있도록, 다양한 디바이스(예를 들어, 트랜지스터, 저항기, 커패시터 및/또는 인덕터) 및/또는 FinFET 디바이스(10)의 컴포넌트(예를 들어, 게이트 구조 및/또는 소스/드레인 피처들)를 전기적으로 연결한다. MLI 피처(50)는 다양한 상호 연결 구조를 형성하도록 구성된 유전체 층 및 전기적 도전 층(예를 들어, 금속 층)의 조합을 포함한다. 도전 층은 디바이스-레벨 콘택트 및/또는 비아와 같은 수직 상호 연결 피처 및/또는 도전 라인과 같은 수평 상호 연결 피처를 형성하도록 구성된다. 수직 상호 연결 피처는 전형적으로 MLI 피처(50)의 상이한 층들(또는 상이한 평면들)에서 수평 상호 연결 피처를 연결한다. FinFET 디바이스(10)의 동작 중에, 상호 연결 피처는 FinFET 디바이스(10)의 디바이스 및/또는 컴포넌트 사이에 신호를 라우팅하고/하거나 FinFET 디바이스(10)의 디바이스 및/또는 컴포넌트에 신호(예를 들어, 클록 신호, 전압 신호 및/또는 접지 신호)를 분배하도록 구성된다. MLI 피처(50)는 주어진 수의 유전체 층 또는 도전 층으로 도시되어 있지만, 본 개시는 다소의(more or less) 유전체 층 및/또는 도전 층을 갖는 MLI 피처(50)를 고려한다는 것을 유의해야 한다.
MLI 피처(50)는 기판(12) 위에 배치된 층간 유전체 층(52)(ILD-0), ILD 층(52) 위에 배치된 층간 유전체 층(54)(ILD-1), ILD 층(54) 위에 배치된 층간 유전체 층(56)(ILD-2) 및 ILD 층(56) 위에 배치된 층간 유전체층(58)(ILD-3)과 같은 하나 이상의 유전체 층을 포함한다. ILD 층(52-58)은 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS 형성 산화물, PSG, BPSG, 저-k(low-k) 유전체 재료, 다른 적절한 유전체 재료, 또는 이들의 조합을 포함하는 유전체 재료를 포함한다. 예시적인 로우-k 유전체 재료는 FSG, 탄소 도핑된 실리콘 산화물, Black Diamond®(캘리포니아주 산타 클라라의 어플라이드 머티어리얼스(Applied Materials)), 크세로겔(Xerogel), 에어로겔(Aerogel), 비정질 플루오르화 탄소, Parylene, BCB, SiLK®(미시간주 미드랜드의 다우 케미칼(Dow Chemical)), 폴리이미드, 다른 로우-k 유전체 재료, 또는 이들의 조합을 포함한다. 도시된 실시 예에서, ILD 층(52 내지 58)은 로우-k 유전체 재료(일반적으로 로우-k 유전체 층으로 지칭됨)를 포함하는 유전체 층이다. 일부 구현 예에서, 로우-k 유전체 재료는 일반적으로 3보다 작은 유전 상수(k)를 갖는 재료를 지칭한다. ILD 층(52-58)은 다중 유전체 재료를 갖는 다중-층 구조물을 포함할 수 있다. MLI 피처(50)는 ILD 층(52)과 ILD 층(54) 사이에 배치된 CESL, ILD 층(54)과 ILD 층(56) 사이에 배치된 CESL, 및 ILD 층(56)과 ILD 층(58) 사이에 배치된 CESL과 같은 ILD 층(52-58) 사이에 배치된 하나 이상의 콘택트 에칭 정지 층(contact etch stop layer, CESL)을 더 포함할 수 있다. 일부 구현 예에서, CESL은 기판(12) 및/또는 격리 피처(22)와 ILD 층(52) 사이에 배치된다. CESL은 ILD 층(52-58)의 유전체 재료와 상이한 유전체 재료와 같은, ILD 층(52-58)과 상이한 재료를 포함한다. 예를 들어, ILD 층(52-58)이 로우-k 유전체 재료를 포함하는 경우, CESL은 예를 들어, 실리콘 질화물 또는 실리콘 산질화물과 같은 실리콘 및 질소를 포함한다. ILD 층(52-58)은 CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 도금, 다른 적절한 방법 또는 이들의 조합과 같은 퇴적 프로세스에 의해 기판(12) 위에 형성된다. 일부 구현 예에서, ILD 층(52-58)은, 예를 들어 기판(12) 위에 (액체 화합물과 같은) 유동성 재료를 퇴적하고, 열적 어닐링 및/또는 자외선 방사선 처리와 같은 적절한 기술에 의해 유동성 재료를 고체 재료로 변환하는 것을 포함하는 유동성 CVD(flowable CVD, FCVD)에 의해 형성된다. ILD 층(52-58)의 퇴적에 이어서, ILD 층(52-58)이 실질적으로 평탄한 표면을 갖도록 CMP 프로세스 및/또는 다른 평탄화 프로세스가 수행된다.
디바이스-레벨 콘택트(60A-60J), 비아(70A-70I), 및 도전 라인(80A-80G)(집합적으로 MLI 피처(50)의 M1(metal one) 층으로 지칭됨)이 ILD 층(52-58)에 배치되어 상호 연결 구조를 형성한다. 디바이스-레벨 콘택트(60A-60J), 비아(70A-70I) 및 도전 라인(80A-80G)은 Ta, Ti, Al, Cu, Co, W, TiN, TaN, 다른 적절한 도전성 재료 또는 이들의 조합과 같은 임의의 적절한 전기적 도전 재료를 포함한다. 다양한 도전성 재료들이 결합되어 디바이스-레벨 콘택트(60A-60J), 비아(70A-70I) 및/또는 도전 라인(80A-80G)에 대해 장벽 층, 접착 층, 라이너 층, 벌크 층, 다른 적당한 층 또는 이들의 조합과 같은 다양한 층들을 제공할 수 있다. 일부 구현 예에서, 디바이스-레벨 콘택트(60A-60J)는 Ti, TiN 및/또는 Co를 포함하고; 비아(70A-70I)는 Ti, TiN 및/또는 W를 포함하고; 도전 라인(80A-80G)은 Cu, Co 및/또는 Ru를 포함한다. 디바이스-레벨 콘택트(60A-60J), 비아(70A-70I) 및 도전 라인(80A-80G)은 ILD 층(52-58)을 패터닝함으로써 형성된다. ILD 층(52-58)을 패터닝하는 것은 각각의 ILD 층(52-58) 내의 콘택트 개구, 비아 개구 및/또는 라인 개구와 같은 개구(트렌치)를 형성하기 위한 리소그래피 프로세스 및/또는 에칭 프로세스를 포함할 수 있다. 일부 구현 예에서, 리소그래피 프로세스는 각각의 ILD 층(52-58) 위에 레지스트 층을 형성하고, 레지스트 층을 패터닝된 방사선에 노광시키고, 노광된 레지스트 층을 현상함으로써 각각의 ILD 층(52-58)에 개구(들)을 에칭하기 위한 마스킹 요소로서 사용될 수 있는 패터닝된 레지스트 층을 형성하는 것을 포함한다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 에칭 프로세스 또는 이들의 조합을 포함한다. 그 후, 개구(들)는 하나 이상의 도전성 재료로 충전된다. 도전성 재료(들)는 PVD, CVD, ALD, 전기 도금, 무전해 도금, 다른 적합한 퇴적 프로세스, 또는 이들의 조합에 의해 퇴적될 수 있다. 그 후, CMP 프로세스과 같은 평탄화 프로세스에 의해 임의의 초과 도전성 재료(들)가 제거되어, ILD 층(52-58), 디바이스-레벨 콘택트(60A-60J), 비아(70A-70I) 및/또는 도전 라인(80A-80G)의 상단 표면을 평탄화할 수 있다.
디바이스-레벨 콘택트(60A-60J)(로컬 상호 연결 또는 로컬 콘택트로도 지칭 됨)는 P형 FinFET(18A), N형 FinFET(18B), n형 웰 스트랩(19A), p형 웰 스트랩(19B)와 같은 IC 디바이스 피처를 MLI 피처(50)의 비아(70A-70I)에 전기적으로 결합 및/또는 물리적으로 결합한다. 예를 들어, 디바이스-레벨 콘택트(60A-60J)는 MD(metal-to-device) 콘택트이고, 이들은 일반적으로 FinFET 디바이스(10)의 소스/드레인 영역들과 같은 도전성 영역으로의 콘택트를 지칭한다. 도시된 실시 예에서, 디바이스-레벨 콘택트(60A) 및 디바이스-레벨 콘택트(60B)는 각각의 에피택셜 소스/드레인 피처들(40A) 상에 배치되어, 디바이스-레벨 콘택트(60A, 60B)가 P형 FinFET(18A)의 소스/드레인 영역들을 각각 비아(70A) 및 비아(70B)에 물리적으로(또는 직접) 연결하고; 디바이스-레벨 콘택트(60D) 및 디바이스-레벨 콘택트(60E)는 각각의 에피택셜 소스/드레인 피처들(40B) 상에 배치되어, 디바이스-레벨 콘택트(60D, 60E)는 N형 FinFET(18B)의 소스/드레인 영역들을 각각 비아(70C) 및 비아(70D)에 물리적으로(또는 직접적으로) 연결한다. 도시된 실시 예의 진척을 위해, 디바이스-레벨 콘택트(60G) 및 디바이스-레벨 콘택트(60H)가 에피택셜 소스/드레인 피처들(40C) 상에 각각 배치되어, 디바이스-레벨 콘택트(60G, 60H)는 n형 웰 스트랩(19A)의 소스/드레인 영역들을 각각 비아(70F) 및 비아(70G)에 물리적으로(또는 직접적으로) 연결하고; 디바이스-레벨 콘택트(60I) 및 디바이스-레벨 콘택트(60J)가 에피택셜 소스/드레인 피처들(40D) 상에 각각 배치되어, 디바이스-레벨 콘택트(60I, 60J)는 p형 웰 스트랩(19B)의 소스/드레인 영역들을 각각 비아(70H) 및 비아(70I)에 각각 물리적으로(또는 직접적으로) 연결한다. 도시된 실시 예의 또 다른 촉진을 위하여, 디바이스-레벨 콘택트(60C)는 각각의 에피택셜 소스/드레인 피처들(40A) 상에 배치되고 디바이스-레벨 콘택트(60F)는 각각의 에피택셜 소스/드레인 피처들(40B) 상에 배치되지만, 디바이스-레벨 콘택트(60C, 60F)는 P형 FinFET(18A) 및 N형 FinFET(18B)의 소스/드레인 영역들 각각을 MLI 피처(50)의 또 다른 전기적 도전성 피처에 더 이상 연결하지 않는다. 일부 구현 예에서 디바이스-레벨 콘택트(60C, 60F)은 더미 콘택트이며, 이는 디바이스-레벨 콘택트(60A, 60B, 60D 및 60E)와 유사한 특성을 가져, 실질적으로 균일한 프로세싱 환경을 가능하게 한다. 디바이스-레벨 콘택트(60A-60J)는 ILD 층(52) 및/또는 ILD 층(54)을 통해 연장되지만, 본 개시는 디바이스-레벨 콘택트(60A-60J)가 MLI 피처(50)의 다소의 ILD 층 및/또는 CESL을 통해 연장되는 실시 예를 고려한다.
비아(70A-70I)는 MLI 피처(50)의 도전 피처를 서로 전기적으로 결합 및/또는 물리적으로 결합시킨다. 도시된 실시 예에서, 비아(70A)가 디바이스-레벨 콘택트(60A) 상에 배치되어, 비아(70A)가 디바이스-레벨 콘택트(60A)를 도전 라인(80A)에 물리적으로(또는 직접) 연결하고; 비아(70B)가 디바이스-레벨 콘택트(60B) 상에 배치되어, 비아(70B)가 디바이스-레벨 콘택트(60B)를 도전 라인(80B)에 물리적으로(또는 직접) 연결하고; 비아(70C)가 디바이스-레벨 콘택트(60D) 상에 배치되어, 비아(70C)가 디바이스-레벨 콘택트(60D)를 도전 라인(80E)에 물리적으로(또는 직접적으로) 연결하고; 비아(70D)가 디바이스-레벨 콘택트(60E) 상에 배치되어, 비아(70D)가 디바이스-레벨 콘택트(60E)를 도전 라인(80D)에 물리적으로(또는 직접) 연결한다. 비아(70A, 70B)는 P형 FinFET(18A)의 소스/드레인 영역들을 도전 라인(80A, 80B)에 전기적으로 결합하고(그 중 하나는 전원 전압(VDD)에 전기적으로 연결됨)(일부 구현 예에서, 설계 요구에 따라 양의 전원 전압으로서 구성됨), 비아(70C, 70D)는 N형 FinFET(18B)의 소스/드레인 영역들을 도전 라인(80D, 80E)에 전기적으로 결합한다(그 중 하나는 전원 전압(VSS)에 전기적으로 연결됨)(일부 구현 예에서는, 접지 및/또는 음의 전원 전압으로서 구성됨). 도시된 실시 예의 진척을 위해, 비아(70F)가 디바이스-레벨 콘택트(60G) 상에 배치되어, 비아(70F)가 디바이스-레벨 콘택트(60G)를 도전 라인(80F)에 물리적으로(또는 직접적으로) 연결하고; 비아(70G)가 디바이스-레벨 콘택트(60H) 상에 배치되어, 비아(70G)가 디바이스-레벨 콘택트(60G)를 도전 라인(80F)에 물리적으로(또는 직접적으로) 연결하고; 비아(70H)가 디바이스-레벨 콘택트(60I) 상에 배치되어, 비아(70H)가 디바이스-레벨 콘택트(60I)를 도전 라인(80G)에 물리적으로(또는 직접적으로) 연결하고; 비아(70I)가 디바이스-레벨 콘택트(60J) 상에 배치되어, 비아(70I)가 디바이스-레벨 콘택트(60J)를 도전 라인(80G)에 물리적으로(또는 직접적으로) 연결한다. 비아(70F, 70G)는 n형 웰 스트랩(19A)의 소스/드레인 영역들을 (전원 전압(VDD)에 전기적으로 연결된) 도전 라인(80F)에 전기적으로 결합하고, 비아(70H, 70I)는 p형 웰 스트랩(19B)의 소스/드레인 영역들을 (전원 전압(VSS)에 전기적으로 연결된) 도전 라인(80G)에 전기적으로 결합한다. 본 개시는 비아(70A-70D) 및 비아(70F-70I)가 MLI 피처(50)의 다소의 ILD 층 및/또는 CESL을 통해 연장되는 실시 예를 고려하지만, 비아(70A-70D) 및 비아(70F-70I)는 ILD 층(54)를 통해 연장된다. 일부 구현 예에서, MLI 피처(50)는 도전 라인(80A-80G)(다시 말해서, M1 층)을 ILD 층(52-58) 위에 놓인 (도시되지 않은 MLI 피처(50)의 M2(metal two) 층과 같은) 다른 ILD 층에 배치된 도전 라인에 상호 연결하는 비아를 더 포함함으로써, M1 층을 M2 층에 전기적 및/또는 물리적으로 결합한다.
비아(70E)는 IC 디바이스 피처를 MLI 피처(50)의 도전 피처에 전기적으로 결합하고/하거나 물리적으로 결합한다. 도 1a에서, 비아(70E)가 게이트 구조(30B) 상에 배치되어, 비아(70E)가 게이트 구조(30B)를 도전 라인(80C)에 물리적으로(또는 직접적으로) 연결한다. 본 개시는 비아(70E)가 MLI 피처(50)의 다소의 ILD 층 및/또는 CESL을 통해 연장되는 실시 예를 고려하지만, 비아(70E)는 ILD 층(52), ILD 층(54) 및 ILD 층(56)을 통해 연장된다. 그러한 구현 예에서, 비아(70E)는 게이트 구조(30B)와 물리적으로 전기적으로 결합된다. 대안적인 구현 예에서, MLI 피처(50)는 게이트 구조(30B)를 비아(70E)에 전기적으로 결합하고/하거나 물리적으로 결합하는 디바이스-레벨 콘택트를 더 포함한다. 예를 들어, 디바이스-레벨 콘택트는 게이트 구조(30B) 상에 배치되어, 디바이스-레벨 콘택트가 게이트 구조(30B)를 비아(70E)에 물리적으로(또는 직접적으로) 연결하고, 비아(70E)가 디바이스-레벨 콘택트를 도전 라인(80C)에 물리적으로 (또는 직접적으로) 연결한다. 따라서, 그러한 디바이스-레벨 콘택트는 게이트 콘택트(CG) 또는 금속-대-폴리(metal-to-poly, MP) 콘택트로서 지칭되며, 이는 일반적으로 폴리 게이트 구조 또는 금속 게이트 구조와 같은 게이트 구조로의 콘택트를 지칭한다. 그러한 구현 예에서, 디바이스-레벨 콘택트는 ILD 층(52) 및 ILD 층(54)을 통해 연장되고, 비아(70E)는 ILD 층(56)을 통해 연장되지만, 본 개시는 디바이스-레벨 콘택트 및/또는 비아(70E)가 MLI 피처(50)의 다소의 ILD 층 및/또는 CESL을 통해 연장되는 실시 예를 고려한다.
성능을 향상시키기 위해 메모리 어레이에 n형 웰 스트랩(19A) 및 p형 웰 스트랩(19B)과 같은 웰 스트랩을 구현할 수 있다. 도 2는 본 명세서의 다양한 양상에 따라, 본 명세서에 설명된 바와 같이 구성된 웰 스트랩을 구현할 수 있는 메모리 어레이(100)의 개략 평면도이다. 도시된 실시 예에서, 메모리 어레이(100)는 SRAM(static random access memory) 어레이이다. 그러나, 본 개시는 메모리 어레이(100)가 DRAM(dynamic random access memory), NVRAM(non-volatile random access memory), 플래시 메모리 또는 다른 적절한 메모리와 같은 또 다른 유형의 메모리인 실시 예를 고려한다. 메모리 어레이(100)는 마이크로프로세서, 메모리 및/또는 다른 IC 디바이스에 포함될 수 있다. 일부 구현 예에서, 메모리 어레이(100)는 저항기, 커패시터, 인덕터, 다이오드, PFET, NFET, MOSFET, CMOS 트랜지스터, BJT, LDMOS 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 적절한 컴포넌트, 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로 전자 디바이스를 포함하는 IC 칩의 일부, SoC 또는 그 일부일 수 있다. 도 2는 본 개시의 발명 개념을 더 잘 이해하기 위해 명료함을 위해 단순화되었다. 추가적인 피처가 메모리 어레이(100)에 추가될 수 있으며, 이하에 기술된 피처 중 일부는 메모리 어레이(100)의 다른 실시 예에서 대체, 수정 또는 제거될 수 있다.
메모리 어레이(100)는 데이터를 저장하도록 구성된 SRAM 메모리 셀과 같은 메모리 셀(101)을 포함한다. 일부 구현 예에서, 메모리 셀(101)은 다양한 p형 FinFET 및/또는 n형 FinFET을 포함한다. 메모리 셀(101)은 제1 방향(여기서는 y-방향)으로 연장되는 열 1 내지 열 N, 및 제2 방향(여기서는 x-방향)을 따라 연장되는 행 1 내지 행 M으로 배열되고, 여기서 N 및 M은 양의 정수이다. 열 1 내지 열 N은 각각 비트 라인(bit line, BL) 및 비트 라인 바(bit line bar, BLB)(상보 비트 라인이라고도 지칭됨)와 같이 제1 방향을 따라 연장되는 비트 라인 쌍을 포함하며, 이는 열 단위로 각각의 메모리 셀(101)에 실제 형태(true form) 및 상보적 형태(complementary form)로 데이터를 판독하고/하거나 데이터를 기입하는 것을 용이하게 한다. 행 1 내지 행 M은 행 단위로 각각의 메모리 셀(101)에 대한 액세스를 용이하게 하는 워드 라인(WL)(도시되지 않음)을 각각 포함한다. 각 메모리 셀(101)은 제어기(103)에 전기적으로 연결된 각각의 BL, 각각의 BLB 및 각각의 WL에 전기적으로 연결된다. 제어기(103)는 적어도 하나의 WL 및 적어도 하나의 비트 라인 쌍(여기서 BL 및 BLB)을 선택하기 위한 하나 이상의 신호를 생성하여, 판독 동작 및/또는 기입 동작을 위하여 메모리 셀(101) 중 적어도 하나에 액세스하도록 구성된다. 제어기(103)는 열 디코더 회로, 행 디코더 회로, 열 선택 회로, 행 선택 회로, 판독/기입 회로(예를 들어, 선택된 비트 라인 쌍(다시 말해서, 선택된 열)에 대응하는 메모리 셀(101)로부터 데이터를 판독하고 및/또는 이에 데이터를 기입하도록 구성됨), 다른 적절한 회로, 또는 이들의 조합을 포함하여(이에 제한되지는 않음), 메모리 셀(101)로부터/로 판독/기입 동작을 용이하게 하기에 적합한 임의의 회로를 포함한다. 일부 구현 예에서, 제어기(103)는 선택된 비트 라인 쌍의 전압 차동(voltage differential)을 검출 및/또는 증폭하도록 구성된 적어도 하나의 센스 증폭기(sense amplifier)를 포함한다. 일부 구현 예에서, 센스 증폭기는 전압 차동의 데이터 값을 래칭 또는 저장하도록 구성된다.
메모리 어레이(101)의 주변은 메모리 셀(101)의 성능의 균일성을 보장하기 위해 에지 더미 셀 및 웰 스트랩 셀과 같은 더미 셀로 구성된다. 더미 셀은 메모리 셀(101)과 물리적 및/또는 구조적으로 유사하게 구성되지만, 데이터를 저장하지는 않는다. 예를 들어, 더미 셀은 p형 웰, n형 웰, 핀 구조(하나 이상의 핀을 포함함), 게이트 구조, 소스/드레인 피처들 및/또는 콘택트 피처를 포함할 수 있다. 웰 스트랩 셀은 일반적으로 메모리 셀(101)의 n형 웰, 메모리 셀(101)의 p형 웰 또는 둘 모두에 전압을 전기적으로 결합하도록 구성된 더미 셀을 지칭한다. 도시된 실시 예에서, 행 1 내지 행 M은 각각 에지 더미 셀(105A)에서 시작하여 에지 더미 셀(105B)로 끝나는데, 메모리 셀(101)의 행 1 내지 행 M이 에지 더미 셀(105A)과 에지 더미 셀(105B) 사이에 배치된다. 에지 더미 셀(105A) 및 에지 더미 셀(105B)은 제1 방향(여기서는 y 방향)을 따라 연장되는 각각의 열에 배열된다. 일부 구현 예에서, 에지 더미 셀(105A)의 열 및/또는 에지 더미 셀(105B)의 열은 메모리 어레이(100)의 적어도 하나의 비트 라인 쌍(여기서는 BL 및 BLB)에 실질적으로 평행하다. 일부 구현 예에서, 에지 더미 셀(105A) 및/또는 에지 더미 셀(105B)은 각각의 메모리 셀(101)을 각각의 WL에 연결하도록 구성된다. 일부 구현 예에서, 에지 더미 셀(105A) 및/또는 에지 더미 셀(105B)은 WL을 구동하기 위한 회로를 포함한다. 일부 구현 예에서, 에지 더미 셀(105A) 및/또는 에지 더미 셀(105B)은 메모리 어레이(100)의 설계 요건들에 따라, 전원 전압(VDD)(예를 들어, 양의 전원 전압) 및/또는 전원 전압(VSS)(예를 들어, 전기 접지)에 전기적으로 연결된다.
도시된 실시 예의 진척을 위해, 열 1 내지 열 N은 각각 웰 스트랩 셀(107A)에서 시작하여 웰 스트랩 셀(107B)로 끝나는데, 메모리 셀(101)의 열 1 내지 열 N은 웰 스트랩 셀(107A) 및 웰 스트랩 셀(107B) 사이에 배치된다. 웰 스트랩 셀(107A) 및 웰 스트랩 셀(107B)은 제2 방향(여기서는 x-방향)을 따라 연장되는 각각의 행에 배열된다. 일부 구현 예에서, 웰 스트랩 셀(107A)의 행 및 웰 스트랩 셀(107B)의 행은 메모리 어레이(100)의 적어도 하나의 WL에 실질적으로 평행하다. 웰 스트랩 셀(107A)은 에지 더미 셀(105A) 중 하나와 에지 더미 셀(105B) 중 하나 사이에 배치되고, 웰 스트랩 셀(107B)은 에지 더미 셀(105A) 중 하나와 에지 더미 셀(105B) 중 하나 사이에 배치된다. 도시된 실시 예에서, 웰 스트랩 셀(107A) 및/또는 웰 스트랩 셀(107B)은 n형 웰 스트랩, p형 웰 스트랩 또는 n형 웰 스트랩과 p형 웰 스트랩 둘 다를 포함한다. 일부 구현 예에서, 웰 스트랩 셀(107A) 및/또는 웰 스트랩 셀(107B)은 하나 이상의 p형 웰 스트랩을 갖는 p형 웰 스트랩 영역에 인접하여 배치된 하나 이상의 n형 웰 스트랩을 갖는 n형 웰 스트랩 영역을 포함한다. n형 웰 스트랩 영역 및 p형 웰 스트랩 영역은 웰 스트랩 셀(107A) 및/또는 웰 스트랩 셀(107B)의 더미 영역들 사이에 배치될 수 있다.
일부 구현 예에서, n형 웰 스트랩은 전술한 n형 웰 스트랩(19A)으로서 구성된다. 예를 들어, 웰 스트랩 셀(107A) 및/또는 웰 스트랩 셀(107B)의 n형 웰 스트랩은 메모리 셀(101)의 적어도 하나의 p형 FinFET에 대응하는 n형 웰을 전압원(예를 들어, VDD)에 전기적으로 결합하도록 구성되고, n형 웰 스트랩의 핀 구조의 도펀트 농도가 적어도 하나의 p형 FinFET의 핀 구조의 도펀트 농도보다 더 높다. 일부 구현 예에서, p형 FinFET은 제1 도펀트 농도의 n형 도펀트로 도핑된 핀을 포함하고, n형 웰 스트랩은 제2 도펀트 농도의 n형 도펀트로 도핑된 핀을 포함하고, 제2 도펀트 농도가 제1 도펀트 농도보다 적어도 3배 높다. 일부 구현 예에서, n-웰 영역은 n형 도펀트의 제3 도펀트 농도를 가지고, 제3 도펀트 농도가 제1 도펀트 농도보다 더 높다. 일부 구현 예에서, p형 FinFET 및 n형 웰 스트랩의 핀은 상이한 유형의 도펀트로 도핑된 소스/드레인 피처들을 갖는다. 예를 들어, p형 FinFET은 p형 도펀트로 도핑된 소스/드레인 피처들을 포함하고 n형 웰 스트랩은 n형 도펀트로 도핑된 소스/드레인 피처들을 포함한다.
일부 구현 예에서, n형 웰 스트랩은 전술한 p형 웰 스트랩(19B)으로서 구성된다. 예를 들어, 웰 스트랩 셀(107A) 및/또는 웰 스트랩 셀(107B)의 p형 웰 스트랩은 메모리 셀(101)의 적어도 하나의 n형 FinFET에 대응하는 p형 웰을 전압원(예를 들어, VSS)에 전기적으로 결합하도록 구성되고, p형 웰 스트랩의 핀 구조의 도펀트 농도가 적어도 하나의 n형 FinFET의 핀 구조의 도펀트 농도보다 더 높다. 일부 구현 예에서, n형 FinFET은 제1 도펀트 농도의 p형 도펀트로 도핑된 핀을 포함하고, p형 웰 스트랩은 제2 도펀트 농도의 p형 도펀트로 도핑된 핀을 포함하며, 제2 도펀트 농도가 제1 도펀트 농도보다 적어도 3배 더 높다. 일부 구현 예에서, p-웰은 p형 도펀트의 제3 도펀트 농도를 가지고, 제3 도펀트 농도가 제1 도펀트 농도보다 더 높다. 일부 구현 예에서, n형 FinFET 및 p형 웰 스트랩의 핀은 상이한 유형의 도펀트로 도핑된 소스/드레인 피처들을 갖는다. 예를 들어, n형 FinFET은 n형 도펀트로 도핑된 소스/드레인 피처들을 포함하고, p형 웰 스트랩은 p형 도펀트로 도핑된 소스/드레인 피처들을 포함한다.
도 3은 본 개시의 다양한 양태에 따라, 본 명세서에 설명된 바와 같이 구성된 웰 스트랩을 구현할 수 있는 SRAM 어레이와 같은 메모리 어레이(200)의 개략 평면도이다. 메모리 어레이(200)는 많은 면에서 메모리 어레이(100)와 유사하다. 예를 들어, 도시된 실시 예에서, 메모리 어레이(200)는 SRAM 어레이이다. 따라서, 도 3 및 도 2의 유사한 피처가 명확성 및 간략화를 위해 동일한 참조 부호에 의해 식별된다. 메모리 어레이(200)는 마이크로프로세서, 메모리 및/또는 다른 IC 디바이스에 포함될 수 있다. 일부 구현 예에서, 메모리 어레이(200)는 저항기, 커패시터, 인덕터, 다이오드, PFET, NFET, MOSFET, CMOS 트랜지스터, BJT, LDMOS 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 적절한 컴포넌트 또는 이들의 결합과 같은 다양한 수동 및 능동 마이크로 전자 디바이스를 포함하는 IC 칩의 일부, SoC 또는 그 일부일 수 있다. 도 3은 본 개시의 발명 개념을 더 잘 이해하기 위해 명료함을 위해 단순화되었다. 추가 피처가 메모리 어레이(200)에 추가될 수 있고, 후술되는 피처들 중 일부는 메모리 어레이(200)의 다른 실시 예에서 대체, 수정 또는 제거될 수 있다.
도 3에서, 메모리 어레이(200)는 메모리 셀(101), 제어기(103), 에지 더미 셀(105A), 에지 더미 셀(105B), 웰 스트랩 셀(107A) 및 웰 스트랩 셀(107B)을 포함한다. 메모리 어레이(100)와 대조적으로, 메모리 어레이(200)는 메모리 셀(101)을 메모리 어레이(202A) 및 메모리 어레이(202B)(서브-어레이로 지칭될 수 있음)로 분할한다. 또한, 각 비트 라인 쌍은 메모리 어레이(202A)에 대한 비트 라인 쌍 및 메모리 어레이(202B)에 대한 비트 라인 쌍으로 나뉘어져, 열 1 내지 열 N 각각은 연속적인 비트 라인 쌍이 아닌 2개의 비트 라인 쌍을 갖는다. 메모리 어레이(200)는 제어기(203)를 더 포함하고, 메모리 어레이(202A)에 대한 BL, BLB 및 WL은 제어기(103)에 전기적으로 연결되는 반면, 메모리 어레이(202B)에 대한 BL, BLB 및 WL은 제어기(203)에 전기적으로 연결된다. 제어기(203)는 제어기(103)와 유사하다. 따라서, 메모리 어레이(202A)의 각 메모리 셀(101)은 각각의 BL, 각각의 BLB 및 각각의 WL에 전기적으로 연결되고, 이들은 제어기(103)에 전기적으로 연결되고, 메모리 어레이(202B) 내의 각 메모리 셀(101)은 각각의 BL, 각각의 BLB, 및 각각의 WL에 전기적으로 연결되고, 이들은 제어기(203)에 전기적으로 연결된다.
메모리 어레이(200)는 제2 방향(여기서, x-방향)을 따라 연장되는 웰 스트랩 셀(307)의 행을 더 포함하고, 웰 스트랩 셀(307)의 행은 메모리 어레이(202A) 및 메모리 어레이(202B) 사이에 배치된다. 메모리 어레이(202A) 내의 메모리 셀(101)은 웰 스트랩 셀(107A)과 웰 스트랩 셀(207) 사이에 배치되고, 메모리 어레이(202B) 내의 메모리 셀(101)은 웰 스트랩 셀(207)과 웰 스트랩 셀(107B) 사이에 배치된다. 따라서, 메모리 어레이(202A) 내의 메모리 셀(101)의 열 1 내지 열 N은 각각 웰 스트랩 셀(107A) 중 하나에서 시작하고 웰 스트랩 셀(207) 중 하나로 끝나며, 메모리 어레이(202B) 내의 메모리 셀(101)의 열 1 내지 열 N은 각각 웰 스트랩 셀(207) 중 하나에서 시작하고 웰 스트랩 셀(107B) 중 하나로 끝난다. 도시된 실시 예의 진척을 위해, 웰 스트랩 셀(307)의 행은 또한 에지 더미 셀(105A) 중 하나와 에지 더미 셀(105B) 중 하나 사이에 배치된다. 일부 구현 예에서, 웰 스트랩 셀(207)의 행은 메모리 어레이(200)의 적어도 하나의 WL에 실질적으로 평행하다.
웰 스트랩 셀(207)은 웰 스트랩 셀(107A) 및/또는 웰 스트랩 셀(107B)과 유사하다. 예를 들어, 웰 스트랩 셀(207)은 n형 웰 스트랩, p형 웰 스트랩, 또는 n형 웰 스트랩 및 p형 웰 스트랩 둘 다를 포함한다. 일부 구현 예에서, 웰 스트랩 셀(207)은 하나 이상의 p형 웰 스트랩을 갖는 p형 웰 스트랩 영역에 인접한 하나 이상의 n형 웰 스트랩을 갖는 n형 웰 스트랩 영역을 포함한다. n형 웰 스트랩 영역 및 p형 웰 스트랩 영역은 더미 영역들 사이에 배치될 수 있다. 일부 구현 예에서, n형 웰 스트랩은 전술한 n형 웰 스트랩(19A)으로서 구성된다. 예를 들어, 웰 스트랩 셀(207)의 n형 웰 스트랩은 메모리 셀(101)의 적어도 하나의 p형 FinFET에 대응하는 n형 웰을 전압원(예를 들어, VDD)에 전기적으로 결합하도록 구성되며, n형 웰 스트랩의 핀 구조의 도펀트 농도는 적어도 하나의 p형 FinFET의 핀 구조의 도펀트 농도보다 더 높다. 일부 구현 예에서, n형 웰 스트랩의 핀 구조의 도펀트 농도는 적어도 하나의 p형 FinFET의 핀 구조의 도펀트 농도보다 적어도 3배 더 높다. 일부 구현 예에서, n형 웰 스트랩 및 p형 FinFET의 핀 구조는 반대로 도핑된 소스/드레인 피처들(또는 OD 영역)을 갖는다. 일부 구현 예에서, p형 웰 스트랩은 전술한 p형 웰 스트랩(19B)으로서 구성된다. 예를 들어, 웰 스트랩 셀(207)의 p형 웰 스트랩은 메모리 셀(101)의 적어도 하나의 n형 FinFET에 대응하는 p형 웰을 전압원(예를 들어, VSS)에 전기적으로 결합하도록 구성되며, p형 웰 스트랩의 핀 구조의 도펀트 농도는 적어도 하나의 n형 FinFET의 핀 구조의 도펀트 농도보다 더 높다. 일부 구현 예에서, p형 웰 스트랩의 핀 구조의 도펀트 농도는 적어도 하나의 n형 FinFET의 핀 구조의 도펀트 농도보다 적어도 3배 더 높다. 일부 구현 예에서, p형 웰 스트랩 및 n형 FinFET의 핀 구조는 반대로 도핑된 소스/드레인 피처들(또는 OD 영역)을 갖는다.
도 4a-도 4c는 본 개시의 다양한 양태에 따른 SRAM 어레이(300)의 일부의 부분 개략도이다. 특히, 도 4a는 (예를 들어, x-y 평면에서의) SRAM 어레이(300)의 부분의 부분 평면도이고; 도 4b는 도 4a의 라인 4B-4B를 따른 (예를 들어, x-z 평면에서의) SRAM 어레이(300)의 부분의 개략적인 단면도이고; 도 4c는 도 4a의 라인 4C-4C를 따른 (예를 들어, x-z 평면에서의) SRAM 어레이(300)의 부분의 개략적인 단면도이다. 일부 구현 예에서, SRAM 어레이(300)의 부분은 메모리 어레이(100) 또는 메모리 어레이(200)의 부분을 나타낸다. 도 4a-도 4c는 본 개시의 발명 개념을 더 잘 이해하기 위해 명료함을 위해 단순화되었다. 추가 피처가 SRAM 어레이(300)에 추가될 수 있으며, 이하에 설명되는 일부 피처는 SRAM 어레이(300)의 다른 실시 예에서 대체, 수정 또는 제거될 수 있다.
도 4a-도 4c에서, SRAM 어레이(300)는 n-웰(314) 및 p-웰(316)과 같이 그 안에 배치된 다양한 도핑 영역을 갖는 기판(312)을 포함한다. 기판(312), n-웰(314) 및 p-웰(316)은 도 1a-도 1d를 참조하여 전술한 기판(12), n-웰(14) 및 p-웰(16)과 유사하다. SRAM 어레이(300)는 n-웰(314) 및 p-웰(316) 위에 배치된 다양한 피처들을 더 포함하며, 여기서 다양한 피처들은 원하는 기능을 달성하도록 구성된다. 예를 들어, SRAM 어레이(300)는 (도 1a-도 1d를 참조하여 전술한 핀(20A-20H)과 유사한) 핀(320), (도 1a-도 1d를 참조하여 전술한 격리 피처(22)와 유사한) 격리 피처(322), (도 1a-도 1d를 참조하여 전술한 게이트 구조(30A-30G)와 유사한) 게이트 구조(300), (도 1a-도 1d를 참조하여 전술한 에피택셜 소스/드레인 피처들(40A-40D)과 유사한) 에피택셜 소스/드레인 피처들(340), (도 1a-도 1d를 참조하여 전술한 MLI 피처(50)와 유사한) MLI 피처(350), (도 1a-도 1d를 참조하여 전술한 ILD 층(52-58)과 유사한) ILD 층(352-358), (도 1a-도 1d를 참조하여 전술한 디바이스-레벨 콘택트(60A-60J)와 유사한) 디바이스-레벨 콘택트(360), (비아(70A-70I)와 유사한) 비아(370), 및 (도 1a-도 1d를 참조하여 전술한 도전 라인(80A-80G)과 유사한) 도전 라인(380)을 포함한다. 예를 들어, 도 4a에서 다양한 피처가 SRAM 셀 영역(390), 더미 영역(392), n-웰 스트랩 영역(394) 및 p-웰 스트랩 영역(396)을 형성하도록 구성된다. 도시된 실시 예에서, 더미 영역(392)은 SRAM 셀 영역(390) 및 웰 스트랩 영역(여기서는 n-웰 스트랩 영역(394) 및 p형 웰 스트랩 영역(396)) 사이에 배치된다. 도시된 실시 예의 촉진을 위하여, n-웰 스트랩 영역(394)은 p형 웰 스트랩 영역(396)에 인접하여 배치된다.
SRAM 셀 영역(390)은 SRAM 셀(390A), SRAM 셀(390B), SRAM 셀(390C) 및 SRAM 셀(390D)을 포함한다. SRAM 셀(390A-390D)은 단일-포트 SRAM, 이중-포트 SRAM, 다른 유형의 SRAM, 또는 이들의 조합을 포함한다. 도시된 실시 예에서, SRAM 셀(390A-390D)은 단일-포트 SRAM을 포함한다. 예를 들어, 각각의 SRAM 셀(390A-390D)은 6개의 트랜지스터: 패스-게이트 트랜지스터(PG-1), 패스-게이트 트랜지스터(PG-2), 풀-업 트랜지스터(PU-1), 풀-업 트랜지스터(PU-2), 풀-다운 트랜지스터(PD-1) 및 풀-다운 트랜지스터(PD-2)를 포함한다. 각각의 SRAM 셀(390A-390D)은 2개의 p형 웰(316) 사이에 배치된 하나의 n형 웰(314)을 포함하며, 풀-업 트랜지스터(PU-1, PU-2)는 n형 웰(314) 위에 배치되고, 패스-게이트 트랜지스터(PG-1, PG-2) 및 풀-다운 트랜지스터(PD-1, PD-2)는 p형 웰(316) 위에 배치된다. 풀-업 트랜지스터(PU-1, PU-2)는 p형 FinFET이고, 패스-게이트 트랜지스터(PG-1, PG-2)는 n형 FinFET이고, 풀-다운 트랜지스터(PD-1, PD-2)는 p형 트랜지스터이다. 일부 구현 예에서, 풀-업 트랜지스터(PU-1, PU-2)는 도 1a-도 1d를 참조하여 전술한 p형 FinFET(18A)으로서 구성되는 반면, 패스-게이트 트랜지스터(PG-1, PG-2) 및 풀-다운 트랜지스터(PD-1, PD-2)는 도 1a-도 1d를 참조하여 전술한 n형 FinFET(18B)으로서 구성된다. 예를 들어, 패스-게이트 트랜지스터(PG-1, PG-2) 및/또는 풀-다운 트랜지스터(PD-1, PD-2)는 각각 p형 웰(316) 위에 배치된 핀 구조(하나 이상의 핀(320)을 포함함) 및 핀 구조의 채널 영역 위에 배치된 각각의 게이트 구조를 포함하는데, 게이트 구조(330)는 핀 구조의 소스/드레인 영역들 사이에 개재된다. 패스-게이트 트랜지스터(PG-1, PG-2) 및/또는 풀-다운 트랜지스터(PD-1, PD-2)의 핀 구조는 p형 도펀트(p)를 포함하고, p형 웰(316)에 전기적으로 연결된다(도 4b). 패스-게이트 트랜지스터(PG-1, PG-2) 및/또는 풀-다운 트랜지스터(PD-1, PD-2)의 핀 구조는 n형 에피택셜 소스/드레인 피처들(도 4b)을 더 포함한다(다시 말해서, 패스-게이트 트랜지스터(PG-1, PG-2) 및/또는 풀-다운 트랜지스터(PD-1, PD-2)의 에피택셜 소스/드레인 피처들(340)은 n형 도펀트를 포함한다). 패스-게이트 트랜지스터(PG-1, PG-2) 및/또는 풀-다운 트랜지스터(PD-1, PD-2)의 게이트 구조(330) 및/또는 에피택셜 소스/드레인 피처들(340)은 MLI 피처(350)(특히, ILD 층(352-358)에 배치된 각각의 콘택트(360), 비아(370), 및/또는 도전 라인(380))에 의해 전압원(예를 들어, VSS)에 전기적으로 연결된다. 본 실시 예의 촉진을 위하여, 풀-업 트랜지스터(PU-1, PU-2) 각각은 n형 웰(314) 위에 배치된 핀 구조(하나 이상의 핀(320)을 포함함) 및 핀 구조의 채널 영역 위에 배치된 각각의 게이트 구조(330)를 포함하는데, 게이트 구조(330)는 핀 구조의 소스/드레인 영역들 사이에 개재된다. 풀-업 트랜지스터(PU-1, PU-2)의 핀 구조는 n형 도펀트(n)를 포함하고 n형 웰(314)에 전기적으로 연결된다(도 4b). 풀-업 트랜지스터(PU-1, PU-2)의 핀 구조는 p형 에피택셜 소스/드레인 피처들(도 4b)을 더 포함한다(다시 말해서, 풀-업 트랜지스터(PU-1, PU-2)의 에피택셜 소스/드레인 피처들(340)은 p형 도펀트를 포함한다). 풀-업 트랜지스터(PU-1, PU-2)의 게이트 구조(330) 및/또는 에피택셜 소스/드레인 피처들(340)은 MLI 피처(350)(특히, ILD 층(352-358)에 배치된 각각의 콘택트(360), 비아(370), 및/또는 도전 라인(380))에 의해 전압원(예를 들어, VDD)에 전기적으로 연결된다.
n-웰 스트랩 영역(394)은 n형 웰(314)을 전압원(예를 들어, VSS)에 전기적으로 연결하도록 구성된 핀-기반 n-웰 스트랩 구조(397)를 포함한다. n-웰 스트랩 구조(397)는 풀-업 트랜지스터(PU-1, PU-2)와 구조적으로 유사하다. 예를 들어, 각 n-웰 스트랩 구조(397)는 n형 웰(314) 위에 배치된 핀 구조(하나 이상의 핀(320)을 포함함) 및 핀 구조의 채널 영역 위에 배치된 각각의 게이트 구조(330)를 포함하는데, 게이트 구조(330)는 핀 구조의 소스/드레인 영역들 사이에 개재된다. n-웰 스트랩 구조(397)의 핀 구조는 n형 도펀트를 포함하고 n형 웰(314)에 전기적으로 연결된다. 일부 구현 예에서, n-웰 스트랩 구조(397)의 핀 구조의 도펀트 농도는 풀-업 트랜지스터(PU-1, PU-2)의 핀 구조의 도펀트 농도보다 더 높다. 일부 구현 예에서, n-웰 스트랩 구조(397)의 핀 구조의 도펀트 농도는 풀-업 트랜지스터(PU-1, PU-2)의 핀 구조의 도펀트 농도보다 적어도 3배 더 높다. n-웰 스트랩 구조(398)의 핀 구조의 도펀트 농도를 증가시키는 것은 SRAM 어레이(300)에서 픽-업 저항 및 래치-업을 감소시킬 수 있다. 또한, 풀-업 트랜지스터(PU-1, PU-2)의 핀 구조와 대조적으로, n-웰 스트랩 구조(397)의 핀 구조는 n형 에피택셜 소스/드레인 피처들을 더 포함하며(다시 말해서, n-웰 스트랩 구조(397)의 에피택셜 소스/드레인 피처들(340)은 n형 도펀트를 포함함), 이는 MLI 피처(350)(특히, ILD 층(352-358)에 배치된 각각의 콘택트(360), 비아(370), 및/또는 도전 라인(380))에 의해 전압원에 전기적으로 연결된다.
p-웰 스트랩 영역(396)은 p형 웰(316)을 전압원(예를 들어, VDD)에 전기적으로 연결하도록 구성된 핀-기반 P-웰 스트랩 구조(398)를 포함한다. p-웰 스트랩 구조(398)는 패스-게이트 트랜지스터(PG-1, PG-2) 및/또는 풀-다운 트랜지스터(PD-1, PD-2)와 구조적으로 유사하다. 예를 들어, 각 p-웰 스트랩 구조(398)는 p형 웰(316) 위에 배치된 핀 구조(하나 이상의 핀(320)을 포함함) 및 핀 구조의 채널 영역 위에 배치된 각각의 게이트 구조(330)를 포함하는데, 게이트 구조(330)는 핀 구조의 소스/드레인 영역들 사이에 개재된다. p-웰 스트랩 구조(398)의 핀 구조는 p형 도펀트를 포함하고, p형 웰(316)에 전기적으로 연결된다(도 4c). 일부 구현 예에서, p-웰 스트랩 구조(398)의 핀 구조의 도펀트 농도는 패스-게이트 트랜지스터(PG-1, PG-2) 및/또는 풀-다운 트랜지스터(PD-1, PD-2)의 핀 구조의 도펀트 농도보다 더 높다(도 4b 및 도 4c 참조). 일부 구현 예에서, p-웰 스트랩 구조(398)의 핀 구조의 도펀트 농도는 패스-게이트 트랜지스터(PG-1, PG-2) 및/또는 풀-다운 트랜지스터(PD-1, PD-2)의 핀 구조의 도펀트 농도보다 적어도 3배 더 높다. p-웰 스트랩 구조(398)의 핀 구조의 도펀트 농도를 증가시키는 것은 SRAM 어레이(300)에서 픽-업 저항 및 래치-업을 감소시킬 수 있다. 또한, 패스-게이트 트랜지스터(PG-1, PG-2) 및/또는 풀-다운 트랜지스터(PD-1, PD-2)의 핀 구조와 대조적으로, p-웰 스트랩 구조(398)의 핀 구조는 p형 에피택셜 소스/드레인 피처들을 더 포함하며(다시 말해서, p-웰 스트랩 구조(398)의 에피택셜 소스/드레인 피처들(340)은 n형 도펀트를 포함함), 이는 MLI 피처(350)(특히, ILD 층(352-358)에 배치된 각각의 콘택트(360), 비아(370), 및/또는 도전 라인(380))에 의해 전압원에 전기적으로 연결된다.
도 5는 본 개시의 다양한 양태에 따라, SRAM 어레이의 메모리 셀로 구현될 수 있는 단일-포트 SRAM 셀(400)의 회로도이다. 일부 구현 예에서, SRAM 셀(400)은 메모리 어레이(100)(도 2), 메모리 어레이(200)(도 3) 또는 SRAM 메모리(400)(도 4a-도 4c)의 하나 이상의 메모리 셀(101)로 구현된다. 도 5는 본 개시의 발명 개념을 더 잘 이해하기 위해 명료함을 위해 단순화되었다. 추가 피처들이 단일-포트 SRAM 셀(400)에 추가될 수 있으며, 이하에서 설명되는 일부 피처는 단일-포트 SRAM 셀(400)의 다른 실시 예들에서 대체, 수정 또는 제거될 수 있다.
단일-포트 SRAM 셀(400)은 6개의 트랜지스터: 패스-게이트 트랜지스터(PG-1), 패스-게이트 트랜지스터(PG-2), 풀-업 트랜지스터(PU-1), 풀-업 트랜지스터(PU-2), 풀-다운 트랜지스터(PD-1) 및 풀-다운 트랜지스터(PD-2)를 포함한다. 따라서, 단일-포트 SRAM 셀(400)은 대안적으로 6T SRAM 셀이라고도 불린다. 동작시, 패스-게이트 트랜지스터(PG-1) 및 패스-게이트 트랜지스터(PG-2)는 교차-결합된 한 쌍의 인버터, 인버터(410) 및 인버터(420)를 포함하는 SRAM 셀(400)의 저장부(storage portion)로의 액세스를 제공한다. 인버터(410)는 풀-업 트랜지스터(PU-1) 및 풀-다운 트랜지스터(PD-1)를 포함하고, 인버터(420)는 풀-업 트랜지스터(PU-2) 및 풀-다운 트랜지스터(PD-2)를 포함한다. 일부 구현 예에서, 풀-업 트랜지스터(PU-1, PU-2)는 p형 FinFET(18A)와 같은 p형 FinFET으로서 구성되고(도 1a-도 1d), 풀-다운 트랜지스터(PD-1, PD-2)는 전술한 n형 FinFET(18B)와 같은 n형 FinFET으로서 구성된다(도 1a-도 1d). 예를 들어, 풀-업 트랜지스터(PU-1, PU-2) 각각은 n형 핀 구조(하나 이상의 n형 핀을 포함함)의 채널 영역 위에 배치된 게이트 구조를 포함하는데, 게이트 구조는 n형 핀 구조의 p형 소스/드레인 영역들(예를 들어, p형 에피택셜 소스/드레인 피처들) 사이에 개재되고, 게이트 구조 및 n형 핀 구조는 n형 웰 영역 위에 배치되고; 풀-다운 트랜지스터(PD-1, PD-2) 각각은 p형 핀 구조(하나 이상의 p형 핀을 포함함)의 채널 영역 위에 배치된 게이트 구조를 포함하는데, 게이트 구조는 p형 핀 구조의 n형 소스/드레인 영역들(예를 들어, n형 에피택셜 소스/드레인 피처들) 사이에 개재되고, 게이트 구조 및 p형 핀 구조는 p형 웰 영역 위에 배치된다. 일부 구현 예에서, 패스-게이트 트랜지스터(PG-1, PG-2)는 또한 전술한 n형 FinFET(18B)와 같은 n형 FinFET으로서 구성된다(도 1a-도 1d). 예를 들어, 패스-게이트 트랜지스터(PG-1, PG-2) 각각은 p형 핀 구조(하나 이상의 p형 핀을 포함함)의 채널 영역 위에 배치된 게이트 구조를 포함하는데, 게이트 구조는 p형 핀 구조의 n형 소스/드레인 영역들(예를 들어, n형 에피택셜 소스/드레인 피처들) 사이에 개재되며, 게이트 구조 및 p형 핀 구조는 p형 웰 영역 위에 배치된다.
풀-업 트랜지스터(PU-1)의 게이트는 소스(전원 전압(VDD)과 전기적으로 결합 됨) 및 제1 공통 드레인(CD1) 사이에 개재되고, 풀-다운 트랜지스터(PD-1)의 게이트는 소스(전원 전압(VSS)과 전기적으로 결합됨) 및 제1 공통 드레인 사이에 개재된다. 풀-업 트랜지스터(PU-2)의 게이트는 소스(전원 전압(VDD)에 전기적으로 결합 됨) 및 제2 공통 드레인(CD2) 사이에 개재되고, 풀-다운 트랜지스터(PD-2)의 게이트는 소스(전원 전압(VSS)과 전기적으로 결합됨) 및 제2 공통 드레인 사이에 개재된다. 일부 구현 예에서, 제1 공통 드레인(CD1)은 데이터를 실제 형태로 저장하는 저장 노드(SN)이고, 제2 공통 드레인(CD2)은 데이터를 상보적 형태로 저장하는 저장 노드(SNB)이다. 풀-업 트랜지스터(PU-1)의 게이트 및 풀-다운 트랜지스터(PD-1)의 게이트는 제2 공통 드레인과 결합되고, 풀-업 트랜지스터(PU-2)의 게이트 및 풀-다운 트랜지스터(PD-2)의 게이트는 제1 공통 드레인과 결합된다. 패스-게이트 트랜지스터(PG-1)의 게이트는 (비트 라인(BL)에 전기적으로 결합된) 소스 및 드레인 사이에 개재되고, 드레인은 제1 공통 드레인과 전기적으로 결합된다. 패스-게이트 트랜지스터(PG-2)의 게이트는 (상보 비트 라인(BLB)과 전기적으로 결합된) 소스 및 드레인 사이에 개재되고, 드레인은 제2 공통 드레인과 전기적으로 결합된다. 패스-게이트 트랜지스터(PG-1, PG-2)의 게이트는 워드 라인(WL)과 전기적으로 결합된다. 일부 구현 예에서, 패스-게이트 트랜지스터(PG-1, PG-2)는 판독 동작 및/또는 기입 동작 동안 저장 노드(SN, SNB)에 대한 액세스를 제공한다. 예를 들어, 패스-게이트 트랜지스터(PG-1, PG-2)는 WL에 의해 패스-게이트 트랜지스터(PG-1, PG-2)의 게이트에 인가되는 전압에 응답하여 저장 노드(SN, SN-B)를 각각 비트 라인(BL, BLB)에 결합한다.
도 6은 본 개시의 다양한 양태에 따라, SRAM 어레이의 메모리 셀로 구현될 수 있는 단일-포트 SRAM 셀(500)의 평면도이다. 일부 구현 예에서, SRAM 셀(500)은 메모리 어레이(100)(도 2), 메모리 어레이(200)(도 3) 또는 SRAM 메모리(400)(도 4a-도 4c)의 하나 이상의 메모리 셀(101)로 구현된다. 도 6은 본 개시의 발명 개념을 더 잘 이해하기 위해 명료함을 위해 간략화되었다. 추가 피처들이 단일-포트 SRAM 셀(500)에 추가될 수 있으며, 이하에서 설명되는 피처들 중 일부는 단일-포트 SRAM 셀(500)의 다른 실시 예들에서 대체, 수정 또는 제거될 수 있다.
도 6에서, 단일-포트 SRAM 셀(500)은 6개의 트랜지스터: 패스-게이트 트랜지스터(PG-1), 패스-게이트 트랜지스터(PG-2), 풀-업 트랜지스터(PU-1), 풀-업 트랜지스터(PU-2), 풀-다운 트랜지스터(PD-1) 및 풀-다운 트랜지스터(PD-2)를 포함한다. 따라서, 단일-포트 SRAM 셀(400)은 대안적으로 6T SRAM 셀이라고 불린다. 단일-포트 SRAM 셀(500)은 p-웰(516A)과 p-웰(516B)(둘 다 도 1a-도 1d를 참조하여 전술한 도핑 영역(16)과 유사함) 사이에 배치된 n-웰(514)(도 1a-도 1d를 참조하여 전술한 도핑 영역(14)과 유사함)을 포함한다. 풀-업 트랜지스터(PU-1, PU-2)는 n-웰(514) 위에 배치되고; 풀-다운 트랜지스터(PD-1) 및 패스-게이트 트랜지스터(PG-1)는 p-웰(516A) 위에 배치되고; 풀-다운 트랜지스터(PD-2) 및 패스-게이트 트랜지스터(PG-2)는 p-웰(516B) 위에 배치된다. 일부 구현 예에서, 풀-업 트랜지스터(PU-1, PU-2)는 p형 FinFET(18A)와 같은 p형 FinFET으로서 구성되고(도 1a-도 1d), 풀-다운 트랜지스터(PD-1, PD-2) 및 패스-게이트 트랜지스터(PG-1, PG-2)는 전술한 n형 FinFET(18B)와 같은 n형 FinFET으로서 구성된다(도 1a-도 1d). 도시된 실시 예에서, 풀-다운 트랜지스터(PD-1) 및 패스-게이트 트랜지스터(PG-1)는 다중-핀 FinFET(예를 들어, 핀(520A) 및 핀(520B)을 포함함)이고, 풀-업 트랜지스터(PU-1)는 단일 핀 FinFET(예를 들어, 핀(520C)을 포함함)이고, 풀-업 트랜지스터(PU-2)는 단일 핀 FinFET(예를 들어, 핀(520D)을 포함함)이고, 풀-다운 트랜지스터(PD-2) 및 패스-게이트 트랜지스터(PG-2)는 다중-핀 FinFET(예를 들어, 핀(520E) 및 핀(520F)을 포함함)이다. 핀(520A-520F)은 도 1a-도 1d를 참조하여 전술한 핀(20A-20H)과 유사하다. 예를 들어, 핀(520A), 핀(520B), 핀(520E) 및 핀(520F)는 p형 도핑된 핀이고, 핀(520C) 및 핀(520D)는 n형 도핑된 핀이다. 게이트 구조(530A)는 핀(520A, 520B) 위에 배치되고; 게이트 구조(530B)는 핀(520A-520D) 위에 배치되고; 게이트 구조(530C)는 핀(520C-520F) 위에 배치되고; 게이트 구조(530D)는 핀(520E, 520F) 위에 배치된다. 패스-게이트 트랜지스터(PG-1)의 게이트는 게이트 구조(530A)로부터 형성되고, 풀-다운 트랜지스터(PD-1)의 게이트는 게이트 구조(530B)로부터 형성되고, 풀-업 트랜지스터(PU-1)의 게이트는 게이트 구조(530B)로부터 형성되고, 풀-업 트랜지스터(PU-2)의 게이트는 게이트 구조(530C)로부터 형성되고, 풀-다운 트랜지스터(PD-2)의 게이트는 게이트 구조(530C)로부터 형성되고, 패스-게이트 트랜지스터(PG-2)의 게이트는 게이트 구조(530D)로부터 형성된다. 게이트 구조(530A-530D)는 도 1a-도 1d를 참조하여 전술한 게이트 구조(30A-30H)와 유사하다.
디바이스-레벨 콘택트(560A)는 ((n형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(520A, 520B)에 의해 형성된) 풀-다운 트랜지스터(PD-1)의 드레인 영역과 ((p형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(520C)에 의해 형성된) 풀-업 트랜지스터(PU-1)의 드레인 영역을 전기적으로 연결하여, 풀-다운 트랜지스터(PD-1) 및 풀-업 트랜지스터(PU-1)의 공통 드레인이 저장 노드(SN)를 형성한다. 디바이스-레벨 콘택트(560B)는 (게이트 구조(530C)에 의해 형성된) 풀-업 트랜지스터(PU-2)의 게이트와 (또한 게이트 구조(530C)에 의해 형성된) 풀-다운 트랜지스터(PD-2)의 게이트를 저장 노드(SN)에 전기적으로 연결한다. 디바이스-레벨 콘택트(560C)는 ((n형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(520E, 520F)에 의해 형성된) 풀-다운 트랜지스터(PD-2)의 드레인 영역과 ((p형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(520D)에 의해 형성된) 풀-업 트랜지스터(PU-2)의 드레인 영역을 전기적으로 연결하여, 풀-다운 트랜지스터(PD-2) 및 풀-업 트랜지스터(PU-2)의 공통 드레인이 저장 노드(SNB)를 형성한다. 디바이스-레벨 콘택트(560D)는 (게이트 구조(530B)에 의해 형성된) 풀-업 트랜지스터(PU-1)의 게이트와 (또한 게이트 구조(530B)에 의해 형성된) 풀-다운 트랜지스터(PD-1)의 게이트를 저장 노드(SNB)에 전기적으로 연결한다. 디바이스-레벨 콘택트(560E)는 ((p형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(520C)에 의해 형성된) 풀-업 트랜지스터(PU-1)의 소스 영역을 전압 노드(VDDN1)에서 전원 전압(VDD)에 전기적으로 연결하고, 디바이스-레벨 콘택트(560F)는 ((p형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(520D)에 의해 형성된) 풀-업 트랜지스터(PU-2)의 소스 영역을 전압 노드(VDDN2)에서 전원 전압(VDD)에 전기적으로 연결한다. 디바이스-레벨 콘택트(560G)는 ((n형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(520A, 520B)에 의해 형성된) 풀-다운 트랜지스터(PD-1)의 소스 영역을 전압 노드(VSSN1)에서 전원 전압(VSS)에 전기적으로 연결하고, 디바이스-레벨 콘택트(560H)는 ((n형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(520E, 520F)에 의해 형성된) 풀-다운 트랜지스터(PD-2)의 소스 영역을 전압 노드(VSSN2)에서 전원 전압(VSS)에 전기적으로 연결한다. 디바이스-레벨 콘택트(560I)는 ((n형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(520A, 520B)에 의해 형성된) 패스-게이트 트랜지스터(PG-1)의 소스 영역을 (일반적으로 비트 라인 노드(BLN)로 지칭되는) 비트 라인에 전기적으로 연결하고, 디바이스-레벨 콘택트(560J)는 ((n형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(520E, 520F)에 의해 형성된) 패스-게이트 트랜지스터(PG-2)의 소스 영역을 (일반적으로 비트 라인 노드(BLNB)로 지칭되는) 상보 비트 라인에 전기적으로 연결한다. 디바이스-레벨 콘택트(560K)는 (게이트 구조(530A)에 의해 형성된) 패스-게이트 트랜지스터(PG-1)의 게이트를 (일반적으로 워드 라인 노드(WLN)로 지칭되는) 워드 라인(WL)에 전기적으로 연결하고, 디바이스-레벨 콘택트(560L)는 (게이트 구조(530D)에 의해 형성된) 패스-게이트 트랜지스터(PG-2)의 게이트를 워드 라인에 전기적으로 연결한다. 디바이스-레벨 콘택트(560A-560K)는 도 1a-도 1d를 참조하여 전술한 게이트 디바이스-레벨 콘택트(60A-60J)와 유사하다. 도시되지는 않았지만, 단일-포트 SRAM 셀(500)은 디바이스-레벨 콘택트(560A-560K)에 전기적으로 연결된 MLI 피처의 비아 및/또는 도전 라인을 더 포함할 수 있다.
도 7은 본 개시의 다양한 양태에 따라, SRAM 어레이의 메모리 셀에 구현될 수 있는 이중-포트 SRAM 셀(600)의 회로도이다. 일부 구현 예에서, SRAM 셀(600)은 메모리 어레이(100)(도 2), 메모리 어레이(200)(도 3) 또는 SRAM 메모리(400)(도 4a-도 4c)의 하나 이상의 메모리 셀(101)로 구현된다. 도 7은 본 개시의 발명 개념을 더 잘 이해하기 위해 명료함을 위해 단순화되었다. 추가 피처들이 이중-포트 SRAM 셀(600)에 추가될 수 있고, 이하에 기술된 피처들 중 일부는 이중-포트 SRAM 셀(600)의 다른 실시 예에서 대체, 수정 또는 제거될 수 있다.
이중-포트 SRAM 셀(600)은 기입(write)-포트 부분(602) 및 판독(read)-포트 부분(604)을 포함한다. 기입-포트 부분(602)은 6개의 트랜지스터: 기입 패스-게이트 트랜지스터(WPG-1), 기입 패스-게이트 트랜지스터(WPG-2), 풀-업 트랜지스터(PU-1), 풀-업 트랜지스터(PU-2), 풀-다운 트랜지스터(PD-1) 및 풀-다운 트랜지스터(PD-2)를 포함한다. 판독-포트 부분(604)은 2개의 트랜지스터: 판독 풀-다운 트랜지스터(RPD) 및 판독 패스-게이트 트랜지스터(RPG)를 포함한다. 동작시, 기입 패스-게이트 트랜지스터(WPG-1) 및 기입 패스-게이트 트랜지스터(WPG-2)는 교차 결합된 한 쌍의 인버터, 인버터(610) 및 인버터(620)를 포함하는 이중-포트 SRAM 셀(600)의 저장부에 액세스를 제공한다. 인버터(610)는 풀-업 트랜지스터(PU-1) 및 풀-다운 트랜지스터(PD-1)를 포함하고, 인버터(620)는 풀-업 트랜지스터(PU-2) 및 풀-다운 트랜지스터(PD-2)를 포함한다. 일부 구현 예에서, 풀-업 트랜지스터(PU-1, PU-2)는 p형 FinFET(18A)와 같은 p형 FinFET으로서 구성되고(도 1a-도 1d), 풀-다운 트랜지스터(PD-1, PD-2) 및/또는 판독 풀-다운 트랜지스터(RPD)는 전술한 n형 FinFET(18B)와 같은 n형 FinFET으로서 구성된다(도 1a-도 1d). 예를 들어, 풀-업 트랜지스터(PU-1, PU-2) 각각은 (하나 이상의 n형 핀을 포함하는) n형 핀 구조의 채널 영역 위에 배치된 게이트 구조를 포함하는데, 게이트 구조는 n형 핀 구조의 p형 소스/드레인 영역들(예를 들어, p형 애피택셜 소스/드레인 피처들) 사이에 개재되고, 게이트 구조 및 n형 핀 구조는 n형 웰 영역 위에 배치되고; 풀-다운 트랜지스터(PD-1, PD-2) 및/또는 판독 풀-다운 트랜지스터(RPD) 각각은 (하나 이상의 p형 핀을 포함하는) p형 핀 구조의 채널 영역 위에 배치된 게이트 구조를 포함하는데, 게이트 구조는 p형 핀 구조의 n형 소스/드레인 영역들(예를 들어, n형 에피택셜 소스/드레인 피처들) 사이에 개재되고, 게이트 구조 및 p형 핀 구조는 p형 웰 영역 위에 배치된다. 일부 구현 예에서, 기입 패스-게이트 트랜지스터(WPG-1, WPG-2) 및/또는 판독 패스-게이트 트랜지스터(RPG)는 또한 n형 FinFET(18B)과 같은 n형 FinFET으로서 구성된다. 예를 들어, 기입 패스-게이트 트랜지스터(WPG-1, WPG-2) 및/또는 판독 패스-게이트 트랜지스터(RPG) 각각은 (하나 이상의 p형 핀을 포함하는) p형 핀 구조의 채널 영역 위에 배치된 게이트 구조를 포함하는데, 게이트 구조는 p형 핀 구조의 n형 소스/드레인 영역들(예를 들어, n형 에피택셜 소스/드레인 피처들) 사이에 개재되고, 게이트 구조 및 p형 핀 구조는 p형 웰 영역 위에 배치된다.
풀-업 트랜지스터(PU-1)의 게이트는 (전원 전압(VDD)과 전기적으로 결합된) 소스 및 제1 공통 드레인(CD1) 사이에 개재되고, 풀-다운 트랜지스터(PD-1)의 게이트는 (전원 전압(VSS1)과 전기적으로 결합된) 소스 및 제1 공통 드레인 사이에 개재된다. 풀-업 트랜지스터(PU-2)의 게이트는 (전원 전압(VDD)과 전기적으로 결합된) 소스 및 제2 공통 드레인(CD2) 사이에 개재되고, 풀-다운 트랜지스터(PD-2)의 게이트는 (전원 전압(VSS2)과 전기적으로 결합된) 소스 및 제2 공통 드레인 사이에 개재된다. 일부 구현 예에서, 제1 공통 드레인(CD1)은 데이터를 실제 형태로 저장하는 저장 노드(SN)이고, 제2 공통 드레인(CD2)은 데이터를 상보적 형태로 저장하는 저장 노드(SNB)이다. 풀-업 트랜지스터(PU-1)의 게이트 및 풀-다운 트랜지스터(PD-1)의 게이트는 제2 공통 드레인과 결합되고, 풀-업 트랜지스터(PU-2)의 게이트 및 풀-다운 트랜지스터(PD-2)의 게이트는 제1 공통 드레인과 결합된다. 기입 패스-게이트 트랜지스터(WPG-1)의 게이트는 (기입 비트 라인(WBL)과 전기적으로 결합된) 소스와 드레인 사이에 개재되고, 드레인은 제1 공통 드레인과 전기적으로 결합된다. 기입 패스-게이트 트랜지스터(WPG-2)의 게이트는 (상보적 기입 비트 라인(WBLB)와 전기적으로 결합된) 소스와 드레인 사이에 개재되고, 드레인은 제2 공통 드레인과 전기적으로 결합된다. 기입 패스-게이트 트랜지스터(WPG-1, WPG-2)의 게이트는 기입 워드 라인(WWL)에 전기적으로 결합된다. 일부 구현 예에서, 기입 패스-게이트 트랜지스터(WPG-1, WPG-2)는 판독 동작 및/또는 기입 동작 중 저장 노드(SN, SNB)에 대한 액세스를 제공한다. 예를 들어, WWL에 의해 기입 패스-게이트 트랜지스터(WPG-1, WPG-2)의 게이트에 인가된 전압에 응답하여 기입 패스-게이트 트랜지스터(WPG-1, WPG-2)는 저장 노드(SN, SN-B)를 각각 기입 비트 라인(WBL, WBLB)에 결합한다. (풀-업 트랜지스터(PU-2)의 게이트 및 풀-다운 트랜지스터(PD-2)의 게이트에 전기적으로 연결된) 판독 풀-다운 트랜지스터(RPD)의 게이트는 (전원 전압(VSS3)에 전기적으로 연결된) 소스 및 (판독 패스-게이트 트랜지스터(RPG)의 소스와 전기적으로 연결된) 드레인 사이에 개재된다. 판독 패스-게이트 트랜지스터(RPG)의 게이트는 판독 워드 라인(RWL)에 전기적으로 연결되고, 게이트는 소스, 및 판독 비트 라인(RBL)에 전기적으로 연결된 드레인 사이에 개재된다.
도 8은 본 개시의 다양한 양태에 따라, SRAM 어레이의 메모리 셀로 구현될 수 있는 이중-포트 SRAM 셀(700)의 평면도이다. 일부 구현 예에서, SRAM 셀(700)은 메모리 어레이(100)(도 2), 메모리 어레이(200)(도 3) 또는 SRAM 메모리(400)(도 4a-도 4c)의 하나 이상의 메모리 셀(101)로 구현된다. 도 8은 본 개시의 발명 개념을 더 잘 이해하기 위해 명료함을 위해 단순화되었다. 추가 피처들이 이중-포트 SRAM 셀(700)에 추가될 수 있으며, 이하에 기술된 피처들 중 일부는 이중-포트 SRAM 셀(700)의 다른 실시 예들에서 대체, 수정 또는 제거될 수 있다.
도 8에서, 이중-포트 SRAM 셀(700)은 기입-포트 부분(702) 및 판독-포트 부분(704)을 포함한다. 기입-포트 부분(702)은 6개의 트랜지스터: 기입 패스-게이트 트랜지스터(WPG-1), 기입 패스-게이트 트랜지스터(WPG-2), 풀-업 트랜지스터(PU-1), 풀-업 트랜지스터(PU-2), 풀-다운 트랜지스터(PD-1) 및 풀-다운 트랜지스터(PD-2)를 포함한다. 판독 부분(704)은 2개의 트랜지스터: 판독 풀-다운 트랜지스터(RPD) 및 판독 패스-게이트 트랜지스터(RPG)를 포함한다. 이중-포트 SRAM 셀(700)은 p-웰(716A) 및 p-웰(716B)(둘 다 도 1a-도 1d를 참조하여 전술한 도핑 영역(16)과 유사함) 사이에 배치된 (도 1a-도 1d를 참조하여 전술한 도핑 영역(14)과 유사한) n-웰(714)을 포함한다. 풀-업 트랜지스터(PU-1, PU-2)는 n-웰(714) 위에 배치되고; 풀-다운 트랜지스터(PD-1) 및 기입 패스-게이트 트랜지스터(WPG-1)는 p-웰(716A) 위에 배치되고; 풀-다운 트랜지스터(PD-2) 및 기입 패스-게이트 트랜지스터(WPG-2)는 p-웰(716B) 위에 배치되고; 판독 풀-다운 트랜지스터(RPD) 및 판독 패스-게이트 트랜지스터(RPG)는 p-웰(716B) 위에 배치된다. 일부 구현 예에서, 풀-업 트랜지스터(PU-1, PU-2)는 p형 FinFET(18A)와 같은 p형 FinFET으로서 구성되고(도 1a-도 1d), 풀-다운 트랜지스터(PD-1, PD-2) 및 기입 패스-게이트 트랜지스터(WPG-1, WPG-2), 판독 패스-게이트 트랜지스터(RPG), 및 판독 풀-다운 트랜지스터(RPD)는 전술한 n형 FinFET(18B)와 같은 n형 FinFET으로서 구성된다(도 1a-도 1d). 도시된 실시 예에서, 풀-다운 트랜지스터(PD-1) 및 기입 패스-게이트 트랜지스터(WPG-1)는 (예를 들어, 핀(720A) 및 핀(720B)를 포함하는) 다중-핀 FinFET이고, 풀-업 트랜지스터(PU-1)는 (예를 들어, 핀(720C)을 포함하는) 단일 핀 FinFET이고, 풀-업 트랜지스터(PU-2)는 (예를 들어, 핀(720D)을 포함하는) 단일 핀 FinFET이고, 풀-다운 트랜지스터(PD-2) 및 기입 패스-게이트 트랜지스터(WPG-2)는 (예를 들어, 핀(720E) 및 핀(720F)을 포함하는) 다중-핀 FinFET이고, 판독 풀-다운 트랜지스터(RPD) 및 판독 패스-게이트 트랜지스터(RPG)는 (예를 들어, 핀(720G), 핀(720H) 및 핀(720I)을 포함하는) 다중-핀 FinFET이다. 예를 들어, 핀(720A), 핀(720B), 핀(720E-720I)는 p형 도핑된 핀이고, 핀(720C) 및 핀(720D)는 n형 도핑된 핀이다. 게이트 구조(730A)는 핀(720A, 720B) 위에 배치되고; 게이트 구조(730B)는 핀(720A-720D) 위에 배치되고; 게이트 구조(730C)는 핀(720C-720I) 위에 배치되고; 게이트 구조(730D)는 핀(720E, 720F) 위에 배치되고, 게이트 구조(730E)는 핀(720G-720I) 위에 배치된다. 기입 패스-게이트 트랜지스터(WPG-1)의 게이트는 게이트 구조(730A)로부터 형성되고, 풀-다운 트랜지스터(PD-1)의 게이트는 게이트 구조(730B)로부터 형성되고, 풀-업 트랜지스터(PU-1)의 게이트는 게이트 구조(730B)로부터 형성되고, 풀-업 트랜지스터(PU-2)의 게이트는 게이트 구조(730C)로부터 형성되고, 풀-다운 트랜지스터(PD-2)의 게이트는 게이트 구조(730C)로부터 형성되고, 판독 풀-다운 트랜지스터(RPD)의 게이트는 게이트 구조(730C)로부터 형성되고, 기입 패스-게이트 트랜지스터(WPG-2)의 게이트는 게이트 구조(730D)로부터 형성되고, 판독 패스-게이트 트랜지스터(RPG)의 게이트는 게이트 구조(730E)로부터 형성된다. 게이트 구조(730A-730E)는 게이트 구조(30A-30H)와 유사하다(도 1a-도 1d 참조).
디바이스-레벨 콘택트(760A)는 ((n형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(720A, 720B)에 의해 형성된) 풀-다운 트랜지스터(PD-1)의 드레인 영역과 ((p형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(720C)에 의해 형성된) 풀-업 트랜지스터(PU-1)의 드레인 영역을 전기적으로 연결하여, 풀-다운 트랜지스터(PD-1) 및 풀-업 트랜지스터(PU-1)의 공통 드레인이 저장 노드(SN)를 형성한다. 디바이스-레벨 콘택트(760B)는 (게이트 구조(730C)에 의해 형성된) 풀-업 트랜지스터(PU-2)의 게이트, (또한 게이트 구조(730C)에 의해 형성된) 풀-다운 트랜지스터(PD-2)의 게이트, 및 (또한 게이트 구조(730C)에 의해 형성된) 판독 풀-다운 트랜지스터(RPD)의 게이트를 저장 노드(SN)에 전기적으로 연결한다. 디바이스-레벨 콘택트(760C)는 ((n형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(720E, 720F)에 의해 형성된) 풀-다운 트랜지스터(PD-2)의 드레인 영역과 ((p형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(720D)에 의해 형성된) 풀-업 트랜지스터(PU-2)의 드레인 영역을 전기적으로 연결하여, 풀-다운 트랜지스터(PD-2) 및 풀-업 트랜지스터(PU-2)의 공통 드레인이 저장 노드(SNB)를 형성한다. 디바이스-레벨 콘택트(760D)는 (게이트 구조(730B)에 의해 형성된) 풀-업 트랜지스터(PU-1)의 게이트와 (또한 게이트 구조(730B)에 의해 형성된) 풀-다운 트랜지스터(PD-1)의 게이트를 저장 노드(SNB)에 전기적으로 연결한다. 디바이스-레벨 콘택트(760E) 및 비아(760A)는 ((p형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(720C)에 의해 형성된) 풀-업 트랜지스터(PU-1)의 소스 영역을 전압 노드(VDDN1)에서 (도전 라인(780A)에 의해 표현된) 전원 전압(VDD)에 전기적으로 연결하고, 디바이스-레벨 콘택트(760F) 및 비아(760B)는 ((p형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(720D)에 의해 형성된) 풀-업 트랜지스터(PU-2)의 소스 영역을 전압 노드(VDDN2)에서 전원 전압(VDD)에 전기적으로 연결한다. 디바이스-레벨 콘택트(760G) 및 비아(770C)는 ((n형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(720A, 720B)에 의해 형성된) 풀-다운 트랜지스터(PD-1)의 소스 영역을 전압 노드(VSSN1)에서 (도전 라인(780B)에 의해 표현된) 전원 전압(VSS1)에 전기적으로 연결하고; 디바이스-레벨 콘택트(760H) 및 비아(770D)는 ((n형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(720E, 720F)에 의해 형성된) 풀-다운 트랜지스터(PD-2)의 소스 영역을 전압 노드(VSSN2)에서 (도전 라인(780C)에 의해 표현된) 전원 전압(VSS2)에 전기적으로 연결하고; 디바이스-레벨 콘택트(760H) 및 비아(770E)는 ((n형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(720G-720I)에 의해 형성된) 판독 풀-다운 트랜지스터(RPD)의 소스 영역을 전압 노드(VSSN3)에서 (도전 라인(780D)에 의해 표현된) 전원 전압(VSS3)에 전기적으로 연결한다. 디바이스-레벨 콘택트(760I)는 ((n형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(720G-720I)에 의해 형성된) 판독 풀-다운 트랜지스터(RPD) 및 판독 패스-게이트 트랜지스터(RPG)의 드레인 영역을 전기적으로 연결한다. 디바이스-레벨 콘택트(760J) 및 비아(770F)는 ((n형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(720A, 720B)에 의해 형성된) 기입 패스-게이트 트랜지스터(WPG-1)의 소스 영역을 (도전 라인(780E)에 의해 표현된) 기입 비트 라인에 전기적으로 연결하고, 디바이스-레벨 콘택트(760K) 및 비아(770G)는 ((n형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(720E, 720F)에 의해 형성된) 기입 패스-게이트 트랜지스터(WPG-2)의 소스 영역을 (도전 라인(780F)에 의해 표현된) 상보적 기입 비트 라인에 전기적으로 연결한다. 디바이스-레벨 콘택트(760L) 및 비아(770H)는 (게이트 구조(730A)에 의해 형성된) 기입 패스-게이트 트랜지스터(PG-1)의 게이트를 (도전 라인(780G)에 의해 표현된) 기입 워드 라인(WL)에 전기적으로 연결하고, 디바이스-레벨 콘택트(760M) 및 비아(770I)는 (게이트 구조(730D)에 의해 형성된) 기입 패스-게이트 트랜지스터(WPG-2)의 게이트를 (도전 라인(780H)에 의해 표현된) 기입 워드 라인에 전기적으로 연결한다. 디바이스-레벨 콘택트(760N) 및 비아(770J)는 (게이트 구조(730E)에 의해 형성된) 판독 패스-게이트 트랜지스터(RPG)의 게이트를 (도전 라인(780I)에 의해 표현된) 판독 워드 라인(WL)에 전기적으로 연결하고, 디바이스-레벨 콘택트(760O) 및 비아(770K)는 ((n형 에피택셜 소스/드레인 피처들을 포함할 수 있는) 핀(720G-720I)에 의해 형성된) 판독 패스-게이트 트랜지스터(RPG)의 소스 영역을 (도전 라인(780J)에 의해 표현된) 판독 비트 라인(RBL)에 전기적으로 연결한다. 디바이스-레벨 콘택트(760A-760O)는 게이트 디바이스-레벨 콘택트(60A-60J)와 유사하고, 비아 콘택트(770A-770K)는 비아(70A-70I)와 유사하고, 도전 라인(780A-780J)은 도 1a-도 1d를 참조하여 전술한 도전 라인(80A-80G)과 유사하다.
본 개시는 많은 상이한 실시 예들을 제공한다. SRAM 어레이와 같은 메모리 어레이의 성능을 향상시키기 위해 핀-기반 웰 스트랩이 본 명세서에 개시되어 있다. 예시적인 집적 회로(IC) 디바이스는 제1 유형 도펀트의 도핑 영역 위에 배치된 FinFET를 포함한다. FinFET은 제1 유형 도펀트의 제1 도펀트 농도로 도핑된 제1 핀 구조 및 제2 유형 도펀트의 제1 소스/드레인 피처들을 포함한다. IC 디바이스는 제1 유형 도펀트의 도핑 영역 위에 배치된 핀-기반 웰 스트랩을 더 포함한다. 핀-기반 웰 스트랩은 도핑 영역을 전압에 연결한다. 핀-기반 웰 스트랩은 제1 유형 도펀트의 제2 도펀트 농도로 도핑된 제2 핀 구조 및 제1 유형 도펀트의 제2 소스/드레인 피처들을 포함한다. 제2 도펀트 농도는 제1 도펀트 농도보다 더 높다(예를 들어, 적어도 3배 더 높다). 일부 구현 예에서, 제2 도펀트 농도는 제1 도펀트 농도보다 적어도 3배 더 높다. 일부 구현 예에서, 제1 유형 도펀트는 p형 도펀트이고 제2 유형 도펀트는 n형 도펀트이다. 일부 구현 예에서, 제1 유형 도펀트는 n형 도펀트이고 제2 유형 도펀트는 p형 도펀트이다. 일부 구현 예에서, 도핑 영역은 제1 유형 도펀트의 제3 도펀트 농도를 가지며, 제3 도펀트 농도는 제1 도펀트 농도보다 더 높고 제2 도펀트 농도보다 더 낮다. 일부 구현 예에서, FinFET은 제1 핀 구조를 가로지르는 제1 게이트 구조를 포함하는데, 제1 게이트 구조는 제1 소스/드레인 피처들 사이에 배치된다. 일부 구현 예에서, 핀-기반 웰 스트랩은 제2 핀 구조를 가로지르는 제2 게이트 구조를 포함하는데, 제2 게이트 구조는 제2 소스/드레인 피처들 사이에 배치된다.
일부 구현 예에서, 집적 회로 디바이스는 다중-층 상호 연결 구조를 더 포함한다. 상기 다중-층 상호 연결 구조는 제1 소스/드레인 피처들 중 적어도 하나 상에 배치된 제1 디바이스-레벨 콘택트, 제2 소스/드레인 피처들 중 적어도 하나 상에 배치된 제2 디바이스-레벨 콘택트, 제1 디바이스-레벨 콘택트 상에 배치된 제1 비아, 제2 디바이스-레벨 콘택트 상에 배치된 제2 비아, 및 제1 금속 라인을 포함한다. 제1 비아는 제1 소스/드레인 피처들 중 적어도 하나를 제1 금속 라인에 전기적으로 연결하고, 제2 비아는 제2 소스/드레인 피처들 중 적어도 하나를 제1 금속 라인에 전기적으로 연결한다. 일부 구현 예에서, FinFET은 제1 FinFET이고, 핀-기반 웰 스트랩은 제1 핀-기반 웰 스트랩이고, 도핑 영역은 제1 도핑 영역이고, 전압은 제1 전압이다. 이러한 구현에서, 집적 회로는 제2 유형 도펀트의 제2 도핑 영역 위에 배치된 제2 FinFET 및 제2 핀-기반 웰 스트랩을 더 포함한다. 제2 FinFET은 제2 유형 도펀트의 제3 도펀트 농도로 도핑된 제3 핀 구조 및 제1 유형 도펀트의 제3 소스/드레인 피처들을 포함한다. 제2 핀-기반 웰 스트랩은 제2 유형 도펀트의 제4 도펀트 농도로 도핑된 제4 핀 구조 및 제2 유형 도펀트의 제4 소스/드레인 피처들을 포함한다. 제4 도펀트 농도는 제3 도펀트 농도보다 더 높다. 제2 핀-기반 웰 스트랩은 제2 도핑 영역을 제2 전압에 연결한다. 일부 구현 예에서, 제1 유형 도펀트는 p형 도펀트이고 제2 유형 도펀트는 n형 도펀트이다. 일부 구현 예에서, 제4 도펀트 농도는 제3 도펀트 농도보다 적어도 3배 더 높다.
예시적인 메모리 어레이는 웰 스트랩 셀들의 제1 행 및 웰 스트랩 셀들의 제2 행, 및 열들 및 행들로 배열된 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 웰 스트랩 셀의 제1 행과 웰 스트랩 셀의 제2 행 사이에 배치되어, 메모리 셀의 각 열이 제1 웰 스트랩 셀과 제2 웰 스트랩 셀 사이에 배치된다. 각각의 메모리 셀은 제1 유형 도펀트의 도핑 영역 위에 배치된 FinFET을 포함한다. FinFET은 제1 유형 도펀트의 제1 도펀트 농도로 도핑된 제1 핀 구조 및 제2 유형 도펀트의 제1 소스/드레인 피처들을 포함한다. 제1 웰 스트랩 셀 및 제2 웰 스트랩 셀 각각은 제1 유형 도펀트의 도핑 영역 위에 배치된 핀-기반 웰 스트랩을 포함한다. 핀-기반 웰 스트랩은 제1 유형 도펀트의 제2 도펀트 농도로 도핑된 제2 핀 구조 및 제1 유형 도펀트의 제2 소스/드레인 피처들을 포함한다. 제2 도펀트 농도는 제1 도펀트 농도보다 더 높다. 핀-기반 웰 스트랩은 제1 유형 도펀트의 도핑 영역을 전압에 연결한다. 일부 구현 예에서, 복수의 메모리 셀들은 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 포함한다. 그러한 구현에서, 메모리 어레이는 제1 메모리 셀 어레이와 제2 메모리 셀 어레이 사이에 배치된 웰 스트랩 셀의 제3 행을 더 포함할 수 있다.
일부 구현 예에서, 제2 도펀트 농도는 제1 도펀트 농도보다 적어도 3배 더 높다. 일부 구현 예에서, FinFET은 제1 FinFET이고, 도핑 영역은 제1 도핑 영역이고, 핀-기반 웰 스트랩은 제1 핀-기반 웰 스트랩이다. 이러한 구현 예에서, 각각의 메모리 셀은 제2 유형 도펀트의 제2 도핑 영역 위에 배치된 제2 FinFET을 더 포함한다. 제2 FinFET은 제2 유형 도펀트의 제3 도펀트 농도로 도핑된 제3 핀 구조 및 제1 유형 도펀트의 제3 소스/드레인 피처들을 포함한다. 이러한 구현 예의 촉진을 위하여, 제1 웰 스트랩 셀 및 제2 웰 스트랩 셀은 각각 제2 도핑 영역 위에 배치된 제2 핀-기반 웰 스트랩을 포함한다. 제2 핀-기반 웰 스트랩은 제2 유형 도펀트의 제4 도펀트 농도로 도핑된 제4 핀 구조 및 제2 유형 도펀트의 제4 소스/드레인 피처들을 포함한다. 제4 도펀트 농도는 제3 도펀트 농도보다 더 높다. 제2 핀-기반 웰 스트랩은 제2 도핑 영역을 제2 전압에 연결한다. 일부 구현 예에서, 제2 도펀트 농도는 제1 도펀트 농도보다 적어도 3배 더 높고, 제4 도펀트 농도는 제3 도펀트 농도보다 적어도 3배 더 높다. 일부 구현 예에서, 제1 FinFET은 풀-다운 트랜지스터이고, 제2 FinFET은 풀-업 트랜지스터이다.
다른 예시적인 집적 회로 디바이스는 기판 내에 배치된 p형 웰, p형 웰 위에 배치된 n형 FinFET, 및 p형 웰 위에 배치된 p형 웰 스트랩을 포함한다. n형 FinFET은 p형 웰에 전기적으로 연결된 제1 p형 핀 구조와, 제1 p형 핀 구조 위에 배치된 제1 게이트 구조를 갖는데, 제1 게이트 구조는 n형 FinFET의 n형 소스/드레인 피처들 사이에 개재된다. p형 웰 스트랩은 p형 웰에 전기적으로 연결된 제2 p형 핀 구조, 및 제2 p형 핀 구조 위에 배치된 제2 게이트 구조를 갖는데, 제2 게이트 구조는 p형 웰 스트랩의 p형 소스/드레인 피처들 사이에 개재된다. 제1 p형 핀 구조는 제1 p형 도펀트 농도를 갖고, 제2 p형 핀 구조는 제1 p형 도펀트 농도보다 더 높은 제2 p형 도펀트 농도를 갖는다. 일부 구현 예에서, 제2 p형 도펀트 농도는 제1 p형 도펀트 농도보다 적어도 3배 더 높다. 일부 구현 예에서, n형 FinFET은 메모리 셀의 일부이고, p형 웰 스트랩은 웰 스트랩 셀의 일부이다. 일부 구현 예에서, p형 웰은, 제1 p형 도펀트 농도보다 더 높고 제2 p형 도펀트 농도보다 더 낮은 제3 p형 도펀트 농도를 갖는다.
다른 예시적인 집적 회로 디바이스는 기판 내에 배치된 n형 웰, n형 웰 위에 배치된 p형 FinFET, 및 n형 웰 위에 배치된 n형 웰 스트랩을 포함한다. p형 FinFET은 n형 웰에 전기적으로 연결된 제1 n형 핀 구조와, 제1 n형 핀 구조 위에 배치된 제1 게이트 구조를 갖는데, 제1 게이트 구조는 p형 FinFET의 p형 소스/드레인 피처들 사이에 개재된다. n형 웰 스트랩은 n형 웰에 전기적으로 연결된 제2 n형 핀 구조와, 제2 n형 핀 구조 위에 배치된 제2 게이트 구조를 갖는데, 제2 게이트 구조는 n형 웰 스트랩의 n형 소스/드레인 피처들 사이에 개재된다. 제1 n형 핀 구조는 제1 n형 도펀트 농도를 갖고, 제2 n형 핀 구조는 제1 n형 도펀트 농도보다 더 높은 제2 n형 도펀트 농도를 갖는다. 일부 구현 예에서, 제2 n형 도펀트 농도는 제1 n형 도펀트 농도보다 적어도 3배 더 높다. 일부 구현 예에서, p형 FinFET은 메모리 셀의 일부이고, n형 웰 스트랩은 웰 스트랩 셀의 일부이다. 일부 구현 예에서, p형 웰은, 제1 n형 도펀트 농도보다 더 높고 제2 n형 도펀트 농도보다 더 낮은 제3 n형 도펀트 농도를 갖는다.
전술된 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시 예의 피처를 개략적으로 설명한다. 당업자는 본 명세서에 소개된 실시 예들의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위한 다른 프로세스 및 구조를 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 인식해야 한다. 또한, 당업자는 이러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않고, 본 개시의 사상 및 범위를 벗어나지 않고서 다양한 변경, 대체 및 변형을 행할 수 있음을 인식해야 한다.
<부기>
1. 집적 회로 디바이스에 있어서,
제1 유형 도펀트의 도핑 영역 위에 배치되고, 제1 유형 도펀트의 제1 도펀트 농도로 도핑된 제1 핀 구조 및 제2 유형 도펀트의 제1 소스/드레인 피처들을 포함하는 FinFET; 및
상기 제1 유형 도펀트의 도핑 영역 위에 배치되고, 상기 제1 유형 도펀트의 제2 도펀트 농도로 도핑된 제2 핀 구조 및 상기 제1 유형 도펀트의 제2 소스/드레인 피처들을 포함하는 핀-기반 웰 스트랩을 포함하고,
상기 제2 도펀트 농도는 상기 제1 도펀트 농도보다 더 높고,
상기 핀-기반 웰 스트랩은 상기 도핑 영역을 전압에 연결하는 것인 집적 회로 디바이스.
2. 제1항에 있어서, 상기 제2 도펀트 농도는 상기 제1 도펀트 농도보다 적어도 3배 더 높은 것인 집적 회로 디바이스.
3. 제1항에 있어서, 상기 제1 유형 도펀트는 p형 도펀트이고, 상기 제2 유형 도펀트는 n형 도펀트인 것인 집적 회로 디바이스.
4. 제1항에 있어서, 상기 제1 유형 도펀트는 n형 도펀트이고, 상기 제2 유형 도펀트는 p형 도펀트인 것인 집적 회로 디바이스.
5. 제1항에 있어서, 상기 도핑 영역은 상기 제1 유형 도펀트의 제3 도펀트 농도를 가지고, 상기 제3 도펀트 농도는 상기 제1 도펀트 농도보다 더 높고 상기 제2 도펀트 농도보다 더 낮은 것인 집적 회로 디바이스.
6. 제1항에 있어서,
상기 FinFET은 상기 제1 핀 구조를 가로지르는 제1 게이트 구조를 포함하는데, 상기 제1 게이트 구조는 상기 제1 소스/드레인 피처들 사이에 배치되고;
상기 핀-기반 웰 스트랩은 상기 제2 핀 구조를 가로지르는 제2 게이트 구조를 포함하는데, 상기 제2 게이트 구조는 상기 제2 소스/드레인 피처들 사이에 배치되는 것인 집적 회로 디바이스.
7. 제1항에 있어서, 다중-층 상호 연결 구조(multi-layer interconnect structure)를 더 포함하고,
상기 다중-층 상호 연결 구조는,
상기 제1 소스/드레인 피처들 중 적어도 하나 상에 배치된 제1 디바이스-레벨 콘택트;
상기 제2 소스/드레인 피처들 중 적어도 하나 상에 배치된 제2 디바이스-레벨 콘택트;
상기 제1 디바이스-레벨 콘택트 상에 배치된 제1 비아;
상기 제2 디바이스-레벨 콘택트 상에 배치된 제2 비아; 및
제1 금속 라인을 포함하고,
상기 제1 비아는 상기 제1 소스/드레인 피처들 중 상기 적어도 하나를 상기 제1 금속 라인에 전기적으로 연결하고, 상기 제2 비아는 상기 제2 소스/드레인 피처들 중 상기 적어도 하나를 상기 제1 금속 라인에 전기적으로 연결하는 것인 집적 회로 디바이스.
8. 제1항에 있어서, 상기 FinFET은 제1 FinFET이고, 상기 핀-기반 웰 스트랩은 제1 핀-기반 웰 스트랩이고, 상기 도핑 영역은 제1 도핑 영역이고, 상기 전압은 제1 전압이고, 상기 집적 회로 디바이스는,
상기 제2 유형 도펀트의 제2 도핑 영역 위에 배치되고, 상기 제2 유형 도펀트의 제3 도펀트 농도로 도핑된 제3 핀 구조 및 상기 제1 유형 도펀트의 제3 소스/드레인 피처들을 포함하는 제2 FinFET; 및
상기 제2 도핑 영역 위에 배치되고, 상기 제2 유형 도펀트의 제4 도펀트 농도로 도핑된 제4 핀 구조 및 상기 제2 유형 도펀트의 제4 소스/드레인 피처들을 포함하는 제2 핀-기반 웰 스트랩을 더 포함하고,
상기 제4 도펀트 농도는 상기 제3 도펀트 농도보다 더 높고, 상기 제2 핀-기반 웰 스트랩은 상기 제2 도핑 영역을 제2 전압에 연결하는 것인 집적 회로 디바이스.
9. 제8항에 있어서, 상기 제1 유형 도펀트는 p형 도펀트이고 상기 제2 유형 도펀트는 n형 도펀트인 것인 집적 회로 디바이스.
10. 제8항에 있어서, 상기 제4 도펀트 농도는 상기 제3 도펀트 농도보다 적어도 3배 더 높은 것인 집적 회로 디바이스.
11. 메모리 어레이에 있어서,
웰 스트랩 셀들의 제1 행 및 웰 스트랩 셀들의 제2 행; 및
열들 및 행들로 배열된 복수의 메모리 셀들을 포함하고,
상기 복수의 메모리 셀들은 상기 웰 스트랩 셀들의 제1 행과 상기 웰 스트랩 셀들의 제2 행 사이에 배치되어, 메모리 셀들의 각 열이 제1 웰 스트랩 셀 및 제2 웰 스트랩 셀 사이에 배치되고,
상기 메모리 셀들 각각은 제1 유형 도펀트의 도핑 영역 위에 배치된 FinFET를 포함하고, 상기 FinFET은 상기 제1 유형 도펀트의 제1 도펀트 농도로 도핑된 제1 핀 구조 및 제2 유형 도펀트의 제1 소스/드레인 피처들을 포함하고;
상기 제1 웰 스트랩 셀 및 상기 제2 웰 스트랩 셀 각각은 상기 제1 유형 도펀트의 도핑 영역 위에 배치된 핀-기반 웰 스트랩을 포함하고, 상기 핀-기반 웰 스트랩은 상기 제1 유형 도펀트의 제2 도펀트 농도로 도핑된 제2 핀 구조 및 상기 제1 유형 도펀트의 제2 소스/드레인 피처들을 포함하고, 상기 제2 도펀트 농도는 상기 제1 도펀트 농도보다 더 높고, 상기 핀-기반 웰 스트랩은 상기 제1 유형 도펀트의 도핑 영역을 전압에 연결하는 것인 메모리 어레이.
12. 제11항에 있어서, 상기 제2 도펀트 농도는 상기 제1 도펀트 농도보다 적어도 3배 더 높은 것인 메모리 어레이.
13. 제12항에 있어서, 상기 FinFET은 제1 FinFET이고, 상기 도핑 영역은 제1 도핑 영역이고, 상기 핀-기반 웰 스트랩은 제1 핀-기반 웰 스트랩이며,
상기 메모리 셀들 각각은 상기 제2 유형 도펀트의 제2 도핑 영역 위에 배치된 제2 FinFET을 더 포함하고, 상기 제2 FinFET은 상기 제2 유형 도펀트의 제3 도펀트 농도로 도핑된 제3 핀 구조 및 상기 제1 유형 도펀트의 제3 소스/드레인 피처들을 포함하고;
상기 제1 웰 스트랩 셀 및 상기 제2 웰 스트랩 셀 각각은 상기 제2 도핑 영역 위에 배치된 제2 핀-기반 웰 스트랩을 포함하고, 상기 제2 핀-기반 웰 스트랩은 상기 제2 유형 도펀트의 제4 도펀트 농도로 도핑된 제4 핀 구조 및 상기 제2 유형 도펀트의 제4 소스/드레인 피처들을 포함하고, 상기 제4 도펀트 농도는 상기 제3 도펀트 농도보다 더 높고, 상기 제2 핀-기반 웰 스트랩은 상기 제2 도핑 영역을 제2 전압에 연결하는 것인 메모리 어레이.
14. 제13항에 있어서, 상기 제2 도펀트 농도는 상기 제1 도펀트 농도보다 적어도 3배 더 높고, 상기 제4 도펀트 농도는 상기 제3 도펀트 농도보다 적어도 3배 더 높은 것인 메모리 어레이.
15. 제13항에 있어서, 상기 제1 FinFET은 풀-다운 트랜지스터이고, 상기 제2 FinFET은 풀-업 트랜지스터인 것인 메모리 어레이.
16. 제11항에 있어서, 상기 복수의 메모리 셀들은 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 포함하고, 상기 메모리 어레이는 상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이 사이에 배치된 웰 스트랩 셀들의 제3 행을 더 포함하는 것인 메모리 어레이.
17. 집적 회로 디바이스에 있어서,
기판에 배치된 p형 웰;
상기 p형 웰 위에 배치된 n형 FinFET; 및
상기 p형 웰 위에 배치된 p형 웰 스트랩을 포함하고,
상기 n형 FinFET은 상기 p형 웰에 전기적으로 연결된 제1 p형 핀 구조 및 상기 제1 p형 핀 구조 위에 배치된 제1 게이트 구조를 갖는데, 상기 제1 게이트 구조는 상기 n형 FinFET의 n형 소스/드레인 피처들 사이에 개재되고;
상기 p형 웰 스트랩은 상기 p형 웰에 전기적으로 연결된 제2 p형 핀 구조 및 상기 제2 p형 핀 구조 위에 배치된 제2 게이트 구조를 갖는데, 상기 제2 게이트 구조는 상기 p형 웰 스트랩의 p형 소스/드레인 피처들 사이에 개재되며;
상기 제1 p형 핀 구조는 제1 p형 도펀트 농도를 가지고, 상기 제2 p형 핀 구조는 상기 제1 p형 도펀트 농도보다 더 높은 제2 p형 도펀트 농도를 가지는 것인 집적 회로 디바이스.
18. 제17항에 있어서, 상기 제2 p형 도펀트 농도는 상기 제1 p형 도펀트 농도보다 적어도 3배 더 높은 것인 집적 회로 디바이스.
19. 제17항에 있어서, 상기 n형 FinFET은 메모리 셀의 일부이고, 상기 p형 웰 스트랩은 웰 스트랩 셀의 일부인 것인 집적 회로 디바이스.
20. 제17항에 있어서, 상기 p형 웰은, 상기 제1 p형 도펀트 농도보다 더 높고 상기 제2 p형 도펀트 농도보다 더 낮은 제3 p형 도펀트 농도를 갖는 것인 집적 회로 디바이스.
21. 집적 회로 디바이스에 있어서,
기판에 배치된 n형 웰;
상기 n형 웰 위에 배치된 p형 FinFET; 및
상기 n형 웰 위에 배치된 n형 웰 스트랩을 포함하고,
상기 p형 FinFET은 상기 n형 웰에 전기적으로 연결된 제1 n형 핀 구조 및 상기 제1 n형 핀 구조 위에 배치된 제1 게이트 구조를 갖는데, 상기 제1 게이트 구조는 상기 p형 FinFET의 p형 소스/드레인 피처들 사이에 개재되고;
상기 n형 웰 스트랩은 상기 n형 웰에 전기적으로 연결된 제2 n형 핀 구조 및 상기 제2 n형 핀 구조 위에 배치된 제2 게이트 구조를 갖는데, 상기 제2 게이트 구조는 상기 n형 웰 스트랩의 n형 소스/드레인 피처들 사이에 개재되며;
상기 제1 n형 핀 구조는 제1 n형 도펀트 농도를 가지고, 상기 제2 n형 핀 구조는 상기 제1 n형 도펀트 농도보다 더 높은 제2 n형 도펀트 농도를 가지는 것인 집적 회로 디바이스.
22. 제21항에 있어서, 상기 제2 n형 도펀트 농도는 상기 제1 n형 도펀트 농도보다 적어도 3배 더 높은 것인 집적 회로 디바이스.
23. 제21항에 있어서, 상기 p형 웰은, 상기 제1 n형 도펀트 농도보다 더 높고 상기 제2 n형 도펀트 농도보다 더 낮은 제3 n형 도펀트 농도를 갖는 것인 집적 회로 디바이스.

Claims (10)

  1. 집적 회로 디바이스에 있어서,
    제1 유형 도펀트의 도핑 영역 위에 배치되고, 제1 유형 도펀트의 제1 도펀트 농도로 도핑된 제1 핀 구조 및 상기 제1 핀 구조 상의 제2 유형 도펀트 - 상기 제2 유형 도펀트는 상기 제1 유형 도펀트와 상이함 - 의 제1 에피택셜 소스/드레인 피처들을 포함하는 FinFET; 및
    상기 제1 유형 도펀트의 도핑 영역 위에 배치되고, 상기 제1 유형 도펀트의 제2 도펀트 농도로 도핑된 제2 핀 구조 및 상기 제2 핀 구조 상의 상기 제1 유형 도펀트의 제2 에피택셜 소스/드레인 피처들을 포함하는 핀-기반 웰 스트랩을 포함하고,
    상기 제2 도펀트 농도는 상기 제1 도펀트 농도보다 더 높고,
    상기 핀-기반 웰 스트랩은 상기 도핑 영역을 전압에 연결하는 것인 집적 회로 디바이스.
  2. 제1항에 있어서, 상기 제2 도펀트 농도는 상기 제1 도펀트 농도보다 적어도 3배 더 높은 것인 집적 회로 디바이스.
  3. 제1항에 있어서, 상기 도핑 영역은 상기 제1 유형 도펀트의 제3 도펀트 농도를 가지고, 상기 제3 도펀트 농도는 상기 제1 도펀트 농도보다 더 높고 상기 제2 도펀트 농도보다 더 낮은 것인 집적 회로 디바이스.
  4. 제1항에 있어서,
    상기 FinFET은 상기 제1 핀 구조를 가로지르는 제1 게이트 구조를 포함하는데, 상기 제1 게이트 구조는 상기 제1 에피택셜 소스/드레인 피처들 사이에 배치되고;
    상기 핀-기반 웰 스트랩은 상기 제2 핀 구조를 가로지르는 제2 게이트 구조를 포함하는데, 상기 제2 게이트 구조는 상기 제2 에피택셜 소스/드레인 피처들 사이에 배치되는 것인 집적 회로 디바이스.
  5. 제1항에 있어서, 다중-층 상호 연결 구조(multi-layer interconnect structure)를 더 포함하고,
    상기 다중-층 상호 연결 구조는,
    상기 제1 에피택셜 소스/드레인 피처들 중 적어도 하나 상에 배치된 제1 디바이스-레벨 콘택트;
    상기 제2 에피택셜 소스/드레인 피처들 중 적어도 하나 상에 배치된 제2 디바이스-레벨 콘택트;
    상기 제1 디바이스-레벨 콘택트 상에 배치된 제1 비아;
    상기 제2 디바이스-레벨 콘택트 상에 배치된 제2 비아; 및
    제1 금속 라인을 포함하고,
    상기 제1 비아는 상기 제1 에피택셜 소스/드레인 피처들 중 상기 적어도 하나를 상기 제1 금속 라인에 전기적으로 연결하고, 상기 제2 비아는 상기 제2 에피택셜 소스/드레인 피처들 중 상기 적어도 하나를 상기 제1 금속 라인에 전기적으로 연결하는 것인 집적 회로 디바이스.
  6. 제1항에 있어서, 상기 FinFET은 제1 FinFET이고, 상기 핀-기반 웰 스트랩은 제1 핀-기반 웰 스트랩이고, 상기 도핑 영역은 제1 도핑 영역이고, 상기 전압은 제1 전압이고,
    상기 집적 회로 디바이스는,
    상기 제2 유형 도펀트의 제2 도핑 영역 위에 배치되고, 상기 제2 유형 도펀트의 제3 도펀트 농도로 도핑된 제3 핀 구조 및 상기 제1 유형 도펀트의 제3 소스/드레인 피처들을 포함하는 제2 FinFET; 및
    상기 제2 도핑 영역 위에 배치되고, 상기 제2 유형 도펀트의 제4 도펀트 농도로 도핑된 제4 핀 구조 및 상기 제2 유형 도펀트의 제4 소스/드레인 피처들을 포함하는 제2 핀-기반 웰 스트랩을 더 포함하고,
    상기 제4 도펀트 농도는 상기 제3 도펀트 농도보다 더 높고, 상기 제2 핀-기반 웰 스트랩은 상기 제2 도핑 영역을 제2 전압에 연결하는 것인 집적 회로 디바이스.
  7. 메모리 어레이에 있어서,
    웰 스트랩 셀들의 제1 행 및 웰 스트랩 셀들의 제2 행; 및
    열들 및 행들로 배열된 복수의 메모리 셀들을 포함하고,
    상기 복수의 메모리 셀들은 상기 웰 스트랩 셀들의 제1 행과 상기 웰 스트랩 셀들의 제2 행 사이에 배치되어, 메모리 셀들의 각 열이 제1 웰 스트랩 셀 및 제2 웰 스트랩 셀 사이에 배치되고,
    상기 메모리 셀들 각각은 제1 유형 도펀트의 도핑 영역 위에 배치된 FinFET를 포함하고, 상기 FinFET은 상기 제1 유형 도펀트의 제1 도펀트 농도로 도핑된 제1 핀 구조 및 상기 제1 핀 구조 상의 제2 유형 도펀트 - 상기 제2 유형 도펀트는 상기 제1 유형 도펀트와 상이함 - 의 제1 에피택셜 소스/드레인 피처들을 포함하고;
    상기 제1 웰 스트랩 셀 및 상기 제2 웰 스트랩 셀 각각은 상기 제1 유형 도펀트의 도핑 영역 위에 배치된 핀-기반 웰 스트랩을 포함하고, 상기 핀-기반 웰 스트랩은 상기 제1 유형 도펀트의 제2 도펀트 농도로 도핑된 제2 핀 구조 및 상기 제2 핀 구조 상의 상기 제1 유형 도펀트의 제2 에피택셜 소스/드레인 피처들을 포함하고, 상기 제2 도펀트 농도는 상기 제1 도펀트 농도보다 더 높고, 상기 핀-기반 웰 스트랩은 상기 제1 유형 도펀트의 도핑 영역을 전압에 연결하는 것인 메모리 어레이.
  8. 제7항에 있어서, 상기 복수의 메모리 셀들은 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 포함하고, 상기 메모리 어레이는 상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이 사이에 배치된 웰 스트랩 셀들의 제3 행을 더 포함하는 것인 메모리 어레이.
  9. 집적 회로 디바이스에 있어서,
    기판에 배치된 p형 웰;
    상기 p형 웰 위에 배치된 n형 FinFET; 및
    상기 p형 웰 위에 배치된 p형 웰 스트랩을 포함하고,
    상기 n형 FinFET은 상기 p형 웰에 전기적으로 연결된 제1 p형 핀 구조 및 상기 제1 p형 핀 구조 위에 배치된 제1 게이트 구조를 갖는데, 상기 제1 게이트 구조는 상기 제1 p형 핀 구조 상의 상기 n형 FinFET의 n형 에피택셜 소스/드레인 피처들 사이에 개재되고;
    상기 p형 웰 스트랩은 상기 p형 웰에 전기적으로 연결된 제2 p형 핀 구조 및 상기 제2 p형 핀 구조 위에 배치된 제2 게이트 구조를 갖는데, 상기 제2 게이트 구조는 상기 제2 p형 핀 구조 상의 상기 p형 웰 스트랩의 p형 에피택셜 소스/드레인 피처들 사이에 개재되며;
    상기 제1 p형 핀 구조는 제1 p형 도펀트 농도를 가지고, 상기 제2 p형 핀 구조는 상기 제1 p형 도펀트 농도보다 더 높은 제2 p형 도펀트 농도를 가지는 것인 집적 회로 디바이스.
  10. 집적 회로 디바이스에 있어서,
    기판에 배치된 n형 웰;
    상기 n형 웰 위에 배치된 p형 FinFET; 및
    상기 n형 웰 위에 배치된 n형 웰 스트랩을 포함하고,
    상기 p형 FinFET은 상기 n형 웰에 전기적으로 연결된 제1 n형 핀 구조 및 상기 제1 n형 핀 구조 위에 배치된 제1 게이트 구조를 갖는데, 상기 제1 게이트 구조는 상기 제1 n형 핀 구조 상의 상기 p형 FinFET의 p형 에피택셜 소스/드레인 피처들 사이에 개재되고;
    상기 n형 웰 스트랩은 상기 n형 웰에 전기적으로 연결된 제2 n형 핀 구조 및 상기 제2 n형 핀 구조 위에 배치된 제2 게이트 구조를 갖는데, 상기 제2 게이트 구조는 상기 제2 n형 핀 구조 상의 상기 n형 웰 스트랩의 n형 에피택셜 소스/드레인 피처들 사이에 개재되며;
    상기 제1 n형 핀 구조는 제1 n형 도펀트 농도를 가지고, 상기 제2 n형 핀 구조는 상기 제1 n형 도펀트 농도보다 더 높은 제2 n형 도펀트 농도를 가지는 것인 집적 회로 디바이스.
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