KR20240022729A - 반도체 소자 - Google Patents

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Abstract

반도체 소자는, PMOS 영역, N-웰 탭 형성 영역 및 PMOS 영역과 N-웰 탭 형성 영역 사이의 경계 영역을 포함하는 기판이 구비된다. 상기 PMOS 영역 상에 PMOS 전계효과 트랜지스터들이 구비된다. 상기 N-웰 탭 형성 영역의 기판에 N형 불순물이 도핑된 N-웰 탭 영역이 구비된다. 상기 PMOS 전계효과 트랜지스터들의 적어도 하나의 불순물 영역과 연결되고, 일 단부가 상기 경계 영역까지 연장된 제1 금속 패턴이 구비된다. 상기 N-웰 탭 영역과 전기적으로 연결되고, 일 단부가 상기 경계 영역까지 연장된 제2 금속 패턴이 구비된다. 상기 제1 금속 패턴 상에 제1 콘택 플러그가 구비된다. 싱기 제2 금속 패턴 상에 제2 콘택 플러그가 구비된다. 상기 제1 및 제2 콘택 플러그 상에, 상기 제1 및 제2 콘택 플러그와 접하도록 연장되는 상부 배선이 구비된다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다. 보다 자세하게, 본 발명은 PMOS 전계 효과 트랜지스터(PMOS FET, field effect transistor)를 포함하는 반도체 소자에 관한 것이다.
반도체 소자에는 전계 효과 트랜지스터들(FET)이 포함될 수 있다. 상기 전계 효과 트랜지스터들이 원하는 회로를 구성하기 위하여, 상기 전계 효과 트랜지스터들 상에는 배선들이 구비될 수 있다. 상기 반도체 소자가 형성되는 기판 상에는, "탭(tap)"이라 불리우는 전력 공급용 불순물 영역이 형성될 수 있다. PMOS FET의 소스/드레인으로 제공되는 불순물 영역은 n-웰 탭 영역과 전기적으로 연결될 수 있다.
본 발명의 과제는 PMOS 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예들에 따른 반도체 소자는, PMOS 영역, N-웰 탭 형성 영역 및 PMOS 영역과 N-웰 탭 형성 영역 사이의 경계 영역을 포함하는 기판이 구비된다. 상기 PMOS 영역 상에 PMOS 전계효과 트랜지스터들이 구비된다. 상기 N-웰 탭 형성 영역의 기판에 N형 불순물이 도핑된 N-웰 탭 영역이 구비된다. 상기 PMOS 전계효과 트랜지스터들의 적어도 하나의 불순물 영역과 연결되고, 일 단부가 상기 경계 영역까지 연장된 제1 금속 패턴이 구비된다. 상기 N-웰 탭 영역과 전기적으로 연결되고, 일 단부가 상기 경계 영역까지 연장된 제2 금속 패턴이 구비된다. 상기 제1 금속 패턴 상에 제1 콘택 플러그가 구비된다. 싱기 제2 금속 패턴 상에 제2 콘택 플러그가 구비된다. 상기 제1 및 제2 콘택 플러그 상에, 상기 제1 및 제2 콘택 플러그와 접하도록 연장되는 상부 배선이 구비된다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예들에 따른 반도체 소자는, PMOS 영역, N-웰 탭 형성 영역 및 PMOS 영역과 N-웰 탭 형성 영역 사이의 경계 영역을 포함하는 기판이 구비된다. 상기 PMOS 영역에, 제1 방향으로 연장되는 제1 액티브 핀들이 구비된다. 상기 제1 액티브 핀들 상에, 상기 제1 액티브 핀들을 가로지르고 상기 제1 방향과 수직한 제2 방향으로 연장되고, 일 단부가 경계 영역에 위치하는 제1 게이트 구조물이 구비된다. 상기 제1 게이트 구조물 양 측의 상기 제1 액티브 핀들 상에, 상기 제1 액티브 핀들을 서로 연결하고, P형 불순물이 도핑된 제1 반도체 구조물이 구비된다. 상기 N-웰 탭 형성 영역의 기판에 N 불순물이 도핑된 N-웰 탭 영역이 구비된다. 상기 N-웰 탭 형성 영역에, 상기 제1 방향으로 연장되는 제2 액티브 핀들이 구비된다. 상기 제2 액티브 핀들 상에, 상기 제2 액티브 핀들을 가로지르고 상기 제2 방향으로 연장되고, 일 단부가 경계 영역에 위치하는 제2 게이트 구조물이 구비된다. 상기 제2 게이트 구조물 양 측의 상기 제2 액티브 핀들 상에, 상기 제2 액티브 핀들을 서로 연결하고, N형 불순물이 도핑된 제2 반도체 구조물이 구비된다. 상기 제1 반도체 구조물들 중 적어도 하나의 상부면 상에, 일 단부가 상기 경계 영역까지 연장된 제1 금속 패턴이 구비된다. 상기 제2 반도체 구조물 중 적어도 하나의 상부면 상에, 일 단부가 상기 경계 영역까지 연장된 제2 금속 패턴이 구비된다. 상기 제1 금속 패턴 상에 제1 콘택 플러그가 구비된다. 싱기 제2 금속 패턴 상에 제2 콘택 플러그가 구비된다. 상기 제1 및 제2 콘택 플러그 상에, 상기 제1 및 제2 콘택 플러그와 접하도록 연장되는 상부 배선이 구비된다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예들에 따른 반도체 소자는, PMOS 영역, N-웰 탭 형성 영역 및 PMOS 영역과 N-웰 탭 형성 영역 사이의 경계 영역을 포함하는 기판이 구비된다. 상기 PMOS 영역에, 제1 방향으로 연장되는 제1 액티브 핀들이 구비된다. 상기 제1 액티브 핀들 상에, 상기 제1 액티브 핀들을 가로지르고 상기 제1 방향과 수직한 제2 방향으로 연장되고, 일 단부가 경계 영역에 위치하는 제1 게이트 구조물이 구비된다. 상기 제1 게이트 구조물 양 측의 상기 제1 액티브 핀들 상에, 상기 제1 액티브 핀들을 서로 연결하고, P형 불순물이 도핑된 제1 반도체 구조물이 구비된다. 상기 N-웰 탭 형성 영역의 기판에 N 불순물이 도핑된 N-웰 탭 영역이 구비된다. 상기 N-웰 탭 형성 영역에, 상기 제1 방향으로 연장되는 제2 액티브 핀들이 구비된다. 상기 제2 액티브 핀들 상에, 상기 제2 액티브 핀들을 가로지르고 상기 제2 방향으로 연장되고, 상기 제1 게이트 구조물과 상기 제2 방향으로 나란하게 배치되고, 일 단부가 경계 영역에 위치하는 제2 게이트 구조물이 구비된다. 상기 제2 게이트 구조물 양 측의 상기 제2 액티브 핀들 상에, 상기 제2 액티브 핀들을 서로 연결하고, N형 불순물이 도핑된 제2 반도체 구조물이 구비된다. 상기 제1 반도체 구조물들 중 적어도 하나의 상부면 상에, 일 단부가 상기 경계 영역까지 연장된 제1 금속 패턴이 구비된다. 상기 제2 반도체 구조물 중 적어도 하나의 상부면 상에, 일 단부가 상기 경계 영역까지 연장된 제2 금속 패턴이 구비된다. 상기 제1 금속 패턴 및 제2 금속 패턴은 서로 제2 방향으로 나란하지 않게 배치될 수 있다.
예시적인 실시예들에 따르면, 반도체 소자에 포함되는 금속 패턴은 PMOS 전계효과 트랜지스터의 불순물 영역으로 제공되는 제1 반도체 구조물과 상기 N-웰 탭 영역과 연결되는 제2 반도체 구조물을 서로 직접 연결하지 않을 수 있다. 따라서, 상기 금속 패턴 상에 형성되는 콘택 플러그들은 애노딕 부식(anodic corrosion)이 발생되지 않아서, 상부의 금속이 소모되거나 제거되지 않을 수 있다. 따라서, 상기 콘택 플러그들은 목표한 상부면 높이를 가질 수 있다.
도 1은 예시적인 실시예에 따른 반도체 소자의 평면도이다.
도 2는 예시적인 실시예에 따른 반도체 소자의 단면도이다.
도 3은 예시적인 실시예에 따른 반도체 소자의 단면도이다.
도 4는 일부 예시적인 실시예에 따른 반도체 소자의 단면도이다.
도 5는 예시적인 실시예에 따른 반도체 소자의 평면도이다.
도 6은 예시적인 실시예에 따른 반도체 소자의 단면도이다.
도 7은 예시적인 실시예에 따른 반도체 소자의 평면도이다.
도 8은 예시적인 실시예에 따른 반도체 소자의 단면도이다.
도 9는 예시적인 실시예에 따른 반도체 소자의 평면도이다.
도 10은 예시적인 실시예에 따른 반도체 소자의 단면도이다.
도 11 내지 도 28는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
도 29는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도이다.
도 30은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 대하여 상세하게 설명한다.
도 1은 예시적인 실시예에 따른 반도체 소자의 평면도이다. 도 2는 예시적인 실시예에 따른 반도체 소자의 단면도이다. 도 3은 예시적인 실시예에 따른 반도체 소자의 단면도이다. 도 4는 일부 예시적인 실시예에 따른 반도체 소자의 단면도이다.
도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다. 도 3 및 도 4는 각각 도 1의 II-II' 라인을 따라 절단한 단면도이다. 도 3은 상기 반도체 소자에 핀 전계효과 트랜지스터를 포함하는 경우를 나타낸다. 도 4는 상기 반도체 소자에 멀티 브릿지 채널 전계효과 트랜지스터를 포함하는 경우를 나타낸다. 도면의 복잡을 피하기 위하여, 각 평면도에서는 제1 및 제2 반도체 구조물을 생략하였다.
도 1 내지 도 3을 참조하면, 기판(100)은 PMOS 영역(A), 경계 영역(C) 및 N-웰 탭 형성 영역(B)을 포함할 수 있다. 상기 PMOS 영역(A)은 PMOS FET가 형성되기 위한 영역일 수 있다. 상기 N-웰 탭 형성 영역(B)은 PMOS FET들과 전기적으로 연결되는 N-웰 탭(N-well tap)이 형성되기 위한 영역일 수 있다. 상기 경계 영역(C)은 상기 PMOS 영역(A) 및 N-웰 탭 형성 영역(B) 사이에 배치될 수 있다.
상기 PMOS 영역(A), N-웰 탭 형성 영역(B) 및 경계 영역(C)은 각각 상기 기판(100) 상부면에 평행한 제1 방향으로 연장될 수 있다. 상기 PMOS 영역(A), 경계 영역(C) 및 N-웰 탭 형성 영역(B)은 상기 기판(100) 상부면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 순차적으로 배치될 수 있다. 상기 N-웰 탭 형성 영역(B)은 상기 PMOS 영역(A)과 상기 제2 방향으로 마주하도록 배치될 수 있다.
먼저, 상기 PMOS 영역(A)의 기판(100) 상에 구비되는 PMOS FET에 대해 설명한다. 상기 PMOS FET이 핀 전계효과 트랜지스터(fin FET)인 것으로 설명한다.
상기 PMOS 영역(A)에는 상기 제1 방향으로 연장되는 제1 액티브 패턴(110)이 구비될 수 있다. 상기 제1 액티브 패턴(110) 상부면으로부터 돌출되고 상기 제1 방향으로 연장되는 제1 액티브 핀들(112)이 구비될 수 있다. 상기 제1 액티브 핀들(112)은 상기 제2 방향으로 이격되도록 배치될 수 있다.
상기 PMOS 영역(A)의 기판(100)에는 n형 불순물이 저농도로 도핑된 n-웰이 형성될 수 있다.
상기 제1 액티브 핀들(112) 사이에는 소자 분리 패턴(130)이 구비될 수 있다. 상기 소자 분리 패턴(130)은 상기 제1 액티브 핀들(112)의 측벽을 부분적으로 덮을 수 있다. 상기 제1 액티브 핀들(112)은 상기 소자 분리 패턴(130)의 상부면으로부터 돌출될 수 있다. 상기 소자 분리 패턴(130)은 예를들어, 실리콘 산화물을 포함할 수 있다.
상기 제1 액티브 핀들(112) 및 소자 분리 패턴(130) 상에는 상기 제1 액티브 핀들(112)을 가로지르면서 상기 제2 방향으로 연장되는 제1 게이트 구조물들(160a)이 구비될 수 있다. 상기 제1 게이트 구조물들(160a)은 상기 제1 방향으로 이격되도록 배치될 수 있다. 상기 제1 게이트 구조물(160a)은 제1 게이트 절연막(162a), 제1 게이트 패턴(164a) 및 제1 상부 캡핑 패턴(166a)을 포함할 수 있다.
상기 제1 액티브 핀들(112)에서 상기 제1 게이트 구조물(160a)과 오버랩되는 부위는 제1 채널 영역으로써 제공될 수 있다.
상기 제1 게이트 구조물(160a)과 오버랩되지 않는 제1 액티브 핀들(112) 상에는 제1 반도체 패턴이 구비될 수 있다. 상기 제1 게이트 구조물(160a) 양 측의 제1 액티브 패턴들(112) 상에 상기 제1 반도체 패턴이 구비될 수 있다.
상기 제1 반도체 패턴에는 P형 불순물이 도핑될 수 있다. 따라서, 상기 제1 반도체 패턴은 상기 PMOS FET의 소스/드레인 영역으로 제공되는 불순물 영역일 수 있다.
상기 제1 반도체 패턴은 실리콘 게르마늄을 포함할 수 있다. 상기 제1 반도체 패턴은 단면에서 볼 때 측벽 중심부가 돌출되는 다각형의 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제2 방향으로 서로 인접하는 상기 제1 반도체 패턴들은 상기 돌출되는 중심부가 서로 접촉하여 서로 연결될 수 있다. 이 경우, 상기 제1 반도체 패턴들은 하나의 제1 반도체 구조물(150)로 제공될 수 있다. 상기 제1 반도체 구조물(150)은 그 하부에 위치하는 인접하는 제1 액티브 핀들(112)을 서로 전기적으로 연결시킬 수 있다. 상기 제1 반도체 구조물(150)은 상기 PMOS FET의 소스/드레인 영역으로 제공되는 불순물 영역일 수 있다.
이와 같이, 상기 PMOS 영역(A)의 기판(100) 상에는 PMOS FET이 구비될 수 있다.
상기 N-웰 탭 형성 영역(B)의 기판(100) 내에는 고농도의 n형 불순물이 도핑된 n-웰 탭 영역(102)이 구비될 수 있다.
상기 N-웰 탭 형성 영역(B)의 기판(100) 상에는 상기 제1 방향으로 연장되는 제2 액티브 패턴(120)이 구비될 수 있다. 상기 제2 액티브 패턴(120) 상부면으로부터 돌출되고 상기 제1 방향으로 연장되는 제2 액티브 핀들(122)이 구비될 수 있다. 상기 제2 액티브 핀들(122)은 상기 제2 방향으로 이격되도록 배치될 수 있다.
상기 경계 영역(C)의 기판(100) 상에는 액티브 핀이 구비되지 않을 수 있다.
상기 제2 액티브 핀들(122) 사이에는 상기 소자 분리 패턴(130)이 구비될 수 있다. 상기 소자 분리 패턴(130)은 상기 제2 액티브 핀들(122)의 측벽을 부분적으로 덮을 수 있다. 상기 제2 액티브 핀들(122)은 상기 소자 분리 패턴(130)의 상부면으로부터 돌출될 수 있다.
상기 제2 액티브 핀들(122) 상에는 상기 제2 액티브 핀들(122)을 가로지르면서 제2 방향으로 연장되는 제2 게이트 구조물들(160b)이 구비될 수 있다. 상기 제2 게이트 구조물(160b)은 제2 게이트 절연막(162b), 제2 게이트 패턴(164b) 및 제2 상부 캡핑 패턴(166b) 포함할 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 게이트 구조물(160a, 160b)은 서로 제2 방향으로 나란하게 배치될 수 있다.
상기 제1 및 제2 게이트 구조물(160a, 160b)의 상기 제2 방향의 서로 마주하는 각 단부는 상기 경계 영역(B) 상에 배치될 수 있다. 상기 제1 및 제2 게이트 구조물(160a, 160b)의 상기 제2 방향의 서로 마주하는 각 단부는 서로 이격될 수 있다. 즉, 상기 경계 영역(B) 상에서 게이트 구조물이 절단되어 2개의 게이트 구조물로 분리된 형상을 가질 수 있다.
상기 제1 및 제2 게이트 절연막(162a, 162b)은 금속 산화물을 포함하는 고유전막일 수 있다. 상기 제1 및 제2 게이트 패턴(164a, 164b)은 금속 물질을 포함할 수 있다. 상기 제1 및 제2 상부 캡핑 패턴(166a, 166b)은 예를들어, 실리콘 질화물을 포함할 수 있다.
상기 제2 게이트 구조물(160b)과 오버랩되지 않는 제2 액티브 핀(122) 상에는 제2 반도체 패턴이 구비될 수 있다. 즉, 상기 제2 게이트 구조물(160b) 양 측의 제2 액티브 핀(122) 상에는 상기 제2 반도체 패턴이 구비될 수 있다. 상기 제2 반도체 패턴에는 N형 불순물이 도핑될 수 있다.
예시적인 실시예에서, 상기 제2 반도체 패턴은 실리콘을 포함할 수 있다. 상기 제2 반도체 패턴은 단면에서 볼 때 측벽 중심부가 돌출되는 다각형의 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제2 방향으로 서로 인접하는 상기 제2 반도체 패턴들은 상기 돌출되는 중심부가 서로 접촉되어 서로 연결될 수 있다. 따라서, 상기 제2 반도체 패턴들은 하나의 제2 반도체 구조물(152)로 제공될 수 있다. 상기 제2 반도체 구조물(152)은 하부에 위치하는 인접하는 제2 액티브 핀들(122)을 서로 전기적으로 연결시킬 수 있다.
이와 같이, 상기 N-웰 탭 형성 영역(B)의 기판(100) 상에는 N-웰 탭 영역(102) 및 상기 N-웰 탭 영역(102)과 연결되는 제2 반도체 구조물(152)이 구비될 수 있다.
상기 제1 반도체 구조물(150) 및 제2 반도체 구조물(152)을 덮는 제1 층간 절연막(170)이 구비될 수 있다. 상기 제1 층간 절연막(170) 상에는 상기 제1 및 제2 게이트 구조물(160a, 160b)을 덮는 제2 층간 절연막(172)이 구비될 수 있다.
상기 PMOS 영역(A) 상의 상기 제2 층간 절연막(172) 및 제1 층간 절연막(170)의 일부분을 관통하고, 상기 제1 게이트 구조물(160a)의 제1 상부 캡핑 패턴(166a)을 관통하여 상기 제1 게이트 패턴(164a)과 접하는 제1 콘택 플러그(240)가 구비될 수 있다. 상기 제1 콘택 플러그(240)를 통해 상기 제1 게이트 패턴(164a)에 전기적 신호가 인가될 수 있다.
그러나, 상기 N-웰 탭 형성 영역(B) 상의 상기 제2 게이트 구조물(160b)상에는 제1 콘택 플러그가 형성되지 않을 수 있다. 상기 제2 게이트 구조물(160b)에 포함되는 제2 게이트 패턴(164b)에는 전기적 신호가 인가되지 않을 수 있다. 그러므로, 상기 제2 게이트 패턴(164b)은 실재 게이트로써 동작되지 않을 수 있다.
상기 PMOS FET의 소스/드레인으로 제공되는 일부 불순물 영역과 N-웰 탭 영역(102)을 서로 전기적으로 연결시키기 위한 제1 배선이 구비될 수 있다. 또한, 상기 PMOS FET의 일부 불순물 영역 및 제1 게이트 패턴(164a)과 각각 전기적으로 연결되는 제2 배선들이 구비될 수 있다.
상기 PMOS FET의 불순물 영역으로 제공되는 제1 반도체 구조물들(150) 중 적어도 하나의 상부면 상에는 제1 금속 패턴(212a)이 구비될 수 있다. 상기 제1 금속 패턴(212a)은 상기 제1 및 제2 층간 절연막(170, 172) 내에 위치할 수 있다. 상기 제1 금속 패턴(212a)의 최상부면은 상기 제2 층간 절연막(172)의 상부면과 동일한 평면을 가질 수 있다.
상기 제1 금속 패턴(212a)은 상기 제1 반도체 구조물(150)의 적어도 일부를 덮고 상기 제2 방향으로 연장될 수 있다. 상기 제1 금속 패턴(212a)은 상기 제2 방향으로 상기 제1 반도체 구조물(150)과 마주하는 상기 제2 반도체 구조물(152)을 덮지 않을 수 있다. 상기 제1 금속 패턴(212a)의 상기 제2 방향의 일 단부는 상기 경계 영역(C)의 상부에 위치할 수 있다. 상기 제1 금속 패턴(212a)의 상기 제2 방향의 일 단부는 상기 N-웰 탭 형성 영역(B) 상부까지 연장되지 않을 수 있다. 상기 제1 금속 패턴(212a)과 상기 제2 방향으로 마주하는 상기 N-웰 탭 형성 영역 (B)상에는 금속 패턴이 배치되지 않을 수 있다.
예시적인 실시예에서, 상기 제1 금속 패턴(212a)의 상부면의 일부분에는 리세스부(R)가 포함될 수 있다. 상기 제1 금속 패턴(212a)의 리세스부(R)는 이웃하는 배선들 간의 기생 커패시턴스 감소 및/또는 저항 조절을 위하여 포함될 수 있다. 따라서, 상기 제1 금속 패턴(212a)은 상부면이 제1 높이를 가지는 제1 부위(a1) 및 상부면이 상기 제1 높이와 다른 제2 높이를 가지는 제2 부위(a2)를 포함할 수 있다.
일부 실시예에서, 상기 제1 금속 패턴(212a)의 상부면에 리세스부가 포함되지 않을 수도 있다.
예시적인 실시예에서, 상기 제1 금속 패턴(212a)는 텅스텐을 포함할 수 있다. 도시하지 않았지만, 상기 제1 금속 패턴(212a)의 측벽 및 저면을 따라 베리어 금속 패턴이 더 포함될 수 있다. 상기 베리어 금속 패턴은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다.
상기 제1 금속 패턴(212a) 및 제2 층간 절연막(172) 상에는 제3 층간 절연막(230)이 구비될 수 있다. 상기 제3 층간 절연막(230)을 관통하여 상기 제1 금속 패턴(212a)의 적어도 일부분과 접하는 제2 콘택 플러그(234a)가 구비될 수 있다. 상기 제2 콘택 플러그(234a)는 상기 제3 층간 절연막(230)을 관통하여 상기 제1 금속 패턴(212a)의 상부면의 일부분을 노출하는 제2 콘택홀(232a)의 내부에 형성될 수 있다.
예시적인 실시예에서, 상기 제2 콘택 플러그(234a)의 저면은 상기 제1 금속 패턴(212a)과 접하는 제1 부위 및 상기 제1 금속 패턴(212a)과 접하지 않는 제2 부위를 포함할 수 있다. 상기 제2 부위는 상기 경계 영역(C) 상의 제2 층간 절연막(172)과 접할 수 있다.
상기 제2 콘택 플러그(234a)는 상기 제2 방향이 길이 방향이 되게 배치될 수 있다. 예시적인 실시예에서, 상기 제2 방향의 단면도에서 볼 때, 상기 제2 콘택 플러그(234a)는 상기 제1 금속 패턴(212a)과 접하는 부위의 폭이 상기 제2 층간 절연막(172)과 접하는 부위의 폭보다 더 작을 수 있다.
상기 제2 콘택 플러그(234a)는 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 콘택 플러그(234a)는 텅스텐을 포함할 수 있다. 도시하지 않았지만, 상기 제2 콘택 플러그(234a)의 측벽 및 저면을 따라 베리어 금속 패턴이 더 포함될 수 있다. 상기 베리어 금속 패턴은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다.
한편, 상기 제1 금속 패턴(212a) 상부면의 리세스부(R)는 상기 제1 금속 패턴(212a)과 제2 콘택 플러그(234)가 접촉하는 부위의 표면과 이격되게 배치될 수 있다.
상기 제1 금속 패턴(212a)은 상기 제1 반도체 구조물(150)과 접촉하고, 상기 N-웰 탭 영역(102)과 연결되는 제2 반도체 구조물들(152)과는 접촉되지 않을 수 있다. 예시적인 실시예에서, 상기 제1 금속 패턴(212a)과 상기 제2 방향으로 나란하게 배치되는 제2 반도체 구조물(152) 상에는 금속 패턴이 형성되지 않을 수 있다. 따라서, 상기 제1 반도체 구조물(150) 및 제2 반도체 구조물(152)의 상부를 직접 연결하는 금속 패턴은 구비되지 않을 수 있다.
본 실시예와 달리, 하나의 제1 금속 패턴이 상기 PMOS FET의 불순물 영역으로 제공되는 제1 반도체 구조물 및 N-웰 탭 영역(102)과 연결되는 제2 반도체 구조물을 직접 연결하는 경우, 상기 제1 금속 패턴 상에 형성되는 제2 콘택 플러그의 상부면에 애노딕 부식(anodic corrosion)이 발생될 수 있다. 이 경우, 상기 제2 콘택 플러그의 상부에 위치하는 금속이 소모되어, 상기 제2 콘택홀 내에 상기 제2 콘택 플러그가 완전히 채워지지 않을 수 있다. 상기 제2 콘택 플러그의 상부가 소모됨에 따라, 상기 제2 콘택 플러그 및 상기 제2 콘택 플러그의 상부면과 접하는 상부 배선 패턴간의 접촉 저항이 커져 전기적 불량이 발생될 수 있다.
그러나, 본 실시예의 경우, 상기 제1 금속 패턴(212a)은 상기 제1 반도체 구조물(150)과 접촉하고 상기 제2 방향으로 인접하는 상기 제2 반도체 구조물(152)까지 연장되지 않을 수 있다. 때문에, 상기 제1 금속 패턴(212a)상에 형성되는 제2 콘택 플러그(234a)의 상부면에 애노딕 부식이 발생되지 않을 수 있다. 상기 제2 콘택 플러그(234a)의 상부에 위치하는 금속이 소모되지 않아서, 상기 제2 콘택홀(232a) 내에 상기 제2 콘택 플러그(234a)가 완전히 채워질 수 있다. 예시적인 실시예에서, 상기 제2 콘택 플러그(234a)의 상부면은 상기 제3 층간 절연막(230)의 상부면과 실질적으로 동일한 평면에 위치할 수 있다.
상기 N-웰 탭 영역(102) 상의 일부 제2 반도체 구조물(152) 상에는 제2 금속 패턴(212b)이 구비될 수 있다.
상기 제2 금속 패턴(212b)은 상기 제2 반도체 구조물(152)의 적어도 일부를 덮고 상기 제2 방향으로 연장될 수 있다. 상기 제2 금속 패턴(212 b)은 상기 제2 방향으로 상기 제2 반도체 구조물(152)과 마주하는 상기 제1 반도체 구조물(150)을 덮지 않도록 형성될 수 있다. 상기 제2 금속 패턴(212b)의 상기 제2 방향의 일 단부는 상기 경계 영역(C)의 상부에 위치할 수 있다. 상기 제2 금속 패턴(212b)의 상기 제2 방향의 일 단부는 상기 PMOS 영역(A) 상부까지 연장되지 않을 수 있다.
예시적인 실시예에서, 상기 제2 금속 패턴(212b)의 상부면의 일부분에는 리세스부가 포함될 수 있다. 따라서, 상기 제2 금속 패턴(212b)은 상부면이 제1 높이를 가지는 제1 부위 및 상부면이 상기 제1 높이와 다른 제2 높이를 가지는 제2 부위를 포함할 수 있다. 일부 실시예에서, 상기 제2 금속 패턴(212b)의 상부면에 리세스부가 포함되지 않을 수도 있다.
상기 제1 및 제2 금속 패턴(212a, 212b)은 상기 제2 방향으로 나란하지 않게 배치될 수 있다. 예시적인 실시예에서, 상기 제2 금속 패턴(212b)과 상기 제1 금속 패턴(212a)은 상기 제2 방향에 대해 비스듬한 방향으로 배치될 수 있다.
상기 제2 금속 패턴(212b) 상에는 제3 콘택 플러그(234b)가 구비될 수 있다.
상기 PMOS FET의 불순물 영역으로 제공되는 일부의 제1 반도체 구조물(150) 상에는 제3 금속 패턴(212c)이 구비될 수 있다. 상기 제3 금속 패턴(212c)은 상기 제1 반도체 구조물(150)의 적어도 일부를 덮을 수 있다. 예시적인 실시예에서, 상기 제3 금속 패턴(212c)은 상기 PMOS 영역(A) 상에 배치될 수 있다. 상기 제3 금속 패턴(212c)의 상기 제2 방향의 양 단부는 상기 PMOS 영역(A)의 상부에 위치할 수 있다.
예시적인 실시예에서, 상기 제3 금속 패턴(212c)의 상부면의 일부분에는 리세스부가 포함될 수 있다. 일부 실시예에서, 상기 제3 금속 패턴(212c)의 상부면에 리세스부가 포함되지 않을 수도 있다.
상기 제3 금속 패턴(212c) 상에는 제4 콘택 플러그(234c)가 구비될 수 있다. 상기 제4 콘택 플러그(234c)는 상기 PMOS 영역(A) 내에 위치할 수 있다.
한편, 상기 제3 금속 패턴(212c) 상부면의 리세스부는 상기 제3 금속 패턴(212c)과 제4 콘택 플러그(234c)가 접촉하는 부위의 표면과 이격되게 배치될 수 있다.
예시적인 실시예에서, 상기 제2 및 제3 금속 패턴(212b, 212c)은 제1 금속 패턴(212a)과 동일한 금속 물질을 포함할 수 있다. 예를들어, 상기 제2 및 제3 금속 패턴(212b, 212c)은 텅스텐을 포함할 수 있다.
예시적인 실시예에서, 상기 제3 및 제4 콘택 플러그(234b, 234c)는 상기 제2 콘택 플러그(234a)와 동일한 금속 물질을 포함할 수 있다. 예를들어, 상기 제3 및 제4 콘택 플러그(234b, 234c)는 텅스텐을 포함할 수 있다.
상기 제3 층간 절연막(230) 상에 제4 층간 절연막(250)이 구비될 수 있다. 상기 제4 층간 절연막(250)을 관통하여, 상기 제2 및 제3 콘택 플러그(234a, 234b)의 상부면과 각각 접하면서 상기 제1 방향으로 연장되는 상부 배선 라인(260)이 구비될 수 있다.
예시적인 실시예에서, 상기 제2 방향의 단면도에서 볼 때, 상기 상부 배선 라인(260)의 제2 방향의 폭은 그 하부의 상기 제2 콘택 플러그(234a)의 제2 방향의 폭과 실질적으로 동일할 수 있다.
상기 상부 배선 라인(260)은 금속을 포함할 수 있다. 예시적인 실시예에서, 상기 상부 배선 라인(260)은 구리를 포함할 수 있다.
이와 같이, 상기 상부 배선 라인(260), 상기 제2 및 제3 콘택 플러그(234a, 234b), 제1 및 제2 금속 패턴(212a, 212b)에 의해, 상기 PMOS의 불순물 영역들 중 적어도 하나와 상기 N-웰 탭 영역이 전기적으로 연결될 수 있다. 상기 상부 배선 라인(260), 상기 제2 및 제3 콘택 플러그(234a, 234b), 제1 및 제2 금속 패턴(212a, 212b)은 상기 PMOS FET의 소스/드레인으로 제공되는 불순물 영역 중 적어도 하나와 N-웰 탭 영역(102)을 전기적으로 연결시키기 위한 상기 제1 배선으로 제공될 수 있다.
상기 제1 배선에는 상기 PMOS FET의 불순물 영역들 중 적어도 하나와 상기 N-웰 탭 영역과 연결된 제2 반도체 구조물을 서로 직접 연결하는 금속 패턴이 포함되지 않을 수 있다. 따라서, 상기 PMOS FET의 불순물 영역들 중 적어도 하나와 상기 N-웰 탭 영역과 연결된 제2 반도체 구조물을 서로 직접 연결하는 금속 패턴이 원인이 되어 발생되는 전기적 불량이 감소될 수 있다.
도시하지는 않았지만, 상기 제1 콘택 플러그(240)와 전기적으로 연결되는 상부 배선 및 상기 제4 콘택 플러그(234c)와 전기적으로 연결되는 상부 배선이 더 포함될 수 있다. 상기 제1 콘택 플러그(240) 및 상부 배선과 상기 제4 콘택 플러그(234c) 및 상부 배선은 상기 제2 배선으로 제공될 수 있다.
상기 반도체 소자는 PMOS FET을 핀 전계효과 트랜지스터인 것으로 설명하였으나, 이에 한정되지 않을 수 있다. 예를들어, 상기 PMOS FET은 멀티 브릿지 전계효과 트랜지스터일 수도 있다.
이하에서는 도 4를 참조로 하여 상기 PMOS FET이 멀티 브릿지 채널 전계효과 트랜지스터인 것을 설명한다. 그러나, 도 1 내지 도 3의 설명과 중복되는 설명은 생략한다.
도 4를 참조하면, 상기 제1 액티브 핀들(112) 및 소자 분리 패턴(130) 상에는 상기 제1 액티브 핀들(112)을 가로지르면서 제2 방향으로 연장되는 제1 게이트 구조물들(160a)이 구비될 수 있다.
상기 제1 액티브 핀들(112)에서 상기 제1 게이트 구조물(160a)과 오버랩되는 부위는 수직 방향으로 서로 이격되면서 적층되는 나노 시트(ns, nano sheet) 구조를 가질 수 있다. 즉, 상기 제1 게이트 구조물(160a)은 상기 나노 시트 구조(ns)의 갭 내를 채우면서 연장될 수 있다.
상기 제2 액티브 핀들(122) 및 소자 분리 패턴(130) 상에는 상기 제2 액티브 핀들(122)을 가로지르면서 제2 방향으로 연장되는 제2 게이트 구조물들(160b)이 구비될 수 있다.
상기 제2 액티브 핀들(112)에서 상기 제2 게이트 구조물(160b)과 오버랩되는 부위는 수직 방향으로 서로 이격되면서 적층되는 나노 시트 구조(ns)를 가질 수 있다. 즉, 상기 제2 게이트 구조물(160b)은 상기 나노 시트 구조(ns)의 갭 내를 채우면서 연장될 수 있다.
도 5는 예시적인 실시예에 따른 반도체 소자의 평면도이다. 도 6은 예시적인 실시예에 따른 반도체 소자의 단면도이다.
도 6은 도 5의 I-I' 라인을 따라 절단한 단면도이다.
도 5 및 도 6에 도시된 반도체 소자는 제2 콘택 플러그의 형상을 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 소자와 동일하다. 그러므로, 중복되는 설명은 생략한다.
도 5 및 도 6을 참조하면, 상기 제2 콘택 플러그(234a)는 상기 제2 방향이 길이 방향이 되게 배치될 수 있다.
예시적인 실시예에서, 상기 제2 방향의 단면도에서 볼 때, 상기 제2 콘택 플러그(234a)는 상기 제1 금속 패턴(212a)과 접하는 부위의 폭이 상기 제2 층간 절연막(172)과 접하는 부위의 폭과 동일하거나 더 작을 수 있다.
예시적인 실시예에서, 상기 제2 방향의 단면도에서 볼 때, 상기 상부 배선 라인(260)의 제2 방향의 폭은 그 하부의 상기 제2 콘택 플러그(234a)의 폭보다 더 클 수 있다.
도 7은 예시적인 실시예에 따른 반도체 소자의 평면도이다. 도 8은 예시적인 실시예에 따른 반도체 소자의 단면도이다.
도 8은 도 7의 I-I' 라인을 따라 절단한 단면도이다.
도 7 및 도 8에 도시된 반도체 소자는 제4 금속 패턴이 더 포함되는 것과, 제2 콘택 플러그의 형상을 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 소자와 동일하다. 그러므로, 중복되는 설명은 생략한다.
도 7 및 도 8을 참조하면, 상기 PMOS 영역(A) 내의 일부의 제1 반도체 구조물(150) 상에는 상기 제1 금속 패턴(212a)이 구비될 수 있다. 상기 제1 금속 패턴(212a)은 상기 제2 방향으로 상기 제1 반도체 구조물(150)과 마주하는 상기 제2 반도체 구조물(152)을 덮지 않을 수 있다. 상기 제1 금속 패턴(212a)은 도 1 내지 도 3을 참조로 설명한 것과 동일할 수 있다.
상기 제1 금속 패턴(212a) 상에는 제2 콘택 플러그(234a)가 구비될 수 있다. 예시적인 실시예에서, 상기 제2 콘택 플러그(234a)의 저면은 상기 제1 금속 패턴(212a)과 접하는 부위 및 상기 경계 영역(C) 상의 제2 층간 절연막(172)과 접하는 부위를 포함할 수 있다.
상기 제2 콘택 플러그(234a)는 상기 제2 방향이 길이 방향이 되게 배치될 수 있다. 예시적인 실시예에서, 상기 제2 방향의 단면도에서 볼 때, 상기 제2 콘택 플러그(234a)에서, 상기 제1 금속 패턴(212a)과 접하는 부위의 제2 방향의 폭이 상기 제2 층간 절연막(172)과 접하는 부위의 제2 방향의 폭보다 더 클 수 있다.
상기 N-웰 탭 영역(102) 상의 일부의 제2 반도체 구조물(152) 상에는 제2 금속 패턴(212b)이 구비될 수 있다. 상기 제2 금속 패턴(212b)은 도 1 내지 도 3을 참조로 설명한 것과 동일할 수 있다. 상기 제2 금속 패턴(212b) 상에는 제3 콘택 플러그(234b)가 구비될 수 있다.
상기 PMOS FET의 불순물 영역으로 제공되는 일부의 제1 반도체 구조물(150) 상에는 제3 금속 패턴(212c)이 구비될 수 있다. 상기 제3 금속 패턴(212c)은 도 1 내지 도 3을 참조로 설명한 것과 동일할 수 있다. 상기 제3 금속 패턴(212c) 상에는 제4 콘택 플러그(234c)가 구비될 수 있다.
상기 N-웰 탭 영역(102) 상의 일부 제2 반도체 구조물(152) 상에는 제4 금속 패턴(212d)이 구비될 수 있다. 상기 제4 금속 패턴(212d)은 상기 제1 금속 패턴(212a)과 상기 제2 방향으로 나란하게 배치될 수 있다. 상기 제1 금속 패턴(212a) 및 제4 금속 패턴(212d)의 마주하는 상기 제2 방향의 각 단부는 서로 이격되게 배치될 수 있다. 즉, 상기 제1 및 제4 금속 패턴(212a, 212d)은 서로 이격되어 라인 형상의 금속 패턴이 끊겨진 형태를 가질 수 있다.
상기 제4 금속 패턴(212d)의 상기 제2 방향의 일 단부는 상기 경계 영역(C)의 상부에 위치할 수 있다. 상기 제4 금속 패턴(212d)의 상기 제2 방향의 일 단부는 상기 PMOS 영역(A)의 상부까지 연장되지 않을 수 있다.
상기 제4 금속 패턴(212d)의 상부면에는 콘택 플러그가 구비되지 않을 수 있다. 즉, 상기 제4 금속 패턴(212d)은 다른 패턴들과 전기적으로 연결되지 않을 수 있다. 상기 제1 및 제4 금속 패턴(212a, 212d)이 이격된 부위에는 제1 및 제2 층간 절연막(170, 172)이 구비될 수 있다.
상기 제2 콘택 플러그(234a)는 상기 제4 금속 패턴(212d) 상부면까지 연장되지 않을 수 있다.
이와 같이, 상기 제1 및 제4 금속 패턴(212a, 212d)은 상기 제2 방향으로 나란하게 배치될 수 있다. 또한, 상기 제1 및 제2 금속 패턴(212a, 212b)은 상기 제2 방향으로 나란하지 않게 배치될 수 있다.
상기 제2 및 제3 콘택 플러그(234a, 234b)의 상부면과 각각 접하면서 상기 제1 방향으로 연장되는 상부 배선 라인(260)이 구비될 수 있다. 상기 상부 배선 라인(260), 상기 제2 및 제3 콘택 플러그(234a, 234b), 제1 및 제2 금속 패턴(212a, 212b)에 의해, 상기 PMOS의 불순물 영역들 중 어느 하나와 상기 N-웰 탭 영역이 전기적으로 연결될 수 있다.
예시적인 실시예에서, 상기 제2 방향의 단면도에서 볼 때, 상기 상부 배선 라인(260)의 제2 방향의 폭은 그 하부의 상기 제2 콘택 플러그(234a)의 제2 방향의 폭보다 더 클 수 있다. 따라서, 상기 상부 배선 라인(260)의 저면은 상기 제2 콘택 플러그(234a)와 접하는 부위 및 상기 경계 영역(C) 상의 층간 절연막과 접하는 부위를 포함할 수 있다.
도 9는 예시적인 실시예에 따른 반도체 소자의 평면도이다. 도 10은 예시적인 실시예에 따른 반도체 소자의 단면도이다.
도 10은 도 9의 I-I' 라인을 따라 절단한 단면도이다.
도 9 및 도 10에 도시된 반도체 소자는 제4 금속 패턴 및 제2 콘택 플러그의 형상을 제외하고는 도 7 및 도 8을 참조로 설명한 반도체 소자와 동일하다. 그러므로, 중복되는 설명은 생략한다.
도 9 및 도 10을 참조하면, 상기 N-웰 탭 영역(102) 상의 일부 제2 반도체 구조물(152) 상에는 제4 금속 패턴(212d)이 구비될 수 있다. 상기 제4 금속 패턴(212d)은 상기 제1 금속 패턴(212a)과 상기 제2 방향으로 나란하게 배치될 수 있다. 상기 제1 금속 패턴(212a) 및 제4 금속 패턴(212d)의 마주하는 상기 제2 방향의 각 단부는 서로 이격되게 배치될 수 있다. 즉, 상기 제1 및 제4 금속 패턴(212a, 212d)은 서로 이격되어 라인 형상의 금속 패턴이 끊겨진 형태를 가질 수 있다.
상기 제4 금속 패턴(212d)의 상기 제2 방향의 일 단부는 상기 N-웰 탭 형성 영역(B) 상에 위치할 수 있다. 상기 제4 금속 패턴(212d)의 상기 제2 방향의 일 단부는 상기 경계 영역(C)의 상부까지 연장되지 않을 수 있다 상기 제4 금속 패턴(212d)의 상부면에는 콘택 플러그가 구비되지 않을 수 있다.
예시적인 실시예에서, 상기 제1 금속 패턴(212a)의 제2 방향의 길이는 상기 제4 금속 패턴(212d)의 제2 방향의 길이보다 더 길 수 있다.
상기 제2 콘택 플러그(234a)는 상기 제2 방향이 길이 방향이 되게 배치될 수 있다. 예시적인 실시예에서, 상기 제2 방향의 단면도에서 볼 때, 상기 제2 콘택 플러그(234a)는 상기 제1 금속 패턴(212a)과 접하는 부위의 제2 방향의 폭이 상기 제2 층간 절연막(172)과 접하는 부위의 제2 방향의 폭과 동일하거나 더 작을 수 있다. 상기 제2 콘택 플러그(234a)는 상기 제4 금속 패턴(212d)의 상부면까지 연장되지 않을 수 있다.
상기 제2 및 제3 콘택 플러그(234a, 234b)의 상부면과 각각 접하면서 상기 제1 방향으로 연장되는 상부 배선 라인(260)이 구비될 수 있다. 상기 상부 배선 라인(260), 상기 제2 및 제3 콘택 플러그(234a, 234b), 제1 및 제2 금속 패턴(212a, 212b)에 의해, 상기 PMOS의 불순물 영역들 중 어느 하나와 상기 N-웰 탭 영역이 전기적으로 연결될 수 있다.
예시적인 실시예에서, 상기 제2 방향의 단면도에서 볼 때, 상기 상부 배선 라인(260)의 제2 방향의 폭은 그 하부의 상기 제2 콘택 플러그(234a)의 제2 방향의 폭과 실질적으로 동일할 수 있다.
도 11 내지 도 28은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
도 11, 13, 16, 18, 20, 22, 24. 25 및 27은 평면도이고, 도 12, 14, 15, 17, 19, 21, 23, 26 및 28은 단면도이다. 도 12, 15, 19, 21, 23, 26 및 28는 도 1의 I-I' 라인 부위를 따라 절단한 단면도이고, 도 14 및 도 17은 도 1의 II-II' 라인 부위를 따라 절단한 단면도이다.
도 11 및 도 12를 참조하면, PMOS 형성 영역(A), 경계 영역(C) 및 N-웰 탭 형성 영역(B)의 기판(100) 상에 저농도의 n형 불순물을 도핑하여 n-웰 영역(도시안됨)을 형성한다. 상기 N-웰 탭 형성 영역(B) 내의 기판(100)의 일부 영역에 고농도의 n형 불순물을 도핑하여 n-웰 탭 영역(102)을 형성한다. 예시적인 실시예에서, 상기 경계 영역의 일부분에도 상기 고농도의 n형 불순물이 도핑될 수 있으며, 이 경우 상기 n-웰 탭 영역(102)은 상기 경계 영역의 일부분까지 확장될 수 있다.
상기 기판(100)의 일부를 식각하여, 상기 제1 방향으로 연장되는 예비 액티브 패턴들을 형성하고, 상기 예비 액티브 패턴들 상에 상기 제1 방향으로 연장되는 예비 액티브 핀들을 각각 형성한다. 상기 기판(100)의 경계 영역(C)에 형성되는 예비 액티브 핀들을 제거하고, 그 사이의 예비 액티브 패턴들을 제거한다.
따라서, 상기 PMOS 영역(A)의 기판(100)에는 상기 제1 방향으로 연장되는 제1 액티브 패턴(110)이 형성될 수 있다. 상기 제1 액티브 패턴(110) 상에는, 상기 제1 액티브 패턴(110)의 상부면으로부터 돌출되고 상기 제1 방향으로 연장되는 제1 액티브 핀들(112)이 형성될 수 있다. 상기 N-웰 탭 형성 영역(B)의 기판(100)에는 상기 제1 방향으로 연장되는 제2 액티브 패턴(120)이 형성될 수 있다. 상기 제2 액티브 패턴(120) 상에는, 상기 제2 액티브 패턴(120)의 상부면으로부터 돌출되고 상기 제1 방향으로 연장되는 제2 액티브 핀들(122)이 형성될 수 있다. 또한, 상기 경계 영역(C)에서 상기 예비 액티브 패턴들이 제거된 부위에는 딥 소자 분리 트렌치가 형성될 수 있다.
상기 제1 액티브 핀들(112) 사이, 상기 제2 액티브 핀들(122) 사이 및 상기 딥 소자 분리 트렌치 사이에 소자 분리 패턴(130)을 형성한다. 상기 소자 분리 패턴(130)은 상기 제1 액티브 핀들(112)의 측벽 및 제2 액티브 핀들(122)의 측벽을 부분적으로 덮을 수 있다. 따라서, 상기 제1 및 제2 액티브 핀들(122)은 상기 소자 분리 패턴(130)의 상부면으로부터 돌출될 수 있다. 상기 소자 분리 패턴(130)은 예를들어, 실리콘 산화물을 포함할 수 있다.
도 13 및 도 14를 참조하면, 상기 제1 액티브 핀들(112)을 교차하는 제1 더미 게이트 구조물(140a) 및 제2 액티브 핀들(122)을 교차하는 제2 더미 게이트 구조물(140b)을 형성한다. 상기 제1 및 제2 더미 게이트 구조물(140a, 140b) 사이에는 절연 패턴(148)이 형성될 수 있다. 상기 제1 및 제2 더미 게이트 구조물들(140a, 140b)의 측벽 상에 스페이서(도시안됨)를 형성할 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 더미 게이트 구조물(140a, 140b)은 제2 방향으로 연장되는 더미 게이트 구조물을 형성한 후 상기 경계 영역(C) 상에 위치하는 더미 게이트 구조물을 절단함으로써 형성할 수 있다.
예시적인 실시예에서, 각각의 상기 제1 및 제2 더미 게이트 구조물(140a, 140b)은 더미 게이트 절연막(142), 더미 게이트 패턴(144) 및 제1 캡핑 패턴(146)을 포함할 수 있다. 상기 더미 게이트 절연막(142)은 예를들어, 실리콘 산화물을 포함할 수 있고, 상기 더미 게이트 패턴(144)은 예를들어, 폴리실리콘을 포함할 수 있고, 상기 제1 캡핑 패턴(146)은 예를들어, 실리콘 질화물을 포함할 수 있다.
도 15를 참조하면, 상기 제1 더미 게이트 구조물(140a)의 양 측의 제1 액티브 핀들(112)을 일부 제거하여 제1 리세스(도시안됨)를 형성한다. 상기 제1 리세스 내부에 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 제1 반도체 패턴들을 형성한다. 상기 제1 반도체 패턴은 실리콘 게르마늄을 포함할 수 있다. 상기 제1 반도체 패턴 내에는 P형 불순물이 도핑될 수 있다. 상기 제1 반도체 패턴은 PMOS FET의 소스/드레인 영역으로 제공되는 불순물 영역일 수 있다.
상기 제1 반도체 패턴은 단면에서 볼 때 측벽 중심부가 돌출되는 다각형의 형상을 가질 수 있다. 상기 제2 방향으로 서로 인접하는 상기 제1 반도체 패턴들은 상기 돌출되는 중심부가 서로 접촉할 수 있다. 따라서, 상기 제1 반도체 패턴들은 하나의 제1 반도체 구조물(150)로 제공될 수 있다.
또한, 상기 제2 더미 게이트 구조물(140b)의 양 측의 제2 액티브 핀들(122)을 일부 제거하여 제2 리세스(도시안됨)를 형성한다. 상기 제2 리세스 내부에 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 제2 반도체 패턴들을 형성한다. 상기 제2 반도체 패턴은 실리콘을 포함할 수 있다. 상기 제2 반도체 패턴 내에는 N형 불순물이 도핑될 수 있다. 상기 제2 반도체 패턴은 N-웰 탭 영역(102)과 연결될 수 있다.
상기 제2 반도체 패턴은 단면에서 볼 때 측벽 중심부가 돌출되는 다각형의 형상을 가질 수 있다. 상기 제2 방향으로 서로 인접하는 상기 제2 반도체 패턴들은 상기 돌출되는 중심부가 서로 접촉할 수 있다. 따라서, 상기 제2 반도체 패턴들은 하나의 제2 반도체 구조물(152)로 제공될 수 있다.
도 16 및 도 17을 참조하면, 상기 제1 반도체 구조물(150) 및 제2 반도체 구조물(152)을 덮는 제1 층간 절연막(도시안됨)을 형성한다. 상기 제1 및 제2 더미 게이트 구조물(140a, 140b)의 상부면이 노출되도록 상기 제1 층간 절연막을 평탄화한다. 이 후, 상기 제1 및 제2 더미 게이트 구조물(140a, 140b)을 제거하여 제1 및 제2 트렌치를 형성하고, 상기 제1 및 제2 트렌치 내에 각각 제1 및 제2 게이트 구조물(160a, 160b)을 형성한다.
예시적인 실시예에서, 상기 제1 게이트 구조물(160a)은 제1 게이트 절연막(162a), 제1 게이트 패턴(164a) 및 제1 상부 캡핑 패턴(166a)을 포함할 수 있다. 상기 제2 게이트 구조물(160b)은 제2 게이트 절연막(162b), 제2 게이트 패턴(164b) 및 제2 상부 캡핑 패턴(166b)을 포함할 수 있다.
상기 제1 및 제2 게이트 구조물(160a, 160b)을 덮는 제2 층간 절연막(172)을 형성한다.
도 18 및 도 19를 참조하면, 상기 제2 층간 절연막(172) 및 제1 층간 절연막(170)을 식각하여, 제1 개구부(200a), 제2 개구부(200b) 및 제3 개구부(200c)를 각각 형성한다.
상기 제1 개구부(200a)는 상기 PMOS 영역(A)의 일부의 제1 반도체 구조물(150) 상에 형성될 수 있다. 상기 제1 개구부(200a)는 상기 제2 방향이 길이 방향이 되도록 배치될 수 있다. 상기 제1 개구부(200a)는 상기 제1 반도체 구조물(150)과 마주하는 상기 제2 반도체 구조물(152)을 노출하지 않을 수 있다. 예시적인 실시예에서, 상기 제1 개구부(200a)는 상기 제1 반도체 구조물(150)의 상부면으로부터 상기 경계 영역(B) 상부까지 상기 제2 방향으로 연장될 수 있다. 예시적인 실시예에서, 상기 제1 개구부(200a)의 저면에는 상기 제1 반도체 구조물(150)의 일부 상부면 및 상기 경계 영역(C) 상의 제1 층간 절연막(170)이 노출될 수 있다. 상기 식각 공정에서, 상기 제1 반도체 구조물(150)의 상부가 일부 제거될 수도 있다. 후속 공정을 통해, 상기 제1 개구부(200a)는 PMOS FET의 일부 불순물 영역과 N-웰 탭 영역(102)을 전기적으로 연결시키기 위한 배선으로 형성될 수 있다.
상기 제2 개구부(200b)는 상기 N-웰 탭 영역(102) 상의 일부 제2 반도체 구조물(152) 상에 형성될 수 있다. 상기 제2 개구부(200b)는 상기 제1 개구부(200a)와 상기 제2 방향으로 서로 나란하지 않게 배치될 수 있다. 상기 제2 개구부(200b)는 상기 제2 방향이 길이 방향이 되도록 배치될 수 있다. 상기 제2 개구부(200b)는 상기 제2 반도체 구조물(152)과 마주하는 상기 제1 반도체 구조물(150)을 노출하지 않을 수 있다. 예시적인 실시예에서, 상기 제2 개구부(200b)는 상기 제2 반도체 구조물(152)의 상부면으로부터 상기 경계 영역(B) 상부까지 상기 제2 방향으로 연장될 수 있다. 예시적인 실시예에서, 상기 제2 개구부(200b)의 저면에는 상기 제2 반도체 구조물(152)의 일부 상부면 및 상기 경계 영역(B) 상의 제1 층간 절연막(170)이 노출될 수 있다. 상기 식각 공정에서, 상기 제2 반도체 구조물(152)의 상부가 일부 제거될 수도 있다. 후속 공정을 통해 상기 제2 개구부(200b)는 PMOS FET의 일부 불순물 영역과 N-웰 탭 영역(102)을 전기적으로 연결시키기 위한 배선으로 형성될 수 있다.
상기 제3 개구부(200c)는 PMOS FET의 일부 불순물 영역으로 제공되는 제1 반도체 구조물(150) 상에 형성될 수 있다. 후속 공정을 통해 상기 제3 개구부(200c) 내에 형성되는 배선은 PMOS FET과 N-웰 탭 영역(102)을 전기적으로 연결시키지 않을 수 있다. 예시적인 실시예에서, 제3 개구부(200c)의 저면에는 상기 제1 반도체 구조물(150)의 일부 상부면이 노출되고, 상기 경계 영역(C) 상의 제1 층간 절연막(170)은 노출되지 않을 수 있다.
도 20 및 도 21을 참조하면, 상기 제1 내지 제3 개구부(200a, 200b, 200c) 내부를 채우면서 상기 제2 층간 절연막(272) 상에 제1 금속막을 형성한다. 상기 제1 금속막은 예를들어, 텅스텐을 포함할 수 있다.
이 후, 상기 제2 층간 절연막(272)의 상부면이 노출되도록 제1 금속막을 평탄화함으로써, 상기 제1 개구부(200a) 내부에 제1 예비 금속 패턴(210a), 상기 제2 개구부(200b) 내부에 제2 예비 금속 패턴(210b) 및 상기 제3 개구부(200c) 내부에 제3 예비 금속 패턴(210c)을 각각 형성한다.
도 22 및 도 23을 참조하면, 상기 제1 내지 제3 예비 금속 패턴(210a, 210b, 210c)의 일부분을 덮는 식각 마스크 패턴(214)을 형성하고, 상기 식각 마스크 패턴을 이용하여 상기 제1 내지 제3 예비 금속 패턴(210a, 210b, 210c)의 상부를 일부 식각함으로써 제1 내지 제3 금속 패턴(212a, 212b, 212c)을 각각 형성한다.
상기 식각 마스크 패턴(214)이 형성된 부위의 상기 제1 내지 제3 금속 패턴(212a, 212b, 212c)은 제1 두께를 가질 수 있다. 상기 제1 두께는 상기 제1 내지 제3 예비 금속 패턴(210a, 210b, 210c)의 두께와 동일할 수 있다. 한편, 상기 식각 마스크 패턴(214)에 의해 노출되는 상기 제1 내지 제3 금속 패턴(212a, 212b, 212c)은 상기 제1 두께보다 얇은 제2 두께를 가질 수 있다. 상기 제1 내지 제3 금속 패턴(212a, 212b, 212c)은 상기 제1 두께를 가지는 부위 및 상기 제1 두께보다 얇은 제2 두께를 가지는 부위를 포함할 수 있다.
각각의 상기 제1 내지 제3 금속 패턴(212a, 212b, 212c)의 상부면에는 리세스 부위(R)를 포함하고 있다. 따라서, 각각의 상기 제1 내지 제3 금속 패턴(212a, 212b, 212c)은 상부면의 높이가 다른 부위를 포함할 수 있다. 각각의 상기 제1 내지 제3 금속 패턴(212a, 212b, 212c)의 상부면은 제1 높이를 가지는 제1 부위(a1) 및 제2 높이를 가지는 제2 부위(a2)를 포함할 수 있다.
예시적인 실시예에서, 상기 제1 내지 제3 금속 패턴(212a, 212b, 212c)은 국부적으로 두께가 얇은 부위를 포함함으로써, 기생 커패시턴스 감소 및 저항 조절을 수행할 수 있다.
일부 예시적인 실시예에서, 상기 제1 내지 제3 예비 금속 패턴의 상부를 일부 식각하는 공정이 생략될 수도 있다. 이 경우, 상기 제1 내지 제3 예비 금속 패턴을 제1 내지 제3 금속 패턴으로 사용하며, 각각의 상기 제1 내지 제3 금속 패턴은 동일한 상부면 높이를 가질 수 있다.
도 24를 참조하면, 상기 PMOS 영역(A) 상의 상기 제2 층간 절연막(172) 및 제1 층간 절연막(170)의 일부분을 식각하고, 상기 제1 게이트 구조물(160a)의 제2 캡핑 패턴을 식각하여 상기 제1 게이트 패턴을 노출하는 제1 콘택홀(도시안됨)을 형성한다. 상기 식각 공정에서, 상기 N-웰 탭 형성 영역(B) 상에는 상기 제1 콘택홀을 형성하지 않을 수 있다.
상기 제1 콘택홀 내부를 채우면서 상기 제2 층간 절연막(172) 상에 제2 금속막을 형성한다. 상기 제2 금속막은 예를들어, 텅스텐을 포함할 수 있다. 이 후, 상기 제2 층간 절연막(172)의 상부면이 노출되도록 제2 금속막을 평탄화함으로써, 상기 제1 콘택홀의 내부에 제1 콘택 플러그(240)를 형성한다. 상기 제1 콘택 플러그(240)는 상기 PMOS 영역(A) 상기 제1 게이트 패턴과 접촉할 수 있다. 상기 제1 콘택 플러그(240)를 통해 상기 제1 게이트 패턴에 전기적 신호가 인가될 수 있다.
그러나, 상기 N-웰 탭 형성 영역(B) 상의 제2 게이트 패턴 상에는 제1 콘택 플러그가 형성되지 않을 수 있다. 상기 제2 게이트 패턴에는 전기적 신호가 인가되지 않을 수 있다. 그러므로, 상기 제2 게이트 패턴은 실재 동작하지 않는 게이트일 수 있다.
도 25 및 도 26을 참조하면, 상기 제1 내지 제3 금속 패턴(212a, 212b, 212c) 및 제2 층간 절연막(172) 상에 제3 층간 절연막(230)을 형성한다.
상기 제3 층간 절연막(230)의 일부를 식각하여, 상기 제1 금속 패턴(212a)의 상부면을 노출하는 제2 콘택홀(232a), 상기 제2 금속 패턴(212b)의 상부면을 노출하는 제3 콘택홀 및 상기 제3 금속 패턴(212c)의 상부면을 노출하는 제4 콘택홀을 각각 형성한다.
상기 제3 내지 제4 콘택홀 내부를 채우면서 상기 제3 층간 절연막(230) 상에 제3 금속막을 형성한다. 상기 제3 금속막은 예를들어, 텅스텐을 포함할 수 있다.
이 후, 상기 제3 층간 절연막(230)의 상부면이 노출되도록 상기 제3 금속막을 평탄화한다. 따라서, 상기 제2 콘택홀(232a) 내에 제2 콘택 플러그(234a), 상기 제3 콘택홀 내에 제3 콘택 플러그(234b) 및 상기 제4 콘택홀 내에 제4 콘택 플러그(234c)를 각각 형성한다.
상기 제2 내지 제4 콘택 플러그(234a, 234b, 234c) 아래에 배치되는 제1 내지 제3 금속 패턴(212a, 212b, 212c)은 상기 PMOS FET의 불순물 영역으로 제공되는 제1 반도체 구조물(150)과 상기 N-웰 탭 영역(102)과 연결되는 제2 반도체 구조물(152)을 서로 직접 연결하지 않을 수 있다. 그러므로, 상기 제2 내지 제4 콘택 플러그(234a, 234b, 234c)는 애노딕 부식(anodic corrosion)에 따라 상부의 금속이 소모되거나 제거되는 불량이 발생되지 않을 수 있다. 따라서, 상기 제2 내지 제4 콘택 플러그(234a, 234b, 234c)은 목표한 상부면 높이를 가질 수 있다.
상기 공정에서, 제2 콘택 플러그(234a)를 형성하기 위한 제2 콘택홀(232a)의 위치에 따라 도 1 또는 도 5에 도시된 반도체 소자가 형성될 수 있다.
예를들어, 상기 제2 콘택 플러그(234a)는 상기 제1 금속 패턴(212a)과 접하는 부위의 폭이 상기 제2 층간 절연막(172)과 접하는 부위의 폭보다 동일하거나 더 작게 형성할 수 있다. 다른 예로, 도 5에 도시된 것과 같이, 상기 제2 콘택 플러그(234a)는 상기 제1 금속 패턴(212a)과 접하는 부위의 폭이 상기 제2 층간 절연막(172)과 접하는 부위의 폭보다 더 크게 형성할 수 있다.
도 27 및 도 28을 참조하면, 상기 제3 층간 절연막(230) 상에 제4 층간 절연막(250)을 형성한다.
상기 제4 층간 절연막(250)의 일부를 식각하여 제4 개구부(252)를 형성한다. 상기 제4 개구부(252)는 상기 제2 및 제3 콘택 플러그(234a, 234b)의 상부면을 노출하면서 상기 제1 방향으로 연장될 수 있다.
상기 제4 개구부(252) 내부에 제4 금속막을 형성한다. 상기 제4 금속막은 예를들어, 구리를 포함할 수 있다.
이 후, 상기 제4 층간 절연막(250)의 상부면이 노출되도록 상기 제4 금속막을 평탄화한다. 따라서, 상기 제4 개구부(252) 내부에 제1 상부 배선 라인(260)을 형성한다.
상기 공정에서, 상기 상부 배선 라인(260)을 형성하기 위한 제4 개구부(252)의 위치에 따라 도 1 또는 도 5에 도시된 반도체 소자가 형성될 수 있다.
예를들어, 도 1에 도시된 것과 같이, 상기 제2 방향의 단면도에서 볼 때, 상기 상부 배선 라인(260)의 제2 방향의 폭은 그 하부의 상기 제2 콘택 플러그(234a)의 폭과 실질적으로 동일할 수 있다. 다른 예로, 도 5에 도시된 것과 같이, 상기 제2 방향의 단면도에서 볼 때, 상기 제2 방향의 단면도에서 볼 때, 상기 상부 배선 라인(260)의 제2 방향의 폭은 그 하부의 상기 제2 콘택 플러그(234a)의 폭보다 더 클 수 있다.
도시하지는 않았지만, 상기 상부 배선 라인 상에 상기 제1 콘택 플러그와 전기적으로 연결되는 상부 배선 및 제4 콘택 플러그와 전기적으로 연결되는 상부 배선을 더 형성할 수 있다.
도 29는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도이다.
도 11 내지 도 28을 참조로 설명한 반도체 소자 제조 공정과 유사한 공정을 통해 도 7 및 8에 도시된 반도체 소자를 제조할 수 있다.
먼저, 도 11 내지 도 17을 참조로 설명한 공정을 동일하게 수행한다.
도 29를 참조하면, 도 18 및 도 19를 참조로 설명한 공정을 수행할 때 상기 제4 금속 패턴이 형성될 부위에 제4 개구부(200d)를 더 형성한다. 상기 제4 개구부(200d)는 상기 제1 개구부와 상기 제2 방향으로 마주하는 제2 반도체 구조물(152) 상에 형성될 수 있다. 상기 제4 개구부(200d)의 저면에는 상기 n-웰 탭 형성 영역(B) 상의 제2 반도체 구조물(152) 및 상기 경계 영역 상의 층간 절연막이 노출될 수 있다.
이 후, 도 20 내지 도 28을 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여 도 29에 도시된 반도체 소자를 제조할 수 있다. 다만, 도 25 및 도 26을 참조로 설명한 공정을 수행할 때, 상기 제2 콘택 플러그(234a)는 상기 제1 금속 패턴(212a)과 접하는 부위의 폭이 상기 제2 층간 절연막(172)과 접하는 부위의 폭보다 더 크게 형성할 수 있다.
또한, 도 27 및 도 28을 참조로 설명한 공정을 수행할 때, 상기 제2 방향의 단면도에서 볼 때, 상기 상부 배선 라인(260)의 제2 방향의 폭은 그 하부의 상기 제2 콘택 플러그(234a)의 제2 방향의 폭보다 더 크게 되도록 형성할 수 있다.
도 30은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도이다.
도 11 내지 도 28을 참조로 설명한 반도체 소자 제조 공정과 유사한 공정을 통해 도 9 및 10에 도시된 반도체 소자를 제조할 수 있다.
먼저, 도 11 내지 도 17을 참조로 설명한 공정을 동일하게 수행한다.
도 30을 참조하면, 도 18 및 도 19를 참조로 설명한 공정을 수행할 때 상기 제4 금속 패턴이 형성될 부위에 제4 개구부(200d)를 더 형성한다. 상기 제4 개구부(200d)는 상기 제1 개구부와 상기 제2 방향으로 마주하는 제2 반도체 구조물(152) 상에 형성될 수 있다. 상기 제4 개구부(200d)의 저면에는 상기 n-웰 탭 형성 영역(B) 상의 제2 반도체 구조물(152)이 노출되며, 상기 경계 영역 상의 층간 절연막은 노출되지 않을 수 있다.
이 후, 도 20 내지 도 28을 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여 도 30에 도시된 반도체 소자를 제조할 수 있다. 다만, 도 25 및 도 26을 참조로 설명한 공정을 수행할 때, 상기 제2 콘택 플러그(234a)는 상기 제1 금속 패턴(212a)과 접하는 부위의 폭이 상기 제2 층간 절연막(172)과 접하는 부위의 폭과 동일하거나 더 작게 형성할 수 있다.
또한, 도 27 및 도 28을 참조로 설명한 공정을 수행할 때, 상기 제2 방향의 단면도에서 볼 때, 상기 상부 배선 라인(260)의 제2 방향의 폭은 그 하부의 상기 제2 콘택 플러그(234a)의 제2 방향의 폭과 실질적으로 동일하게 형성할 수 있다.
설명한 것과 같이, 상기 반도체 소자는 연결 불량이 감소될 수 있다. 이에 따라, 반도체 소자는 목표한 전기적 특성을 가질 수 있다.
100 : 기판 102 : n-웰 탭 영역
112 : 제1 액티브 핀 122 : 제2 액티브 핀
150 : 제1 반도체 구조물 152 : 제2 반도체 구조물
160a : 제1 게이트 구조물 160b : 제2 게이트 구조물
212a : 제1 금속 패턴 212b : 제2 금속 패턴
212c : 제3 금속 패턴 212d : 제4 금속 패턴
240 : 제1 콘택 플러그 234a : 제2 콘택 플러그
234b : 제3 콘택 플러그 234c : 제4 콘택 플러그
260 : 상부 배선 라인

Claims (10)

  1. PMOS 영역, N-웰 탭 형성 영역 및 PMOS 영역과 N-웰 탭 형성 영역 사이의 경계 영역을 포함하는 기판;
    상기 PMOS 영역에 구비되고, 제1 방향으로 연장되는 제1 액티브 핀들;
    상기 제1 액티브 핀들 상에 구비되고, 상기 제1 액티브 핀들을 가로지르고 상기 제1 방향과 수직한 제2 방향으로 연장되고, 일 단부가 경계 영역에 위치하는 제1 게이트 구조물;
    상기 제1 게이트 구조물 양 측의 상기 제1 액티브 핀들 상에 구비되고, 상기 제1 액티브 핀들을 서로 연결하고, P형 불순물이 도핑된 제1 반도체 구조물;
    상기 N-웰 탭 형성 영역의 기판에 N 불순물이 도핑된 N-웰 탭 영역;
    상기 N-웰 탭 형성 영역에 구비되고, 상기 제1 방향으로 연장되는 제2 액티브 핀들;
    상기 제2 액티브 핀들 상에 구비되고, 상기 제2 액티브 핀들을 가로지르고 상기 제2 방향으로 연장되고, 일 단부가 경계 영역에 위치하는 제2 게이트 구조물;
    상기 제2 게이트 구조물 양 측의 상기 제2 액티브 핀들 상에 구비되고, 상기 제2 액티브 핀들을 서로 연결하고, N형 불순물이 도핑된 제2 반도체 구조물;
    상기 제1 반도체 구조물들 중 적어도 하나의 상부면 상에 구비되고, 일 단부가 상기 경계 영역까지 연장된 제1 금속 패턴;
    상기 제2 반도체 구조물 중 적어도 하나의 상부면 상에 구비되고, 일 단부가 상기 경계 영역까지 연장된 제2 금속 패턴;
    상기 제1 금속 패턴 상에 구비되는 제1 콘택 플러그;
    싱기 제2 금속 패턴 상에 구비되는 제2 콘택 플러그; 및
    상기 제1 및 제2 콘택 플러그 상에, 상기 제1 및 제2 콘택 플러그와 접하도록 연장되는 상부 배선을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 제2 방향으로 상기 제1 금속 패턴과 마주하는 상기 N-웰 탭 형성 영역 상에는 금속 패턴이 배치되지 않는 반도체 소자.
  3. 제1항에 있어서, 상기 제2 방향으로 상기 제1 금속 패턴과 마주하는 상기 N-웰 탭 형성 영역 상에는, 상기 제1 금속 패턴과 이격되고 상기 N-웰 탭 영역과 전기적으로 연결되고, 일 단부가 상기 경계 영역까지 연장된 제3 금속 패턴이 더 구비되는 반도체 소자.
  4. 제1항에 있어서, 각각의 상기 제1 및 제2 금속 패턴은 상기 제2 방향으로 연장되는 반도체 소자.
  5. 제1항에 있어서, 상기 제1 및 제2 금속 패턴은 상기 제2 방향으로 서로 나란하지 않게 배치되는 반도체 소자.
  6. 제1항에 있어서, 상기 제1 콘택 플러그의 저면은 상기 제1 금속 패턴과 접하는 제1 부위 및 상기 제1 금속 패턴과 접하지 않는 제2 부위를 포함하는 반도체 소자.
  7. 제1항에 있어서, 상기 제1 반도체 구조물은 실리콘 게르마늄을 포함하고, 상기 제2 반도체 구조물은 실리콘을 포함하는 반도체 소자.
  8. 제1항에 있어서, 상기 제1 금속 패턴의 상부면은 제1 높이를 가지는 제1 부위 및 제2 높이를 가지는 제2 부위를 포함하는 반도체 소자.
  9. 제1항에 있어서, 상기 제1 게이트 구조물의 상에, 상기 제1 게이트 구조물과 전기적으로 연결되는 제3 콘택 플러그가 더 포함되는 반도체 소자.
  10. PMOS 영역, N-웰 탭 형성 영역 및 PMOS 영역과 N-웰 탭 형성 영역 사이의 경계 영역을 포함하는 기판;
    상기 PMOS 영역 상에 구비되는 PMOS 핀 전계효과 트랜지스터들;
    상기 N-웰 탭 형성 영역의 기판에 N형 불순물이 도핑된 N-웰 탭 영역;
    상기 PMOS 핀 전계효과 트랜지스터들의 적어도 하나의 불순물 영역과 연결되고, 일 단부가 상기 경계 영역까지 연장된 제1 금속 패턴;
    상기 N-웰 탭 영역과 전기적으로 연결되고, 일 단부가 상기 경계 영역까지 연장된 제2 금속 패턴;
    상기 제1 금속 패턴 상에 구비되는 제1 콘택 플러그;
    싱기 제2 금속 패턴 상에 구비되는 제2 콘택 플러그; 및
    상기 제1 및 제2 콘택 플러그 상에, 상기 제1 및 제2 콘택 플러그와 접하도록 연장되는 상부 배선을 포함하는 반도체 소자.
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