KR20230123177A - 트랜지스터 - Google Patents

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KR20230123177A
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KR
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region
threshold voltage
substrate
adjusting
drain region
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Application number
KR1020220019976A
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맹우열
이형진
신휘철
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삼성전자주식회사
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Abstract

트랜지스터는, 벌크 영역에 P형-써브 영역을 포함하는 기판이 구비된다. 상기 기판 상부에, P형 불순물이 도핑된 웰 영역이 구비된다. 상기 웰 영역 상의 기판 상에, 게이트 절연막, 제1 문턱전압 조절용 도전 패턴, 제2 문턱전압 조절용 도전 패턴 및 게이트 전극을 포함하는 게이트 구조물이 구비된다. 상기 게이트 구조물의 제1 측과 인접한 기판 상부에 드레인 영역이 구비된다. 상기 게이트 구조물의 제1 측과 마주하는 제2 측과 인접한 기판 상부에, N형 불순물이 도핑된 소오스 영역이 구비된다. 상기 드레인 영역은 기판 표면으로부터 하방으로 차례로 배치되는 고농도 N형 불순물 영역, N형 불순물 영역 및 저농도 P형 불순물 영역을 포함한다. 상기 드레인 영역의 저면부 아래에는 상기 웰 영역 및 P-형 써브 영역의 경계부가 위치한다. 상기 트랜지스터는 높은 신뢰성을 가질 수 있다.

Description

트랜지스터{TRANSISTOR}
본 발명은 트랜지스터에 관한 것이다. 보다 상세하게, 본 발명은 고전압 전력 트랜지스터에 관한 것이다.
고전압 전력 트랜지스터는 LDMOS(Lateral Double-diffused Metal Oxide Semiconductor) 트랜지스터가 사용될 수 있다. 상기 LDMOS 트랜지스터의 게이트 전극과 드레인 영역에 바이어스가 인가되면, 기판의 표면에서 저항이 가장 적고, 기판의 벌크 영역에서 저항이 크기 때문에 대부분의 전류가 기판의 표면을 따라 흐르게 된다. 따라서, 기판 표면에 인접하는 드레인 영역의 측벽 주변에 전계가 집중된다. 상기 드레인 영역 부위에 전계가 집중되면, 브레이크 다운에 대한 내압 특성이 좋지 않게 된다. 높은 브레이크 다운 전압 및 높은 신뢰성을 가지기 위하여 LDMOS 트랜지스터의 드리프트 영역의 길이를 증가시켜야 하지만, 이는 트랜지스터의 수평 면적이 증가하는 원인이 된다. 따라서, 드리프트 영역의 길이를 증가하지 않으면서도 내압 특성이 우수한 고전압 전력 트랜지스터에 대한 개발이 요구된다.
본 발명의 일 과제는 신뢰성 및 전기적 특성이 우수한 고전압 전력 트랜지스터를 제공하는데 있다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 트랜지스터는, 벌크 영역에 P형 불순물이 도핑된 P형-써브 영역을 포함하는 기판이 구비된다. 상기 기판 상부에, P형 불순물이 도핑된 웰 영역이 구비된다. 상기 웰 영역 상의 기판 상에, 게이트 절연막, 제1 문턱전압 조절용 도전 패턴, 제2 문턱전압 조절용 도전 패턴 및 게이트 전극을 포함하는 게이트 구조물이 구비된다. 상기 게이트 구조물의 제1 측과 인접한 기판 상부에 드레인 영역이 구비된다. 그리고, 상기 게이트 구조물의 제1 측과 마주하는 제2 측과 인접한 기판 상부에, N형 불순물이 도핑된 소오스 영역이 구비된다. 상기 드레인 영역은 기판 표면으로부터 하방으로 차례로 배치되는 고농도 N형 불순물 영역, N형 불순물 영역 및 저농도 P형 불순물 영역을 포함한다. 상기 드레인 영역의 저면부 아래에는 상기 웰 영역 및 P-형 써브 영역의 경계부가 위치한다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 트랜지스터는, 벌크 영역에 P형 불순물이 도핑된 P형-써브 영역을 포함하는 기판이 구비된다. 상기 기판 상부에, P형 불순물이 도핑된 웰 영역이 구비된다. 상기 기판 상에, 상기 웰 영역의 기판 상부면의 일부를 노출하는 게이트 트렌치를 포함하는 층간 절연막이 구비된다. 상기 게이트 트렌치 내에 게이트 구조물이 구비된다. 상기 게이트 구조물의 제1 측과 인접한 기판 상부에 구비되고, 상기 기판 표면으로부터 하방으로 갈수록 불순물의 농도가 감소되는 드레인 영역이 구비된다. 상기 게이트 구조물의 제1 측과 마주하는 제2 측과 인접한 기판 상부에 구비되고, N형 불순물이 도핑된 소오스 영역을 포함한다. 상기 게이트 구조물은, 상기 게이트 트렌치의 측벽 및 저면 상에 구비되는 게이트 절연막을 포함한다. 상기 게이트 절연막 상에, 상기 게이트 트렌치의 제1 부위 상에 형성되고, 제1 두께를 가지는 제1 문턱전압 조절용 도전 패턴이 구비된다. 상기 게이트 절연막 상에, 상기 게이트 트렌치의 제2 부위 상에 형성되고, 상기 제1 두께와 다른 제2 두께를 가지는 제2 문턱전압 조절용 도전 패턴이 구비된다. 상기 제1 및 제2 문턱전압 조절용 도전 패턴 상에 게이트 전극이 구비된다. 상기 드레인 영역의 저면부 아래에는 상기 웰 영역 및 P-형 써브 영역의 경계부가 위치한다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 트랜지스터는, 기판으로부터 돌출된 액티브 핀들이 구비된다. 액티브 핀들 사이의 하부를 채우는 소자 분리 패턴이 구비된다. 상기 액티브 핀들에 형성되고, P형 불순물이 도핑된 P형-써브 영역이 구비된다. 상기 액티브 핀의 상부에, P형 불순물이 도핑된 웰 영역이 구비된다. 상기 웰 영역 상의 액티브 핀의 표면 상에, 게이트 절연막, 제1 문턱전압 조절용 도전 패턴, 제2 문턱전압 조절용 도전 패턴 및 게이트 전극을 포함하는 게이트 구조물이 구비된다. 상기 게이트 구조물의 제1 측과 인접한 액티브 핀에 드레인 영역이 구비된다. 상기 게이트 구조물의 제1 측과 마주하는 제2 측과 인접한 액티브 핀에 구비되고, N형 불순물이 도핑된 소오스 영역이 구비된다. 상기 드레인 영역은 기판 표면으로부터 하방으로 차례로 배치되는 고농도 N형 불순물 영역, N형 불순물 영역 및 저농도 P형 불순물 영역을 포함한다. 상기 드레인 영역의 저면부 아래에는 상기 웰 영역 및 P-형 써브 영역의 경계부가 위치한다.
예시적인 실시예들에 따른 트랜지스터는 드레인 영역과 인접하는 게이트 구조물 부위에서 낮은 문턱전압을 갖도록 함으로써, 고주파 동작 특성을 가질 수 있다. 또한, 상기 트랜지스터에서, 고농도의 P-N 접합 부위가 감소됨으로써 브레이크 다운에 대한 내압 특성이 개선될 수 있다.
도 1은 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
도 2 내지 도 11은 도 1에 도시된 고전압 전력 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
도 13은 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 사시도이다.
도 14는 도 13에 도시된 고전압 전력 트랜지스터의 액티브 핀을 나타내는 사시도이다.
도 15는 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
도 16은 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
도 17은 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
도 18 및 도 19는 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 평면도 및 단면도이다.
도 20 및 도 21은 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 평면도 및 단면도이다.
도 22는 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
도 23은 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
도 24는 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
도 25는 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
도 26은 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
도 27은 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
이하의 고전압 전력 트랜지스터는 N형 트랜지스터로 설명한다. 그러나, 각 불순물 영역에서 불순물이 반대의 도전형으로 도핑되면 P형 트랜지스터로 제공될 수 있다.
도 1을 참조하면, 기판(100)이 마련된다.
상기 기판(100)은 단결정 실리콘 웨이퍼를 포함할 수 있다. 일부 실시예에서, 상기 기판(100)은 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함하는 웨이퍼(wafer)일 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 웨이퍼 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 웨이퍼일 수 있다.
상기 기판(100) 상에는 게이트 구조물(180)이 구비될 수 있다. 상기 게이트 구조물(180)의 양 측과 인접하는 기판(100) 상부에는 소오스 영역(122) 및 드레인 영역(120)이 구비될 수 있다.
상기 기판(100)의 벌크 영역은 저농도의 P형 불순물이 도핑된 P-형 써브(sub) 영역(102)일 수 있다. 상기 기판(100)의 상부에는 P-웰 영역(104)이 구비될 수 있다. 상기 P-웰 영역(104)은 적어도 상기 게이트 구조물(180)의 하부면과 오버랩되도록 위치할 수 있다. 상기 P-웰 영역(104)은 상기 고전압 전력 트랜지스터에서 드리프트 전류가 흐르기 위한 웰 영역으로 제공될 수 있다.
상기 드레인 영역(120)은 상기 게이트 구조물(180)의 제1 측에 인접하는 기판(100) 상부에 위치할 수 있다.
상기 드레인 영역(120)은 기판(100) 상부 표면으로부터 하방으로 갈수록 점진적으로 불순물의 도핑 농도가 낮아질 수 있다. 또한, 상기 드레인 영역(120)에서, 최하부에 도핑된 불순물의 도전형은 상부에 도핑된 불순물의 도전형과 서로 다를 수 있다. 상기 드레인 영역(120)은 상부에 위치하는 N형 불순물 영역 및 최하부에 위치하는 P형 불순물 영역을 포함할 수 있다.
상기 드레인 영역(120)은 고농도 N형 불순물 영역(120a), N형 불순물 영역(120b) 및 저농도 P형 불순물 영역(120c)을 포함할 수 있다. 상기 고농도 N형 불순물 영역(120a), N형 불순물 영역(120b) 및 저농도 P형 불순물 영역(120c)은 기판(100) 상부 표면으로부터 하방으로 차례로 배치될 수 있다. 상기 N형 불순물 영역(120b)의 불순물 농도는 상기 고농도 N형 불순물 영역(120a)의 불순물 농도보다 낮을 수 있다.
상기 드레인 영역(120)의 도핑 농도가 기판(100) 상부 표면으로부터 하방으로 갈수록 점진적으로 감소됨에 따라, 상기 드레인 영역(120)으로 인가되는 전계가 상기 기판(100) 내부로 갈수록 감소될 수 있다. 따라서, 상기 고전압 전력 트랜지스터를 동작시켰을 때 핫 케리어 주입이 억제될 수 있고, 이에 따라 신뢰성 불량이 감소될 수 있다.
상기 드레인 영역(120)의 하부 계면의 적어도 일부는 상기 P-웰 영역(104)과 접하도록 형성되고, 상기 드레인 영역(120)의 하부 계면의 나머지 일부는 상기 P-형 써브 영역(102)과 접하도록 형성될 수 있다. 상기 드레인 영역(120)의 저면부의 아래에는 상기 P-웰 영역(104)과 P-형 써브 영역(102)의 경계부가 위치할 수 있다.
상기 드레인 영역(120)의 하부에는 상기 저농도 P형 불순물 영역(120c)이 위치하므로, 상기 저농도 P형 불순물 영역(120c)의 저면은 상기 P-웰 영역(104) 및 P-형 써브 영역(102)과 각각 접할 수 있다. 상기 저농도 P형 불순물 영역(120c), P-웰 영역(104) 및 P-형 써브 영역(102)은 모두 저농도의 P형 불순물이 도핑되어 있으므로, 이들이 서로 접하는 경계부에서의 불순물의 농도 차이가 감소될 수 있다.
이와 같이, 상기 드레인 영역(120)의 전체 계면이 상기 P-웰 영역(104)과 접하지 않을 수 있다. 즉, 상기 드레인 영역(120)에서, 소오스 영역(122)으로 향하는 부위의 경계만 상기 P-웰 영역(104)과 접할 수 있다. 이에 따라, 고전압 전력 트랜지스터에서, 고농도의 P-N 접합 부위가 감소됨으로써 전계가 감소될 수 있어서 브레이크 다운에 대한 내압 특성이 개선될 수 있다.
상기 소오스 영역(122)은 상기 게이트 구조물(180)의 제1 측과 마주하는 제2 측에 인접한 기판(100) 상부에 위치할 수 있다.
상기 소오스 영역(122)은 고농도의 N형 불순물이 도핑된 영역일 수 있다. 상기 소오스 영역(122)은 상기 P-웰 영역(104) 내에 위치할 수 있다. 즉, 상기 소오스 영역(122)의 전체의 계면이 상기 P-웰 영역(104)과 접할 수 있다.
이와 같이, 상기 드레인 영역(120)의 도핑 구조 및 소오스 영역(122)의 도핑 구조가 서로 다를 수 있다.
예시적인 실시예에서, 상기 드레인 영역(120)은 상기 게이트 구조물(180)의 저면과 오버랩되지 않을 수 있다. 상기 드레인 영역(120)은 상기 게이트 구조물(180)의 제1 측벽으로부터 외측의 기판(100) 상부에 위치할 수 있다. 상기 드레인 영역(120)은 상기 게이트 구조물(180)의 일 단부로부터 이격되게 배치되지 않을 수 있다. 그러므로, 상기 고전압 전력 트랜지스터가 차지하는 수평 면적이 감소될 수 있다. 또한, 상기 드레인 영역(120)이 상기 게이트 구조물(180)에 인접하게 배치됨으로써, 채널에 흐르는 전류가 증가되어 고주파 동작 특성이 개선될 수 있다.
예시적인 실시예에서, 상기 소오스 영역(122)은 상기 게이트 구조물(180)의 저면과 오버랩되지 않을 수 있다. 상기 소오스 영역(122)은 상기 게이트 구조물(180)의 제2 측벽으로부터 외측의 기판(100) 상부에 위치할 수 있다. 상기 소오스 영역(122)은 상기 게이트 구조물(180)의 일 단부로부터 이격되게 배치되지 않을 수 있다.
상기 게이트 구조물(180)은 게이트 절연막(143), 제1 문턱전압 조절용 도전 패턴(160), 제2 문턱전압 조절용 도전 패턴(162) 및 게이트 전극(150a)을 포함할 수 있다. 또한, 상기 제1 문턱전압 조절용 도전 패턴(160), 제2 문턱전압 조절용 도전 패턴(162) 및 게이트 전극(150a) 상에 캡핑 패턴(170)이 더 구비될 수도 있다. 상기 캡핑 패턴(170)은 실리콘 질화물을 포함할 수 있다.
상기 게이트 구조물(180)은 상기 소오스 및 드레인 영역(122, 120) 사이의 기판(100) 상에 형성될 수 있다. 상기 게이트 구조물(180)은 P-웰 영역(104) 상에 배치될 수 있다.
상기 게이트 구조물(180) 양 측의 기판(100) 상에는 층간 절연막(130)이 구비될 수 있다. 상기 층간 절연막(130) 내에는 게이트 트렌치가 구비되고, 상기 게이트 트렌치 내부에 상기 게이트 구조물(180)이 형성될 수 있다.
상기 게이트 절연막(143)은 패드 산화막(140) 및 고유전율을 가지는 금속 산화막 패턴(142a)을 포함할 수 있다. 상기 패드 산화막(140)은 게이트 트렌치의 하부면의 기판(100) 상에 형성될 수 있다. 상기 금속 산화막 패턴(142a)은 상기 게이트 트렌치의 측벽 및 패드 산화막(140)의 상부면 상에 컨포멀하게 형성될 수 있다.
상기 패드 산화막(140)은 상기 기판(100)과 금속 산화막 패턴(142a) 사이에 배치될 수 있다. 상기 패드 산화막(140)은 실리콘 산화물을 포함할 수 있다. 상기 패드 산화막(140)은 열산화 공정을 통해 형성할 수 있다. 상기 금속 산화막 패턴(142a)은 예를들어, 하프늄 산화물을 포함할 수 있다.
상기 게이트 절연막(143) 상에는 제1 문턱전압 조절용 도전 패턴(160) 및 제2 문턱전압 조절용 도전 패턴(162)이 구비될 수 있다. 상기 제1 문턱전압 조절용 도전 패턴(160) 및 제2 문턱전압 조절용 도전 패턴(162)은 실질적으로 동일한 물질을 포함할 수 있다. 다만, 상기 제1 문턱전압 조절용 도전 패턴(160) 및 제2 문턱전압 조절용 도전 패턴(162)은 서로 다른 두께를 가질 수 있다.
상기 제1 문턱전압 조절용 도전 패턴(160)은 상기 드레인 영역(120) 측에 보다 가깝게 위치하는 게이트 트렌치의 제1 측벽 및 게이트 트렌치의 하부면 상에 컨포멀하게 형성될 수 있다. 상기 제1 문턱전압 조절용 도전 패턴(160)은 제1 두께(t1)를 가질 수 있다.
상기 제2 문턱전압 조절용 도전 패턴(162)은 상기 소오스 영역(122) 측에 보다 가깝게 위치하는 게이트 트렌치의 제2 측벽 및 게이트 트렌치의 하부면 상에 컨포멀하게 형성될 수 있다. 상기 제2 문턱전압 조절용 도전 패턴(162)은 상기 제1 두께(t1)보다 두꺼운 제2 두께(t2)를 가질 수 있다. 상기 제1 및 제2 문턱전압 조절용 도전 패턴(160, 162)의 일 단부가 접하여 서로 연결될 수 있다.
상기 제1 및 제2 문턱전압 조절용 도전 패턴(160, 162)은 티타늄 질화물, 티타늄, 탄탈륨 질화물 또는 탄탈륨을 포함할 수 있다.
상기 고전압 전력 트랜지스터에서, 상기 제1 문턱전압 조절용 도전 패턴(160)은 제1 문턱전압을 가지도록 조절하고, 상기 제2 문턱전압 조절용 도전 패턴(162)은 상기 제1 문턱전압보다 높은 제2 문턱전압을 가지도록 조절할 수 있다.
상기 고전압 전력 트랜지스터의 상기 드레인 영역(120)에는 상대적으로 높은 전압이 인가되고, 상기 드레인 영역(120)에 인접한 부위에서 문턱전압이 낮으므로 채널에 흐르는 전류가 증가될 수 있다. 따라서, 상기 고전압 전력 트랜지스터는 게인(Gm)이 높아지게 되어, 고주파 특성이 개선될 수 있다.
상기 게이트 전극(150a)은 상기 제1 문턱전압 조절용 도전 패턴(160) 및 제2 문턱전압 조절용 도전 패턴(162) 상에 구비될 수 있다. 상기 게이트 전극(150a)은 상기 게이트 트렌치 내부를 채울 수 있다. 상기 게이트 전극은 금속 물질을 포함할 수 있다. 예를들어, 상기 게이트 전극(150a)은 텅스텐을 포함할 수 있다.
설명한 것과 같이, 상기 고전압 전력 트랜지스터는 상기 브레이크 다운에 대한 내압 특성이 개선되고, 신뢰성 불량이 감소될 수 있다. 또한, 우수한 고주파 특성을 가질 수 있어서, 파워 증폭기로 사용될 수 있다.
도 2 내지 도 11은 도 1에 도시된 고전압 전력 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 2를 참조하면, 기판(100) 전면에 저농도의 P형 불순물을 도핑하여, 기판(100)의 벌크 영역에 저농도의 P형 불순물이 도핑된 P-형 써브(sub) 영역(102)을 형성한다.
상기 기판(100)의 상부에 저농도의 P형 불순물을 도핑하여, 상기 기판(100)의 상부에 P-웰 영역(104)을 형성한다. 상기 P-웰 영역(104)은 상기 기판에서 고전압 전력 트랜지스터가 형성될 부위에 형성될 수 있다. 상기 P-웰 영역(104)은 상기 고전압 전력 트랜지스터에서 드리프트 전류가 흐르기 위한 웰 영역으로 제공될 수 있다. 상기 P-웰 영역(104)은 상기 고전압 전력 트랜지스터의 게이트 구조물의 하부면 아래, 소오스 영역의 형성 부위 및 드레인 영역의 형성 부위의 일부분에 위치하도록 형성될 수 있다.
상기 기판(100)의 상부면 상에 더미 게이트 구조물(116)을 형성한다. 예시적인 실시예에서, 상기 더미 게이트 구조물(116)은 더미 게이트 절연막(110), 폴리실리콘 패턴(112) 및 하드 마스크 패턴(114)이 적층된 구조를 가질 수 있다.
도 3을 참조하면, 상기 기판(100) 상에, 상기 더미 게이트 구조물(116)의 제1 측벽에 인접하는 기판(100)의 상부를 노출하는 제1 이온주입 마스크(도시안됨)를 형성한다.
상기 제1 이온주입 마스크에 의해 노출된 기판(100) 상부에, 도핑 깊이를 서로 다르게 하여 불순물들을 순차적으로 도핑함으로써, 드레인 영역(120)을 형성한다. 상기 드레인 영역(120)은 기판(100) 상부로부터 하방으로 순차적으로 고농도 N형 불순물 영역(120a), N형 불순물 영역(120b) 및 저농도 P형 불순물 영역(120c)이 배치될 수 있다.
일 예로, 상기 기판에 저농도의 P형 불순물을 도핑하여 저농도 P형 불순물 영역(120c)을 형성한다. 상기 기판에 저농도의 N형 불순물을 도핑하여 상기 저농도 P형 불순물 영역(120c) 상에 N형 불순물 영역(120b)형성할 수 있다. 또한, 고농도의 N형 불순물을 기판 상부에 더 도핑함으로써 고농도 N형 불순물 영역(120a)형성할 수 있다.
상기 드레인 영역(120)에서, 상기 저농도 P형 불순물 영역(120c)의 저면은 상기 P-웰 영역(104) 및 P-형 써브 영역(102)과 각각 접하도록 형성될 수 있다. 즉, 상기 저농도 P형 불순물 영역(120c)의 저면은 상기 P-웰 영역(104) 및 P-형 써브 영역(102)의 경계 부위와 접할 수 있다.
이 후, 상기 제1 이온주입 마스크를 제거한다.
도 4를 참조하면, 상기 기판(100) 상에, 상기 더미 게이트 구조물(116)의 제2 측벽에 인접하는 기판(100) 상부를 노출하는 제2 이온주입 마스크(도시안됨)를 형성한다.
상기 제2 이온주입 마스크에 의해 노출된 기판(100) 상부에 불순물을 도핑함으로써, 소오스 영역(122)을 형성한다. 상기 소오스 영역(122)은 고농도 N형 불순물 영역일 수 있다. 상기 소오스 영역(122)은 고농도의 N형 불순물을 기판(100) 상부에 도핑함으로써 형성할 수 있다.
도 5를 참조하면, 상기 기판(100)의 상부면 상에 더미 게이트 구조물(116)을 덮는 층간 절연막(130)을 형성한다. 상기 더미 게이트 구조물(116)의 상부면이 노출되도록 상기 층간 절연막(130)의 상부를 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마 공정을 포함할 수 있다.
이 후, 상기 더미 게이트 구조물(116)을 제거한다. 따라서, 상기 층간 절연막(130)에는 게이트 트렌치(132)가 형성될 수 있다.
도 6을 참조하면, 상기 게이트 트렌치(132)의 저면에 노출되는 기판 (100)상에 패드 절연막(140)을 형성한다. 예시적인 실시예에서, 상기 패드 절연막(140)은 상기 기판(100)을 열산화시켜 형성할 수 있다.
상기 게이트 트렌치(132)의 측벽, 패드 절연막(140) 상부면 및 층간 절연막(130)의 상부면을 따라 컨포멀하게 금속 산화막(142)을 형성한다.
상기 금속 산화막(142) 상에 컨포멀하게 제1 문턱 전압 조절용 도전막(144)을 형성한다.
도 7을 참조하면, 상기 제1 문턱 전압 조절용 도전막(144) 상에, 식각 마스크 패턴(146)을 형성한다. 상기 식각 마스크 패턴(146)은 상기 드레인 영역(120) 측과 가까운 부위의 제1 문턱 전압 조절용 도전막(144)을 선택적으로 노출하도록 형성할 수 있다. 상기 식각 마스크 패턴(146)에 의해 노출되는 부위는 후속 공정을 통해 제1 문턱전압 조절용 도전 패턴이 형성되기 위한 부위를 포함할 수 있다.
상기 식각 마스크 패턴(146)을 이용하여 상기 제1 문턱전압 조절용 도전막(144)의 일부분을 식각함으로써, 예비 문턱 전압 조절용 도전 패턴(144a)을 형성한다. 상기 식각 공정은 등방성 식각 공정을 포함할 수 있다. 상기 제1 문턱전압 조절용 도전막(144)이 식각된 부위에는 상기 금속 산화막(142)이 노출될 수 있다.
이와같이, 상기 소오스 영역(122) 측과 가까운 부위의 게이트 트렌치(132)의 저면 및 측벽 상에는 상기 예비 문턱 전압 조절용 도전 패턴(144a)이 형성된다. 반면에, 상기 드레인 영역(120) 측과 가까운 부위의 게이트 트렌치(132)의 저면 및 측벽 상에는 상기 예비 문턱 전압 조절용 도전 패턴(144a)이 형성되지 않는다.
이 후, 상기 식각 마스크 패턴(146)을 제거한다.
도 8을 참조하면, 상기 예비 문턱 전압 조절용 도전 패턴(144a) 및 금속 산화막(142) 상에 컨포멀하게 제2 문턱 전압 조절용 도전막(148)을 형성한다. 상기 제2 문턱 전압 조절용 도전막(148)은 상기 예비 문턱 전압 조절용 도전 패턴(144a)과 실질적으로 동일한 물질을 포함할 수 있다. 이에 따라, 상기 예비 문턱 전압 조절용 도전 패턴(144a) 및 제2 문턱 전압 조절용 도전막(148)은 하나의 도전막으로 병합될 수 있다.
상기 제2 문턱 전압 조절용 도전막(148)은 제1 두께를 가지도록 형성할 수 있다. 상기 예비 문턱 전압 조절용 도전 패턴(144a) 및 제2 문턱 전압 조절용 도전막(148)이 적층된 부위는 제1 두께보다 두꺼운 제2 두께를 가질 수 있다.
도 9를 참조하면, 상기 제2 문턱 전압 조절용 도전막(148) 상에 상기 게이트 트렌치(132)의 내부를 채우는 게이트 전극막(150)을 형성한다.
도 10을 참조하면, 상기 층간 절연막(130)의 상부면이 노출되도록 상기 게이트 전극막(150), 제2 문턱 전압 조절용 도전막(148), 예비 문턱 전압 조절용 도전 패턴(144a) 및 금속 산화막(142)의 상부를 평탄화한다. 따라서, 상기 게이트 트렌치(132) 내부에 금속 산화막 패턴(142a), 제1 문턱전압 조절용 도전 패턴(160), 제2 문턱전압 조절용 도전 패턴(162) 및 게이트 전극(150a)을 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 공정을 포함할 수 있다.
상기 제1 문턱 전압 조절용 패턴(160)은 남아있는 제2 문턱 전압 조절용 도전막에 의해 형성된 것이므로 상기 제1 두께를 가질 수 있다. 상기 제1 문턱 전압 조절용 패턴(160)은 상기 드레인 영역(120) 측과 가까운 부위의 게이트 트렌치의 저면 및 측벽 상에 컨포멀하게 형성될 수 있다.
상기 제2 문턱 전압 조절용 패턴(162)은 남아있는 예비 문턱 전압 조절용 도전 패턴 및 제2 문턱 전압 조절용 도전막에 의해 형성된 것이므로 상기 제2 두께를 가질 수 있다. 상기 제2 문턱 전압 조절용 패턴(162)은 상기 소오스 영역(122) 측과 가까운 부위의 게이트 트렌치의 저면 및 측벽 상에 컨포멀하게 형성될 수 있다.
도 11을 참조하면, 상기 게이트 전극(150a), 제1 문턱전압 조절용 도전 패턴(160), 제2 문턱전압 조절용 도전 패턴(162)의 상부를 일부 식각하고, 상기 게이트 전극(150a), 제1 문턱전압 조절용 도전 패턴(160), 제2 문턱전압 조절용 도전 패턴(162)상에 캡핑 패턴(170)을 형성한다. 상기 캡핑 패턴(170)은 상기 게이트 트렌치 내에 위치할 수 있다. 상기 캡핑 패턴(170)은 실리콘 질화물을 포함할 수 있다.
상기 공정에 의하면, 도 1에 도시된 고전압 전력 트랜지스터를 제조할 수 있다.
도 12는 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
도 12에 도시된 고전압 전력 트랜지스터는 게이트 구조물의 형상을 제외하고는 도 1에 도시된 고전압 전력 트랜지스터와 실질적으로 동일하다.
도 12를 참조하면, 게이트 구조물(280)은 게이트 절연막(243), 제1 문턱전압 조절용 도전 패턴(260), 제2 문턱전압 조절용 도전 패턴(262) 및 게이트 전극(250)을 포함할 수 있다. 상기 게이트 전극(250) 상에 캡핑 패턴(270)이 구비될 수 있다.
상기 게이트 구조물(280)은 상기 소오스 영역(122) 및 드레인 영역(120) 사이의 기판(100) 상에 형성될 수 있다. 상기 게이트 구조물(280)은 상기 P-웰 영역(104) 상에 형성될 수 있다.
상기 게이트 절연막(243)은 기판(100) 상에 형성되며, 패드 산화막(240) 및 고유전율을 가지는 금속 산화막(242)을 포함할 수 있다. 상기 패드 산화막(240)은 상기 기판(100)과 금속 산화막(242) 사이에 배치될 수 있다.
상기 게이트 절연막(243) 상에는 제1 문턱전압 조절용 도전 패턴(260) 및 제2 문턱전압 조절용 도전 패턴(262)이 구비될 수 있다. 상기 제1 문턱전압 조절용 도전 패턴(260) 및 제2 문턱전압 조절용 도전 패턴(262)은 실질적으로 동일한 물질을 포함할 수 있다. 다만, 상기 제1 문턱전압 조절용 도전 패턴(260) 및 제2 문턱전압 조절용 도전 패턴(262)은 서로 다른 두께를 가질 수 있다.
상기 제1 문턱전압 조절용 도전 패턴(260)은 상기 드레인 영역(120) 측에 보다 가깝게 위치하고, 제1 두께(t1)를 가질 수 있다. 상기 제2 문턱전압 조절용 도전 패턴(262)은 상기 소오스 영역(122) 측에 보다 가깝게 위치하고, 상기 제1 두께(t1)보다 두꺼운 제2 두께(t2)를 가질 수 있다. 상기 제1 및 제2 문턱전압 조절용 도전 패턴(260, 262)의 일단부는 서로 접하여 서로 연결될 수 있다. 상기 제1 및 제2 문턱전압 조절용 도전 패턴(260, 262)이 접하는 부위의 단면은 계단 형상을 가질 수 있다.
상기 제1 및 제2 문턱전압 조절용 도전 패턴(260, 262)은 티타늄 질화물, 티타늄, 탄탈륨 질화물 또는 탄탈륨을 포함할 수 있다.
상기 게이트 전극(250)은 상기 제1 문턱전압 조절용 도전 패턴(260) 및 제2 문턱전압 조절용 도전 패턴(262) 상에 구비될 수 있다. 상기 게이트 전극(250)은 금속 물질을 포함할 수 있다. 예를들어, 상기 게이트 전극(250)은 텅스텐을 포함할 수 있다.
도시된 것과 같이, 상기 고전압 전력 트랜지스터는 플레너형 트랜지스터일 수 있다.
도 13은 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 사시도이다. 도 14는 도 13에 도시된 고전압 전력 트랜지스터의 액티브 핀을 나타내는 사시도이다.
도 13에 도시된 고전압 전력 트랜지스터는 핀 펫 구조를 가지는 것을 제외하고는 도 1에 도시된 고전압 전력 트랜지스터와 실질적으로 동일하다.
도 13 및 도 14를 참조하면, 기판 표면으로부터 돌출된 액티브 핀(300)이 구비된다. 상기 액티브 핀(300)은 제1 방향으로 연장될 수 있다. 복수의 액티브 핀(300)이 구비될 수 있으며, 상기 액티브 핀들(300)은 제2 방향으로 서로 이격되면서 반복 배치될 수 있다. 예시적인 실시예에서, 상기 액티브 핀(300)은 베어 기판의 상부를 일부 식각함으로써 형성할 수 있다.
상기 액티브 핀들(300)의 제2 방향의 사이의 하부에는 소자 분리 패턴(302)이 구비될 수 있다. 상기 소자 분리 패턴(302)은 절연 물질을 포함할 수 있고, 예를들어 실리콘 산화물을 포함할 수 있다. 상기 소자 분리 패턴(302) 사이로부터 돌출되는 액티브 핀(300) 부위는 트랜지스터의 액티브 영역으로 제공될 수 있다.
상기 액티브 핀들(300)의 표면을 둘러싸면서 상기 소자 분리 패턴(302) 상에 게이트 구조물(180)이 구비될 수 있다. 상기 게이트 구조물(180)은 상기 제2 방향으로 연장될 수 있다. 상기 게이트 구조물(180)의 양 측과 인접하는 액티브 핀(300) 부위에는 소오스 영역(122) 및 드레인 영역(120)이 구비될 수 있다.
상기 액티브 핀(300)의 일부 및 상기 액티브 핀(300) 아래에 위치하는 기판(100)의 벌크 영역은 저농도의 P형 불순물이 도핑된 P-형 써브(sub) 영역(102)일 수 있다. 상기 액티브 핀(300)의 일부 부위는 P-웰 영역(104)일 수 있다. 상기 P-웰 영역(104)은 적어도 상기 게이트 구조물(180)의 하부면과 오버랩되도록 위치할 수 있다.
상기 드레인 영역(120)은 상기 게이트 구조물(180)의 제1 측에 인접하는 액티브 핀(300) 부위에 위치할 수 있다. 상기 드레인 영역(120)의 불순물의 도핑 농도가 액티브 핀(300)의 상부 표면으로부터 하방으로 갈수록 점진적으로 감소될 수 있다. 상기 드레인 영역(120)에서, 최하부에 도핑된 불순물의 도전형은 상부에 도핑된 불순물의 도전형과 서로 다를 수 있다.
상기 드레인 영역(120)은 상기 액티브 핀(300)의 상부로부터 하방으로 차례로 배치된 고농도 N형 불순물 영역(120a), N형 불순물 영역(120b) 및 저농도 P형 불순물 영역(120c)을 포함할 수 있다.
예시적인 실시예에서, 상기 드레인 영역(120)의 저면은 상기 소자 분리 패턴(302)의 상부면에 인접할 수 있다. 일 예로, 상기 드레인 영역(120)의 저면은 상기 소자 분리 패턴(302)의 상부면과 동일 평면에 위치할 수 있다.
상기 드레인 영역(120)의 하부 계면의 적어도 일부는 상기 P-웰 영역(104)과 접하도록 형성되고, 상기 드레인 영역(120)의 하부 계면의 나머지 일부는 상기 P-형 써브 영역(102)과 접하도록 형성될 수 있다. 상기 드레인 영역(120)의 저면부의 아래에는 상기 P-웰 영역(104)과 P-형 써브 영역(102)의 경계부가 위치할 수 있다.
도시하지는 않았지만, 상기 게이트 구조물(180) 양 측의 액티브 핀(300) 및 소자 분리 패턴(302) 상에는 층간 절연막이 구비될 수 있다. 상기 층간 절연막 내에는 게이트 트렌치가 구비되고, 상기 게이트 트렌치 내부에 상기 게이트 구조물(180)이 형성될 수 있다.
상기 게이트 구조물(180)은 게이트 절연막, 제1 문턱전압 조절용 도전 패턴(160), 제2 문턱전압 조절용 도전 패턴(162), 게이트 전극(150a) 및 캡핑 패턴(170)을 포함할 수 있다.
상기 게이트 절연막은 상기 액티브 핀(300) 표면 상에 형성되는 패드 절연막(도시안됨) 및 상기 패드 절연막 상에 게이트 트렌치의 측벽 및 저면을 따라 형성되는 금속 산화막(142)을 포함할 수 있다.
상기 제1 문턱전압 조절용 도전 패턴(160)은 상기 드레인 영역(120) 측에 보다 가깝게 위치하는 게이트 트렌치의 제1 측벽 및 게이트 트렌치의 하부면 상에 형성될 수 있다. 상기 제1 문턱전압 조절용 도전 패턴(160)은 제1 두께를 가질 수 있다.
상기 제2 문턱전압 조절용 도전 패턴(162)은 상기 소오스 영역(122) 측에 보다 가깝게 위치하는 게이트 트렌치의 제2 측벽 및 게이트 트렌치의 하부면 상에 형성될 수 있다. 상기 제2 문턱전압 조절용 도전 패턴(162)은 상기 제1 두께보다 두꺼운 제2 두께를 가질 수 있다. 상기 제1 및 제2 문턱전압 조절용 도전 패턴들(160, 162)의 일 단부가 접하여 서로 연결될 수 있다.
도 15는 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
도 15에 도시된 고전압 전력 트랜지스터는 추가 불순물 영역을 더 포함하는 것을 제외하고는 도 1에 도시된 고전압 전력 트랜지스터와 실질적으로 동일하다.
도 15를 참조하면, 드레인 영역(120)은 상기 기판(100)의 상부로부터 하부로 고농도 N형 불순물 영역(120a), N형 불순물 영역(120b) 및 저농도 P형 불순물 영역(120c)을 포함할 수 있다. 상기 드레인 영역(120)의 도핑 농도가 기판(100) 상부 표면으로부터 하방으로 갈수록 점진적으로 감소될 수 있다.
추가 불순물 영역(190)은 소오스 영역(122)으로 향하는 부위의 드레인 영역(120)의 일 측벽과 접하고, 상기 드레인 영역(120)의 일 측벽으로부터 상기 소오스 영역(122) 방향으로 돌출될 수 있다. 상기 추가 불순물 영역(190)은 N형 불순물이 도핑될 수 있다.
예시적인 실시예에서, 상기 추가 불순물 영역(190)은 더미 게이트 전극 구조물을 형성하기 이 전에 상기 P-웰 영역 내에 추가적으로 불순물을 주입함으로써 형성할 수 있다.
상기 추가 불순물 영역(190)의 상부는 상기 기판(100)의 상부면보다 낮게 위치할 수 있다. 상기 추가 불순물 영역(190)은 상기 기판(100)의 상부면과 이격될 수 있다. 예시적인 실시예에서, 상기 드레인 영역(120)의 N형 불순물 영역(120b)의 측벽에서 상기 소오스 영역(122)쪽으로 돌출될 수 있다.
상기 추가 불순물 영역(190)이 구비됨에 따라, 상기 드레인 영역(120) 및 추가 불순물 영역(190)을 통해 드리프트 전류가 흐를 수 있다. 따라서, 상기 드리프트 전류가 상기 기판 상부면을 따라 집중적으로 흐르는 것을 억제할 수 있다. 따라서, 상기 고전압 전력 트랜지스터를 동작시켰을 때 핫 케리어 주입에 따른 신뢰성 불량을 개선할 수 있다.
도 16은 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
도 16에 도시된 고전압 전력 트랜지스터는 추가 불순물 영역(190)을 더 포함하는 것을 제외하고는 도 12에 도시된 고전압 전력 트랜지스터와 실질적으로 동일하다.
도 17은 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
도 17에 도시된 고전압 전력 트랜지스터는 추가 불순물 영역을 더 포함하는 것을 제외하고는 도 13에 도시된 고전압 전력 트랜지스터와 실질적으로 동일하다.
도 17를 참조하면, 드레인 영역(120)은 상기 게이트 구조물의 제1 측에 인접하는 액티브 핀(300) 부위에 위치할 수 있다. 상기 드레인 영역(120)은 상기 액티브 핀(300)의 상부로부터 하부로 고농도 N형 불순물 영역(120a), N형 불순물 영역(120b) 및 저농도 P형 불순물 영역(120c)을 포함할 수 있다.
예시적인 실시예에서, 상기 드레인 영역(120)의 저면은 상기 소자 분리 패턴(302)의 상부면과 동일한 평면에 위치할 수 있다.
추가 불순물 영역(190)은 상기 드레인 영역(120)의 일 측벽과 접하고, 상기 드레인 영역(120)의 일 측벽으로부터 상기 소오스 영역(122) 방향으로 돌출될 수 있다. 상기 추가 불순물 영역(190)은 N형 불순물이 도핑될 수 있다.
예시적인 실시예에서, 상기 추가 불순물 영역(190)은 더미 게이트 전극 구조물을 형성하기 이 전에 상기 P-웰 영역(104) 내에 추가적으로 불순물을 주입함으로써 형성할 수 있다.
상기 추가 불순물 영역(190)의 상부는 상기 액티브 핀(300)의 상부면보다 낮게 위치할 수 있다. 즉, 상기 추가 불순물 영역(190)은 상기 액티브 핀(300)의 상부면과 이격될 수 있다. 예시적인 실시예에서, 상기 드레인 영역(120)의 N형 불순물 영역(120b)에서 상기 소오스 영역(122)으로 향하는 일 측벽으로부터 상기 소오스 영역(122)쪽으로 돌출될 수 있다.
상기 추가 불순물 영역(190)이 구비됨에 따라 상기 드리프트 전류가 상기 액티브 핀(300)의 상부면을 따라 집중적으로 흐르는 것을 억제할 수 있다. 따라서, 상기 트랜지스터를 동작시켰을 때 핫 케리어 주입에 따른 신뢰성 불량을 개선할 수 있다.
도 18 및 도 19는 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 평면도 및 단면도이다.
도 18의 평면도는 기판으로부터 제1 및 제2 금속 배선까지의 레이아웃만 도시된다. 도 19는 도 18의 I-I' 부위의 단면도이다.
도 18 및 도 19를 참조하면, 액티브 영역(400) 및 소자 분리 영역(402)이 구분되는 기판이 마련된다. 상기 소자 분리 영역(402)은 기판에 형성된 트렌치 내에 소자 분리 패턴이 채워진 영역일 수 있다. 상기 액티브 영역(400)은 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 기판의 액티브 영역(400)을 가로지르는 복수의 게이트 구조물(410)이 구비될 수 있다. 상기 게이트 구조물들(410)은 상기 제1 방향과 수직한 제2 방향으로 연장될 수 있다. 상기 게이트 구조물들(410)은 상기 제1 방향으로 서로 이격되면서 배치될 수 있다. 각각의 게이트 구조물(410)의 제2 방향의 양 단부는 소자 분리 영역(402)에 위치할 수 있다.
상기 게이트 구조물(410)은 게이트 절연막, 게이트 전극 및 캡핑막 패턴이 적층되는 구조를 가질 수 있다.
도시하지는 않았지만, 예시적인 실시예에서, 상기 게이트 구조물(410)은 도 1 또는 도 11에 도시된 게이트 구조물과 동일한 구조를 가질 수도 있다.
도시하지는 않았지만, 상기 게이트 구조물(410)의 측벽 상에는 스페이서가 더 구비될 수도 있다.
상기 게이트 구조물들(410)의 양 측의 액티브 영역에는 소오스 영역(422) 및 드레인 영역(420)이 각각 구비될 수 있다. 상기 게이트 구조물들(410)의 양 측의 액티브 영역에는 소오스 영역(422) 및 드레인 영역(420)이 번갈아 배치될 수 있다.
도시하지는 않았지만, 예시적인 실시예에서, 상기 드레인 영역(420)은 도 1에 도시된 드레인 영역과 동일한 구조를 가질 수 있고, 상기 소오스 영역(422)은 도 1에 도시된 소오스 영역과 동일한 구조를 가질 수 있다.
일부 예시적인 실시예에서, 도 15에 도시된 것과 같이, 상기 드레인 영역(420)의 일 측에는 추가 불순물 영역이 더 구비될 수 있다.
상기 기판(100) 상에는 상기 게이트 구조물들(410)을 덮는 제1 층간 절연막(430)이 구비될 수 있다.
상기 제1 층간 절연막(430)을 관통하여 상기 게이트 구조물들(410)의 게이트 전극들과 각각 접하는 제1 콘택 플러그(432)가 구비될 수 있다.
예시적인 실시예에서, 상기 제1 콘택 플러그(432)는 게이트 구조물들(410)의 제2 방향의 양 단부의 상부면 상에 각각 형성될 수 있다.
상기 제1 콘택 플러그(432)는 각각의 게이트 구조물들(410)의 제2 방향의 양 단부의 상부면 상에 하나 또는 복수개가 구비될 수 있다.
예시적인 실시예에서, 상기 게이트 구조물(410)의 제2 방향의 양 단부의 상부면 상에 각각 하나의 제1 콘택 플러그가 형성되는 경우, 상기 제1 콘택 플러그(432)는 상기 드레인 영역(420)보다 상기 소오스 영역(422)과 더 가깝게 배치될 수 있다. 즉, 상기 제1 콘택 플러그(432)와 소오스 영역(422) 간의 거리는 상기 제1 콘택 플러그(432)와 드레인 영역(420)간의 거리보다 더 가까울 수 있다.
이와같이, 상기 제1 콘택 플러그(432)는 상기 게이트 구조물(410)의 제1 방향의 중심을 기준으로 볼 때 비대칭으로 배치될 수 있다.
상기 제1 콘택 플러그들(432) 및 제1 층간 절연막(430) 상에 상기 제1 콘택 플러그들(432)을 서로 연결하는 제1 배선 라인(434)이 형성될 수 있다. 상기 제1 배선 라인(434)은 제1 방향으로 연장될 수 있다.
상기 제1 콘택 플러그(432)가 상기 소오스 영역(422)에 치우쳐져 배치됨에 따라, 상기 게이트 전극과 드레인 영역(420) 간의 기생 커패시턴스가 감소될 수 있다. 따라서, 고전압 전력 트랜지스터의 고주파 특성이 개선될 수 있다.
상기 제1 층간 절연막(430)을 관통하여 상기 소오스 영역(422) 및 드레인 영역(420)과 각각 접하는 제2 콘택 플러그들(440)이 구비될 수 있다. 각각의 소오스 영역(422)과 각각의 드레인 영역(420)에는 상기 제2 방향으로 나란하게 복수의 제2 콘택 플러그들(440)이 배치될 수 있다.
상기 제2 콘택 플러그들(440) 및 제1 층간 절연막(430) 상에 상기 제2 콘택 플러그들(440)을 서로 연결하는 제2 배선 라인(442)이 형성될 수 있다. 상기 제2 배선 라인(442)은 동일한 소오스 영역(422)에 배치되는 제2 콘택 플러그들(440)을 서로 연결할 수 있다. 또한, 상기 제2 배선 라인(442)은 동일한 드레인 영역(420)에 배치되는 제2 콘택 플러그들(440)을 서로 연결할 수 있다. 상기 제2 배선 라인(442)은 제2 방향으로 연장될 수 있다.
상기 제1 층간 절연막(430), 제1 및 제2 배선 라인(434, 442) 상에 제1 층간 절연막(430), 제1 및 제2 배선 라인(434, 442)을 덮는 제2 층간 절연막(450)이 구비될 수 있다.
상기 제2 층간 절연막(450)을 관통하여 상기 제1 배선 라인(434)의 상부면과 접하는 제3 콘택 플러그(452)가 구비될 수 있다. 상기 제3 콘택 플러그(452)는 상기 소오스 영역(422)에 치우쳐져 배치될 수 있다. 예시적인 실시예에서, 상기 제3 콘택 플러그(452)는 상기 제1 콘택 플러그(432)와 수직 방향으로 나란하게 배치될 수 있다. 따라서, 상기 게이트 전극과 드레인 영역(420) 간의 기생 커패시턴스가 감소될 수 있고, 고전압 전력 트랜지스터의 고주파 특성이 개선될 수 있다.
상기 제3 콘택 플러그들(452) 및 제2 층간 절연막(450) 상에 상기 제3 콘택 플러그들(452)을 서로 연결하는 제3 배선 라인(454)이 형성될 수 있다. 상기 제3 배선 라인(454)은 제1 방향으로 연장될 수 있다. 예시적인 실시예에서, 상기 제3 배선 라인(454)은 상기 제1 배선 라인(434) 상에서 상기 제1 배선 라인(434)과 오버랩되게 배치될 수 있다.
상기 제2 층간 절연막(450)을 관통하여 상기 제2 배선 라인(442)의 상부면과 접하는 제4 콘택 플러그(도시안됨)가 구비될 수 있다. 예시적인 실시예에서, 상기 제4 콘택 플러그는 상기 제2 콘택 플러그(440)와 수직 방향으로 나란하게 배치될 수 있다.
상기 제4 콘택 플러그들 및 제2 층간 절연막(450) 상에 상기 제4 콘택 플러그들을 서로 연결하는 제4 배선 라인(도시안됨)이 형성될 수 있다. 상기 제4 배선 라인은 제2 방향으로 연장될 수 있다. 예시적인 실시예에서, 상기 제4 배선 라인은 상기 제2 배선 라인(442) 상에서 상기 제2 배선 라인(442)과 오버랩되게 배치될 수 있다.
도 20 및 도 21은 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 평면도 및 단면도이다.
도 20의 평면도는 기판으로부터 제1 및 제2 금속 배선까지의 레이아웃만 도시된다.
상기 고전압 전력 트랜지스터는 제1 콘택 플러그 및 제3 콘택 플러그의 배치를 제외하고는 도 18 및 도 19를 참조로 설명한 고전압 전력 트랜지스터와 동일하다.
도 20 및 도 21을 참조하면, 게이트 구조물(410)의 제2 방향의 양 단부의 상부면 상에 각각 복수개의 제1 콘택 플러그(432)가 구비될 수 있다. 이 경우, 상기 소오스 영역(422)과 가까운 부위에 더 많은 제1 콘택 플러그(432)가 배치될 수 있다.
또한, 제2 층간 절연막(450)을 관통하여 제1 배선 라인(434)의 상부면과 접하는 복수의 제3 콘택 플러그(452)가 구비될 수 있다.
상기 제3 콘택 플러그들(452)은 상기 소오스 영역(422)에 치우쳐져 배치될 수 있다. 예시적인 실시예에서, 상기 제3 콘택 플러그들(452)은 상기 제1 콘택 플러그(432)와 수직 방향으로 나란하게 배치될 수 있다. 따라서, 상기 게이트 전극과 드레인 영역(420) 간의 기생 커패시턴스가 감소될 수 있고, 고전압 전력 트랜지스터의 고주파 특성이 개선될 수 있다.
도 22는 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
도 22를 참조하면, 액티브 영역 및 소자 분리 영역이 구분되는 기판(100)이 마련된다. 상기 소자 분리 영역은 기판에 형성된 트렌치 내에 소자 분리 패턴(530, 532)이 채워진 영역일 수 있다. 상기 액티브 영역은 상기 소자 분리 영역에 둘러싸여 있을 수 있다.
상기 기판(100)의 액티브 영역을 가로지르는 게이트 구조물(510)이 구비될 수 있다. 상기 게이트 구조물(510)은 게이트 절연막, 게이트 전극 및 캡핑막 패턴이 적층되는 구조를 가질 수 있다.
도시하지는 않았지만, 예시적인 실시예에서, 상기 게이트 구조물(510)은 도 1 또는 도 11에 도시된 게이트 구조물과 동일한 구조를 가질 수도 있다. 도시하지는 않았지만, 상기 게이트 구조물의 측벽 상에는 스페이서가 더 구비될 수도 있다.
상기 게이트 구조물(510)의 양 측의 액티브 영역에는 소오스 영역(522) 및 드레인 영역(520)이 각각 구비될 수 있다. 상기 게이트 구조물(510)의 제1 측과 인접한 액티브 영역에는 드레인 영역(520)이 구비되고, 상기 게이트 구조물(510)의 제1 측과 마주하는 제2 측과 인접한 액티브 영역에는 소오스 영역(522)이 구비될 수 있다.
도시하지는 않았지만, 예시적인 실시예에서, 상기 드레인 영역(520)은 도 1에 도시된 드레인 영역과 동일한 구조를 가질 수 있고, 상기 소오스 영역(522)은 도 1에 도시된 소오스 영역과 동일한 구조를 가질 수 있다.
일부 예시적인 실시예에서, 도 15에 도시된 것과 같이, 상기 드레인 영역(520)의 일 측에는 추가 불순물 영역이 더 구비될 수 있다.
상기 소오스 영역(522) 및 드레인 영역(520)의 가장자리의 외측벽은 각각 소자 분리 패턴(530, 532)과 접할 수 있다. 상기 드레인 영역(520)과 접하는 부위에는 제1 소자 분리 패턴(530)이 구비되고, 소오스 영역(522)과 접하는 부위에는 제2 소자 분리 패턴(532)이 구비될 수 있다.
상기 제1 및 제2 소자 분리 패턴(530, 532)은 이와 인접하는 기판(100)에 인장 스트레스를 가하는 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 소자 분리 패턴(530, 532)은 실리콘 산화물을 포함할 수 있다. 따라서, 상기 제1 및 제2 소자 분리 패턴(530, 532)에 의해 상기 기판(100)에 가해지는 인장 스트레스를 조절할 수 있다.
상기 제1 소자 분리 패턴(530) 및 제2 소자 분리 패턴(532)은 서로 다른 형상을 가질 수 있다. 상기 제1 소자 분리 패턴(530) 및 제2 소자 분리 패턴(532)은 상기 서로 다른 용적을 가질 수 있다. 상기 제1 소자 분리 패턴(530) 및 제2 소자 분리 패턴(532)은 상기 서로 다른 깊이 및/또는 서로 다른 내부폭을 가질 수 있다.
예시적인 실시예에서, 상기 제1 소자 분리 패턴(530)은 제1 깊이를 가질 수 있다. 상기 제2 소자 분리 패턴(532)은 상기 제1 깊이보다 깊은 제2 깊이를 가질 수 있다. 상기 제1 소자 분리 패턴(530)은 제1 용적을 가질 수 있다. 상기 제2 소자 분리 패턴(532)은 상기 제1 용적보다 큰 제2 용적을 가질 수 있다. 이 경우, 상기 소오스 영역(522)은 드레인 영역(520)보다 더 큰 인장 스트레스가 가해지게 된다. 따라서, 상기 소오스 영역(522)에서 전계의 집중이 방지될 수 있다.
도 23은 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
도 23을 참조하면, 액티브 영역 및 소자 분리 영역이 구분되는 기판(100)이 마련된다. 상기 소자 분리 영역은 기판(100)에 형성된 트렌치 내에 소자 분리 패턴(534, 536)이 채워진 영역일 수 있다. 상기 액티브 영역은 상기 소자 분리 영역에 둘러싸여 있을 수 있다.
상기 기판(100)의 액티브 영역을 가로지르는 게이트 구조물(510)이 구비될 수 있다. 상기 게이트 구조물(510)은 게이트 절연막, 게이트 전극 및 캡핑막 패턴이 적층되는 구조를 가질 수 있다.
도시하지는 않았지만, 예시적인 실시예에서, 상기 게이트 구조물(510)은 도 1 또는 도 11에 도시된 게이트 구조물과 동일한 구조를 가질 수도 있다. 도시하지는 않았지만, 상기 게이트 구조물(510)의 측벽 상에는 스페이서가 더 구비될 수도 있다.
상기 게이트 구조물(510)의 양 측의 액티브 영역에는 소오스 영역(522) 및 드레인 영역(520)이 각각 구비될 수 있다.
도시하지는 않았지만, 예시적인 실시예에서, 상기 드레인 영역(520)은 도 1에 도시된 드레인 영역과 동일한 구조를 가질 수 있고, 상기 소오스 영역(522)은 도 1에 도시된 소오스 영역과 동일한 구조를 가질 수 있다.
일부 예시적인 실시예에서, 도 15에 도시된 것과 같이, 상기 드레인 영역(520)의 일 측에는 추가 불순물 영역이 더 구비될 수 있다.
상기 소오스 영역(522) 및 드레인 영역(520)의 가장자리의 외측벽은 각각 소자 분리 패턴(534, 536)과 접할 수 있다. 상기 드레인 영역(520)과 접하는 부위에는 제1 소자 분리 패턴(534)이 구비되고, 소오스 영역(522)과 접하는 부위에는 제2 소자 분리 패턴(536)이 구비될 수 있다.
상기 제1 및 제2 소자 분리 패턴(534, 536)은 인접하는 기판에 인장 스트레스를 가하는 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 소자 분리 패턴(534, 536)은 실리콘 산화물을 포함할 수 있다. 또한, 상기 제1 및 제2 소자 분리 패턴(534, 536)은 동일한 깊이 및 용적을 가질 수 있다.
예시적인 실시예에서, 상기 제1 소자 분리 패턴(534)의 일 측벽의 상부와 접하는 실리콘 게르마늄 패턴(540)이 구비될 수 있다. 상기 실리콘 게르마늄 패턴(540)은 기판(100) 상에 형성될 수 있다. 한편, 상기 제2 소자 분리 패턴(536)의 일 측벽의 상부에는 상기 실리콘 게르마늄 패턴이 구비되지 않을 수 있다. 상기 실리콘 게르마늄 패턴(540)은 이와 인접하는 기판(100)에 압축 스트레스를 가할 수 있다.
이 경우, 상기 드레인 영역(520)은 상기 실리콘 게르마늄 패턴(540)에 의해 압축 스트레스가 가해지게 되고, 상기 소오스 영역(522)은 상기 제2 소자 분리 패턴(536)에 의해 인장 스트레스가 가해지게 될 수 있다. 즉, 상기 소오스 영역(522)은 드레인 영역보다 더 큰 인장 스트레스가 가해지게 되므로, 상기 소오스 영역(522)에서 전계의 집중이 방지될 수 있다.
도 24는 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
도 24에 도시된 고전압 전력 트랜지스터는 실리콘 게르마늄 패턴이 더 포함되는 것을 제외하고는 도 22의 고전압 전력 트랜지스터와 동일하다.
도 24를 참조하면, 상기 제1 소자 분리 패턴(530)의 일 측벽의 상부와 접하는 실리콘 게르마늄 패턴(540)이 구비될 수 있다.
따라서, 상기 드레인 영역(520)은 상기 실리콘 게르마늄 패턴(540)에 의해 압축 스트레스가 가해지게 되고, 상기 소오스 영역(522)은 상기 제2 소자 분리 패턴(532)에 의해 인장 스트레스가 가해지게 될 수 있다. 이에 따라, 상기 소오스 영역(522)에서 전계의 집중이 방지될 수 있다.
도 25는 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
도 25에 도시된 고전압 전력 트랜지스터는 소자 분리 패턴의 위치를 제외하고는 도 22의 고전압 전력 트랜지스터와 동일하다.
도 25를 참조하면, 액티브 영역 및 소자 분리 영역이 구분되는 기판(100)이 마련된다. 상기 기판(100)의 액티브 영역을 가로지르는 게이트 구조물(510)이 구비될 수 있다.
상기 게이트 구조물(510)의 양 측의 액티브 영역에는 소오스 영역(522) 및 드레인 영역(520)이 각각 구비될 수 있다.
상기 소오스 영역(522) 및 드레인 영역(520)의 가장자리의 외측벽은 각각 소자 분리 패턴(530a, 532a)과 접할 수 있다. 상기 드레인 영역(520)과 접하는 부위에는 제1 소자 분리 패턴(530a)이 구비되고, 소오스 영역(522)과 접하는 부위에는 제2 소자 분리 패턴(532a)이 구비될 수 있다.
상기 제1 및 제2 소자 분리 패턴(530a, 532a)은 인접하는 기판에 인장 스트레스를 가하는 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 소자 분리 패턴(530a, 532a)은 실리콘 산화물을 포함할 수 있다. 따라서, 상기 제1 및 제2 소자 분리 패턴(530a, 532a)에 의해 상기 기판(100)에 가해지는 인장 스트레스를 조절할 수 있다.
예시적인 실시예에서, 상기 제1 소자 분리 패턴(530a)은 제1 깊이를 가질 수 있다. 상기 제2 소자 분리 패턴(532a)은 상기 제1 깊이보다 얕은 제2 깊이를 가질 수 있다. 상기 제1 소자 분리 패턴(530a)은 제1 용적을 가질 수 있다. 상기 제2 소자 분리 패턴(532a)은 상기 제1 용적보다 작은 제2 용적을 가질 수 있다. 이 경우, 상기 드레인 영역(520)은 소오스 영역(522)보다 더 큰 인장 스트레스가 가해지게 된다. 이 경우, 상기 드레인 영역(520)에서 전계의 집중이 방지될 수 있다.
도 26은 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
도 26에 도시된 고전압 전력 트랜지스터는 실리콘 게르마늄 패턴의 위치를 제외하고는 도 23의 고전압 전력 트랜지스터와 동일하다.
도 26을 참조하면, 기판(100)의 소오스 영역(522) 및 드레인 영역(520)의 가장자리의 외측벽은 각각 소자 분리 패턴(534, 536)과 접할 수 있다. 상기 드레인 영역(520)과 접하는 부위에는 제1 소자 분리 패턴(534)이 구비되고, 소오스 영역(522)과 접하는 부위에는 제2 소자 분리 패턴(536)이 구비될 수 있다.
상기 제1 및 제2 소자 분리 패턴(534, 536)은 이와 인접하는 기판에 인장 스트레스를 가하는 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 소자 분리 패턴(534, 536)은 실리콘 산화물을 포함할 수 있다. 또한, 상기 제1 및 제2 소자 분리 패턴(534, 536)은 동일한 깊이 및 용적을 가질 수 있다.
상기 제2 소자 분리 패턴(536)의 일 측벽의 상부와 접하는 실리콘 게르마늄 패턴(540a)이 구비될 수 있다. 상기 실리콘 게르마늄 패턴(540a)은 기판(100) 상에 형성될 수 있다. 한편, 상기 제1 소자 분리 패턴(534)의 일 측벽의 상부에는 상기 실리콘 게르마늄 패턴이 구비되지 않을 수 있다. 상기 실리콘 게르마늄 패턴(540a)은 인접하는 기판에 압축 스트레스를 가할 수 있다.
이 경우, 상기 소오스 영역(522)은 상기 실리콘 게르마늄 패턴(540a)에 의해 압축 스트레스가 가해지게 되고, 상기 드레인 영역(520)은 상기 제1 소자 분리 패턴(534)에 의해 인장 스트레스가 가해지게 될 수 있다. 즉, 상기 드레인 영역(520)은 소오스 영역(522)보다 더 큰 인장 스트레스가 가해지게 되므로, 상기 드레인 영역(520)에서 전계의 집중이 방지될 수 있다.
도 27은 본 발명의 일 실시예에 따른 고전압 전력 트랜지스터를 나타내는 단면도이다.
도 27은 도 25의 고전압 전력 트랜지스터에서 실리콘 게르마늄 패턴이 더 포함된다.
도 27을 참조하면, 상기 제2 소자 분리 패턴(532a)의 일 측벽의 기판 상부와 접하는 실리콘 게르마늄 패턴(540a)이 구비될 수 있다.
따라서, 상기 소오스 영역(522)은 상기 실리콘 게르마늄 패턴(540a)에 의해 압축 스트레스가 가해지게 되고, 상기 드레인 영역(520)은 상기 제1 소자 분리 패턴(540a)에 의해 인장 스트레스가 가해지게 될 수 있다. 이에 따라, 상기 드레인 영역(520)에서 전계의 집중이 방지될 수 있다.
100 : 기판 102 : P-형 써브(sub) 영역
104 : P-웰 영역 120 : 드레인 영역
120a : 고농도 N형 불순물 영역 120b : N형 불순물 영역
120c : 저농도 P형 불순물 영역 122 : 소오스 영역
142a : 금속 산화막 패턴 160 : 제1 문턱전압 조절용 도전 패턴
162 : 제2 문턱전압 조절용 도전 패턴
150a : 게이트 전극 190 : 추가 불순물 영역

Claims (10)

  1. 벌크 영역에 P형 불순물이 도핑된 P형-써브 영역을 포함하는 기판;
    상기 기판 상부에 구비되고, P형 불순물이 도핑된 웰 영역;
    상기 웰 영역 상의 기판 상에 구비되고, 게이트 절연막, 제1 문턱전압 조절용 도전 패턴, 제2 문턱전압 조절용 도전 패턴 및 게이트 전극을 포함하는 게이트 구조물;
    상기 게이트 구조물의 제1 측과 인접한 기판 상부에 구비되는 드레인 영역; 및
    상기 게이트 구조물의 제1 측과 마주하는 제2 측과 인접한 기판 상부에 구비되고, N형 불순물이 도핑된 소오스 영역을 포함하고,
    상기 드레인 영역은 기판 표면으로부터 하방으로 차례로 배치되는 고농도 N형 불순물 영역, N형 불순물 영역 및 저농도 P형 불순물 영역을 포함하고,
    상기 드레인 영역의 저면부 아래에는 상기 웰 영역 및 P-형 써브 영역의 경계부가 위치하는 트랜지스터.
  2. 제1항에 있어서, 상기 제1 및 제2 문턱전압 조절용 도전 패턴은 상기 게이트 절연막 상에 구비되고, 일 단부가 서로 연결되고,
    상기 제1 및 제2 문턱전압 조절용 도전 패턴은 서로 다른 두께를 갖는 트랜지스터.
  3. 제1항에 있어서, 상기 제1 및 제2 문턱전압 조절용 도전 패턴은 상기 게이트 절연막 상에 구비되고, 일 단부가 서로 연결되고,
    상기 제1 문턱전압 조절용 도전 패턴은 상기 제1 드레인 영역 측과 가깝게 위치하고, 상기 제2 문턱전압 조절용 도전 패턴은 상기 소오스 영역 측과 가깝게 위치하는 트랜지스터.
  4. 제3항에 있어서, 상기 제2 문턱전압 조절용 도전 패턴은 상기 제1 문턱전압 조절용 도전 패턴보다 두꺼운 두께를 가지는 트랜지스터.
  5. 제1항에 있어서, 상기 제1 및 제2 문턱전압 조절용 도전 패턴은 티타늄, 티타늄 질화물, 탄탈륨 또는 탄탈륨 질화물을 포함하는 트랜지스터.
  6. 제1항에 있어서, 상기 드레인 영역의 일 측벽으로부터 상기 드레인 영역으로 향하는 방향으로 돌출되고, N형 불순물이 도핑된 추가 불순물 영역을 더 포함하는 트랜지스터.
  7. 제6항에 있어서, 상기 추가 불순물 영역은 상기 기판 표면으로부터 이격된 부위의 기판 내에 구비되는 트랜지스터.
  8. 제1항에 있어서, 상기 게이트 구조물의 게이트 전극의 상부면과 접하는 콘택 플러그가 더 포함되고,
    상기 콘택 플러그와 소오스 영역간의 거리는 상기 콘택 플러그와 드레인 영역 간의 거리보다 더 가까운 트랜지스터.
  9. 제1항에 있어서, 상기 드레인 영역 및 소오스 영역의 가장자리의 외측벽과 각각 접하는 제1 및 제2 소자 분리 패턴이 더 구비되고,
    상기 드레인 영역과 접하는 제1 소자 분리 패턴의 용적과 상기 소오스 영역과 접하는 제2 소자 분리 패턴의 용적이 서로 다른 트랜지스터.
  10. 제1항에 있어서, 상기 드레인 영역 및 소오스 영역의 가장자리의 외측벽과 각각 접하는 제1 및 제2 소자 분리 패턴이 더 구비되고,
    상기 제1 및 제2 소자 분리 패턴 중 어느 하나와 접하는 실리콘 게르마늄 패턴이 더 구비되는 트랜지스터.
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