KR20090017041A - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

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김석필
진영구
김원주
유인경
박윤동
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Abstract

SOI 기판을 이용하지 않으면서 고집적화가 가능하고, 그 구조를 최적화하여 인접 셀들 사이에서 간섭을 최소화할 수 있는 비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 이러한 비휘발성 메모리 소자에 있어서, 반도체 기판은 몸체 및 상기 몸체로부터 상향 돌출된 한 쌍의 핀들을 포함한다. 매몰 절연층은 상기 한 쌍의 핀들의 사이를 매립한다. 한 쌍의 플로팅 게이트 전극들은 상기 한 쌍의 한 쌍의 핀들 각각의 외측면 상에 형성되며 상기 한 쌍의 핀들보다 높게 형성된다. 그리고, 제어 게이트 전극은 상기 한 쌍의 플로팅 게이트 전극들 상에 제공된다.
핀, 플로팅 게이트 전극, 매몰 절연층, 읽기 간섭

Description

비휘발성 메모리 소자 및 그 제조 방법{Nonvolatile memory device and method of fabricating the same}
본 발명은 반도체 소자에 관한 것으로서, 특히 핀-타입의 비휘발성 메모리 소자에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 동작 속도를 높이고 집적도를 높일 필요가 있다. 예를 들어, 플래시 메모리 소자가 고속도 및 고집적의 비휘발성 메모리 소자로 이용되고 있다.
통상적인 평면형(planar type) 비휘발성 메모리 소자는 플로팅 게이트 전극 및 제어 게이트 전극이 적층된 구조를 갖는다. 하지만, 이러한 평면형 비휘발성 메모리 소자는 그 집적 기술의 한계로 인해서 그 용량과 속도를 높이는 데 한계가 있다.
나아가, 이러한 평면형 비휘발성 메모리 소자에서, 프로그램 성능 및 속도를 개선하기 위해서는, 제어 게이트 전극으로부터 플로팅 게이트 전극에 인가되는 전압비, 즉 커플링 비(coupling ratio)를 높일 필요가 있다. 하지만, 커플링 비를 높 이기 위해서 플로팅 게이트 전극의 높이를 높일 수 있으나, 이 경우 인접한 셀들의 플로팅 게이트 전극의 대면 면적이 커질 수 있다. 이에 따라, 인접하는 셀들 사이에서 기생 커패시터에 의한 간섭(interference)이 발생할 수 있다.
전술한 바와 같이, 통상적인 평면형 비휘발성 메모리 소자는 그 집적도 및 신뢰성에서 문제가 될 수 있다. 이에 비해서, 수직 구조를 갖는 3차원 구조의 비휘발성 메모리 소자는 집적도 및 동작 속도를 높일 수 있을 것으로 기대된다. 다만, 고가의 실리콘-온-절연체(silicon-on-insulator; SOI) 기판을 이용하지 않고, 3차원 구조의 비휘발성 메모리 소자를 형성하기가 쉽지 않다.
이에, 본 발명이 이루고자 하는 기술적 과제는 SOI 기판을 이용하지 않으면서 고집적화가 가능하고, 그 구조를 최적화하여 인접 셀들 사이에서 간섭을 최소화할 수 있는 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 비휘발성 메모리 소자의 경제적인 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 반도체 기판은 몸체 및 상기 몸체로부터 상향 돌출된 한 쌍의 핀들을 포함한다. 매몰 절연층은 상기 한 쌍의 핀들의 사이를 매립한다. 한 쌍의 플로팅 게이트 전극들은 상기 한 쌍의 한 쌍의 핀들 각각의 외측면 상에 형성되며 상기 한 쌍의 핀들보다 높게 형성된다. 그리고, 제어 게이트 전극은 상기 한 쌍의 플로팅 게이트 전극들 상에 제공된다.
상기 비휘발성 메모리 소자의 일 예에 있어서, 스페이서 절연층들이 상기 한 쌍의 핀들의 상면 상에 더 배치될 수 있고, 나아가 상기 스페이서 절연층들은 상기 매몰 절연층 및 상기 한 쌍의 플로팅 게이트 전극들 사이에 한정될 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 있어서, 소자분리막은 상기 매몰 절연층 반대편의 상기 한 쌍의 핀들의 외측면 하부를 덮도록 상기 몸체 상에 배치될 수 있다.
상기 비휘발성 메모리 소자의 또 다른 예에 있어서, 상기 반도체 기판은 벌크 반도체 웨이퍼를 식각하여 형성될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 반도체 기판을 식각하여, 몸체 및 상기 몸체로부터 상향 돌출된 한 쌍의 핀들을 형성한다. 상기 한 쌍의 핀들의 사이를 매립하는 매몰 절연층을 형성한다. 상기 한 쌍의 한 쌍의 핀들 각각의 외측면 상에, 상기 한 쌍의 핀들보다 높게 한 쌍의 플로팅 게이트 전극들을 형성한다. 그리고, 상기 한 쌍의 핀들 상에 제어 게이트 전극을 형성한다.
상기 비휘발성 메모리 소자의 제조 방법의 일 예에 있어서, 상기 한 쌍의 핀들은 상기 반도체 기판 상의 스페이서 절연층들을 식각 마스크로 이용하여 상기 반도체 기판을 식각하여 형성할 수 있다.
상기 비휘발성 메모리 소자의 제조 방법의 다른 예에 있어서, 상기 반도체 기판 내부로부터 상기 반도체 기판 위로 돌출된 소자분리막을 형성하고, 상기 스페이서 절연층들은 상기 소자분리막의 돌출된 측벽에 형성할 수 있다.
상기 비휘발성 메모리 소자의 제조 방법의 또 다른 예에 있어서, 상기 매몰 절연층을 형성한 후, 상기 소자분리막을 소정 깊이만큼 식각하여 상기 한 쌍의 핀들의 외측면 상부를 노출할 수 있다.
본 발명에 따른 비휘발성 메모리 소자는, 핀들의 폭 및 이격 거리를 작게 함으로써 그 집적도를 높이면서도 단채널 효과를 억제할 수 있다. 이에 따라, 비휘발성 메모리 소자의 누설 전류 및 오프 전류를 낮출 수 있다.
또한, 비휘발성 메모리 소자는 소자분리막의 높이 및 스페이서 절연층들의 높이를 조절하여, 제어 게이트 전극으로부터 플로팅 게이트 전극에 전달되는 전압비를 나타내는 커플링 비를 용이하게 조절할 수 있다.
또한, 비휘발성 메모리 소자에서, 플로팅 게이트 전극들의 폭이 작기 때문에, 핀들을 따라서 인접하게 배치된 메모리 셀들 사이의 간섭을 크게 줄일 수 있다. 이에 따라, 비휘발성 메모리 소자는 인접한 메모리 셀들간의 간섭 현상에 의한 문턱 전압의 변화를 줄일 수 있고, 그 결과 높은 동작 신뢰성을 가질 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자는 플래시 메모리 소자로 불릴 수 있다. 하지만, 본 발명의 범위는 이러한 명칭에 제한되지 않고 그 구성에 의해서 한정될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(100)를 보여주는 개략적인 사시이고, 도 2는 비휘발성 메모리 소자(100)의 II-II'선에서 절취한 단면도이다. 예를 들어, 비휘발성 메모리 소자(100)는 낸드 구조의 플래시 메모리 소자의 일부분을 나타낼 수 있다.
도 1 및 도 2를 참조하면, 반도체 기판(110)은 몸체(102)와 몸체(102)로부터 돌출된 한 쌍의 핀들(105a, 105b)을 포함할 수 있다. 예를 들어, 핀들(105a, 105b)은 그 하단이 몸체(102)에 의해서 서로 연결되고, 다른 부분은 몸체(102) 위에 수직하게 배치될 수 있다. 다른 예로, 핀들(105a, 105b)은 그 하단이 몸체(102)에 의해서 서로 연결되고, 다른 부분은 몸체(102) 위로 비스듬하게 배치될 수도 있다. 바람직하게는, 핀들(105a, 105b)은 서로 대칭되게 배치될 수 있으나, 본 발명의 범위가 이에 제한되지는 않는다.
핀들(105a, 105b) 각각은 비트 라인의 일부로 이용될 수 있다. 따라서, 핀들(150a, 105b)의 신장 방향이 비트 라인 방향이 될 수 있다. 핀들(105a, 105b)의 수는 예시적으로 도시되었고, 비휘발성 메모리 소자(100)의 용량에 따라서 적절하게 선택될 수 있다.
예를 들어, 반도체 기판(110)은 벌크 반도체 웨이퍼, 예컨대 벌크 실리콘 웨이퍼, 벌크 게르마늄 웨이퍼 또는 벌크 실리콘-게르마늄 웨이퍼를 식각하여 형성 될 수 있다. 즉, 핀들(105a, 105b)은 몸체(102)와 같은 반도체 물질로 형성될 수 있다. 따라서, 반도체 기판(110)은 고가의 SOI 기판과 달리, 통상적인 벌크 반도체 웨이퍼를 이용하여 제공될 수 있다.
매몰 절연층(157)은 핀들(105a, 105b)의 사이를 매립하고, 핀들(105a, 105b) 의 상면 위로 돌출될 수 있다. 예를 들어, 핀들(105a, 105b)의 상면 상에 스페이서 절연층들(155)이 배치되고, 매몰 절연층(157)은 스페이서 절연층들(155) 사이를 더 매립할 수 있다. 스페이서 절연층들(155)은 핀들(105a, 105b)로부터 위로 갈수록 그 폭이 작아질 수 있다. 이에 따라, 매몰 절연층(157)의 폭은 핀들(105a, 105b)로부터 위로 갈수록 커질 수 있다. 매몰 절연층(157) 및 스페이서 절연층들(155)의 상단은 서로 정렬될 수 있다.
핀들(105a, 105b)의 내측면은 매몰 절연층(157)과 접촉하는 면들로 정의하고, 핀들(105a, 105b)의 외측면은 매몰 절연층(157)의 반대편에 위치한 면들로 정의할 수 있다. 핀들(105a, 105b)의 내측면은 매몰 절연층(157) 때문에 채널 영역으로 이용되기 어렵고, 핀들(105a, 105b)의 외측면의 일부분이 채널 영역으로 이용될 수 있다. 따라서, 이 실시예에서, 채널 영역은 수직 방향으로 배치될 수 있다.
소자분리막(120)은 핀들(105a, 105b)의 외측면 상부를 노출하도록 몸체(102) 상에 배치될 수 있다. 이에 따라, 핀들(105a, 105b)의 외측면 상부가 채널 영역으로 이용될 수 있다. 즉, 소자분리막(120)의 높이는 채널 영역으로 이용되는 핀들(105a, 105b)의 높이를 제어할 수 있다.
한 쌍의 터널링 절연층들(125a, 125b)은 핀들(105a, 105b)의 외측면 상부 상 에 배치될 수 있다. 터널링 절연층들(125a, 125b)은 전하의 터널링 경로를 제공할 수 있다. 예를 들어, 터널링 절연층들(125a, 125b)은 산화막, 질화막 또는 고-유전율막을 포함할 수 있다. 본 발명의 실시예들에서, 고-유전율막은 산화막 및 질화막보다 유전상수가 큰 절연층을 지칭할 수 있다.
한 쌍의 플로팅 게이트 전극들(130a, 130b)은 터널링 절연층들(125a, 125b) 상에 각각 배치될 수 있다. 플로팅 게이트 전극들(130a, 130b)은 전하를 저장할 수 있고, 이에 따라 데이터 프로그램에 이용될 수 있다. 전하는 터널링 절연층들(125a, 125b)을 터널링 하여 플로팅 게이트 전극들(130a, 13b)에 주입될 수 있다. 반대로, 플로팅 게이트 전극들(130a, 130b)에 저장된 전하들을 제거하여 데이터 소거 동작을 수행할 수 있다.
플로팅 게이트 전극들(130a, 130b)은 핀들(105a, 105b) 보다 높게 배치될 수 있고, 예를 들어 핀들(105a, 105b) 상면위로 돌출되도록 배치될 수 있다. 예를 들어, 플로팅 게이트 전극들(130a, 130b)은 소자분리막(120)의 상면으로부터 스페이서 절연층들(155)의 상단까지 신장될 수 있다. 이에 따라, 스페이서 절연층들(155)은 플로팅 게이트 전극들(130a, 130b) 및 매몰 절연층(157) 사이에 한정될 수 있다.
나아가, 플로팅 게이트 전극들(130a, 130b), 스페이서 절연층들(155) 및 매몰 절연층(157)의 상단은 서로 정렬될 수 있다. 하지만, 이러한 정렬 구조는 예시적이고, 플로팅 게이트 전극들(130a, 130b), 스페이서 절연층들(155) 및 매몰 절연층(157)의 상단이 서로 정렬되지 않을 수도 있다.
블로킹 절연층(135)은 매몰 절연층(157)을 가로질러 플로팅 게이트 전극들(130a, 130b) 상에 배치될 수 있다. 예를 들어, 블로킹 절연층(135)은 핀들(105a, 105b)의 상단을 가로질러 핀들(105a, 105b)의 외측면 상부를 덮도록 소자분리막(120) 상에 배치될 수 있다. 예를 들어, 블로킹 절연층(135)은 산화막, 질화막 또는 고-유전율막을 포함할 수 있다.
제어 게이트 전극(140)은 블로킹 절연층(135) 상에 배치될 수 있다. 예를 들어, 제어 게이트 전극(140)은 핀들(105a, 105b)의 상단을 가로질러 핀들(105a, 105b)의 외측면 상부를 덮도록 블로킹 절연층(135) 상에 배치될 수 있다. 제어 게이트 전극(140)은 워드 라인의 일부로 이용될 수 있다.
제어 게이트 전극(140) 사이에 배치된 핀들(105a, 105b)의 일부분에는 소오스 및 드레인 영역(미도시)이 한정될 수 있다. 예를 들어, 소오스 및 드레인 영역은 핀들(105a, 105b)의 일부분에 불순물을 도핑하여 불순물 접합 또는 다이오드 접합 타입으로 형성할 수 있다. 다른 예로, 소오스 및 드레인 영역은 불순물 접합을 형성하지 않고, 제어 게이트 전극(140)으로부터 전계효과에 의해서 유도될 수도 있다. 제어 게이트 전극(140)에 인가된 전압에 의한 프린징 필드(fringing field)는 소오스 및 드레인 영역을 유도할 수 있다.
비휘발성 메모리 소자(100)에서, 채널 영역은 몸체(102) 위로 수직으로 길게 배치될 수 있다. 따라서, 비휘발성 메모리 소자(100)는, 핀들(105a, 105b)의 폭 및 이격 거리를 작게 함으로써 그 집적도를 높이면서도 단채널 효과를 억제할 수 있다.
비휘발성 메모리 소자(100)에서, 핀들(105a, 105b)은 그 폭이 작기 때문에 그 내부에 형성되는 공핍 영역의 크기가 제한될 수 있다. 이에 따라, 공핍 영역의 확장에 의해서 발생할 수 있는 오프-전류 및 접합 누설 전류가 감소될 수 있다. 나아가, 몸체(102)에 전압을 인가함으로써, 핀들(105a, 105b)에 바디-바이어스를 인가할 수 있다. 따라서, 비휘발성 메모리 소자(100)는 높은 신뢰성을 가질 수 있다.
비휘발성 메모리 소자(100)에서, 제어 게이트 전극(140)으로부터 하나의 플로팅 게이트 전극(130a)에 유도되는 전압비를 나타내는 커플링 비(γ)는 아래의 수학식 1과 같이 구해질 수 있다. 수학식 1은 핀(105a), 터널링 절연층(125a) 및 플로팅 게이트 전극(130a)으로 구성되는 하나의 메모리 셀을 예로 설명한다.
Figure 112007058632555-PAT00001
단, Cb는 블로킹 절연층(135)의 커패시턴스, Ct는 터널링 절연층(125a)의 커패시턴스, εb는 블로킹 절연층(135)의 유전율, εt는 터널링 절연층(125a)의 유전율, Ab는 블로킹 절연층(135) 및 플로팅 게이트 전극(130a)의 대면 면적, At는 핀(105a) 및 터널링 절연층(125a)의 대면 면적을 나타낸다.
수학식 1을 참조하면, Ab/At의 비가 커지고 εb/εt가 커질수록, 커플링 비(γ)가 증가한다는 것을 알 수 있다. 특히, Ab/At에 따른 커플링 비(γ)의 변화가 도 4에 도시되어 있다. Ab/At는 터널링 절연층들(125a, 125b)의 제 1 높이(h1)에 대 한 플로팅 게이트 전극들(130a, 130b)의 제 2 높이(h2)의 비(h2/h1)를 이용하여 조절될 수 있다. 제 1 높이(h1)는 소자분리막(120)의 높이를 통하여 용이하게 조절할 수 있고, 제 2 높이(h2)는 스페이서 절연층들(155)의 높이를 통하여 용이하게 조절할 수 있다. 따라서, 비휘발성 메모리 소자(100)는 커플링 비(γ)를 용이하게 조절할 수 있다.
따라서, 굳이 εb/εt를 크게 할 필요성이 작고, 그 결과 블로킹 절연층(135)의 유전율 εb를 낮추는 것도 가능하다. 그러므로, 블로킹 절연층(135)은 고-유전율막으로 한정될 필요가 없다. 고-유전율막은 산화막 또는 질화막에 비해서 공정 안정성이 부족하기 때문에, 비휘발성 메모리 소자(100)는 공정 안정성 면에서 유리하다.
한편, 비휘발성 메모리 소자(100)에서, 플로팅 게이트 전극들(130a, 130b)의 폭이 작기 때문에, 핀들(105a, 105b)을 따라서 인접하게 배치된 메모리 셀들 사이의 간섭을 크게 줄일 수 있다. 즉, 인접한 플로팅 게이트 전극들(130a) 사이 또는 인접한 플로팅 게이트 전극들(130b) 사이의 대면 면적은 종래 평면형 구조에서의 그것보다 매우 작다. 따라서, 비휘발성 메모리 소자(100)는 인접한 메모리 셀들간의 간섭 현상에 의한 문턱 전압의 변화를 줄일 수 있고, 그 결과 높은 동작 신뢰성을 가질 수 있다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(100')를 보여주는 단면도이다. 비휘발성 메모리 소자(100')는 도 1 및 도 2의 비휘발성 메모리 소자(100)의 커플링 비를 변화시키기 위해서 일부 구성을 변형시킨 것이다. 따라서, 두 실시예들에서 중복된 설명은 생략된다.
도 3을 참조하면, 소자분리막(120')의 높이는 도 2의 소자분리막(120)의 높이보다 크다. 이에 따라서, 소자분리막(120')에 의해서 노출되는 핀들(105a, 105b)의 상부의 면적이 작아진다. 따라서, 터널링 절연층들(125a', 125b')의 제 1 높이(h1')가 도 2의 제 1 높이(h1)보다 작아질 수 있다.
또한, 스페이서 절연층들(155')의 높이는 도 2의 스페이서 절연층들(155)의 높이보다 크다. 이에 따라서, 플로팅 게이트 전극들(130a', 130b')의 제 2 높이(h2')는 도 2의 제 2 높이(h2)보다 커질 수 있다. 이에 따라서, 제 2 높이(h2')/제 1 높이(h1')를 크게 할 수 있다. 매몰 절연층(157')의 상단은 스페이서 절연층들(155')의 상단에 정렬되도록 높아질 수 있다.
이와 같이, 제 1 높이(h1') 및 제 2 높이(h2')를 변화시킴으로써, Ab/At의 비를 조절하여 커플링 비(γ)를 크게 할 수 있다. 따라서, 비휘발성 메모리 소자(100')는 소자분리막(120') 및/또는 스페이서 절연층들(155')의 높이를 조절함으로써, 커플링 비(γ)를 용이하게 조절할 수 있다.
전술한 바와 같이, 이 경우에도 플로팅 게이트 전극들(130a, 130b)의 폭이 작기 때문에, 핀들(105a, 105b)을 따라서 인접하게 배치된 메모리 셀들 사이의 간 섭은 커지지 않는다.
도 5 내지 도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.
도 5를 참조하면, 반도체 기판(110) 내에 적어도 한 쌍의 제 1 트렌치들(153)을 형성한다. 예를 들어, 반도체 기판(110) 상에 하드 마스크층(150)을 형성한다. 이어서, 하드 마스크층(150)을 식각 마스크로 하여 반도체 기판(110)의 노출된 부분을 식각하여 제 1 트렌치들(153)을 형성할 수 있다. 예를 들어, 하드 마스크층(150)은 질화막을 포함할 수 있고, 나아가 질화막 아래에 산화막을 더 포함할 수도 있다.
도 6을 참조하면, 적어도 제 1 트렌치들(153)을 매립하는 소자분리막(120a)을 형성한다. 예를 들어, 제 1 트렌치들(153)을 충분히 매립하도록 소자분리막(120a)을 형성하고 하드 마스크층(150)이 노출될 때까지 소자분리막(120a)을 평탄화할 수 있다. 이에 따라, 소자분리막(120a)은 제 1 트렌치들(153)을 매립하고 반도체 기판(110) 상으로 돌출될 수 있다.
소자분리막(120a)은 적절한 절연층, 예컨대 산화막을 포함할 수 있다. 예를 들어, 소자분리막(120a)의 평탄화는 화학기계적평탄화(CMP)법을 이용하거나 또는 에치백(etch-back)을 이용할 수 있다.
도 7을 참조하면, 하드 마스크층(150)을 제거하고, 반도체 기판(110) 상으로 돌출된 소자분리막(120a)의 측벽에 스페이서 절연층들(155)을 형성할 수 있다. 스 페이서 절연층들(155)은 그 사이에 반도체 기판(110)의 일부분을 노출하도록 그 폭을 제어할 수 있다.
예를 들어, 스페이서 절연층들(155)은 소정의 절연층을 증착한 후 이를 이방성 식각함으로써 형성할 수 있다. 예를 들어, 스페이서 절연층들(155)은 질화막을 포함할 수 있고, 나아가 질화막 아래에 산화막을 더 포함할 수도 있다. 이에 따라, 스페이서 절연층들(155)의 폭은 반도체 기판(110) 위로 갈수록 점점 작아질 수 있다.
도 8을 참조하면, 스페이서 절연층들(155)을 식각 마스크로 하여, 스페이서 절연층들(155)로부터 노출된 반도체 기판(110)을 식각하여 제 2 트렌치(160)를 형성할 수 있다. 이에 따라, 몸체(102) 및 한 쌍의 핀들(105a, 105b)이 반도체 기판(110) 내에 한정될 수 있다. 따라서, SOI 기판을 이용하지 않고, 벌크 웨이퍼 형태의 반도체 기판(110)을 이용하여 핀들(105a, 105b)을 한정할 수 있어서 경제적이다.
제 2 트렌치(160)의 깊이가 제 1 트렌치(153)의 깊이보다 작을 수 있다. 하지만, 제 1 및 제 2 트렌치들(153, 160)은 서로 동일한 깊이를 가질 수도 있다.
도 9를 참조하면, 몸체(102) 상에 핀들(105a, 105b)의 사이를 매립하도록 매몰 절연층(157a)을 형성할 수 있다. 매몰 절연층(157a)은 스페이서 절연층들(155)의 사이를 채우고 소자분리막(120a) 위로 충분한 높이로 형성될 수 있다. 매몰 절연층(157a)은 소자분리막(120a)에 대해서 식각 선택비를 갖도록 선택될 수 있다. 예를 들어, 매몰 절연층(157a)은 스페이서 절연층들(155)과 동일한 물질로 형성될 수 있고, 예컨대 질화막을 포함할 수 있다.
도 10을 참조하면, 매몰 절연층(157a)을 소자분리막(120a) 또는 스페이서 절연층들(155)이 노출될 때까지 평탄화할 수 있다. 이에 따라, 평탄화 된 매몰 절연층(157)은 핀들(105a, 105b)의 사이 및 스페이서 절연층들(155)의 사이에 한정될 수 있다. 나아가, 매몰 절연층(157) 및 스페이서 절연층들(155)의 상단은 서로 정렬될 수 있다.
이어서, 소자분리막(120a)을 소정 깊이만큼 식각할 수 있다. 이에 따라서, 식각 후 남은 소자분리막(120)은 핀들(105a, 105b)의 상부를 노출할 수 있다. 예를 들어, 소자분리막(120a)은 스페이서 절연층들(155) 및 매몰 절연층(157)에 대해서 식각 선택비를 갖기 때문에, 소자분리막(120a)의 식각은 건식 식각 또는 습식 식각을 이용할 수 있다.
소자분리막(120)의 높이는 핀들(105a, 105b)의 노출된 상부의 제 1 높이(h1)를 결정할 수 있다. 즉, 소자분리막(120)의 높이가 낮아지면, 제 1 높이(h1)가 커질 수 있다. 나아가, 소자분리막(120) 및 스페이서 절연층들(155)의 높이는 제 2 높이(h2)를 결정할 수 있다. 스페이서 절연층들(155)의 높이가 높아질수록 제 2 높이(h2)가 커진다.
도 11을 참조하면, 핀들(105a, 105b)의 외측면 상부 상에 배치되도록 소자분리막(120) 상에 한 쌍의 터널링 절연층들(125a, 125b)을 형성할 수 있다. 예를 들어, 터널링 절연층들(125a, 125b)은 핀들(105a, 105b)의 외측면 상부를 선택적으로 열산화시켜 형성할 수 있다. 이 경우, 터널링 절연층들(125a, 125b)의 높이는 제 1 높이(h1)와 같을 수 있다.
다른 예로, 터널링 절연층들(125a, 125b)은 화학기상증착(CVD)법 및 이방성 식각을 이용하여 형성될 수 있고, 이 경우 핀들(105a, 105b)의 외측면 상부를 덮고 스페이서 절연층들(155)의 상단까지 더 신장될 수도 있다.
이어서, 터널링 절연층들(125a, 125b) 상에 핀들(105a, 105b) 보다 높게 한 쌍의 플로팅 게이트 전극들(130a, 130b)을 형성할 수 있다. 예를 들어, 플로팅 게이트 전극들(130a, 130b)은 소자분리막(120) 상에 배치되고, 터널링 절연층들(125a, 125b)을 덮고 핀들(105a, 105b)의 상단 위로 더 신장될 수 있다.
예를 들어, 플로팅 게이트 전극들(130a, 130b)은 터널링 절연층들(125a, 125b)이 형성된 결과물 상에 도전층(미도시)을 형성하고, 이 도전층을 이방성 식각하여 형성할 수 있다. 이 경우, 플로팅 게이트 전극들(130a, 130b), 스페이서 절연층들(155) 및 매몰 절연층(157)의 상단은 서로 정렬될 수 있다. 예를 들어, 플로팅 게이트 전극들(130a, 130b)을 형성하기 위한 도전층은 폴리실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다.
도 12를 참조하면, 매몰 절연층(157)을 가로질러 플로팅 게이트 전극들(130a, 130b) 상에 블로킹 절연층(135)을 형성할 수 있다. 블로킹 절연층(135)은 소자분리막(120) 상에 배치될 수 있다. 예를 들어, 블로킹 절연층(135)은 화학기상증착(CVD)법을 이용하여 형성할 수 있고, 산화막, 질화막 또는 고-유전율막을 포함 할 수 있다.
이어서, 블로킹 절연층(135) 상에 제어 게이트 전극(140)을 형성할 수 있다. 예를 들어, 제어 게이트 전극(140)은 화학기상증착(CVD)법을 이용하여 형성할 수 있고, 도전층, 예컨대 폴리실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다.
본 발명의 다른 실시예에서, 핀들(105a, 105b)은 도 7 및 도 8의 스페이서 절연층들(155)을 이용하지 않고, 포토레지스트 패턴을 이용하여 반도체 기판(110)을 식각하여 형성될 수도 있다. 다만, 포토레지스트 패턴은 노광 장치의 해상도에 영향을 받는다는 점에서, 스페이서 절연층들(155)의 폭 조절이 포토레지스트 패턴의 폭 조절보다 용이하다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 사시이고;
도 2는 도 1의 비휘발성 메모리 소자의 II-II'선에서 절취한 단면도이고;
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 단면도이고;
도 4는 핀 및 터널링 절연층의 대면 면적에 대한 블로킹 절연층 및 플로팅 게이트 전극의 대면 면적의 비(Ab/At)가 커플링 비에 미치는 영향을 보여주는 그래프이고; 그리고
도 5 내지 도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.

Claims (30)

  1. 몸체 및 상기 몸체로부터 상향 돌출된 한 쌍의 핀들을 포함하는 반도체 기판;
    상기 한 쌍의 핀들의 사이를 매립하는 매몰 절연층;
    상기 한 쌍의 한 쌍의 핀들 각각의 외측면 상에 형성되며 상기 한 쌍의 핀들보다 높게 형성된 한 쌍의 플로팅 게이트 전극들; 및
    상기 한 쌍의 플로팅 게이트 전극들 상의 제어 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 한 쌍의 플로팅 게이트 전극들은 상기 한 쌍의 핀들 각각의 상부를 덮고 상기 한 쌍의 핀들의 상면 위로 돌출되고, 서로 분리된 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1 항에 있어서, 상기 매몰 절연층은 상기 한 쌍의 핀들의 상면 위로 더 돌출된 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 1 항에 있어서, 상기 매몰 절연층 반대편에 위치한 상기 한 쌍의 핀들 각각의 외측면 상부 상에 배치되고 상기 몸체 위로 상향 배치된 한 쌍의 터널링 절연층을 더 포함하고, 상기 한 쌍의 플로팅 게이트 전극들은 상기 한 쌍의 터널링 절 연층들 각각 상에 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 1 항에 있어서, 상기 매몰 절연층을 가로질러 상기 한 쌍의 플로팅 게이트 전극들 상으로 신장된 블로킹 절연층을 더 포함하고, 상기 제어 게이트 전극은 상기 블로킹 절연층 상에 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 1 항에 있어서, 상기 한 쌍의 핀들의 상면 상에 배치된 스페이서 절연층들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 6 항에 있어서, 상기 스페이서 절연층들은 상기 한 쌍의 핀들의 상면으로부터 위로 갈수록 그 폭이 작아지는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 6 항에 있어서, 상기 스페이서 절연층들은 상기 매몰 절연층 및 상기 한 쌍의 플로팅 게이트 전극들 사이에 한정된 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 8 항에 있어서, 상기 스페이서 절연층들, 상기 매몰 절연층 및 상기 한 쌍의 플로팅 게이트 전극들의 상단은 서로 정렬된 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 1 항에 있어서, 상기 매몰 절연층 반대편의 상기 한 쌍의 핀들의 외측면 하부를 덮도록 상기 몸체 상에 배치된 소자분리막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제 10 항에 있어서, 상기 한 쌍의 플로팅 게이트 전극들은 상기 소자분리막을 기준으로 상기 한 쌍의 핀들의 외측면 상부 상에 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제 10 항에 있어서, 상기 제어 게이트 전극은 상기 소자분리막 상에 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 제 1 항에 있어서, 상기 반도체 기판은 벌크 반도체 웨이퍼를 식각하여 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 제 1 항에 있어서, 상기 제어 게이트 전극 양편의 상기 한 쌍의 핀들의 일부분에 불순물 접합에 의해서 한정되는 소오스 및 드레인 영역을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  15. 제 1 항에 있어서, 상기 제어 게이트 전극 양편의 상기 한 쌍의 핀들의 일부분에 한정되고, 전계효과에 의해 유도되는 소오스 및 드레인 영역을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  16. 제 1 항에 있어서, 상기 한 쌍의 핀들 상에 상기 제어 게이트 전극과 이격 배치된 복수의 제어 게이트 전극들을 더 포함하고,
    상기 제어 게이트 전극 및 상기 복수의 제어 게이트 전극들은 낸드(NAND) 셀어레이 구조로 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  17. 반도체 기판을 식각하여, 몸체 및 상기 몸체로부터 상향 돌출된 한 쌍의 핀들을 형성하는 단계;
    상기 한 쌍의 핀들의 사이를 매립하는 매몰 절연층을 형성하는 단계;
    상기 한 쌍의 한 쌍의 핀들 각각의 외측면 상에, 상기 한 쌍의 핀들보다 높게 한 쌍의 플로팅 게이트 전극들을 형성하는 단계; 및
    상기 한 쌍의 핀들 상에 제어 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  18. 제 17 항에 있어서, 상기 한 쌍의 플로팅 게이트 전극들은 상기 한 쌍의 핀들 각각의 상부 상에, 상기 한 쌍의 핀들의 상면 위로 돌출되고, 서로 분리되도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자.
  19. 제 17 항에 있어서, 상기 매몰 절연층은 상기 한 쌍의 핀들의 상면 위로 더 돌출되게 형성하는 것을 특징으로 하는 비휘발성 메모리 소자.
  20. 제 17 항에 있어서, 상기 한 쌍의 핀들은 상기 반도체 기판 상의 스페이서 절연층들을 식각 마스크로 이용하여 상기 반도체 기판을 식각하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  21. 제 18 항에 있어서, 상기 반도체 기판 내부로부터 상기 반도체 기판 위로 돌출된 소자분리막을 형성하는 단계를 더 포함하고, 상기 스페이서 절연층들은 상기 소자분리막의 돌출된 측벽에 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  22. 제 21 항에 있어서, 상기 몸체 및 상기 한 쌍의 핀들을 한정하는 단계는,
    상기 반도체 기판 내에 한 쌍의 제 1 트렌치들을 형성하는 단계;
    상기 한 쌍의 제 1 트렌치들을 매립하고 상기 반도체 기판 위로 돌출된 상기 소자분리막을 형성하는 단계;
    상기 소자분리막의 돌출된 측벽들에 상기 스페이서 절연층들을 형성하는 단계; 및
    상기 스페이서 절연층들로부터 노출된 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  23. 제 22 항에 있어서, 상기 매몰 절연층은 상기 한 쌍의 핀들 및 상기 스페이서 절연층들 사이를 매립하도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  24. 제 22 항에 있어서, 상기 매몰 절연층을 형성한 후, 상기 소자분리막을 소정 깊이만큼 식각하여 상기 한 쌍의 핀들의 외측면 상부를 노출하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  25. 제 24 항에 있어서, 상기 매몰 절연층 및 상기 스페이서 절연층들은 상기 소자분리막에 대해서 식각 선택비를 갖는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  26. 제 17 항에 있어서, 상기 한 쌍의 플로팅 게이트 전극들을 형성하기 전에,
    상기 매몰 절연층 반대편에 위치한 상기 한 쌍의 핀들의 외측면 상부 상에, 상기 몸체 위로 상향 배치되도록 한 쌍의 터널링 절연층들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  27. 제 26 항에 있어서, 상기 한 쌍의 터널링 절연층들은 상기 한 쌍의 핀들의 외측면 상부를 열산화시켜 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  28. 제 21 항에 있어서, 상기 한 쌍의 플로팅 게이트 전극들은 상기 한 쌍의 핀들 및 상기 스페이서 절연층들을 덮는 도전층을 상기 소자분리막 상에 형성한 후, 상기 도전층을 이방성 식각하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  29. 제 20 항에 있어서, 상기 스페이서 절연층들, 상기 매몰 절연층 및 상기 한 쌍의 플로팅 게이트 전극들의 상단은 서로 정렬되게 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  30. 제 17 항에 있어서, 상기 제어 게이트 전극을 형성하기 전에, 상기 매몰 절연층 상을 가로질러 상기 한 쌍의 플로팅 게이트 전극들을 상으로 신장된 블로킹 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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