KR100682537B1 - 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

반도체 소자 및 그 형성 방법을 제공한다. 이 소자는 기판 상에 배치되되, 서로 마주보는 제1 및 제2 측벽들을 갖는 핀, 핀의 제1 측벽 상에 스페이서 형태로 형성된 제1 게이트 라인, 및 핀의 제2 측벽 상에 스페이서 형태로 형성된 제2 게이트 라인을 포함한다. 제1 및 제2 불순물 확산층들이 핀에 서로 이격되어 배치된다. 제1 및 제2 불순물 확산층들은 제1 및 제2 게이트 라인들 사이의 핀에 채널 영역을 정의한다.

Description

반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICES AND METHODS OF FORMING THE SAME}
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'를 따라 취해진 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'를 따라 취해진 단면도이다.
도 4는 도 3의 Ⅳ-Ⅳ'의 방향에서 본 반도체 소자를 확대한 평면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 변형예를 설명하기 위하여 도 1의 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'를 따라 취해진 단면도이다.
도 6a 내지 10a는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'를 따라 취해진 단면도들이다.
도 6b 내지 도 10b는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'를 따라 취해진 단면도들이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 12는 도 11의 Ⅴ-Ⅴ'를 따라 취해진 단면도이다.
도 13은 도 11의 Ⅵ-Ⅵ' 및 Ⅶ-Ⅶ'를 따라 취해진 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 변형예를 설명하기 위한 평면도이다.
도 15는 도 14의 Ⅷ-Ⅷ'를 따라 취해진 단면도이다.
도 16은 도 14의 Ⅸ-Ⅸ' 및 Ⅹ-Ⅹ'를 따라 취해진 단면도이다.
도 17a 내지 20a는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 11의 Ⅴ-Ⅴ'를 따라 취해진 단면도들이다.
도 17b 내지 도 20b는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 11의 Ⅵ-Ⅵ' 및 Ⅶ-Ⅶ'를 따라 취해진 단면도들이다.
도 21a 내지 23a는 도 14에 도시된 반도체 소자의 형성 방법을 설명하기 위하여 도 14의 Ⅷ-Ⅷ'를 따라 취해진 단면도들이다.
도 21b 내지 도 23b는 도 14에 도시된 반도체 소자의 형성 방법을 설명하기 위하여 도 14의 Ⅸ-Ⅸ' 및 Ⅹ-Ⅹ'를 따라 취해진 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 고집적화에 적합한 반도체 소자 및 그 형성 방법을 제공한다.
반도체 소자와 관련된 기술이 비약적으로 발전함에 따라, 반도체 소자는 점점 고집적화되고 있다. 반도체 소자를 고집적화시킴으로써, 다양한 장점들을 획득할 수 있다. 예컨대, 소자의 크기를 감소시켜 생산성을 향상시킬수 있을 뿐만 아니라 단일 구성 소자들의 수를 증가시킴으로써 고성능의 반도체 소자를 구현할 수 있다. 또한, 높은 데이타 저장 용량의 반도체 기억 소자를 구현할 수 있으며, 반도체 소자의 소비전력을 감소시키는 효과를 얻을 수도 있다.
하지만, 반도체 소자의 고집적화에 따라 여러 형태의 문제점들이 발생하고 있다. 예를 들면, 반도체 소자의 중요한 단일 소자로 사용되는 전계 효과 트랜지스터는 그것의 채널 길이가 점점 짧아져 단채널 효과에 의한 특성 열화가 심화되고 있다. 이러한 전계 효과 트랜지스터의 특성 열화로 인하여, 디램 소자 또는 에스램 소자등의 휘발성 기억 소자의 특성이 열화될 뿐만 아니라 플래쉬 기억 소자등의 기억셀이 전계 효과 트랜지스터 형태를 갖는 비휘발성 기억 소자의 특성도 열화되고 있다. 또한, 디램 소자의 경우, 고성능의 캐패시터를 형성하기 위하여 스토리지 노드를 높은 높이를 갖도록 형성시킴으로써, 디램 소자내에 높은 단차가 발생될 수 있다. 높은 단차는 포토리소그라피 공정을 비롯한 여러 반도체 공정의 불량들을 유발하여 반도체 소자의 생산성을 오히려 저하시키는 결과를 초래할 수도 있다.
이에 따라, 최근에 상술한 고집적화에 따른 여러 형태의 문제점들을 해결할 수 있는 반도체 소자에 대한 연구가 활발히 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화된 반도체 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제를 해결하기 위한 반도체 소자를 제공한다. 이 소자는 기판 상에 배치되되, 서로 마주보는 제1 및 제2 측벽들을 갖는 핀, 상기 핀의 제1 측벽 상에 스페이서 형태로 형성된 제1 게이트 라인, 및 상기 핀의 제2 측벽 상에 스 페이서 형태로 형성된 제2 게이트 라인을 포함한다. 제1 및 제2 불순물 확산층들이 상기 핀에 서로 이격되어 배치된다. 상기 제1 및 제2 불순물 확산층들은 상기 제1 및 제2 게이트 라인들 사이의 핀에 채널 영역을 정의한다. 층간절연 패턴이 상기 핀 주변의 기판, 제1 및 제2 게이트 라인들을 덮는다. 제1 및 제2 비트 라인들이 서로 이격되어 상기 핀을 나란히 가로지른다. 상기 제1 및 제2 비트 라인들은 각각 상기 제1 및 제2 불순물 확산층들의 상부면들에 접속한다.
일 실시예에 따르면, 상기 소자는 상기 핀의 제1 측벽과 상기 제1 게이트 라인 사이에 개재되되, 제1 전하트랩 절연막을 포함하는 제1 다층 절연막, 및 상기 핀의 제2 측벽과 상기 제2 게이트 라인 사이에 개재되되, 제2 전하트랩 절연막을 포함하는 제2 다층 절연막을 더 포함할 수 있다.
일 실시예에 따르면, 상기 소자는 상기 핀과 기판 사이에 개재된 매몰 절연막, 및 상기 핀의 제1 측벽과 상기 제1 게이트 라인 사이 및 상기 핀의 제2 측벽과 상기 제2 게이트 라인 사이에 개재된 게이트 절연막을 더 포함할 수 있다. 이 경우에, 상기 제1 및 제2 불순물 확산층들의 하부면들은 상기 매몰 절연막과 접촉하여 상기 채널 영역을 플로팅시키고, 상기 플로팅된 채널 영역이 데이타 저장 영역에 해당한다.
상술한 기술적 과제를 해결하기 위한 반도체 소자의 형성 방법을 제공한다. 이 방법은 다음의 단계들을 포함한다. 기판 상에 서로 마주보는 제1 및 제2 측벽들을 갖는 핀을 형성하고, 상기 핀의 제1 측벽상에 스페이서 형태인 제1 게이트 라인을 형성하고, 상기 핀의 제2 측벽상에 스페이서 형태인 제2 게이트 라인을 형성한 다. 상기 핀 주변의 기판, 제1 및 제2 게이트 라인들을 덮는 층간절연 패턴을 형성하고, 상기 기판 전면을 덮는 몰드 절연층을 형성한다. 상기 몰드 절연층을 패터닝하여 상기 핀을 나란히 가로지르고 서로 이격된 제1 및 제2 그루브들을 형성한다. 상기 제1 및 제2 그루브들 아래의 핀에 제1 및 제2 불순물 확산층들을 각각 형성하고, 상기 제1 및 제2 그루브들 내에 배치되어 상기 제1 및 제2 불순물 확산층들에 각각 접속된 제1 및 제2 비트 라인들을 형성한다.
일 실시예에 따르면, 상기 방법은 상기 핀의 제1 측벽과 상기 제1 게이트 라인 사이에 개재되고 제1 전하트랩 저장막을 포함하는 제1 다층 절연막을 형성하는 단계, 및 상기 핀의 제2 측벽과 상기 제2 게이트 라인 사이에 개재되고 제2 전하트랩 절연막을 포함하는 제2 다층 절연막을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 상기 핀, 제1 및 제2 게이트 라인들은 상기 기판 상에 배치된 매몰 절연막 상에 배치될 수 있다. 이 경우에, 상기 방법은 상기 핀의 제1 측벽과 상기 제1 게이트 라인 사이 및 상기 핀의 제2 측벽과 상기 제2 게이트 라인 사이에 개재된 게이트 절연막을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 제1 및 제2 불순물 확산층들의 하부면들은 상기 매몰 절연막과 접촉하도록 형성되고, 상기 제1 및 제2 불순물 확산층들 사이의 채널 영역은 플로팅되어 데이타 저장 영역으로 사용된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용 이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이며, 도 2는 도 1의 Ⅰ-Ⅰ'를 따라 취해진 단면도이고, 도 3은 도 1의 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'를 따라 취해진 단면도이다. 도 4는 도 3의 Ⅳ-Ⅳ'의 방향에서 본 반도체 소자를 확대한 평면도이다. 도 3의 참조부호 "a" 및 "b"는 각각 도 2의 Ⅱ-Ⅱ'를 따라 취해진 단면도 및 도 2의 Ⅲ-Ⅲ'을 따라 취해진 단면도를 나타낸다.
도 1, 도 2 및 도 3을 참조하면, 반도체 기판(100, 이하 기판이라함) 상에 복수개의 핀들(104)이 일방향(즉, 도 1의 행방향)으로 나란히 배열된다. 상기 핀들(104)은 일정간격으로 이격되어 있다. 상기 핀(104)은 서로 마주보는 제1 측벽 및 제2 측벽을 갖는다. 상기 핀들(104)은 평면적으로 라인 형태를 갖는다. 상기 핀들(104)의 하부면들은 도시된 바와 같이 상기 기판(100)에 접속할 수 있다. 상기 기판(100)은 실리콘 기판일 수 있다. 상기 핀(104)은 반도체로 형성된다. 예컨대, 상기 핀(100)은 상기 기판(100)과 동일한 실리콘으로 형성될 수 있다.
소자분리막(106a)이 상기 핀들(104) 사이의 상기 기판(100)을 덮는다. 또한, 상기 소자분리막(106a)은 상기 핀(104)의 측벽들의 아랫부분(lower portion)을 덮는다. 즉, 상기 소자분리막(106a)의 상부면은 상기 핀(104)의 상부면에 비하여 낮으며, 상기 핀(104)의 윗부분(upper portion)은 상기 소자분리막(106a) 위로 돌출되어 있다. 상기 소자분리막(106a)은 실리콘 산화막으로 형성될 수 있다.
상기 핀(104)의 제1 측벽 상에 제1 게이트 라인(117a)이 배치되고, 상기 핀(104)의 제2 측벽 상에 제2 게이트 라인(117b)이 배치된다. 상기 제1 및 제2 게이트 라인들(117a,117b)은 상기 행방향을 따라 나란히 배열된다. 즉, 상기 제1 및 제2 게이트 라인들(117a,117b)은 상기 핀(104)과 평행하다. 상기 제1 및 제2 게이트 라인들(117a,117b)은 상기 핀(104)의 제1 및 제2 측벽들에 각각 스페이서 형태로 형성된 것이 바람직하며, 서로 대칭적인 구조인 것이 바람직하다. 상기 제1 및 제2 게이트 라인들(117a,117b)은 상기 소자분리막(106a) 상에 배치된다. 상기 제1 및 제2 게이트 라인들(117a,117b)은 위로 연장되어 상기 핀(104)의 상부면 위로 돌출된 부분을 가질 수 있다. 즉, 상기 제1 및 제2 게이트 라인들(117a,117b)은 각각 상기 핀(104)의 제1 및 제2 측벽들을 완전히 덮을 수 있다. 상기 제1 및 제2 게이트 라인들(117a,117b)은 워드 라인들에 해당한다. 상기 제1 및 제2 게이트 라인들(117a,117b)은 도전막으로 형성된다. 예컨대, 상기 제1 및 제2 게이트 라인들(117a,117b)은 도핑된 폴리실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에 선택된 적어도 하나를 포함할 수 있다.
상기 제1 게이트 라인(117a)과 상기 핀(104)의 제1 측벽 사이에 제1 다층 절연막(115a)이 개재되고, 상기 제2 게이트 라인(117b)과 상기 핀(104)의 제2 측벽 사이에 제2 다층 절연막(115b)이 개재된다. 상기 제1 다층 절연막(115a)은 상기 핀(104)의 제1 측벽과 접촉하는 제1 터널 절연막(108a), 상기 제1 게이트 라인(117a)과 접촉하는 제1 블로킹 절연막(112a), 및 상기 제1 터널 절연막(108a)과 제1 블로킹 절연막(112a) 사이에 개재된 제1 전하트랩 절연막(110a)을 포함한다. 상기 제2 다층 절연막(115b)은 상기 핀(104)의 제2 측벽과 접촉하는 제2 터널 절연막(108b), 상기 제2 게이트 라인(117b)과 접촉하는 제2 블로킹 절연막(112b), 및 상기 제2 터널 절연막(108b)과 제2 블로킹 절연막(112b) 사이에 개재된 제2 전하트랩 절연막(110b)을 포함한다.
상기 제1 다층 절연막(115a)의 적어도 일부는 위로 연장되어 상기 제1 게이트 라인(117a)의 상기 핀(104) 위로 돌출된 부분의 일측벽을 덮을 수 있다. 즉, 상기 제1 다층 절연막(115a)의 연장된 부분은 상기 제1 게이트 라인(117a)의 돌출된 부분의 일측벽과 인접하다. 상기 제1 다층 절연막(115a)의 제1 전하트랩 절연막(112a) 및 제1 블로킹 절연막(110a)이 위로 연장되어 상기 제1 게이트 라인(117a)의 돌출된 부분의 측벽을 덮을 수 있다. 이와 마찬가지로, 상기 제2 다층 절연막(115b)의 적어도 일부는 위로 연장되어 상기 제2 게이트 라인(117b)의 상기 핀(104) 위로 돌출된 부분의 일측벽을 덮을 수 있다. 즉, 상기 제2 다층 절연막(115b)의 연장된 부분은 상기 제2 게이트 라인(117b)의 돌출된 부분의 일측벽과 인접하다. 이 경우에도, 상기 제2 다층 절연막(115b)의 제2 전하트랩 절연막(112b) 및 제2 블로킹 절연막(110b)이 위로 연장되어 상기 제2 게이트 라인(117b)의 돌출된 부분의 측면을 덮을 수 있다. 상기 제1 다층 절연막(115a)의 적어도 일부의 하단은 옆으로 연장되어 상기 제1 게이트 라인(117a)과 상기 소자분리막(106a) 사이에 개재될 수 있다. 이와 마찬가지로, 상기 제2 다층 절연막(115b)의 적어도 일부의 하단은 옆으로 연장되어 상기 제2 게이트 라인(117b)과 상기 소자분리막(106a) 사이에 개재될 수 있다.
상기 제1 및 제2 전하트랩 절연막들(110a,110b)은 전하들이 트랩되는 깊은 준위의 트랩들을 절연 물질을 포함한다. 예컨대, 상기 제1 및 제2 전하트랩 절연막들(110a,110b)은 실리콘 질화막, 또는 복수개의 나노크리스탈들을 포함하는 절연막으로 형성할 수 있다. 상기 나노크리스탈들은 실리콘, 게르마늄등의 반도체로 형성될 수 있다. 상기 제1 및 제2 터널 절연막들(108a,108b)은 실리콘 산화막, 특히, 열산화막으로 형성될 수 있다. 상기 제1 및 제2 터널 절연막들(108a,108b)은 서로 동일한 두께 및 동일한 물질로 형성될 수 있다. 상기 제1 블로킹 절연막(112a)은 실리콘 산화막으로 형성될 수 있다. 상기 제1 블로킹 절연막(112a)이 실리콘 산화막으로 형성되는 경우, 상기 제1 블로킹 절연막(112a)은 상기 제1 터널 절연막(108a)에 비하여 두꺼울 수 있다. 이와는 달리, 상기 제1 블로킹 절연막(112a)은 상기 제1 터널 절연막(108a)에 비하여 높은 유전상수를 갖는 고유전막, 예컨대, 하프늄산화막 또는 알루미늄산화막등의 절연성 금속산화막을 포함할 수 있다. 상기 제2 블로킹 절연막(112b)도 실리콘 산화막으로 형성할 수 있다. 이 경우에, 상기 제2 블로킹 절연막(112b)은 상기 제2 터널 절연막(108b)에 비하여 두꺼울 수 있다. 이와는 달리, 상기 제2 블로킹 절연막(112b)은 상기 제2 터널 절연막(108b)에 비하여 높은 유전상수를 갖는 고유전막, 예컨대, 하프늄산화막 또는 알루미늄산화막등의 절연성 금속산화막을 포함할 수 있다. 상기 제1 및 제2 블로킹 절연막(112a,112b)은 서로 동일한 두께로 형성될 수 있으며, 서로 동일한 물질로 형성할 수 있다.
상기 핀(104)내에 복수개의 불순물 확산층들(127)이 서로 일정간격으로 이격되어 배치된다. 상기 복수개의 불순물 확산층들(127)은 상기 행방향을 따라 배열된다. 인접한 한쌍의 불순물 확산층들(127)은 상기 제1 및 제2 게이트 라인들(117a,117b) 사이의 상기 핀(104)에 채널 영역을 정의한다. 상기 불순물 확산층(127)은 상기 핀(104)의 제1 측벽에 정렬된 제1 측벽, 상기 핀(104)의 제2 측벽에 정렬된 제2 측벽, 및 상기 핀(104)의 상부면에 정렬된 상부면을 갖는다. 좀더 구체적으로, 상기 불순물 확산층(127)의 제1 측벽은 상기 핀(104)의 제1 측벽과 동일면을 이루고, 상기 불순물 확산층(127)의 제2 측벽은 상기 핀(104)의 제2 측벽과 동일면을 이룬다. 상기 불순물 확산층(127)의 상부면은 상기 핀(104)의 상부면과 동일면을 이룬다. 상기 채널 영역도 상기 핀(104)의 제1 측벽에 정렬된 제1 측벽, 상기 핀(104)의 제2 측벽에 정렬된 제2 측벽, 및 상기 핀(104)의 상부면에 정렬된 상부면을 갖는다. 상기 채널 영역의 제1 측벽, 제2 측벽 및 상부면은 상기 핀(104)의 제1 측벽, 제2 측벽 및 상부면과 각각 동일면을 이룬다.
상술한 바와 같이, 상기 제1 및 제2 게이트 라인들(117a,117b)은 각각 상기 핀(104)의 제1 측벽 및 제2 측벽을 덮는다. 따라서, 상기 제1 게이트 라인(117a)은 상기 채널 영역의 제1 측벽 및 상기 불순물 확산층(127)의 제1 측벽을 덮고, 상기 제2 게이트 라인(117b)은 상기 채널 영역의 제2 측벽 및 상기 불순물 확산층(127)의 제2 측벽을 덮는다. 상기 제1 다층 절연막(115a)이 상기 불순물 확산층(127)과 상기 제1 게이트 라인(117a) 사이에 개재되고, 상기 제2 다층 절연막(115b)이 상기 불순물 확산층(127)과 상기 제2 게이트 라인(117b) 사이에 개재된다.
반도체 소자의 단위 셀은 상기 인접한 한쌍의 불순물 확산층들(127), 및 상기 인접한 한쌍의 불순물 확산층들(127) 사이의 상기 채널 영역을 포함할 수 있다. 또한, 상기 단위 셀은 상기 한쌍의 불순물 확산층들(127) 및 채널 영역의 제1 측벽들을 덮는 제1 다층 절연막(115a) 및 제1 게이트 라인(117a)과, 상기 한쌍의 불순물 확산층들(127) 및 채널 영역의 제2 측벽들을 덮는 제2 다층 절연막(115b) 및 제2 게이트 라인(117b)을 더 포함한다. 상기 인접한 한쌍의 불순물 확산층들(127) 중에 어느 하나는 상기 단위 셀의 제1 소오스/드레인 영역에 해당하고, 다른 하나는 상기 단위 셀의 제2 소오스/드레인 영역에 해당한다. 상기 제1 소오스/드레인 영역에 해당하는 불순물 확산층(127)을 제1 불순물 확산층(127)으로 정의하고, 상기 제2 소오스/드레인 영역에 해당하는 불순물 확산층(127)을 제2 불순물 확산층으로 정의한다. 하나의 상기 핀(104)에는 복수개의 상기 단위 셀들이 직렬로 연결되어 있다. 이때, 상기 단위 셀에 포함된 제1 및 제2 불순물 확산층들(127)은 상기 단위 셀의 양측에 인접한 다른 단위 셀들과 각각 공유한다.
층간절연 패턴(119)이 상기 핀(104) 주변의 상기 기판(100)과 상기 제1 및 제2 게이트 라인들(117a,117b)을 덮는다. 상기 층간절연 패턴(119)의 상부면은 상 기 게이트 라인들(117a,117b)의 최상부보다 높다. 상기 층간절연 패턴(119)은 상기 핀(104)의 상부면보다 높을 수 있다. 상기 층간절연 패턴(119)은 상기 핀(104)의 상부면을 덮지 않는다.
복수개의 비트 라인들(131a)이 상기 핀들(104)을 나란히 가로지른다. 또한, 상기 비트 라인들(131a)은 상기 제1 및 제2 게이트 라인들(117a,117b)을 가로지른다. 상기 비트 라인들(131a)은 상기 층간절연 패턴(119) 상에 배치된다. 상기 비트 라인들(131a)은 일정간격으로 서로 이격되어 있다. 상기 비트 라인(131a)은 상기 불순물 확산층(127)의 상부면을 덮으며, 상기 불순물 확산층(127)의 상부면에 접속된다. 상기 복수개의 비트 라인들(131a)은 하나의 핀(104)내에 형성된 복수개의 불순물 확산층들(127)의 상부면들에 각각 접속한다. 상기 각 비트 라인(131a)은 도 1의 하나의 열방향을 따라 배열된 불순물 확산층들(127)의 상부면들과 접속한다.
상기 비트 라인(131a)은 도전막으로 형성된다. 예컨대, 상기 비트 라인(131a)은 도핑된 폴리실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에 선택된 적어도 하나를 포함할 수 있다.
상술한 설명에서 정의된 상기 제1 불순물 확산층(127)에 접속된 비트 라인(131a)을 제1 비트 라인(131a)으로 정의하고, 상기 제2 불순물 확산층(127)에 접속된 비트 라인(131a)을 제2 비트 라인(131a)으로 정의한다. 상기 제1 및 제2 불순물 확산층들(127)과 마찬가지로, 상기 단위 셀의 제1 및 제2 비트 라인들(131a)도 상기 단위 셀의 양측에 인접한 다른 단위 셀들과 각각 공유한다.
상기 인접한 제1 및 제2 비트 라인들(131a) 사이에 절연성 라인 패턴(121a)이 배치된다. 상기 절연성 라인 패턴(121a)은 상기 채널 영역의 상부면을 덮으며, 상기 핀(104)을 가로지른다. 물론, 상기 절연성 라인 패턴(121a)은 상기 제1 및 제2 게이트 라인들(117a,117b)을 가로지른다. 상기 기판(100) 상부에는 하나의 상기 핀(104)에 형성된 복수개의 상기 채널 영역들에 각각 대응되는 복수개의 상기 절연성 라인 패턴들(121a)이 나란히 배열된다. 인접한 상기 절연성 라인 패턴들(121a) 사이의 공간은 그루브(123)에 해당하고, 상기 비트 라인(131a)은 상기 그루브(123)를 채운다. 이때, 상기 절연성 라인 패턴(121a)의 상부면과 상기 비트 라인(131a)의 상부면은 서로 동일한 높이인 것이 바람직하다.
상기 절연성 라인 패턴(121a)과 상기 채널 영역의 상부면 사이에 캐핑 패턴(102a)이 개재된다. 상기 캐핑 패턴(102a)의 상부면은 상기 층간절연 패턴(119)의 상부면과 동일한 높이일 수 있다. 상기 게이트 라인들(117a,117b)의 상기 핀(104) 위로 돌출된 부분의 일부는 상기 캐핑 패턴(102a)의 측벽의 일부와 인접하다. 상기 비트 라인(131a)은 인접한 한쌍의 캐핑 패턴들(102a)의 측벽들과 상기 층간절연 패턴(119)으로 둘러싸인 개구부(125)를 채운다. 상기 개구부(125)의 바닥면은 상기 불순물 확산층(127)의 상부면이다. 이로써, 상기 비트 라인(131a)은 상기 개구부(125)를 통하여 상기 불순물 확산층(127)의 상부면과 접속한다. 상기 절연성 라인 패턴(121a)의 양측에 각각 상기 개구부들(125)이 배치된다. 이때, 상기 단위 셀에 포함된 제1 비트 라인(131a)이 채우는 개구부(125)를 제1 개구부(125)로 정의하고, 상기 단위 셀에 포함된 제2 비트 라인(131a)이 채우는 개구부(125)를 제2 개구부 (125)로 정의한다. 상기 제1 및 제2 다층 절연막들(115a,115b)의 적어도 일부는 상기 캐핑 패턴(102a)의 상부면 높이까지 위로 더 연장될 수 있다. 이 경우에, 상기 개구부(125)의 측벽은 상기 캐핑 패턴(102a)의 측벽 및 상기 다층 절연막들(115a,115b)의 연장된 부분의 측벽으로 이루어질 수 있다.
상기 절연성 라인 패턴(121a)은 상기 층간절연 패턴(119)에 대하여 식각선택비를 갖는 절연 물질로 형성하는 것이 바람직하다. 예컨대, 상기 층간절연 패턴(119)은 실리콘 산화막으로 형성하고, 상기 절연성 라인 패턴(121a)은 실리콘 질화막으로 형성할 수 있다. 상기 캐핑 패턴(102a)은 상기 절연성 라인 패턴(121a)과 동일한 식각율을 갖는 절연 물질을 포함하는 것이 바람직하다. 예컨대, 상기 캐핑 패턴(102a)은 실리콘 질화막을 포함할 수 있다.
상기 개구부(124)의 측벽에는 절연 스페이서(129)가 배치될 수 있다. 이때, 상기 비트 라인(131a)은 상기 절연 스페이서(129) 사이의 상기 개구부(124)를 채운다. 즉, 상기 게이트 라인들(117a,117b)의 상기 핀(104) 위로 돌출된 부분과 상기 제1 비트 라인(131a) 사이는 상기 다층 절연막들(115a,115b)의 연장된 부분 및 상기 절연 스페이서(129)가 개재된다. 상기 절연 스페이서(129)는 연장되어 상기 절연성 라인 패턴(121a)과 상기 비트 라인(131a) 사이에 개재될 수 있다. 상기 절연 스페이서(129)는 실리콘 산화막 또는 실리콘 질화막등으로 형성할 수 있다.
상술한 구조의 반도체 소자는 상기 제1 및 제2 전하트랩 절연막들(110a,110b) 중의 적어도 하나에 데이타를 저장하는 비휘발성 기억 소자이다. 도 4의 단위 셀을 확대한 도면을 참조하여 상기 비휘발성 기억 소자의 동작 방법을 설 명한다.
도 1, 도 2, 도 3 및 도 4를 참조하면, 단위 셀은 서로 이격된 제1 및 제2 불순물 확산층들(127)과, 상기 제1 및 제2 불순물 확산층들(127) 사이에 배치된 상기 채널 영역을 포함한다. 상기 채널 영역의 제1 측벽 옆에 위치한 제1 전하트랩 절연막(110a)은 상기 제1 불순물 확산층(127)에 인접한 제1 영역(150a)과 상기 제2 불순물 확산층(127)에 인접한 제2 영역(150b)을 갖는다. 상기 제1 및 제2 영역들(150a,150b)은 서로 이격되어 있다. 상기 제1 불순물 확산층(127)은 도 4의 도면에서 아랫쪽에 도시된 불순물 확산층(127)이고, 상기 제2 불순물 확산층(127)은 도 4의 도면에서 윗쪽에 도시된 불순물 확산층(127)이다. 상기 채널 영역의 제2 측벽 옆에 위치한 제2 전하트랩 절연막(110b)은 상기 제1 불순물 확산층(127)에 인접한 제3 영역(150c) 및 상기 제2 불순물 확산층(127)에 인접한 제4 영역(105d)을 갖는다.
상기 제1, 제2, 제3 및 제4 영역들(150a,150b,150c,150d) 중에 적어도 하나는 데이타 저장 영역이다. 즉, 상기 단위 셀은 적어도 하나 또는 그 이상의 데이타 저장 영역들을 가질 수 있다. 이에 따라, 상기 단위 셀은 1비트(bit) 또는 다중 비트의 데이타들을 저장할 수 있다.
상기 채널 영역의 채널 폭은 상기 채널 영역의 제1 측벽 및 제2 측벽을 포함한다. 상기 채널 영역의 제1 측벽에 형성되는 채널을 제1 채널로 정의하고, 상기 채널 영역의 제2 측벽에 형성되는 채널을 제2 채널로 정의한다.
상기 데이타 저장 영역의 갯수 및/또는 위치에 따른 상기 단위 셀의 특징 및 동작 방법을 설명한다. 이하 설명되는 상기 단위 셀의 특징 및 동작 방법은 상기 채널 영역이 p형 불순물들로 도핑되고, 상기 제1 및 제2 불순물 확산층들(127)이 n형 불순물들로 도핑되며, 상기 데이타 저장 영역에 저장되는 전하가 전자들인 경우에 대해 설명한다.
상기 영역들(150a,150b,150c,150d) 중에 선택된 하나가 데이타 저장 영역인 경우, 상기 단위 셀은 1비트(bit)의 데이타를 저장할 수 있다. 예컨대, 상기 제1 영역(150a)이 상기 데이타 저장 영역인 경우에 대해 설명한다. 상기 제1 영역(150a)내 전자들이 저장되면, 상기 제1 영역(150a)에 인접한 상기 제1 채널은 제1 문턱전압을 갖는다. 이와는 달리, 상기 제1 영역(150a)내 전자들이 저장되지 않으면, 상기 제1 영역(150a)에 인접한 상기 제1 채널은 제2 문턱전압을 갖는다. 상기 제1 문턱전압이 상기 제2 문턱전압에 비하여 높다. 상기 제1 및 제2 문턱전압들 차이를 이용하여 1 비트의 데이타를 판별한다. 이 경우에, 상기 단위 셀의 데이타를 읽기 위해서는 상기 제1 게이트 라인(117a)에 상기 제1 및 제2 문턱전압들 사이의 전압인 센싱 전압을 인가한다. 이로써, 상기 제1 영역(150a)내 전하 존재유무에 따라 상기 제1 채널은 턴온 상태 또는 턴오프 상태가 되고, 상기 제1 및 제2 불순물 확산층들(127)간 흐르는 전류량의 차이를 감지하여 데이타를 읽을 수 있다. 이때, 상기 제2 게이트 라인(117b)에는 상기 센싱 전압과 동일한 전압, 상기 센싱 전압에 비하여 낮고 상기 제2 채널을 턴온시킬 수 있는 전압, 또는 상기 제2 채널을 턴오프시키는 전압을 인가할 수 있다. 상기 읽기 동작시, 상기 데이타 저장 영역이 인접한 제1 불순물 확산층(127)에 접지 전압을 인가하고, 상기 제2 불순물 확산층 (127)에 양의 전압을 인가하는 것이 바람직하다.
상기 단위 셀이 상기 영역들(150a,150b,150c,150d) 중에 선택된 2개를 상기 데이타 저장 영역으로 사용하는 경우, 상기 단위 셀은 2비트의 데이타를 저장할 수 있다. 2비트의 데이타를 저장하는 상기 단위 셀(이하, 2비트 셀이라 함)은 제1 형태 및 제2 형태를 가질 수 있다. 상기 2비트 셀의 제1 형태는 상기 2개의 데이타 저장 영역들이 하나의 게이트 라인과 상기 채널 영역 사이에 배치되는 것을 말한다. 상기 2비트 셀의 제2 형태는 상기 2개의 데이타 저장 영역들 중에 하나가 상기 제1 게이트 라인(117a)과 상기 채널 영역 사이에 배치되고 다른 하나가 상기 제2 게이트 라인(117b)과 상기 채널 영역 사이에 배치되는 것을 말한다. 상기 2비트 셀의 제1 및 제2 형태들은 서로 다르게 동작할 수 있다. 이를 구체적으로 설명한다.
먼저, 상기 2비트 셀의 제1 형태를 설명한다. 예컨대, 상기 제1 및 제2 영역들(150a,150b)이 상기 2개의 데이타 저장 영역들인 경우에 대해 설명한다. 상술한 바와 같이, 상기 제1 영역(150a)내 전자들의 존재유무에 따라 상기 제1 영역(150a)에 인접한 상기 제1 채널은 제1 및 제2 문턱전압들을 갖는다. 이와 마찬가지로, 상기 제2 영역(150b)내 전자들의 존재유무에 따라 상기 제2 영역(150b)에 인접한 상기 제1 채널은 제1 및 제2 문턱전압들을 갖는다. 이때, 상기 제1 영역(150a)의 1비트의 데이타를 독립적으로 관리하고, 상기 제2 영역(150b)의 1비트의 데이타를 독립적으로 관리함으로써, 상기 2비트 셀을 구현할 수 있다.
상기 제1 형태의 2비트 셀의 프로그램 방법을 설명하면, 상기 제1 영역(150a)에는 상기 제1 불순물 확산층(127)에 인접한 채널 영역에서 발생된 핫캐리어 들을 이용하여 전자들을 주입한다. 이와는 달리, 상기 제2 영역(150b)에는 상기 제2 불순물 확산층(127)에 인접한 채널 영역에서 발생된 핫캐리어들을 이용하여 전자들을 주입한다. 다음으로, 제1 및 제2 영역들(150a,150b)에 저장된 데이타들을 각각 독립적으로 읽는 방법을 설명한다. 먼저, 상기 제1 영역(150a)의 데이타를 독립적으로 읽기 위해서는 상기 제1 게이트 라인(117a)에 센싱 전압을 인가하고, 상기 제1 불순물 확산층(127)에 접지 전압을 인가하며, 상기 제2 불순물 확산층(127)에 양의 전압을 인가한다. 상기 제2 불순물 확산층(127)에 인가되는 양의 전압으로 인하여 상기 제2 불순물 확산층(127)에 인접한 공핍층이 확장되어 상기 제2 영역(150b)에 인접한 제1 채널은 공핍층화된다. 이로써, 상기 제2 영역(150b)에 저장된 데이타에 영향을 받지 않은채로 상기 제1 영역(150a)의 데이타를 읽을 수 있다. 다음으로, 상기 제2 영역(150b)의 데이타를 독립적으로 읽기 위해서는 상기 제1 게이트 라인(117a)에 센싱 전압을 인가하고, 상기 제1 불순물 확산층(127)에 양의 전압을 인가하며, 상기 제2 불순물 확산층(127)에 접지 전압을 인가한다. 이에 따라, 상기 제1 불순물 확산층(127)에 인가된 양의 전압에 의하여 상기 제1 영역(150a)에 인접한 상기 제1 채널은 공핍층화된다. 그 결과, 상기 제1 영역(150a)에 저장된 데이타와 무관하게 상기 제2 영역(150b)에 저장된 데이타를 독립적으로 읽을 수 있다. 이 경우에, 상기 제2 게이트 라인(117b)에는 상기 센싱 전압과 동일한 전압, 상기 제2 채널을 턴온시킬 수 있는 전압 또는 상기 제2 채널을 턴온시키는 전압을 인가할 수 있다.
다음으로, 상기 2비트 셀의 제2 형태를 설명한다. 예컨대, 상기 제1 및 제3 영역들(150a,150c)이 상기 2개의 데이타 저장 영역들인 경우에 대해 설명한다. 이 경우에, 상기 2비트 셀은 제1, 제2, 제3 및 제4 상태들을 가질 수 있다. 상기 제1 상태는 상기 제1 및 제3 영역들(150a,150c)에 모두 전자들이 저장된 상태이고, 상기 제2 상태는 상기 제1 및 제3 영역들(150a,150c)에 모두 전자들이 저장되지 않은 상태이다. 상기 제3 상태는 상기 제1 영역(150a)에 전자들이 저장되고 상기 제3 영역(150c)에는 전자들이 저장되지 않은 상태이다. 상기 제4 상태는 상기 제1 영역(150a)에 전자들이 저장되지 않고 상기 제3 영역(150c)에 전자들이 저장된 상태이다. 상기 제1 및 제3 영역들(150a,150c)에는 핫캐리어 주입법으로 전자들을 주입한다. 상기 제1 영역(150a)에 전자들을 주입하기 위해서는 상기 제1 게이트 라인(117a)에 게이트 전압을 인가하고, 상기 제2 게이트 라인(117b)에는 턴오프 전압을 인가한다. 이와는 반대로, 상기 제3 영역(150c)에 전자들을 주입하기 위해서는 상기 제2 게이트 라인(117b)에 게이트 전압을 인가하고, 상기 제1 게이트 라인(117a)에 턴오프 전압을 인가한다.
상기 제1, 제2, 제3 및 제4 상태들에 따른 상기 제2 형태의 2비트 셀의 읽기 동작을 설명한다. 먼저, 제1 읽기 동작에서 상기 제1 및 제2 게이트 라인들(117a,117b)에 모두 센싱 전압을 인가한다. 상기 제1 읽기 동작에서 상기 제1 불순물 확산층(127)에 접지 전압을 인가하고 상기 제2 불순물 확산층(127)에 양의 전압을 인가할 수 있다. 상기 제2 형태의 2비트 셀이 상기 제1 상태이면, 상기 제1 읽기 동작시, 상기 제1 및 제2 채널들이 모두 오프 상태가 되어 상기 제1 및 제2 불순물 확산층들(127) 사이에 전류가 흐르지 않는다. 이와는 달리, 상기 제2 형태의 2비트 셀이 상기 제2 상태이면, 상기 제1 읽기 동작시 상기 제1 및 제2 채널들이 모두 온(on) 상태가 되어 상기 제1 및 제2 불순물 확산층들(127)간에 많은 전류량이 흐른다. 이와는 또 다르게, 상기 제2 형태의 2비트 셀이 상기 제3 또는 제4 상태들이면, 상기 제1 읽기 동작시, 상기 제1 채널 및 제2 채널 중에 어느 하나는 오프 상태가 되고, 다른 하나는 온 상태가 된다. 이에 따라, 상기 채널 영역의 채널폭이 1/2로 감소된다. 그 결과, 상기 2비트 셀이 상기 제3 또는 제4 상태들인 경우의 턴온 전류량은 상기 2비트 셀이 상기 제2 상태인 경우의 턴온 전류량에 비하여 적다. 즉, 상기 제1 읽기 동작을 통하여 상기 제2 형태의 2비트 셀이 상기 제1 상태, 제2 상태과, 제3 상태(또는 제4 상태)인지를 판별할 수 있다. 상기 제1 읽기 동작을 통하여 상기 제2 형태의 2비트 셀이 상기 제3 또는 제4 상태인 것을 확인 한 후에, 제2 읽기 동작을 수행한다. 상기 제2 읽기 동작은 상기 제1 및 제2 게이트 라인들(117a,117b) 중에 어느 하나에 센싱 전압을 인가하고, 다른 하나에 채널 턴오프 전압을 인가한다. 상기 채널 턴오프 전압은 상기 데이타 저장 영역내에 전자들의 존재유무에 상관없이 무조건 채널을 턴오프시키는 전압이다. 예컨대, 상기 채널 턴오프 전압은 접지 전압일 수 있다. 예컨대, 상기 제2 읽기 동작을 상기 제1 및 제2 게이트 라인들(117a,117b)에 각각 센싱 전압 및 채널 턴오프 전압을 인가하는 경우에 대해 설명한다. 상기 2비트 셀이 상기 제3 상태이면, 상기 제2 읽기 동작시 상기 제1 및 제2 채널들은 모두 턴오프 상태가 되어 상기 제1 및 제2 불순물 확산층들(127)간에 전류가 흐르지 않는다. 이와는 달리, 상기 2비트 셀이 상기 제4 상태이면, 상기 제2 읽기 동작시, 상기 제1 채널은 턴온 상태가 되고 상기 제2 채 널은 턴오프 상태가 되어 상기 제1 및 제2 불순물 확산층들(127)간에는 전류가 흐른다.
상기 단위 셀이 상기 영역들(150a,150b,150c,150d)을 모두 상기 데이타 저장 영역을 사용하는 경우, 상기 단위 셀은 4비트의 데이타를 저장 및 판독할 수 있다. 즉, 각각이 1비트를 저장하는 상기 4개의 영역들(150a,150b,150c,150d)를 조합함으로써, 상기 단위 셀은 4비트의 데이타를 저장할 수 있다. 상기 제1 및 제2 게이트 라인들(117a,117b)의 각각에 적절한 전압들을 인가하는 4번의 읽기동작들을 수행함으로써, 상기 단위 셀에 저장된 4비트의 데이타들을 판별할 수 있다. 상기 4비트의 데이타를 판독하는 방법은 상기 2비트의 데이타를 판독하는 방법들과, 백바이어스 효과(back bias effect)를 응용할 수 있다. 상기 백바이어스 효과는 채널 영역에 제공되는 백바이어스에 의하여 문턱전압이 변화되는 효과를 말한다.
상술한 단위 셀의 데이타 저장 영역에 저장된 전자들은 FN 터널링 방식으로 소거될 수 있다. 이와는 달리, 홀을 핫캐리어 주입법으로 상기 데이터 저장 영역에 주입함으로써, 상기 데이터 저장 영역에 저장된 전자들을 제거할 수 있다.
상술한 구조의 비휘발성 기억 소자에 따르면, 상기 단위 셀의 채널 영역은 상기 핀(104)내에 형성된다. 또한, 상기 핀(104)의 양측에 스페이서 형태의 제1 및 제2 게이트 라인들(117a,117b)이 배치되고, 상기 제1 및 제2 게이트 라인들(117a,117b)에는 서로 다른 전압들을 적절하게 인가할 수 있다. 이로써, 상기 게이트 라인들(117a,117b)의 상기 채널 영역에 대한 컨트롤능력이 향상된다. 그 결과, 종래의 단채널 효과를 최소화하여 고집적화에 최적화된 비휘발성 기억 소자를 구현 할 수 있다.
또한, 상술한 바와 같이, 상기 제1 및 제2 게이트 라인들(117a,117b) 및 제1 및 제2 전하트랩 절연막들(110a,110b)로 인하여 다중 비트의 데이타를 저장할 수 있는 비휘발성 기억 소자를 구현할 수 있다. 그 결과, 고도로 고집적화된 비휘발성 기억 소자를 구현할 수 있다.
한편, 본 실시예에 따른 비휘발성 기억 소자의 변형예를 도 5에 도시하였다. 상기 변형예는 상술한 비휘발성 기억 소자와 유사하다. 따라서, 본 변형예의 특징적인 부분만을 도 5를 참조하여 설명한다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 변형예를 설명하기 위하여 도 1의 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'를 따라 취해진 단면도이다.
도 5를 참조하면, 핀(104')과 기판(100) 사이에 매몰 절연막(107)이 개재된다. 상기 매몰 절연막(107)은 상기 기판(100)의 전면을 덮을 수 있다. 이때, 제1 및 제2 게이트 라인들(117a,117b)은 상기 매몰 절연막(107) 상에 배치된다. 상기 매몰 절연막(107)은 소자들을 격리하는 역할을 수행할 수 있다. 상기 매몰 절연막(107)으로 인하여, 도 3의 소자분리막(106a)은 요구되지 않는다.
채널 영역을 한정하는 불순물 확산층(127)의 하부면은 상기 매몰 절연막(107)의 상부면과 접촉할 수 있다. 이 경우에, 제1 또는/및 제2 전하트랩 절연막들(110a,110b)에 저장된 전자들은 홀들을 핫캐리어 주입하는 방법에 의하여 제거할 수 있다. 이와는 달리, 도시된 바와 같이, 상기 불순물 확산층(127)의 하부면은 상기 매몰 절연막(107)의 상부면으로부터 위로 이격될 수 있다. 이 경우에는, 상기 제1 또는/및 제2 전하트랩 절연막들(110a,110b)에 저장된 전자들은 FN 터널링 방식으로 제거할 수 있다. 물론, 이 경우에도, 상기 저장된 전자들은 홀들을 핫캐리어 주입하는 방법에 의하여 제거할 수도 있다.
도 6a 내지 10a는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'를 따라 취해진 단면도들이고, 도 6b 내지 도 10b는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'를 따라 취해진 단면도들이다.
도 6a 및 도 6b를 참조하면, 기판(100) 상에 일정간격으로 나란히 배열된 하드마스크 패턴들(102)을 형성한다. 상기 하드마스크 패턴들(102)은 도 1의 행 방향으로 나란히 배열된다. 상기 핀(104)은 서로 마주보는 제1 및 제2 측벽들을 갖는다. 상기 하드마스크 패턴(102)은 평면적으로 라인 형태로 형성될 수 있다. 상기 하드마스크 패턴(102)은 상기 기판(100)에 대하여 식각선택비를 갖는 절연 물질, 예컨대, 실리콘 질화막을 포함할 수 있다.
상기 하드마스크 패턴(102)을 마스크로 사용하여 상기 기판(100)을 식각하여 핀(104)을 형성한다. 상기 하드마스크 패턴들(102)에 의해 상기 기판(100) 상에는 복수개의 핀들(104)이 나란히 형성된다.
상기 기판(100) 전면에 상기 핀들(104) 사이의 빈 영역을 채우는 절연막을 형성하고, 상기 절연막을 상기 하드마스크 패턴들(104)이 노출될때까지 평탄화시킨다. 상기 평탄화된 절연막(106)은 상기 하드마스크 패턴(104)에 대하여 식각선택비를 갖는 절연 물질, 예컨대, 실리콘 산화막으로 형성할 수 있다.
도 7a 및 도 7b를 참조하면, 상기 평탄화된 절연막(106)을 선택적으로 리레스하여 상기 핀(104)의 측벽들의 아랫부분을 덮는 소자분리막(106a)을 형성한다. 상기 기판(100) 전면에 다층 절연막(115)을 콘포말하게 형성한다. 상기 다층 절연막(115)은 차례로 적층된 터널 절연막(108), 전하트랩 절연막(110) 및 블로킹 절연막(112)을 포함한다. 상기 터널 절연막(108)은 열산화막으로 형성할 수 있다. 이에 따라, 상기 터널 절연막(108)은 상기 핀(104)의 측벽 상에 형성될 수 있다. 상기 전하트랩 절연막(110) 및 블로킹 절연막(112)은 화학기상증착법 또는 원자층적층법등으로 형성할 수 있다. 따라서, 상기 전하트랩 절연막(110) 및 블로킹 절연막(112)은 상기 하드마스크 패턴(102)의 상부면 및 양측벽을 덮는다.
상기 다층 절연막(115) 상에 게이트 도전막(117)을 콘포말하게 형성한다.
도 8a 및 도 8b를 참조하면, 상기 게이트 도전막(117)을 이방성 식각하여 상기 핀(104)의 제1 측벽 상에 스페이서 형태로 배치된 제1 게이트 라인(117a) 및 상기 핀(104)의 제2 측벽 상에 스페이서 형태로 배치된 제2 게이트 라인(117b)을 형성한다. 상기 제1 및 제2 게이트 라인들(117a,117b)의 최상부들은 상기 하드마스크 패턴(102)의 상부면에 비하여 낮게 형성되는 것이 바람직하다. 즉, 상기 제1 및 제2 게이트 라인들(117a,117b)은 상기 하드마스크 패턴(102)의 측벽의 아랫부분을 덮도록 형성되는 것이 바람직하다. 상기 이방성 식각을 수행한 후에, 셀 어레이의 가장자리에서 상기 제1 및 제2 게이트 라인들(117a,117b)이 연결된 부분이 존재할 수도 있다. 이 경우에, 사이 이방성 식각 후에, 상기 제1 및 제2 게이트 라인들(117a,117b)의 연결된 부분을 분리하기 위한 패터닝 공정을 더 수행하는 것이 바람 직하다.
상기 기판(100) 전면에 층간절연막을 형성하고, 상기 층간절연막, 블로킹 절연막(112) 및 전하트랩 절연막(110)을 상기 하드마스크 패턴(102)의 상부면이 노출될때까지 평탄화시킨다. 상기 평탄화 공정에 의하여 층간절연 패턴(119)이 형성된다. 상기 층간절연 패턴(119)은 상기 핀(104) 주변의 상기 기판(100), 소자분리막(106a) 및 게이트 라인들(117a,117b)을 덮는다. 상기 평탄화 공정에 의하여 상기 층간절연 패턴(119)의 상부면은 상기 하드마스크 패턴(102)의 상부면과 동일한 높이로 형성되는 것이 바람직하다. 상기 평탄화 공정에 의하여 상기 다층 절연막(115)은 분리될 수 있다. 이때, 상기 제1 게이트 라인(117a)과 상기 핀(104) 사이에 제1 다층 절연막(115a)이 개재되고, 상기 제2 게이트 라인(117b)과 상기 핀(104) 사이에 제2 다층 절연막(115b)이 개재된다. 상기 제1 및 제2 다층 절연막들(115a)은 상기 다층 절연막(115)의 일부이다. 상기 제1 다층 절연막(115a)은 상기 핀(104)의 제1 측벽 상에 차례로 적층된 제1 터널 절연막(108a), 제1 전하트랩 절연막(110a) 및 제1 블로킹 절연막(112a)을 포함하고, 상기 제2 다층 절연막(115b)은 상기 핀(104)의 제2 측벽 상에 차례로 적층된 제2 터널 절연막(108b), 제2 전하트랩 절연막(110b) 및 제2 블로킹 절연막(112b)을 포함한다. 상기 제1 전하트랩 절연막(110a) 및 제1 블로킹 절연막(112a)은 상기 층간절연 패턴(119)과 하드마스크 패턴(102)의 일측벽 사이에 개재되고, 상기 제2 전하트랩 절연막(110b) 및 제2 블로킹 절연막(112b)은 상기 층간절연 패턴(119)과 상기 하드마스크 패턴(102)의 다른측벽 사이에 개재된다.
상기 기판(100) 전면 상에 몰드 절연층(121)을 형성한다. 상기 몰드 절연층(121)은 상기 층간절연 패턴(119)에 대하여 식각선택비를 갖는 절연 물질로 형성하는 것이 바람직하다. 또한, 상기 몰드 절연층(121)은 상기 하드마스크 패턴(102)과 동일한 식각율을 갖는 절연 물질로 형성할 수 있다. 예컨대, 상기 몰드 절연층(121)은 실리콘 질화막으로 형성할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 몰드 절연층(121)을 패터닝하여 일정간격으로 상기 핀들(104)을 나란히 가로지르는 그루브들(123)을 형성한다. 상기 그루브(123)는 상기 층간절연 패턴(119)의 일부 및 상기 하드마스크 패턴(102)의 일부를 노출시킨다. 인접한 한쌍의 그루브들(123) 사이에 위치한 상기 패터닝된 몰드 절연층(121a)은 절연성 라인 패턴(121a)으로 정의한다. 상기 절연성 라인 패턴(121a) 아래의 상기 핀(104)은 채널 영역으로 정의된다. 즉, 상기 절연성 라인 패턴(121a)은 상기 채널 영역을 덮는다.
상기 그루브(123)에 노출된 상기 하드마스크 패턴(102)을 이방성 식각으로 제거하여 상기 핀(104)의 상부면의 일부를 노출시키는 개구부(125)를 형성한다. 상기 절연성 라인 패턴(121a) 양측에 각각 상기 개구부(125)이 형성된다. 상기 몰드 절연층(121)은 상기 하드마스크 패턴(102)과 식각율이 동일한 물질로 형성되고, 상기 하드마스크 패턴(102) 및 몰드 절연층(121)은 상기 층간절연 패턴(119)과 식각선택비를 갖는 절연 물질로 형성된다. 이로 인하여, 상기 그루브(123)를 형성하기 위한 식각 공정과 상기 개구부(125)를 형성하기 위한 식각 공정은 인시츄로 수행하는 것이 바람직하다. 이에 따라, 상기 개구부(125)와 상기 그루브(123)는 자기정렬 적으로 형성되어 이들간의 정렬마진은 제로가 될 수 있다. 그 결과, 고도로 집적화된 비휘발성 기억 소자를 구현할 수 있다.
상기 개구부(125) 형성시, 상기 절연성 라인 패턴(121a)과 상기 핀(104)의 상부면 사이에 캐핑 패턴(102a)이 형성된다. 상기 캐핑 패턴(102a)은 상기 하드마스크 패턴(102)의 일부이다. 상기 개구부(125)는 상기 캐핑 패턴(102a)의 측벽과 상기 층간절연 패턴(119)으로 둘러싸인다. 특히, 상기 개구부(125)의 측벽은 상기 캐핑 패턴(102a)의 측벽 및 상기 제1 및 제2 전하트랩 절연막들(110a,110b)로 이루어질 수 있다.
상기 절연성 라인 패턴(121a)을 마스크로 사용하여 상기 개구부(123)에 노출된 핀(104)에 불순물 이온들을 주입하여 불순물 확산층(127)을 형성한다.
도 10a 및 도 10b를 참조하면, 상기 개구부(125)의 측벽에 절연 스페이서(129)를 형성할 수 있다. 상기 절연 스페이서(125)는 상기 그루브(123)의 측벽에도 형성될 수 있다.
한편, 상기 불순물 확산층(127)을 형성하기 위한 불순물 이온 주입 공정 이후에 상기 절연 스페이서(129)를 형성하는 방법을 개시하였다. 이와는 달리, 상기 절연 스페이서(129)를 먼저 형성한 후에, 상기 불순물 확산층(127)을 형성하기 위한 불순물 이온 주입 공정을 수행할 수도 있다.
계속해서, 상기 개구부(125) 및 그루브(123)를 채우는 비트 라인 도전막(131)을 상기 기판(100) 전면에 형성한다. 상기 비트 라인 도전막(131)은 상기 개구부(123)에 노출된 불순물 확산층(127)과 접촉한다.
상기 비트 라인 도전막을 상기 절연성 라인 패턴(121a)의 상부면이 노출될때까지 평탄화시키어 도 1, 도 2 및 도 3에 개시된 비트 라인(131a)을 형성한다. 상기 비트 라인 도전막(131)을 평탄화하는 공정에 의하여 상기 비트 라인(131a)의 상부면과 상기 절연성 라인 패턴(121a)의 상부면은 동일한 높이로 형성될 수 있다. 상기 비트 라인 도전막(131)을 평탄화하는 공정은 화학적기계적 연마 공정으로 수행할 수 있다. 이로써, 도 1, 도 2 및 도 3에 도시된 비휘발성 기억 소자를 구현할 수 있다.
상술한 반도체 소자의 형성 방법에 따르면, 상기 비트 라인(131a)의 형성을 위한 상기 그루브(123)와 상기 불순물 확산층(127)은 자기정렬되어 형성된다. 이에 따라, 상기 비트 라인(131a), 상기 그루브(123) 및 상기 불순물 확산층(127)간 정렬마진이 제로(zero)가 된다. 이에 따라, 고도로 고집적화된 반도체 소자, 즉 비휘발성 기억 소자를 구현할 수 있다. 또한, 상기 개구부(125)도 상기 그루브(123)에 자기정렬되어 형성됨으로써, 상기 불순물 확산층(127), 개구부(125), 그루브(123) 및 비트 라인(131a)들간 정렬 마진이 모두 제로가 된다.
이에 더하여, 상기 게이트 라인들(117a,117b)는 스페이서 형태로 형성된다. 즉, 상기 게이트 라인들(117a,117b)의 선폭을 정의하는데 포토리소그라피 공정이 요구되지 않는다. 이에 따라, 상기 게이트 라인들(117a,117b)의 선폭은 포토리소그라피 공정이 정의하는 최소선폭 F 보다 더 작게 형성할 수 있다. 상기 게이트 라인들(117a,117b)의 선폭은 상기 게이트 도전막(117)의 두께에 의해 결정될 수 있다. 그리고, 상기 제1 및 제2 불순물 확산층들(127)은 이웃한 다른 단위 셀들과 서로 공유한다. 결과적으로, 인접한 핀들(104)간의 간격을 상기 최소선폭 F로 구현하고, 상기 게이트 라인들(117a,117b)의 선폭들을 상기 최소선폭 F의 1/2 보다 작게 형성하고, 상기 비트 라인(131a)의 선폭 및 상기 절연성 라인 패턴(121a)의 선폭을 각각 상기 최소선폭 F로 구현함으로써, 상기 단위 셀의 평면적은 4F2로 형성할 수 있다. 이로써, 매우 고집적화된 반도체 소자를 구현할 수 있다.
(제2 실시예)
본 실시예에서는, 본 발명의 사상이 적용된 고집적화에 최적화된 디램 소자 및 그 형성 방법을 개시한다.
도 11은 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 12는 도 11의 Ⅴ-Ⅴ'를 따라 취해진 단면도이며, 도 13은 도 11의 Ⅵ-Ⅵ' 및 Ⅶ-Ⅶ'를 따라 취해진 단면도이다. 도 13의 참조부호 "c" 및 "d"는 각각 도 11의 Ⅵ-Ⅵ'을 따라 취해진 단면도 및 도 11의 Ⅶ-Ⅶ'을 따라 취해진 단면도를 나타낸다.
도 11, 도 12 및 도 13을 참조하면, 기판(200) 상에 매몰 절연막(202)이 배치되고, 상기 매몰 절연막(202) 상에 복수개의 핀들(206)이 일방향, 즉, 도 11의 행방향을 따라 일정간격으로 나란히 배열된다. 상기 핀(206)은 서로 마주보는 제1 및 제2 측벽들을 갖는다. 상기 매몰 절연막(202)은 실리콘 산화막으로 형성될 수 있다. 상기 핀(206)은 반도체로 형성된다. 예컨대, 상기 핀(206)은 단결정 실리콘으로 형성될 수 있다.
상기 핀(206)의 제1 측벽 상에 제1 게이트 라인(210a)이 배치되고, 상기 핀 (206)의 제2 측벽 상에 제2 게이트 라인(210b)이 배치된다. 상기 제1 및 제2 게이트 라인들(210a,210b)은 상기 핀을 따라 상기 일방향으로 연장되며 나란히 배열된다. 상기 제1 및 제2 게이트 라인들(210a,210b)은 상기 핀의 제1 및 제2 측벽들에 각각 스페이서 형태로 서로 대칭적인 구조로 배치되는 것이 바람직하다. 상기 제1 및 제2 게이트 라인들(210a,210b)은 위로 연장되어 상기 핀(206)의 상부면 위로 돌출된 부분을 가질 수 있다. 상기 제1 및 제2 게이트 라인들(210a,210b)은 워드 라인들에 해당한다.
상기 제1 및 제2 게이트 라인들(210a,210b)은 도전막으로 형성된다. 예컨대, 상기 제1 및 제2 게이트 라인들(210a,210b)은 도핑된 폴리실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에 선택된 적어도 하나를 포함할 수 있다.
상기 제1 게이트 라인(210a)과 상기 핀(206)의 제1 측벽 사이, 및 상기 제2 게이트 라인(210b)과 상기 핀(206)의 제2 측벽 사이에 게이트 절연막(208)이 개재된다. 상기 게이트 절연막(208)은 실리콘 산화막, 특히, 열산화막으로 형성될 수 있다.
하나의 핀(206) 내에 복수개의 불순물 확산층들(220)이 일정간격으로 이격되어 배치된다. 인접한 한쌍의 불순물 확산층들(220)은 상기 제1 및 제2 게이트 라인들(210a,210b) 사이의 상기 핀에 채널 영역을 정의한다. 상기 불순물 확산층(220)은 상기 핀(206)의 제1 측벽과 동일면을 이루는 제1 측벽과, 상기 핀(206)의 제2 측벽과 동일면을 이루는 제2 측벽을 갖는다. 상기 채널 영역도 상기 핀(206)의 제1 측벽과 동일면을 이루는 제1 측벽과, 상기 핀(206)의 제2 측벽과 동일면을 이루는 제2 측벽을 갖는다. 상기 불순물 확산층(220) 및 채널 영역의 상부면들은 상기 핀(206)의 상부면과 동일면을 이룬다.
상기 제1 게이트 라인(210a)은 상기 불순물 확산층(220) 및 채널 영역의 제1 측벽들을 덮고, 상기 제2 게이트 라인(210b)은 상기 불순물 확산층(220) 및 채널 영역의 제2 측벽들을 덮는다. 이때, 상기 게이트 절연막(208)은 상기 제1 게이트 라인(210a)과 상기 불순물 확산층(220) 사이 및 상기 제2 게이트 라인(210b)과 상기 불순물 확산층(220) 사이에 개재된다.
층간절연 패턴(212)이 상기 핀(206) 주변의 상기 기판(200)과 상기 제1 및 제2 게이트 라인들(210a,210b)을 덮는다. 상기 층간절연 패턴(212)의 상부면은 상기 게이트 라인들(210a,210b)의 최상부보다 높다. 상기 층간절연 패턴(212)의 상부면은 상기 핀(206)의 상부면 보다 높으나, 상기 층간절연 패턴(212)은 상기 핀(206)의 상부면을 덮지 않는다.
복수개의 비트 라인들(226a)이 상기 핀들(206) 및 상기 제1 및 제2 게이트 라인들(210a,210b)을 일정간격으로 나란히 가로지른다. 상기 비트 라인들(226a)은 상기 층간절연 패턴(212) 상에 배치된다. 상기 비트 라인(226a)은 상기 불순물 확산층(220)을 덮으며, 상기 불순물 확산층(220)의 상부면에 접속된다. 상기 복수개의 비트 라인들(226a)은 하나의 핀(206)내에 형성된 복수개의 불순물 확산층들(220)의 상부면들에 각각 접속한다. 상기 각 비트 라인(226a)은 도 11의 하나의 열 방향을 따라 배열된 불순물 확산층들(220)의 상부면들과 동시에 접속한다.
상기 비트 라인(226a)은 도전막으로 형성된다. 예컨대, 상기 비트 라인(226a)은 도핑된 폴리실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에 선택된 적어도 하나를 포함할 수 있다.
상기 인접한 한쌍의 비트 라인들(226a) 사이에 절연성 라인 패턴(214a)이 배치된다. 상기 절연성 라인 패턴(214a)은 상기 채널 영역의 상부면을 덮으며, 상기 핀(206)과, 상기 제1 및 제2 게이트 라인들(210a,210b)을 가로지른다. 상기 기판(200) 상에는 하나의 상기 핀(206)에 형성된 복수개의 상기 채널 영역들에 각각 대응되는 복수개의 상기 절연성 라인 패턴들(214a)이 나란히 배열된다. 인접한 상기 절연성 라인 패턴들(214a) 사이의 공간은 그루브(216)에 해당하고, 상기 비트 라인(226a)은 상기 그루브(216)를 채운다. 상기 절연성 라인 패턴(214a)의 상부면과 상기 비트 라인(226a)의 상부면은 서로 동일한 높이인 것이 바람직하다.
상기 절연성 라인 패턴(214a)과 상기 채널 영역의 상부면 사이에 캐핑 패턴(204a)이 개재된다. 상기 캐핑 패턴(204a)의 상부면은 상기 층간절연 패턴(212)의 상부면과 동일한 높이일 수 있다. 상기 게이트 라인들(210a,210b)의 상기 핀(206) 위로 돌출된 부분의 일부는 상기 캐핑 패턴(204a)의 측벽의 일부와 인접하다.
상기 비트 라인(226a)은 인접한 한쌍의 캐핑 패턴들(204a)의 측벽들과 상기 층간절연 패턴(212)으로 둘러싸인 개구부(218)를 채운다. 상기 개구부(218)는 상기 불순물 확산층(220)을 노출시킨다. 이로써, 상기 비트 라인(226a)은 상기 개구부 (218)를 통하여 상기 불순물 확산층(220)의 상부면과 접속한다. 상기 절연성 라인 패턴(214a)의 양측에 각각 상기 개구부(218)가 배치된다.
상기 개구부(218)의 측벽은 상기 게이트 라인들(210a,210b)의 상기 핀(206)의 상부면 보다 높게 돌출된 부분의 일부를 포함할 수 있다. 이때, 상기 게이트 라인들(210a,210b)과 상기 비트 라인들(226a) 사이에는 절연체가 개재된다. 상기 절연체는 상기 개구부(218)의 측벽을 이루는 상기 게이트 라인들(210a,210b)의 돌출된 부분의 표면에 형성된 표면 절연층(222) 및 상기 개구부(218)의 측벽에 형성된 절연 스페이서(224) 중에 선택된 적어도 하나인 것이 바람직하다. 상기 표면 절연층(222)은 상기 돌출된 부분의 표면이 산화 또는 질화되어 형성된 절연 물질이다. 상기 절연 스페이서(224)는 실리콘 산화막 또는 실리콘 질화막등으로 형성될 수 있다. 상기 절연 스페이서(224)는 연장되어 상기 그루브(216)의 측벽에도 배치될 수 있다. 즉, 상기 절연 스페이서(224)는 상기 절연성 라인 패턴(214a)과 상기 비트 라인(226a) 사이에 개재될 수도 있다.
상기 절연성 라인 패턴(214a)은 상기 층간절연 패턴(212)에 대하여 식각선택비를 갖는 절연 물질로 형성하는 것이 바람직하다. 예컨대, 상기 층간절연 패턴(212)은 실리콘 산화막으로 형성하고, 상기 절연성 라인 패턴(214a)은 실리콘 질화막으로 형성할 수 있다. 상기 캐핑 패턴(204a)은 상기 절연성 라인 패턴(214a)과 동일한 식각율을 갖는 절연 물질을 포함하는 것이 바람직하다. 예컨대, 상기 캐핑 패턴(204a)은 실리콘 질화막을 포함할 수 있다.
상기 인접한 한쌍의 불순물 확산층들(220), 상기 인접한 한쌍의 불순물 확산 층들(220) 사이의 상기 채널 영역 및 이들의 양측에 배치된 상기 제1 및 제2 게이트 라인들(210a,210b)은 단위 셀을 구성한다. 상기 한쌍의 불순물 확산층들(220) 중에 하나를 제1 불순물 확산층(220)이라 정의하고, 다른 하나는 제2 불순물 확산층(220)이라 정의한다. 상기 제1 불순물 확산층(220)에 접속된 비트 라인(226a)을 제1 비트 라인(226a)이라 정의하고, 상기 제1 비트 라인(226a)이 채우는 그루브(216) 및 개구부(218)를 각각 제1 그루브(216) 및 제1 개구부(218)라 정의한다. 상기 제2 불순물 확산층(220)에 접속된 비트 라인(226a)을 제2 비트 라인(226a)이라 정의하고, 상기 제2 비트 라인(226a)이 채우는 그루브(216) 및 개구부(218)를 각각 제2 그루브(216) 및 제2 개구부(218)라 정의한다. 상기 단위 셀의 제1 및 제2 불순물 확산층들(220)은 상기 단위 셀의 양측에 인접한 다른 단위 셀들과 각각 공유한다. 이로써, 상기 제1 및 제2 비트 라인들(226a)들도 상기 단위 셀의 양측에 인접한 다른 단위 셀들과 각각 공유한다.
상기 불순물 확산층(220)의 하부면은 상기 매몰 절연막(202)과 접촉한다. 이에 따라, 상기 채널 영역은 상기 채널 영역 양측에 위치한 제1 및 제2 불순물 확산층들(220)과 상기 매몰 절연막(202)에 의해 전기적으로 격리된다. 즉, 상기 채널 영역은 플로팅(floating)된다. 상기 플로팅된 채널 영역은 데이타 저장 영역이다.
상기 플로팅된 채널 영역내에 과잉 전하들이 저장된 상태인 상기 단위 셀의 문턱전압과, 상기 플로팅된 채널 영역내에 과잉 전하들이 저장되지 않은 상태인 상기 단위 셀의 문턱전압은 서로 다르다. 상기 불순물 확산층들(220)이 n형 불순물로 도핑된 엔모스 트랜지스터형 단위 셀(이하, 엔모스 단위 셀이라 함)인 경우를 예로 하여 설명한다. 상기 플로팅된 채널 영역내에 과잉 정공들이 저장된 상기 엔모스 단위 셀의 문턱전압은 상기 플로팅된 채널 영역내에 과잉 정공들이 저장되지 않은 상기 엔모스 단위 셀의 문턱전압에 비하여 낮다. 따라서, 따라서, 서로 다른 문턱전압들 사이 전압인 센싱 전압을 상기 제1 및 제2 게이트 라인들(210a,210b) 중에 하나에 인가함으로써, 상기 단위 셀에 저장된 데이타가 논리 "0" 또는 논리 "1"인지를 판별할 수 있다. 상기 제1 및 제2 게이트 라인들(210a,210b) 중에서 선택된 하나에는 읽기 동작시 상기 센싱 전압이 인가되고, 다른 하나는 상기 플로팅된 채널 영역에 저장된 과잉 전하에 인력을 제공하는 전압을 인가한다. 예컨대, 상기 제1 게이트 라인(210a)에 센싱 전압을 인가하고, 상기 제2 게이트 라인(210b)에 상기 인력을 제공하는 전압을 제공한다. 상기 과잉 전하가 정공들일때, 상기 인력을 제공하는 전압은 음의 전압인 것이 바람직하다. 상기 인력을 제공하는 전압은 반도체 소자가 동작하는 동안에 항상 제공될 수 있다.
상기 플로팅된 채널 영역을 갖는 단위 셀에 과잉 정공들을 저장하는 방법은 핫캐리어 효과를 이용할 수 있다. 구체적으로, 상기 제1 및 제2 게이트 라인들(210a,210b) 중에 선택된 하나에 채널을 턴온시키는 게이트 전압을 인가하고, 상기 제1 불순물 확산층(220)에 상기 게이트 전압에 비하여 높은 전압을 인가하고, 상기 제2 불순물 확산층(220)에 접지 전압을 인가한다. 이 경우에, 상기 제1 불순물 확산층(220) 부근의 채널에서 핫캐리어에 의한 전자-정공쌍들이 발생된다. 상기 발생된 전자들은 상기 제1 불순물 확산층(220)을 통하여 빠져나가는 반면에, 상기 정공들은 상기 플로팅된 채널 영역내에 저장된다. 이때, 상기 플로팅된 채널 영역내에 는 상기 채널 영역과 상기 제1 불순물 확산층(220)의 PN접합의 문턱전압(약 0.7V) 보다 낮은 전압이 유지될 수 있는 과잉 정공들이 저장된다. 상기 제1 및 제2 게이트 라인들(210a,210b) 중의 선택된 하나에 상기 게이트 전압을 인가할때, 다른 하나에는 상기 과잉 정공들에 인력을 제공하는 전압을 인가한다. 예컨대, 음의 전압을 인가할 수 있다. 이에 따라, 상기 단위 셀의 데이타 유지 능력이 향상된다. 또한, 음의 전압으로 인하여 상기 채널 영역내 비공핍영역을 확장할 수 있다. 이에 따라, 상기 과잉 정공들의 저장 공간을 충분히 확보할 수 있다. 다시 말해서, 상기 제1 및 제2 게이트 라인들(210a,210b) 중에 하나는 상기 단위 셀의 동작을 위한 소정의 전압들(ex, 상기 센싱 전압 또는 게이트 전압)이 인가되고, 다른 하나는 데이타를 유지하기 위한 상기 플로팅된 채널 영역에 저장되는 과잉 전하에 인력을 제공하는 전압이 항상 인가되는 것이 바람직하다.
상기 플로팅된 채널 영역내에 과잉 정공들을 정하는 다른 방법으로 GIDL 효과(Gate Induced Drain Leakage effect)를 이용할 수 있다. 구체적으로 상기 상기 제1 불순물 확산층(220)에 양의 전압을 인가하고, 상기 제1 게이트 라인(210a)에 접지 또는 음의 전압을 인가한다. 이에 따라, 상기 제1 게이트 라인(210a)과 상기 제1 불순물 확산층(220)이 중첩되는 영역내 공핍층이 급격히 휘어져 가전자대내 전자가 전도대로 터널링된다. 이때, 터널링되는 전자들에 의하여 전자-정공 쌍들이 발생되고, 발생된 정공들은 상기 플로팅된 채널 영역내에 과잉 정공으로 저장된다.
상기 플로팅된 채널 영역내의 과잉 정공들을 제거하는 방법은 상기 제1 및 제2 불순물 확산층들(220) 중의 하나와 상기 채널 영역간에 PN 접합의 순방향을 전 압을 인가한다. 예를 들어, 상기 제1 불순물 확산층(220)에 음의 전압을 인가하면, 상기 제1 불순물 확산층(220)과 상기 플로팅된 채널 영역간에는 PN접합의 순방향 전압이 인가된다. 이에 따라, 상기 플로팅된 채널 영역내의 과잉 정공들은 상기 제1 불순물 확산층(220)으로 빠져 나간다. 이때, 상기 제1 불순물 확산층(220)에 인가되는 음의 전압은 PN 접합 다이오드의 문턱전압(약 0.7V)보다 높은 것이 바람직하다.
상기 단위 셀들을 포함하는 반도체 소자는 복수개의 단위 셀들의 과잉 정공들을 동시에 제거할 수 있다. 다시 말해서, 상기 반도체 소자는 셀 블럭 단위로 과잉 정공들을 제거할 수 있다. 이와는 달리, 상기 셀 블럭 내의 소단위로 구성된 복수개의 단위 셀들의 과잉 정공들을 동시에 제거할 수도 있다.
상술한 구조의 반도체 소자에 따르면, 상기 플로팅된 채널 영역을 데이타 저장 영역으로 사용한다. 또한, 상기 비트 라인(226a), 개구부(218) 및 불순물 확산층(220)은 서로 정렬됨으로써, 이들간의 정렬마진이 제로가 된다. 이에 따라, 상기 단위 셀의 평면적을 최소화하여 고도로 집적화된 반도체 소자를 구현할 수 있다.
한편, 본 실시예에 따른 반도체 소자의 변형예를 도 14, 도 15 및 도 16에 도시하였다. 본 변형예는 상술한 디램 소자와 유사하다. 따라서, 특징적인 부분들만을 도면들을 참조하여 설명한다.
도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 변형예를 설명하기 위한 평면도이고, 도 15는 도 14의 Ⅷ-Ⅷ'를 따라 취해진 단면도이며, 도 16은 도 14의 Ⅸ-Ⅸ' 및 Ⅹ-Ⅹ'를 따라 취해진 단면도이다. 도 16의 참조부호 "e" 및 "f"는 각각 도 14의 Ⅸ-Ⅸ'을 따라 취해진 단면도 및 도 14의 Ⅹ-Ⅹ'을 따라 취해진 단면도를 나타낸다.
도 14, 도 15 및 도 16을 참조하면, 상부 층간절연막(228)이 비트 라인들(226a) 및 절연성 라인 패턴들(214a)을 덮는다. 절연성 매몰 스페이서(232)가 상기 상부 층간절연막(228) 및 상기 절연성 라인 패턴(214a)을 관통하여 상기 채널 영역의 상부면을 노출시키는 매몰 콘택홀(230)의 측벽에 형성된다. 매몰 콘택 플러그(234)가 사익 절연성 매몰 스페이서(232) 사이의 상기 매몰 콘택홀(230)을 채운다. 상기 기판(200) 상에는 상기 복수개의 채널 영역들에 각각 대응하는 복수개의 상기 매몰 콘택 플러그들(234)이 배치된다.
상기 상부 층간절연막(228) 상에 상기 매몰 콘택 플러그(234)의 상부면과 접속하는 하부 전극(242)이 배치된다. 상기 하부 전극(242)은 도시된 바와 같이 실린더형태일 수 있다. 이와는 달리, 상기 하부 전극(242)은 평판 형태이거나, 스택형태일 수도 있다. 상기 하부 전극들(242) 사이의 상기 상부 층간절연막(228)은 식각저지막(236)에 의해 덮혀질 수 있다. 상기 식각저지막(236)은 상기 상부 층간절연막(228)에 대하여 식각선택비를 갖는 절연물질로 형성하는 것이 바람직하다. 예컨대, 상기 상부 층간절연막(228)은 실리콘 산화막으로 형성되고, 상기 식각저지막(236)은 실리콘 질화막으로 형성할 수 있다.
상기 하부 전극(242)의 표면 상에 유전막(246)이 배치되고, 상기 유전막(246) 상에 상부 전극(248)이 배치된다. 상기 하부 전극(242), 유전막(246) 및 상부 전극(248)은 캐패시터를 구성한다. 상기 하부 전극(242) 및 상부 전극(248)은 도전막으로 형성한다. 상기 유전막(246)은 ONO막 또는 실리콘 질화막에 비하여 높은 유전상수를 갖는 고유전막(ex, 하프늄산화막 또는 알루미늄산화막등의 절연성 금속산화막)을 포함할 수 있다.
상술한 변형예에 따르면, 상기 채널 영역의 상부면에 캐패시터가 접속된다. 즉, 데이타 저장 영역은 상기 플로팅된 채널 영역과 상기 캐패시터의 하부 전극을 포함한다. 이에 따라, 상기 데이타 저장 영역에 축적하는 과잉 전하량을 증가시킬 수 있다. 그 결과, 상기 단위 셀의 데이타 유지 능력을 더욱 향상시킬 수 있다.
도 17a 내지 20a는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 11의 Ⅴ-Ⅴ'를 따라 취해진 단면도들이고, 도 17b 내지 도 20b는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 11의 Ⅵ-Ⅵ' 및 Ⅶ-Ⅶ'를 따라 취해진 단면도들이다.
도 17a 및 도 17b를 참조하면, 기판(200) 상에 매몰 절연막(202) 및 반도체층을 차례로 형성한다. 상기 매몰 절연막(202) 및 반도체층은 SOI 기판을 형성하는 여러 방법들을 사용할 수 있다.
상기 반도체층 상에 일방향으로 나란히 배열된 하드마스크 패턴들(204)을 형성하고, 상기 하드마스크 패턴들(204)을 마스크로 사용하여 상기 반도체층을 상기 매몰 절연막(202)이 노출될때까지 식각하여 상기 매몰 절연막(202) 상에 나란히 배열된 핀들(206)을 형성한다. 상기 핀(206)은 서로 마주보는 제1 및 제2 측벽들을 갖는다.
상기 핀(206)의 제1 및 제2 측벽들 상에 게이트 절연막(208)을 형성한다. 상 기 게이트 절연막(208)은 열산화막으로 형성하는 것이 바람직하다. 상기 기판(200) 전면 상에 게이트 도전막을 콘포말하게 형성한다.
도 18a 및 도 18b를 참조하면, 상기 게이트 도전막을 이방성 식각하여 상기 핀(206)의 제1 측벽에 스페이서 형태의 제1 게이트 라인(210a)을 형성하고, 상기 핀(206)의 제2 측벽에 스페이서 형태의 제2 게이트 라인(210b)을 형성한다. 상기 이방성 식각 후에, 셀 어레이의 가장자리에 상기 제1 및 제2 게이트 라인들(210a,210b)을 연결하는 부분이 존재하는 경우, 상기 연결하는 부분을 분리하기 위한 패터닝 공정을 더 수행할 수 있다.
상기 이방성 식각을 과식각하여 상기 제1 및 제2 게이트 라인들(210a,210b)의 최상부를 상기 하드마스크 패턴(204)의 상부면에 비하여 낮게 형성하는 것이 바람직하다.
상기 기판(200) 전면 상에 층간절연막을 형성하고, 상기 층간절연막을 상기 하드마스크 패턴(204)이 노출될때까지 평탄화시키어 층간절연 패턴(212)을 형성한다. 상기 층간절연 패턴(212)은 상기 핀(206) 주변의 기판(200) 및 게이트 라인들(210a,210b)을 덮는다. 상기 층간절연 패턴(212)의 상부면은 상기 하드마스크 패턴(204)의 상부면과 동일한 높이로 형성되는 것이 바람직하다.
상기 기판(206) 전면에 몰드 절연층(214)을 형성한다. 상기 몰드 절연층(214)은 상기 층간절연 패턴(212)에 대하여 식각선택비를 갖는 절연 물질로 형성하는 것이 바람직하다. 또한, 상기 몰드 절연층(214)은 상기 하드마스크 패턴(204)과 동일한 식각율을 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 상기 층간절연 패턴(212)은 실리콘 산화막으로 형성하고, 상기 몰드 절연층(214)은 실리콘 질화막으로 형성할 수 있다. 이때, 상기 하드마스크 패턴(204)은 실리콘 질화막으로 포함하는 것이 바람직하다.
도 19a 및 도 19b를 참조하면, 상기 몰드 절연층(214)을 패터닝하여 일정간격으로 상기 핀들(206)을 나란히 가로지르고 상기 층간절연 패턴(212)의 일부 및 상기 하드마스크 패턴(204)의 일부를 노출시키는 그루브들(216)을 형성한다. 인접한 한쌍의 그루브들(216) 사이에 위치한 상기 패터닝된 몰드 절연층(214a)은 절연성 라인 패턴(214a)으로 정의한다. 상기 절연성 라인 패턴(214a) 아래의 상기 핀(206)은 채널 영역으로 정의된다.
상기 그루브(216)에 노출된 상기 하드마스크 패턴(204)을 이방성 식각으로 제거하여 상기 핀(206)의 상부면을 노출시키는 개구부(218)를 형성한다. 상기 그루브(216)를 형성하기 위한 식각 공정과 상기 개구부(218)를 형성하기 위한 식각 공정은 인시츄로 수행하는 것이 바람직하다. 이에 따라, 상기 개구부(218)와 상기 그루브(216)는 자기정렬적으로 형성되어 이들간의 정렬마진은 제로가 된다. 그 결과, 고도로 집적화된 비휘발성 기억 소자를 구현할 수 있다.
상기 개구부(218) 형성시, 상기 절연성 라인 패턴(214a)과 상기 핀(206)의 상부면 사이에 캐핑 패턴(204a)이 형성된다. 상기 캐핑 패턴(204a)은 상기 하드마스크 패턴(204)의 일부이다. 상기 개구부(218)는 상기 캐핑 패턴(204a)의 측벽과 상기 층간절연 패턴(212)으로 둘러싸인다. 상기 개구부(218)에 상기 게이트 라인들(210a,210b)의 상기 핀(206)의 상부면 보다 높은 돌출부의 일부가 노출될 수 있다.
상기 절연성 라인 패턴(214a)을 마스크로 사용하여 상기 개구부(218)에 노출된 핀(206)에 불순물 이온들을 주입하여 불순물 확산층(220)을 형성한다.
도 20a 및 도 20b를 참조하면, 상기 개구부(218)에 노출된 상기 게이트 라인들(210a,210b)의 표면에 질화 공정 또는 산화 공정을 수행하여 표면 절연층(222)을 형성할 수 있다. 상기 개구부(218)의 측벽에 절연 스페이서(224)를 형성할 수 있다. 상기 표면 절연층(222) 형성 공정과 상기 절연 스페이서(224) 형성 공정 중에 적어도 하나는 수행하는 것이 바람직하다. 상기 절연 스페이서(224)는 상기 그루브(216)의 측벽에도 형성될 수 있다.
상술한 제1 실시예와 같이, 상기 표면 절연층(222) 형성 공정 또는/및 상기 절연 스페이서(224) 형성 공정을 수행한 후에, 상기 불순물 확산층(220)을 형성하기 위한 불순물 이온 주입 공정을 수행할 수 있다.
상기 그루브(216) 및 개구부(218)를 채우는 비트 라인 도전막(226)을 형성한다. 상기 비트 라인 도전막(226)은 상기 개구부(218)에 노출된 불순물 확산층(220)과 접촉한다. 이어서, 상기 비트 라인 도전막(226)을 상기 절연성 라인 패턴(214a)이 노출될때까지 평탄화시키어 도 11, 도 12 및 도 13에 도시된 비트 라인(226a)을 형성한다. 이로써, 도 11, 도 12 및 도 13에 도시된 반도체 소자를 구현할 수 있다.
상술한 반도체 소자의 형성 방법에 따르면, 상기 그루브(216) 및 상기 불순물 확산층(220)은 자기정렬되어 형성된다. 또한, 상기 그루브(216)와 상기 개구부(218)도 자기정렬되어 형성된다. 이로써, 상술한 제1 실시예의 효과와 동일한 효과 를 획득할 수 있다. 또한, 상기 데이타 저장 영역으로 상기 플로팅된 채널 영역을 이용함으로써, 상기 반도체 소자의 단차를 최소화하여 반도체 소자의 제조가 매우 용이해진다.
다음으로, 도 14, 도 15 및 도 16에 도시된 반도체 소자의 형성 방법을 설명한다. 이 방법은 도 17a 내지 도 20a 및 도 17b 내지 도 20b를 참조하여 설명한 방법들을 모두 포함할 수 있다.
도 21a 내지 23a는 도 14에 도시된 반도체 소자의 형성 방법을 설명하기 위하여 도 14의 Ⅷ-Ⅷ'를 따라 취해진 단면도들이고, 도 21b 내지 도 23b는 도 14에 도시된 반도체 소자의 형성 방법을 설명하기 위하여 도 14의 Ⅸ-Ⅸ' 및 Ⅹ-Ⅹ'를 따라 취해진 단면도들이다.
도 21a 및 도 21b를 참조하면, 절연성 라인 패턴들(214a) 및 비트 라인들(226a)을 갖는 기판(200) 상에 상부 층간절연막(228)을 형성한다. 상기 상부 층간절연막(228) 및 상기 절연성 라인 패턴들(214a)을 연속적으로 패터닝하여 채널 영역을 노출시키는 매몰 콘택홀(230)을 형성한다. 상기 기판(200) 상에 상기 채널 영역들에 각각 대응되는 매몰 콘택홀들(230)이 형성된다.
도 22a 및 도 22b를 참조하면, 상기 매몰 콘택홀(230)의 측벽에 절연성 매몰 스페이서(232)를 형성한다. 상기 절연성 매몰 스페이서(232)는 실리콘 질화막 또는 실리콘 산화막등으로 형성할 수 있다. 상기 절연성 매몰 스페이서(232) 사이의 상기 매몰 콘택홀(230)을 채우는 매몰 콘택 플러그(234)를 형성한다. 상기 매몰 콘택 플러그(234)는 도전막으로 형성한다.
상기 기판(200) 전면에 식각저지막(236) 및 상부 몰드층(238)을 차례로 형성하고, 상기 상부 몰드층(238) 및 식각저지막(236)을 연속적으로 패터닝하여 상기 매몰 콘택 플러그(234)를 노출시키는 전극홀(240)을 형성한다. 상기 식각저지막(236)은 상기 상부 몰드층(238) 및 상기 상부 층간절연막(228)에 대하여 식각선택비를 절연막으로 형성한다.
상기 전극홀(240)을 갖는 기판(200)에 하부 전극막을 콘포말하게 형성하고, 상기 하부 전극막 상에 희생막을 형성한다. 상기 희생막 및 하부 전극막을 상기 상부 몰드층(238)이 노출될때까지 평탄화시키어 상기 전극홀(240)내에 실린더형태의 하부 전극(242)과, 희생 패턴(244)을 형성한다.
도 23a 및 도 23b를 참조하면, 상기 상부 몰드층(238) 및 희생 패턴(244)을 제거하여 상기 하부 전극(242)의 내외측벽들을 노출시킨다. 이어서, 도 14, 도 15 및 도 16의 유전막(246) 및 상부 전극(248)을 차례로 형성한다. 이로써, 도 14, 도 15 및 도 16의 반도체 소자를 구현할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 핀의 양측벽에 각각 제1 및 제2 게이트 라인들을 형성하고, 상기 핀내에 서로 이격되어 상기 제1 및 제2 게이트 라인들 사이의 핀에 채널 영역을 정의하는 한쌍의 불순물 확산층을 형성한다. 이에 따라, 상기 제1 및 제2 게이트 라인들의 상기 채널 영역에 대한 컨트롤 능력을 향상시켜 단채널 효과등을 최소화하여 고집적화된 반도체 소자를 구현할 수 있다.
또한, 한쌍의 불순물 확산층들에 각각 접속하는 한쌍의 비트 라인들을 이웃 하는 다른 셀들과 공유함으로써 더욱 고집적화된 반도체 소자를 구현할 수 있다.
이에 더하여, 비트 라인이 형성되는 그루브와, 불순물 확산층이 자기정렬적으로 형성됨으로써, 이들간의 정렬마진이 제로가 되어 고도로 집적화된 반도체 소자를 구현할 수 있다.
더 나아가서, 상기 제1 및 제2 게이트 라인들은 스페이서 형태로 형성됨으로써, 상기 제1 및 제2 게이트 라인들의 선폭은 포토리소그라피 공정의 정의하는 최소선폭보다 작게 형성할 수 있다. 이러한 게이트 라인의 특성과 상술한 비트 라인들의 특성을 이용하여 4F2의 평면적을 갖는 단위 셀을 구현하여 고도로 집적화된 반도체 소자를 형성할 수 있다.

Claims (32)

  1. 기판 상에 배치되되, 서로 마주보는 제1 및 제2 측벽들을 갖는 핀;
    상기 핀의 제1 측벽 상에 스페이서 형태로 형성된 제1 게이트 라인;
    상기 핀의 제2 측벽 상에 스페이서 형태로 형성된 제2 게이트 라인;
    상기 핀에 서로 이격되어 배치되되, 상기 제1 및 제2 게이트 라인들 사이의 핀에 채널 영역을 정의하는 제1 및 제2 불순물 확산층들;
    상기 핀 주변의 기판, 제1 및 제2 게이트 라인들을 덮는 층간절연 패턴; 및
    서로 이격되어 상기 핀을 나란히 가로지르되, 상기 제1 및 제2 불순물 확산층들의 상부면들에 각각 접속된 제1 비트 라인 및 제2 비트 라인을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 핀의 제1 측벽과 상기 제1 게이트 라인 사이에 개재되되, 제1 전하트랩 절연막을 포함하는 제1 다층 절연막;
    상기 핀의 제2 측벽과 상기 제2 게이트 라인 사이에 개재되되, 제2 전하트랩 절연막을 포함하는 제2 다층 절연막; 및
    상기 제1 및 제2 비트 라인들 사이에 배치되어 상기 핀을 가로지르고 상기 채널 영역의 상부면을 덮는 절연성 라인 패턴을 더 포함하되, 상기 제1 및 제2 비트 라인들은 상기 절연성 라인 패턴의 양측벽에 각각 접촉하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 절연성 라인 패턴과 상기 채널 영역 사이에 개재된 캐핑 패턴을 더 포함하되,
    상기 제1 비트 라인은 상기 캐핑 패턴의 일측벽과 상기 층간절연 패턴으로 둘러싸여 상기 제1 불순물 확산층의 상부면을 노출시키는 제1 개구부를 채우고,
    상기 제2 비트 라인은 상기 제2 비트 라인은 상기 캐핑 패턴의 타측벽과 상기 층간절연 패턴으로 둘러싸여 상기 제2 불순물 확산층의 상부면을 노출시키는 제2 개구부를 채우는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 게이트 라인들은 위로 연장되어 상기 캐핑 패턴의 측벽들의 적어도 일부와 인접하고, 상기 제1 및 제2 불순물 확산층들의 상부면 위로 돌출되되,
    상기 제1 다층 절연막의 적어도 일부가 위로 연장되어 상기 제1 게이트 라인의 돌출부와 상기 제1 비트 라인 사이에 개재되고,
    상기 제2 다층 절연막의 적어도 일부가 위로 연장되어 상기 제2 게이트 라인의 돌출부와 상기 제2 비트 라인 사이에 개재되는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제1 개구부의 측벽과 상기 제1 비트 라인 사이, 및 상기 제2 개구부의 측벽과 상기 제2 비트 라인 사이에 개재된 절연 스페이서를 더 포함하는 반도체 소자.
  6. 제 2 항 내지 제 5 항 중에 어느 한 항에 있어서,
    상기 제1 및 제2 불순물 확산층들에 각각 인접한 상기 제1 전하트랩 절연막의 제1 영역 및 제2 영역과, 상기 제1 및 제2 불순물 확산층들에 각각 인접한 상기 제2 전하트랩 절연막의 제3 영역 및 제4 영역 중에 선택된 적어도 하나는 데이타 저장 영역이고, 상기 제1, 제2, 제3 및 제4 영역들은 상기 채널 영역의 양측에 위치하는 반도체 소자.
  7. 제 2 항 내지 제 5 항 중에 어느 한 항에 있어서,
    상기 제1 다층 절연막은 상기 핀의 제1 측벽과 접촉하는 제1 터널 절연막, 및 상기 제1 게이트 라인과 접촉하는 제1 블로킹 절연막을 더 포함하고,
    상기 제2 다층 절연막은 상기 핀의 제2 측벽과 접촉하는 제2 터널 절연막, 및 상기 제2 게이트 라인과 접촉하는 제2 블로킹 절연막을 더 포함하되,
    상기 제1 전하트랩 절연막은 상기 제1 터널 절연막과 상기 제1 블로킹 절연막 사이에 개재되고, 상기 제2 전하트랩 절연막은 상기 제2 터널 절연막과 상기 제2 블로킹 절연막 사이에 개재되는 반도체 소자.
  8. 제 2 항 내지 제 5 항 중에 어느 한 항에 있어서,
    상기 핀의 하부면은 상기 기판과 접속하되,
    상기 핀의 측벽들의 아랫부분과 상기 핀 주변의 기판을 덮는 소자분리막을 더 포함하고, 상기 제1 및 제2 게이트 라인들은 상기 소자분리막 상에 배치되는 반도체 소자.
  9. 제 2 항 내지 제 5 항 중에 어느 한 항에 있어서,
    상기 기판 상에 배치된 매몰 절연막을 더 포함하되,
    상기 핀과, 상기 제1 및 제2 게이트 라인들은 상기 매몰 절연막 상에 배치되는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제1 및 제2 불순물 확산층들의 하부면들은 상기 매몰 절연막의 상부면으로부터 위로 이격된 반도체 소자.
  11. 제 1 항에 있어서,
    상기 핀과 기판 사이에 개재된 매몰 절연막;
    상기 핀의 제1 측벽과 상기 제1 게이트 라인 사이 및 상기 핀의 제2 측벽과 상기 제2 게이트 라인 사이에 개재된 게이트 절연막; 및
    상기 제1 및 제2 비트 라인들 사이에 배치되어 상기 핀을 가로지르고 상기 채널 영역의 상부면을 덮는 절연성 라인 패턴을 더 포함하되,
    상기 제1 및 제2 비트 라인들은 상기 절연성 라인 패턴의 양측벽에 각각 접촉하고, 상기 제1 및 제2 불순물 확산층들의 하부면들은 상기 매몰 절연막과 접촉하여 상기 채널 영역을 플로팅시키고, 상기 플로팅된 채널 영역이 데이타 저장 영역인 반도체 소자.
  12. 제 11 항에 있어서,
    상기 매몰 절연막은 상기 기판의 전면을 덮고,
    상기 제1 및 제2 게이트 라인들은 상기 매몰 절연막 상에 배치되고,
    상기 절연성 라인 패턴의 상부면과 상기 제1 및 제2 비트 라인들의 상부면들은 서로 동일한 높이인 반도체 소자.
  13. 제 12 항에 있어서,
    상기 절연성 라인 패턴과, 상기 채널 영역 사이에 개재된 캐핑 패턴을 더 포함하되,
    상기 제1 비트 라인은 상기 캐핑 패턴의 일측벽과 상기 층간절연 패턴으로 둘러싸여 상기 제1 불순물 확산층의 상부면을 노출시키는 제1 개구부를 채우고,
    상기 제2 비트 라인은 상기 제2 비트 라인은 상기 캐핑 패턴의 타측벽과 상기 층간절연 패턴으로 둘러싸여 상기 제2 불순물 확산층의 상부면을 노출시키는 제2 개구부를 채우는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 제1 및 제2 게이트 라인들은 위로 연장되어 상기 캐핑 패턴의 측벽들의 적어도 일부와 인접하고 상기 제1 및 제2 불순물 확산층들의 상부면 위로 돌출되되,
    상기 제1 및 제2 게이트 라인들의 돌출된 부분들과 상기 제1 및 제2 비트 라인들 사이에 개재된 절연체를 더 포함하는 반도체 소자.
  15. 제 14 항에 있어서,
    상기 절연체는 상기 제1 및 제2 게이트 라인들의 돌출된 부분의 상기 제1 및 제2 비트 라인들에 인접한 표면에 형성된 표면 절연층, 및 상기 제1 및 제2 개구부들의 측벽들에 형성된 절연성 스페이서 중에 선택된 적어도 하나인 반도체 소자.
  16. 제 11 항 내지 제 15 항 중에 어느 한 항에 있어서,
    상기 제1 및 제2 게이트 라인들 중에 선택된 하나는 상기 채널 영역에 저장된 전하들에 인력(attractive force)을 제공하는 전압이 인가되는 반도체 소자.
  17. 제 11 항 내지 제 15 항 중에 어느 한 항에 있어서,
    상기 채널 영역의 상부면에 전기적으로 접속된 캐패시터를 더 포함하는 반도체 소자.
  18. 제 17 항에 있어서,
    상기 기판의 전면을 덮는 상부 층간절연막; 및
    상기 상부 층간절연막 및 상기 절연성 라인 패턴을 연속적으로 관통하여 상기 채널 영역의 상부면과 접속하는 매몰 콘택 플러그를 더 포함하되,
    상기 캐패시터는
    상기 상부 층간절연막 상에 배치되어 상기 매몰 콘택플러그와 접속하는 하부 전극, 상기 하부 전극의 표면을 덮는 유전막, 및 상기 유전막 상에 배치된 상부 전극을 포함하는 반도체 소자.
  19. 제 18 항에 있어서,
    상기 매몰 콘택 플러그와, 상기 제1 및 제2 비트 라인들 사이에 개재된 절연성 매몰 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  20. 기판 상에 서로 마주보는 제1 및 제2 측벽들을 갖는 핀을 형성하는 단계;
    상기 핀의 제1 측벽상에 스페이서 형태인 제1 게이트 라인을 형성하는 단계;
    상기 핀의 제2 측벽상에 스페이서 형태인 제2 게이트 라인을 형성하는 단계;
    상기 핀 주변의 기판, 제1 및 제2 게이트 라인들을 덮는 층간절연 패턴을 형성하는 단계;
    상기 기판 전면을 덮는 몰드 절연층을 형성하는 단계;
    상기 몰드 절연층을 패터닝하여 상기 핀을 나란히 가로지르고 서로 이격된 제1 및 제2 그루브들을 형성하는 단계;
    상기 제1 및 제2 그루브들 아래의 핀에 제1 및 제2 불순물 확산층들을 각각 형성하는 단계; 및
    상기 제1 및 제2 그루브들 내에 배치되어 상기 제1 및 제2 불순물 확산층들에 각각 접속된 제1 및 제2 비트 라인들을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  21. 제 20 항에 있어서,
    상기 핀의 제1 측벽과 상기 제1 게이트 라인 사이에 개재되고 제1 전하트랩 저장막을 포함하는 제1 다층 절연막을 형성하는 단계; 및
    상기 핀의 제2 측벽과 상기 제2 게이트 라인 사이에 개재되고 제2 전하트랩 절연막을 포함하는 제2 다층 절연막을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  22. 제 21 항에 있어서,
    상기 핀의 상부면 상에 배치되고 상기 층간절연 패턴의 상부면과 동일한 높이의 상부면을 갖는 하드마스크 패턴을 형성하는 단계; 및
    상기 제1 및 제2 그루브들에 노출된 하드마스크 패턴을 제거하여 상기 제1 그루브 아래의 상기 핀을 노출시키는 제1 개구부, 및 상기 상기 제2 그루브 아래의 상기 핀을 노출시키는 제2 개구부를 형성하는 단계를 더 포함하되,
    상기 제1 및 제2 불순물 확산층들은 상기 제1 및 제2 개구부들에 노출된 핀에 불순물 이온들을 주입하여 형성되고,
    상기 제1 및 제2 비트 라인들은 각각 상기 제1 및 제2 개구부들을 채우도록 형성되는 반도체 소자의 형성 방법.
  23. 제 22 항에 있어서,
    상기 제1 및 제2 게이트 라인들은 위로 연장되어 상기 하드마스크 패턴의 양측벽들의 적어도 일부에 인접하도록 형성되고,
    상기 제1 다층 절연막의 적어도 일부는 위로 연장되어 상기 하드마스크 패턴과 상기 제1 게이트 라인 사이에 개재되도록 형성되고,
    상기 제2 다층 절연막의 적어도 일부는 위로 연장되어 상기 하드마스크 패턴과 상기 제2 게이트 라인 사이에 개재되도록 형성되는 반도체 소자의 형성 방법.
  24. 제 23 항에 있어서,
    상기 제1 및 제2 비트 라인들을 형성하기 전에,
    적어도 상기 제1 및 제2 개구부들의 측벽들에 절연성 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  25. 제 21 항 내지 제 24 항 중에 어느 한 항에 있어서,
    상기 제1 다층 절연막은 상기 핀의 제1 측벽과 접촉하는 제1 터널 절연막, 및 상기 제1 게이트 라인과 접촉하는 제1 블로킹 절연막을 더 포함하고,
    상기 제2 다층 절연막은 상기 핀의 제2 측벽과 접촉하는 제2 터널 절연막, 및 상기 제2 게이트 라인과 접촉하는 제2 블로킹 절연막을 더 포함하되,
    상기 제1 전하트랩 절연막은 상기 제1 터널 절연막과 상기 제1 블로킹 절연막 사이에 개재되고, 상기 제2 전하트랩 절연막은 상기 제2 터널 절연막과 상기 제2 블로킹 절연막 사이에 개재되는 반도체 소자의 형성 방법.
  26. 제 21 항 내지 제 24 항 중에 어느 한 항에 있어서,
    상기 핀의 하부면은 상기 기판과 접속하되,
    상기 제1 및 제2 게이트 라인들을 형성하기 전에,
    상기 핀의 측벽들의 전면을 덮는 소자분리막을 형성하는 단계; 및
    상기 소자분리막의 상부면을 리세스하여 상기 핀의 측벽들의 윗부분을 노출시키는 단계를 더 포함하는 반도체 소자의 형성 방법.
  27. 제 21 항 내지 제 24 항 중에 어느 한 항에 있어서,
    상기 핀, 제1 및 제2 게이트 라인들은 상기 기판의 전면 상에 배치된 매몰 절연막 상에 형성되는 반도체 소자의 형성 방법.
  28. 제 20 항에 있어서,
    상기 핀, 제1 및 제2 게이트 라인들은 상기 기판 상에 배치된 매몰 절연막 상에 배치되고,
    상기 핀의 제1 측벽과 상기 제1 게이트 라인 사이 및 상기 핀의 제2 측벽과 상기 제2 게이트 라인 사이에 개재된 게이트 절연막을 형성하는 단계를 더 포함하되,
    상기 제1 및 제2 불순물 확산층들의 하부면들은 상기 매몰 절연막과 접촉하도록 형성되고, 상기 제1 및 제2 불순물 확산층들 사이의 채널 영역은 플로팅되어 데이타 저장 영역인 것을 특징으로 하는 반도체 소자의 형성 방법.
  29. 제 28 항에 있어서,
    상기 핀의 상부면 상에 배치되고 상기 층간절연 패턴의 상부면과 동일한 높이의 상부면을 갖는 하드마스크 패턴을 형성하는 단계; 및
    상기 제1 및 제2 그루브들에 노출된 상기 하드마스크 패턴을 제거하여 상기 제1 그루브 아래의 상기 핀을 노출시키는 제1 개구부, 및 상기 제2 그루브 아래의 상기 핀을 노출시키는 제2 개구부를 형성하는 단계를 포함하되,
    상기 제1 및 제2 불순물 확산층들은 상기 제1 및 제2 개구부들에 노출된 핀에 불순물 이온들을 주입하여 형성되고,
    상기 제1 및 제2 비트 라인들은 상기 제1 및 제2 그루브들과 더불어 각각 상기 제1 및 제2 개구부들을 채우도록 형성하는 반도체 소자의 형성 방법.
  30. 제 29 항에 있어서,
    상기 제1 및 제2 게이트 라인들은 위로 연장되어 상기 하드마스크 패턴의 양측벽들의 적어도 일부와 인접하도록 형성되되,
    상기 제1 및 제2 게이트 라인의 연장된 부분과 상기 제1 및 제2 비트 라인들 사이에 개재된 적어도 하나의 절연체를 형성하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  31. 제 28 항 내지 제 30 항 중에 어느 한 항에 있어서,
    상기 기판의 전면을 덮는 상부 층간절연막을 형성하는 단계;
    상기 상부 층간절연막 및 상기 몰드 절연층을 연속적으로 관통하여 상기 채널 영역의 상부면을 노출시키는 매몰 콘택홀을 형성하는 단계;
    상기 매몰 콘택홀을 채우는 매몰 콘택 플러그를 형성하는 단계;
    상기 상부 층간절연막 상에 상기 매몰 콘택 플러그와 접속하는 하부 전극을 형성하는 단계;
    상기 하부 전극의 표면을 덮는 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  32. 제 31 항에 있어서,
    상기 매몰 콘택홀은 상기 제1 및 제2 비트 라인들의 양측벽에 자기정렬되어 형성되되,
    상기 매몰 콘택 플러그를 형성하기 전에, 상기 매몰 콘택홀의 측벽에 절연성 매몰 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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