KR102310079B1 - 반도체 소자 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 소자는, 기판 상에서 돌출되고 제1 방향으로 연장된 활성 핀, 상기 활성 핀의 하부를 덮으며 상기 기판 상에 배치된 소자 분리막, 상기 활성 핀 및 상기 소자 분리막를 덮으며 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 구조물, 및 상기 게이트 구조물의 측벽에 배치된 게이트 스페이서를 포함할 수 있다. 상기 소자 분리막 상에 배치된 상기 게이트 구조물은 하부의 폭이 상부의 폭보다 더 좁고, 상기 소자 분리막 상에 배치된 상기 게이트 구조물의 측벽은 상기 게이트 구조물의 1/2 높이보다 높은 지점부터 상기 게이트 구조물의 바닥까지 일정한 기울기로 기울어져 있으며, 상기 소자 분리막 상에 배치된 상기 게이트 스페이서의 내측벽은 상기 게이트 구조물에 인접하여 배치되고, 상기 게이트 스페이서의 1/2 높이보다 높은 지점부터 상기 게이트 스페이서의 바닥까지 일정한 기울기로 기울어지고, 상기 게이트 스페이서의 바닥면과 예각을 이룰 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다.
반도체 칩의 집적도가 증가함에 따라 반도체 소자의 크기가 작아지고 있다. 반도체 소자의 크기가 작아짐으로 인한 소자 특성의 한계(예를 들어, 단채널 효과 등)를 극복하기 위하여, 3차원 구조의 채널을 구비하는 핀 전계 효과 트랜지스터(FinFET)을 포함하는 반도체 소자가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 우수한 전기적 특성을 갖는 반도체 소자 및 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에서 제1 방향으로 연장된 활성 핀, 상기 활성 핀의 하부를 덮으며 상기 기판 상에 배치된 소자 분리막, 상기 활성 핀 및 상기 소자 분리막를 덮으며 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 구조물, 및 상기 게이트 구조물의 측벽에 배치된 게이트 스페이서를 포함하고, 상기 소자 분리막 상에 배치된 상기 게이트 구조물은 하부의 폭이 상부의 폭보다 더 좁고, 상기 소자 분리막 상에 배치된 상기 게이트 구조물의 측벽은 상기 게이트 구조물의 1/2 높이보다 높은 지점부터 상기 게이트 구조물의 바닥까지 일정한 기울기로 기울어져 있으며, 상기 소자 분리막 상에 배치된 상기 게이트 스페이서의 내측벽은 상기 게이트 구조물에 인접하여 배치되고, 상기 게이트 스페이서의 1/2 높이보다 높은 지점부터 상기 게이트 스페이서의 바닥까지 일정한 기울기로 기울어지고, 상기 게이트 스페이서의 바닥면과 예각을 이룰 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 제1 영역 및 제2 영역을 포함하는 기판, 상기 기판의 상기 제1 영역 상에 배치된 제1 활성 핀, 상기 제1 활성 핀의 하부를 덮는 제1 소자 분리막, 상기 제1 활성 핀 및 상기 제1 소자 분리막 상에 배치된 제1 게이트 구조물, 상기 제1 게이트 구조물의 측벽에 배치된 제1 게이트 스페이서, 상기 기판의 상기 제2 영역 상에 배치된 제2 활성 핀, 상기 제2 활성 핀의 하부를 덮는 제2 소자 분리막, 상기 제2 활성 핀 및 상기 제2 소자 분리막 상에 배치된 제2 게이트 구조물, 및 상기 제2 게이트 구조물의 측벽에 배치된 제2 게이트 스페이서를 포함하고, 상기 제1 소자 분리막 상에 배치된 상기 제1 게이트 구조물의 측벽은 상기 기판의 상면과 제1 각도를 이루고, 상기 제2 소자 분리막 상에 배치된 상기 제2 게이트 구조물의 측벽은 상기 기판의 상면과 제2 각도를 이룰 수 있다. 상기 제2 각도는 상기 제1 각도보다 크고, 상기 제2 각도와 제1 각도의 차이는 3도 내지 8도 범위를 가질 수 있다.
본 발명의 일 실시예에 따르면, 소자 분리막 상의 게이트 구조물의 측벽에 배치된 게이트 스페이서의 하부 폭을 두껍게 형성함으로써, 우수한 전기적 특성을 갖는 반도체 소자 및 반도체 소자의 제조 방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 도시하는 평면도이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자를 도시하는 단면도들이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 반도체 소자를 도시하는 단면도들이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 반도체 소자를 도시하는 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자를 도시하는 평면도이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 반도체 소자를 도시하는 단면도들이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 반도체 소자를 도시하는 단면도들이다.
도 14 내지 도 30은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하는 단면도들이다.
도 31은 본 발명의 일 실시예에 따른 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 도시하는 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 기판 상의 복수의 활성 핀들(105)이 배치될 수 있고, 복수의 활성 핀들(105) 사이에는 소자 분리막(107)이 배치될 수 있다. 복수의 활성 핀들(105)와 교차하도록 형성되는 복수의 게이트 구조물들(140)을 포함할 수 있다. 복수의 게이트 구조물들(140)은 소자 분리막(107) 상에도 배치될 수 있다. 복수의 활성 핀들(105)은 예를 들어, 제1 방향(X축 방향)으로 연장될 수 있다. 복수의 게이트 구조물들(140)은 예를 들어, 제2 방향(Y축 방향)으로 연장될 수 있다. 복수의 게이트 구조물들(140)의 측벽에는 게이트 스페이서들(150)이 배치될 수 있다. 복수의 게이트 구조물들(140)의 양측에는 소스/드레인 영역들(미도시)이 배치될 수 있다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자를 도시하는 단면도들이다. 도 2는 도 1의 I-I'선을 따라 절단된 단면도이고, 도 3은 도 1의 II-II'선을 따라 절단된 단면도이고, 도 4는 도 1의 III-III'선을 따라 절단된 단면도이다.
도 2 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는, 기판(101) 상에 각각 상기 제1 방향으로 연장되는 활성 핀들(105), 활성 핀들(105)의 측면 일부를 덮으며 기판(101) 상에 배치된 소자 분리막(107), 활성 핀들(105) 및 소자 분리막(107) 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조물(140), 및 게이트 구조물(140)의 측벽에 배치된 게이트 스페이서들(150)을 포함할 수 있다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, 기판(101)은 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 기판, SOI(Silicon On Insulator) 기판 또는 GeOI(Germanium On Insulator) 기판일 수 있다. 활성 핀들(105)는 기판(101)로부터 돌출되어 있다. 활성 핀들(105)은 기판(101)의 일부일 수 있다.
활성 핀(105) 상에 배치된 게이트 구조물(140)은 하부의 폭이 상기 상부의 폭보다 좁을 수 있다. 활성 핀(105) 상에 배치된 게이트 구조물(140)의 측벽은 적어도 게이트 구조물(140)의 1/2 높이보다 높은 지점부터 게이트 구조물(140)의 바닥까지 일정한 기울기로 기울어질 수 있다. 활성 핀(105) 상에 배치된 게이트 구조물(140)은 역사다리꼴의 단면을 가질 수 있다. 활성 핀(105) 상에 배치된 게이트 구조물(140)의 측벽은 기판(101)의 상면과 제1 각도(θ1)를 이룰 수 있다. 상기 제1 각도(θ1)는 예각일 수 있다. 도 2에서 활성 핀(105)의 상면이 기판(101)의 상면과 평행하므로, 편의상 제1 각도(θ1)는 활성 핀(105)의 상면과 게이트 구조물(140)의 측벽이 이루는 각으로 표시하였다. 기판(101)의 상면이 게이트 구조물(140)의 바닥면과 평행한 경우, 활성 핀(105) 상에 배치된 게이트 구조물(140)의 측벽은 게이트 구조물(140)의 바닥면으로부터 연장된 가상의 면과 제1 각도(θ1)를 이룰 수 있다. 제1 각도(θ1)는 80도 이상 그리고 90도 미만의 값을 가질 수 있다. 더욱 구체적으로, 제1 각도(θ1)는 83도 이상이고 87도 이하의 값을 가질 수 있다.
활성 핀들(105) 상에 배치된 각각의 게이트 스페이서들(150)은 기판(101)의 상면에 수직한 방향을 따라 변하는 폭(또는 두께)을 가질 수 있다. 게이트 구조물(104)의 상단에서 게이트 스페이서들(150)은 제1 폭(또는 두께)(T1)을 가지고, 활성 핀(105)에 접하는 하단에서 게이트 스페이서들(150)는 제2 폭(또는 두께)(T2)를 가질 수 있다. 제2 폭(또는 두께)(T2)는 제1 폭(또는 두께)(T1)보다 클 수 있다. 상기 게이트 스페이서들(150)의 폭은 상기 기판의 상면에 가까워짐에 따라 증가할 수 있다. 활성 핀(105) 상에 배치된 게이트 스페이서(150)는 서로 대향하는 제1 측벽(내측벽) 및 제2 측벽(외측벽)을 가질 수 있다. 게이트 구조물(140)의 측벽에 인접하는 상기 제1 측벽(내측벽)은 기판(101)의 상면에 대해 일정한 기울기로 기울어져 있고, 게이트 스페이서(150)의 바닥면과 예각을 이룰 수 있다. 상기 예각은 상기 제1 각도(θ1)와 실질적으로 동일할 수 있고, 83도 이상이고 87도 이하의 값을 가질 수 있다. 상기 제2 측벽(외측벽)은 기판(101)의 상면과 실질적으로 직각을 이룰 수 있다. 경우에 따라, 상기 제2 측벽은 기판(101)의 상면과 89도 내지 91도 범위의 각도를 이룰 수 있다. 활성 핀(105) 상에 배치된 게이트 스페이서(150)는 사다리꼴의 단면을 가질 수 있다.
소자 분리막(107) 상에 배치된 게이트 구조물(140)은 하부의 폭이 상기 상부의 폭보다 좁을 수 있다. 소자 분리막(107) 상에 배치된 게이트 구조물(140)의 측벽은 적어도 게이트 구조물(140)의 1/2 높이보다 높은 지점부터 게이트 구조물(140)의 바닥까지 일정한 기울기로 기울어질 수 있다. 소자 분리막(107) 상에 배치된 게이트 구조물(140)은 역사다리꼴의 단면을 가질 수 있다. 소자 분리막(107) 상에 배치된 게이트 구조물(140)의 측벽은 기판(101)의 상면과 제2 각도(θ3)를 이루는 부분을 포함할 수 있다. 제2 각도(θ3)는 예각일 수 있다. 도 3에서 소자 분리막(107)의 상면이 기판(101)의 상면과 평행하므로, 편의상 제2 각도(θ3)는 소자 분리막(107)의 상면과 게이트 구조물(140)의 측벽이 이루는 각으로 표시하였다. 기판(101)의 상면이 소자 분리막(107) 상에 배치된 게이트 구조물(140)의 바닥면과 평행한 경우, 활성 핀(105) 상에 배치된 게이트 구조물(140)의 측벽은 게이트 구조물(140)의 바닥면으로부터 연장된 가상의 면과 제2 각도(θ3)를 이룰 수 있다. 제2 각도(θ3)는 80도 이상 그리고 90도 미만의 값을 가질 수 있다. 더욱 구체적으로, 제2 각도(θ3)는 83도 이상이고 87도 이하의 값을 가질 수 있다. 제1 각도(θ1)와 제2 각도(θ3)는 서로 동일할 수 있다.
소자 분리막(107) 상에 배치된 각각의 게이트 스페이서들(150)은 기판(101)의 상면에 수직한 방향을 따라 변하는 폭(또는 두께)을 가질 수 있다. 게이트 구조물(104)의 상단에서 게이트 스페이서들(150)은 제1 폭(또는 두께)(T1)을 가지고, 소자 분리막(107)에 접하는 하단에서 게이트 스페이서들(150)는 제3 폭(또는 두께)(T3)를 가질 수 있다. 제3 폭(또는 두께)(T3)는 제1 폭(또는 두께)(T1)보다 클 수 있다. 제3 폭(또는 두께)(T3)는 제2 폭(또는 두께)(T2)보다 클 수 있다. 소자 분리막(107) 상에 배치된 게이트 스페이서들(150)의 폭은 상기 기판(101)의 상면에 가까워짐에 따라 증가할 수 있고, 소자 분리막(107)에 접하는 부분에서 가장 클 수 있다. 소자 분리막(107) 상에 배치된 게이트 스페이서(150)는 서로 대향하는 제1 측벽(내측벽) 및 제2 측벽(외측벽)을 가질 수 있다. 게이트 구조물(140)의 측벽에 인접하는 상기 제1 측벽(내측벽)은 기판(101)의 상면에 대해 일정한 기울기로 기울어져 있고, 게이트 스페이서(150)의 바닥면과 예각을 이룰 수 있다. 상기 예각은 상기 제2 각도(θ3)와 실질적으로 동일할 수 있고, 83도 이상이고 87도 이하의 값을 가질 수 있다. 상기 제2 측벽(외측벽)은 기판(101)의 상면과 실질적으로 직각을 이룰 수 있다. 경우에 따라, 상기 제2 측벽은 기판(101)의 상면과 89도 내지 91도 범위의 각도를 이룰 수 있다. 소자 분리막(107) 상에 배치된 게이트 스페이서(150)는 사다리꼴의 단면을 가질 수 있다.
게이트 스페이서들(150)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 탄소를 포함하는 실리콘 산화물(SiOC), 탄소를 포함하는 실리콘 산질화물(SiOCN), 탄소와 붕소를 포함하는 실리콘 질화물(SiBCN) 및 이들의 조합을 포함할 수 있다.
게이트 구조물(140)은 계면 절연층(141), 게이트 절연층(142) 및 제1 게이트 전극층(145), 제2 게이트 전극층(147)을 포함할 수 있다. 계면 절연층(141)은 활성 핀(105)와 게이트 절연층(142) 사이에 배치될 수 있다. 제1 게이트 전극층(145) 및 제2 게이트 전극층(147)은 게이트 전극층을 이룰 수 있다.
활성 핀(105)상에서 게이트 절연층(142)은 게이트 스페이서(150)의 내측벽 및 활성 핀(105)의 상면을 컨포멀(conformal)하게 덮고, 소자 분리막(107) 상에서 게이트 절연층(142)은 게이트 스페이서(150)의 내측벽 및 소자 분리막(107)의 상면을 컨포멀(conformal)하게 덮고, 제1 게이트 전극층(145)은 게이트 절연층(142)을 컨포멀하게 덮을 수 있다. 제2 게이트 전극층(147)은 제1 게이트 전극층(145) 상에 형성될 수 있다.
계면 절연층(141)은 실리콘 산화물을 포함할 수 있고, 게이트 절연층(143)은 고유전율 절연 물질을 포함할 수 있다. 상기 고유전율 절연 물질은, 실리콘 산화물보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 절연 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 또는 프라세오디뮴 산화물(Pr2O3)을 포함할 수 있다.
제1 게이트 전극층(145)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 티타늄 알루미늄 질화물(TiAlN), 티타늄 알루미늄(TiAl), 탄탈륨 탄화물(TaC) 또는 티타늄 탄화물(TiC) 등으로 이루어진 그룹에서 선택된 적어도 어느 하나를 포함할 수 있다. 제2 게이트 전극층(147)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다.
상기 반도체 소자는, 게이트 구조물들(140)의 양측에 배치되는 소스/드레인 영역들(110)을 포함할 수 있다. 소스/드레인 영역들(110)은 인접한 활성 핀들(105) 사이에서 서로 연결되거나 서로 합쳐진 부분을 가지고, 상기 합쳐진 부분과 소자 분리막(107) 사이에 보이드(void)(S)가 형성될 수 있다. 소자 분리막(107) 상에서 상기 보이드(void)에 인접하게 배치되는 게이트 구조물(140)의 측벽은 상술한 바와 같이, 기판(101)의 상면과 제2 각도(θ3)를 이루는 부분을 포함할 수 있다.
소스/드레인 영역들(110)은 예를 들어, n형 불순물이 고농도로 도핑된 실리콘 또는 실리콘-탄소(SiC)으로 이루어질 수 있다. 이와 달리, 소스/드레인 영역들(110)은 p형 불순물이 고농도로 도핑된 실리콘-게르마늄(SiGe)으로 이루어질 수 있다.
상기 반도체 소자는, 게이트 스페이서(150)의 측벽 및 소스/드레인 영역들(110)의 상면을 덮는 식각 정지층(165)을 포함하고, 식각 정지층(165) 상에 배치된 제1 층간 절연층(170)을 포함할 수 있다. 그리고, 상기 반도체 소자는 제1 층간 절연층(170) 및 게이트 구조물(140)을 덮는 제2 층간 절연층(180)을 포함할 수 있다.
식각 정지층(165)은 실리콘 질화물을 포함할 수 있고, 제1 및 제2 층간 절연층(170, 180)은 실리콘 산화물을 포함할 수 있다.
본 실시예에 따르면, 소자 분리막(107)에 인접한 게이트 스페이서들(135)의 폭이 두껍게 형성되므로, 상기 게이트 전극층(145, 147)과 소스/드레인 영역(110) 사이의 전기적인 쇼트(short) 불량을 개선할 수 있다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 반도체 소자를 도시하는 단면도들이다. 도 5는 도 1의 I-I'선을 따라 절단된 단면도이고, 도 6은 도 1의 II-II'선을 따라 절단된 단면도이다. 도 5 및 도 6에 도시된 반도체 소자는 도 2 및 도 3에 도시된 반도체 소자와 비교할 때, 게이트 스페이서(150')의 구조만이 상이하고, 나머지는 동일할 수 있다.
도 5 및 도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는, 기판(101) 상에 각각 상기 제1 방향으로 연장되는 활성 핀들(105), 활성 핀들(105)의 측면 일부를 덮으며 기판(101) 상에 배치된 소자 분리막(107), 활성 핀들(105) 및 소자 분리막(107) 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조물(140), 및 게이트 구조물(140)의 측벽에 배치된 게이트 스페이서들(150')을 포함할 수 있다.
각각의 게이트 스페이서들(150')은 게이트 구조물(140)에 인접한 제1 스페이서(151)와 제1 스페이서(151)의 외측벽 상에 배치된 제2 스페이서(153)를 포함할 수 있다.
제1 스페이서(151)는 게이트 구조물(140)과 활성 핀(105)의 경계에서 절곡된 구조를 가지고, 제2 스페이서(153)의 폭은 활성 핀(105)에 가까워질수록 증가할 수 있다.
제1 스페이서(151)는 게이트 구조물(140)과 소자 분리막(107)의 경계에서 절곡된 구조를 가지고, 제2 스페이서(153)의 폭은 소자 분리막(107)에 가까워질수록 증가할 수 있다.
제1 스페이서(151)이 절곡된 각도는 83도 이상이고 87도 이하의 값을 가질 수 있다.
제1 스페이서(151) 및 제2 스페이서(153)는 실리콘 산화물(SiOx), 실리콘 질화물(SixNy), 실리콘 산질화물(SiON), 탄소를 포함하는 실리콘 산화물(SiOC), 탄소를 포함하는 실리콘 산질화물(SiOCN), 탄소와 붕소를 포함하는 실리콘 질화물(SiBCN) 및 이들의 조합을 포함할 수 있다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 반도체 소자를 도시하는 단면도들이다. 도 7는 도 1의 I-I'선을 따라 절단된 단면도이고, 도 8은 도 1의 II-II'선을 따라 절단된 단면도이다. 도 7 및 도 8에 도시된 반도체 소자는 도 2 및 도 3에 도시된 반도체 소자와 비교할 때, 게이트 스페이서(150")의 구조만이 상이하고, 나머지는 동일할 수 있다.
각각의 게이트 스페이서들(150")은 게이트 구조물(140)에 인접한 제1 스페이서(152)와 제1 스페이서(152)의 외측벽 상에 배치된 제2 스페이서(154)를 포함할 수 있다.
활성 핀(105) 상에 배치된 제1 스페이서(152)의 폭은 활성 핀(105)에 가까워질 증가하고, 제2 스페이서(154)의 폭은 일정할 수 있다.
소자 분리막(107) 상에 배치된 제1 스페이서(152)의 폭은 소자 분리막(107)에 가까워질 증가하고, 제2 스페이서(154)의 폭은 일정할 수 있다.
제1 스페이서(152)는 게이트 구조물(140)의 하부에 인접하여 배치되며 기판(101)의 상면과 예각을 이루는 돌출부를 포함할 수 있다. 상기 예각은 83도 이상이고 87도 이하의 값을 가질 수 있다.
제1 스페이서(152) 및 제2 스페이서(154)는 실리콘 산화물(SiOx), 실리콘 질화물(SixNy), 실리콘 산질화물(SiON), 탄소를 포함하는 실리콘 산화물(SiOC), 탄소를 포함하는 실리콘 산질화물(SiOCN), 탄소와 붕소를 포함하는 실리콘 질화물(SiBCN) 및 이들의 조합을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자를 도시하는 평면도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 경우, 기판의 제1 영역(I) 상에 복수의 제1 활성 핀들(105)이 배치될 수 있고, 복수의 제1 활성 핀들(105) 사이에는 제1 소자 분리막(107)이 배치될 수 있다. 복수의 제1 활성 핀들(105)와 교차하도록 형성되는 복수의 제1 게이트 구조물들(140)을 포함할 수 있다. 복수의 제1 게이트 구조물들(140)은 제1 소자 분리막(107) 상에도 배치될 수 있다. 복수의 제1 활성 핀들(105)은 예를 들어, 제1 방향(X축 방향)으로 연장될 수 있다. 복수의 제1 게이트 구조물들(140)은 예를 들어, 제2 방향(Y축 방향)으로 연장될 수 있다. 복수의 제1 게이트 구조물들(140)의 측벽에는 제1 게이트 스페이서들(150)이 배치될 수 있다. 복수의 제1 게이트 구조물들(140)의 양측에는 제1 소스/드레인 영역들(미도시)이 배치될 수 있다.
상기 기판의 제2 영역(II) 상에 복수의 제2 활성 핀들(205)이 배치될 수 있고, 복수의 제2 활성 핀들(205) 사이에는 제2 소자 분리막(207)이 배치될 수 있다. 복수의 제2 활성 핀들(205)와 교차하도록 형성되는 복수의 제2 게이트 구조물들(240)을 포함할 수 있다. 복수의 제2 게이트 구조물들(240)은 제2 소자 분리막(207) 상에도 배치될 수 있다. 복수의 제2 활성 핀들(205)은 예를 들어, 제1 방향(X축 방향)으로 연장될 수 있다. 복수의 제2 게이트 구조물들(240)은 예를 들어, 제2 방향(Y축 방향)으로 연장될 수 있다. 복수의 제2 게이트 구조물들(240)의 측벽에는 제2 게이트 스페이서들(250)이 배치될 수 있다. 복수의 제2 게이트 구조물들(240)의 양측에는 제2 소스/드레인 영역들(미도시)이 배치될 수 있다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 반도체 소자를 도시하는 단면도들이다. 도 10은 도 9의 I-I'선을 따라 절단된 단면도이고, 도 11은 도 9의 II-II'선을 따라 절단된 단면도이다. 도 10 및 도 11에 도시된 반도체 소자의 제1 영역(I)에 도시된 트랜지스터들은 도 2 및 도 3에 도시된 구조와 동일하므로, 제2 영역(II)에 도시된 트랜지스터들에 대해서 주로 설명한다.
도 10 및 도 11을 참조하면, 기판(101)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 기판(101)의 제1 영역(I)에 배치되는 제1 트랜지스터들은 예를 들어, n형 핀 전계 효과 트랜지스터(FinFET)이고, 기판(101)의 제2 영역(II)에 배치되는 제2 트랜지스터들은 예를 들어, p형 핀 전계 효과 트랜지스터(FinFET)일 수 있다. 이와 달리, 기판(101)의 제1 영역(I)에 배치되는 제1 트랜지스터들은 예를 들어, p형 FinFET이고, 기판(101)의 제2 영역(II)에 배치되는 제2 트랜지스터들은 예를 들어, n형 FinFET일 수 있다.
상기 반도체 소자는 기판(101)의 상기 제1 영역(I) 상에 배치된 제1 활성 핀들(105), 제1 활성 핀들(105)의 하부를 덮는 제1 소자 분리막(107), 제1 활성 핀들(105) 및 제1 소자 분리막(107) 상에 배치된 제1 게이트 구조물(140), 제1 게이트 구조물(140)의 측벽에 배치된 제1 게이트 스페이서들(150), 기판(101)의 상기 제2 영역(II) 상에 배치된 제2 활성 핀들(205), 제2 활성 핀들(205)의 하부를 덮는 제2 소자 분리막(207), 제2 활성 핀들(205) 및 제2 소자 분리막(207) 상에 배치된 제2 게이트 구조물(240) 및 제2 게이트 구조물(240)의 측벽에 배치된 제2 게이트 스페이서들(250)을 포함할 수 있다. 제1 활성 핀(105) 상에 배치된 제1 게이트 구조물(140)의 측벽은 기판(101)의 상면과 제1 각도(θa1)를 이루고, 제2 활성 핀(205) 상에 배치된 제2 게이트 구조물(240)의 측벽은 기판(101)의 상면과 제3 각도(θb1)을 이룰 수 있다. 제1 각도(θa1)는 예각일 수 있고, 80도 이상 그리고 90도 미만의 값을 가질 수 있다. 더욱 구체적으로, 제1 각도(θa1)는 83도 이상이고 87도 이하의 값을 가질 수 있다. 제3 각도(θb1)는 89도 내지 91도 정도의 값을 가질 수 있다. 제1 소자 분리막(107) 상에 배치된 제1 게이트 구조물(140)의 측벽은 기판(101)의 상면과 제2 각도(θa3)를 이루고, 제2 소자 분리막(207) 상에 배치된 제2 게이트 구조물(240)의 측벽은 기판(101)의 상면과 제4 각도(θb3)을 이룰 수 있다. 제1 소자 분리막(107) 상에 배치된 제1 게이트 구조물(140)의 측벽은 기판(101)의 상면과 제2 각도(θa3)를 이루고, 제2 소자 분리막(207) 상에 배치된 제2 게이트 구조물(240)의 측벽은 기판(101)의 상면과 제4 각도(θb3)을 이룰 수 있다. 제2 각도(θa3)는 예각일 수 있고, 80도 이상 그리고 90도 미만의 값을 가질 수 있다. 더욱 구체적으로, 제2 각도(θa3)는 83도 이상이고 87도 이하의 값을 가질 수 있다. 제4 각도(θb3)을 89도 내지 91도 정도의 값을 가질 수 있다. 제4 각도(θb3)와 제2 각도(θa3)의 차이는 3도 내지 8도 범위를 가질 수 있다. 제4 각도(θb3)와 제2 각도(θa3)의 차이는 바람직하게는 4도 내지 7도 범위를 가질 수 있다.
각각의 제1 게이트 스페이서들(150)은 기판(101)의 상면에 가까워질수록 증가하는 폭을 가지고, 각각의 제2 게이트 스페이서들(250)은 균일한 폭을 가질 수 있다. 제1 게이트 스페이서들(150)의 경우, 제1 폭(Ta1)이 가장 작고, 제3 폭(Ta3)이 가장 클 수 있다. 제2 게이트 스페이서들(250)의 경우, 제1 폭(Tb1), 제2 폭(Tb2) 및 제3 폭(Tb3)이 실질적으로 동일할 수 있다. 제2 게이트 스페이서들(250)의 제1 폭(Tb1)은 제1 게이트 스페이서들(150)의 제1 폭(Ta1)보다 두꺼울 수 있다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도들이다. 도 12 및 도 13에 도시된 반도체 소자의 제1 영역(I)에 도시된 트랜지스터들은 도 2 및 도 3에 도시된 구조와 동일하고, 제2 영역(II)에 도시된 트랜지스터들은 도 10 및 도 12에 도시된 구조와 동일하므로, 제3 영역(III)에 대해서 주로 설명한다.
도 12 및 도 13을 참조하면, 기판(101)은 제1 영역(I), 제2 영역(II) 및 제3 영역(III)을 포함할 수 있다.
상기 반도체 소자는 기판(101)의 상기 제3 영역(III) 상에 배치된 제3 활성 핀들(305), 제3 활성 핀들(305)의 하부를 덮는 제3 소자 분리막(307), 제3 활성 핀들(305) 및 제3 소자 분리막(307) 상에 배치된 제2 게이트 구조물(340) 및 제2 게이트 구조물(340)의 측벽에 배치된 제3 게이트 스페이서들(350)을 포함할 수 있다.
제3 활성 핀(305) 상에 배치된 제3 게이트 구조물(340)의 측벽은 기판(101)의 상면과 제5 각도(θc1)를 이룰 수 있다. 제5 각도(θc1)는 89도 내지 91도의 범위를 가질 수 있다.
제3 소자 분리막(307) 상에 배치된 제3 게이트 구조물(140)의 측벽은 기판(101)의 상면과 제6 각도(θc3)를 이루는 하부 영역을 포함할 수 있다. 제3 게이트 구조물(140)은 상부의 폭보다 하부의 폭이 더 넓을 수 있다. 제3 게이트 구조물(140)은 일정한 폭을 가지는 상부 영역과 폭이 점점 넓어지는 하부 영역을 포함할 수 있다.
제6 각도(θc3)는 제4 각도(θb3)보다 크고 둔각일 수 있고, 90도보다 크고 100도보다 작을 수 있다.
제3 게이트 스페이서(350)는 상부의 폭보다 하부의 폭이 더 좁은 형태일 수 있다. 제3 게이트 스페이서(350)은 일정한 폭을 가지는 상부 영역 및 폭이 점점 좁아지는 하부 영역을 포함할 수 있다.
일 실시예에서, 상기 반도체 소자는 제2 영역(II)에 도시된 트랜지스터 구조를 포함하지 않고, 제1 영역(I)에 도시된 트랜지스터 구조 및 제3 영역(III)에 도시된 트랜지스터 구조를 포함할 수 있다.
도 14 내지 도 30은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 14, 17, 20, 23, 26 및 29는 도 2에 대응되는 단면도들이고, 도 15, 19, 21, 24, 27 및 30은 도 3에 대응되는 단면도들이고, 도 16, 19, 22, 25, 28은 도 4에 대응되는 단면도들이다.
도 14 내지 도 16을 참조하면, 기판(101) 상에 활성 핀들(105) 및 소자 분리막(107)을 형성하고, 희생 게이트 절연층(132a) 및 희생 게이트 전극층(135a)을 형성할 수 있다. 그리고 희생 게이트 전극층(135a) 상에 게이트 마스크 패턴(136)을 형성할 수 있다.
기판(101)은 실리콘 웨이퍼 또는 SOI(silicon on insulator) 웨이퍼와 같은 단결정 반도체 기판을 포함할 수 있다. 기판(101)은 IV-IV족 화합물 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다.
기판(101) 상에 마스크 패턴들을 형성하고, 상기 마스크 패턴들을 식각 마스크로 이용하여 기판(101)을 식각함으로써, 활성 핀들(105)을 형성할 수 있다. 상기 식각 공정에 의해 활성 핀들(105) 사이에 트렌치(trench)들이 형성될 수 있다. 상기 트렌치들은 깊은 트렌치들(미도시)과 얕은 트렌치들을 포함할 수 있다. 활성 핀들(105)은 기판(101) 상에 서로 평행하게 형성될 수 있다. 활성 핀들(105)은 제1 방향(예를 들어, X축 방향)으로 연장될 수 있다. 활성 핀들(101)은 기판(101)의 일부일 수 있다.
다음으로, 상기 얕은 트렌치들의 하부를 절연 물질로 매립하여 소자 분리막(107)을 형성할 수 있다. 그 결과, 소자 분리막(107) 상으로 활성 핀들(105)의 상부가 돌출될 수 있다. 소자 분리막(107)은 상기 얕은 트렌치들의 일부를 채우고, 활성 핀들(105)의 측면 일부를 덮을 수 있다. 상기 깊은 트렌치들은 소자 분리막(107)에 의해 완전히 채워질 수 있다. 도 12에서 소자 분리막(107)의 상면이 평탄한 것으로 도시되었으나, 소자 분리막(105)의 상면은 오목한 형태일 수 있다.
다음으로, 활성 핀들(105)을 덮는 희생 게이트 절연층(132a) 및 희생 게이트층(135a)을 순차적으로 형성한 후, 희생 게이트층(135a) 상에 게이트 마스크 패턴들(136)을 형성할 수 있다. 이때, 게이트 마스크 패턴들(136)을 형성하는 이방성 식각 공정은 주식각(main etch) 공정과 과식각(overetch) 공정을 포함하고, 상기 과식각 공정은 희생 게이트층(135a)의 상면이 3nm 이하의 깊이(D)만큼 식각되는 수준으로 진행될 수 있다. 상기 과식각 공정을 3nm 이하의 깊이(D)만큼 식각되는 수준으로 감소시킴으로써, 후속의 희생 게이트 패턴의 식각 공정에서 희생 게이트의 상부 폭을 증가시킬 수 있다. 게이트 마스크 패턴들(136)의 제1 방향(예를 들어, X축 방향)의 폭은 21~24nm 범위일 수 있다. 게이트 마스크 패턴들(136)은 제2 방향(예를 들어, Y축 방향)으로 연장될 수 있다. 희생 게이트 절연층(132a)은 산화 공정에 의해 형성될 수 있고, 소자 분리막(107)으로 돌출된 활성 핀들(105)의 표면들에만 희생 게이트 절연층(132a)이 형성될 수 있다. 이와 달리, 희생 게이트 절연층(132a)이 화학기상증착(CVD)나 원자층증착(ALD) 공정에 의해 형성될 수 있고, 활성 핀들(105)의 표면들 및 소자 분리막(107) 상에도 희생 게이트 절연층(132a)이 형성될 수 있다. 예를 들어, 희생 게이트 절연층(132a)은 실리콘 산화물을 포함할 수 있으며, 희생 게이트층(135a)은 폴리 실리콘을 포함할 수 있다. 게이트 마스크 패턴들(136)은 실리콘 질화물을 포함할 수 있다. 도 12에서 활성 핀들(105)의 상부 모서리들이 각진 형태로 도시되어 있으나, 상부 모서리들은 곡률을 가질 수 있다.
도 17 내지 도 19를 참조하면, 게이트 마스크 패턴들(136)을 식각 마스크로 이용하여 희생 게이트층(135a) 및 희생 게이트 절연층(132a)을 이방성 식각하여 희생 게이트 패턴들(135) 및 희생 게이트 절연패턴들(132)을 형성할 수 있다. 희생 게이트 패턴들(135)은 활성 핀들(105) 및 소자 분리막(107)을 덮으며 상기 제2 방향으로 연장될 수 있다. 희생 게이트 패턴들(135) 사이의 활성 핀들(105) 상에는 희생 게이트 절연층(132a)이 완전히 제거될 수 있다. 이와 달리, 희생 게이트 절연층(132a)이 희생 게이트 패턴들(135) 사이의 활성 핀들(105) 상에 잔존할 수 있다.
희생 게이트 패턴(135) 및 희생 게이트 절연패턴(132)를 형성하는 상기 이방성 식각 공정은 40℃ ~ 80℃의 기판 온도에서 수행될 수 있다. 보다 바람직하게, 50℃ ~ 70℃의 기판 온도에서 수행될 수 있다. 상기 범위의 기판 온도에서 식각 공정을 진행함으로써, 활성 핀(105) 상에 배치된 희생 게이트 패턴(135)의 양측벽은 기판(101)의 상면과 예각(θ1)을 이룰 수 있다. 도 13에 도시된 바와 같이, 활성 핀들(105)의 상면이 기판(101)의 상면과 평행한 경우, 활성 핀들(105)의 상면과 예각(θ1)을 이룰 수 있다. 상기 범위의 기판 온도에서 식각 공정을 진행함으로써, 소자 분리막(107) 상에 배치된 희생 게이트 패턴(135)의 양측벽은 기판(101)의 상면과 예각(θ3)을 이룰 수 있다. 도 14에 도시된 바와 같이, 소자 분리막(107)의 상면이 기판(101)의 상면과 평행한 경우, 소자 분리막(107)의 상면과 예각(θ3)을 이룰 수 있다. 예를 들어, 상기 θ1과 상기 θ3은 서로 동일할 수 있고, 80도 이상 ~ 90도 미만의 범위를 가질 수 있다. 희생 게이트 패턴들(135)은 하부의 폭이 상부의 폭보다 좁은 역사다리꼴의 단면을 가질 수 있다.
도 20 및 내지 22를 참조하면, 희생 게이트 패턴들(135)의 양측벽에 게이트 스페이서들(150)을 형성하고, 희생 게이트 패턴들(135)의 양측의 활성 핀들(105)에 리세스 영역들(R)을 형성할 수 있다. 활성 핀들(105)의 리세스 영역들(R)의 양측에 핀 스페이서들(152)을 형성할 수 있다.
게이트 스페이서들(150) 및 핀 스페이서들(152)을 형성하는 공정은 게이트 마스트 패턴들(136) 및 희생 게이트 패턴들(135)을 덮으며, 희생 게이트 패턴들(135) 사이의 활성 핀들(105) 및 소자 분리막(107)을 덮는 스페이서 물질층을 형성한 다음, 이를 이방성 식각하는 공정을 포함할 수 있다. 상기 스페이서 물질층은 실리콘 산화물(SiOx), 실리콘 질화물(SixNy), 실리콘 산질화물(SiON), 탄소를 포함하는 실리콘 산화물(SiOC), 탄소를 포함하는 실리콘 산질화물(SiOCN), 탄소와 붕소를 포함하는 실리콘 질화물(SiBCN) 및 이들의 조합을 포함할 수 있다. 상기 스페이서 물질층은 ALD(atomic layer deposition) 공정을 수행하여 형성될 수 있다.
활성 핀들(105) 및 소자 분리막(107) 상에 배치된 게이트 스페이서들(150)은 기판(101)의 상면에 수직한 방향을 따라 폭이 변할 수 있다. 게이트 스페이서들(150)은 기판(101)의 상면에 가까워짐에 따라 폭이 증가할 수 있다. 활성 핀들(105)의 상에 배치된 게이트 스페이서들(150)은 활성 핀들(105)의 상면에 가까워짐에 따라 폭이 증가할 수 있다. 소자 분리막(107) 상에 배치된 게이트 스페이서들(150)은 소자 분리막(107)의 상면에 가까워짐에 따라 폭이 증가할 수 있다. 게이트 스페이서들(150)은 소자 분리막(107)에 접하는 부분에서 가장 큰 폭을 가질 수 있다. 희생 게이트 패턴들(135)에 접하는 게이트 스페이서들(150)의 제1 측벽은 기판(101)의 상면에 대해 기울어진 부분을 가지고, 상기 제1 측벽의 맞은 편에 위치하는 게이트 스페이스들(150)의 제2 측벽은 기판(101)의 상면에 대해 수직한 부분을 가질 수 있다. 게이트 스페이서들(150)은 게이크 마스크 패턴(136)에 인접한 영역에서 뾰족한 상부를 가질 수 있다.
게이트 스페이서들(150) 및 게이트 마스크 패턴(136)을 식각 마스크로 이용하여 활성 핀들(105)의 일부를 제거하여 리세스 영역들(R)을 형성할 수 있다. 활성 핀들(105)에 형성된 리세스 영역들(R)의 하면은 소자 분리막(107)의 상면보다 낮을 수 있다. 이와 달리, 활성 핀들(105)에 형성된 리세스 영역들(R)의 하면은 소자 분리막(107)의 상면보다 높거나 동일한 높이로 형성될 수 있다.
리세스 영역들(R)은 도시된 바와 달리, 스페이서(150)의 아래로 확장된 형태일 수 있고, 이를 위해 등방성 건식 또는 습식 식각 공정이 추가로 수행될 수 있다.
도 23 내지 도 25를 참조하면, 리세스 영역(R)에 소스/드레인 영역(110)을 형성할 수 있다.
먼저, 리세스 영역들(R)에 대해 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 위한 전세정(precleaning) 공정을 수행할 수 있다. 상기 전세정 공정은 습식 세정 공정, 건식 세정 공정 또는 이들의 조합에 의해 수행될 수 있다. 상기 습식 세정 공정은 희석된 불산(HF) 또는 BOE(buffered oxide etch) 용액을 이용한 등방성 습식 식각 공정을 포함할 수 있다. 상기 건식 세정 공정은 암모니아(NH3) 및 삼불화질소(NF3) 가스 등을 이용한 등방성 건식 식각 공정(예를 들어, SiconiTM)을 포함할 수 있다. 다음으로, 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 리세스 영역들(R)을 채우는 에피택셜층들을 성장시켜 소스/드레인 영역들(110)을 형성할 수 있다. 소소/드레인 영역들(110)의 상면은 활성 핀들(105)의 상면보다 높은 위치까지 형성될 수 있다. 다만, 소소/드레인 영역들(110)의 상면의 위치는 도시된 바에 한정되지 않는다. 소스/드레인 영역들(110)은 예를 들어, n형 분순물이 도핑된 실리콘(Si)층 또는 실리콘-탄소(SiC)층일 수 있다. 이와 달리, 소스/드레인 영역들(110)은 p형 분순물이 포함된 실리콘-게르마늄(SiGe)층일 수 있다. 인접한 활성 핀들(105) 상에서 소스/드레인 영역들(110)은 서로 합쳐질(merged) 수 있다. 소스/드레인 영역들(110)이 합쳐진 부분과 소자 분리막(107) 사이에 보이드(void)(S)가 형성될 수 있다.
도 24를 참조하면, 활성 핀들(105)이 연장되는 상기 제1 방향을 따라 소자 분리막(107) 상에서 절단된 단면에서, 보이드(S)는 소스/드레인 영역(110), 게이트 스페이서들(150) 및 소자 분리막(107)에 의해 밀페될 수 있다. 보이드(S) 아래의 소자 분리막(107)에 인접한 게이트 스페이서들(150)의 폭이 두꺼우므로, 후속에 형성되는 게이트 전극과 소스/드레인 영역(110) 사이의 전기적인 쇼트(short) 불량을 개선할 수 있다.
도 26 내지 도 28을 참조하면, 기판(101) 상에 식각 정지층(165)을 형성하고, 식각 정지층(165) 상에 희생 게이트 패턴들(135)을 노출시키는 제1 층간 절연층(170)을 형성할 수 있다.
먼저, 게이트 마스크 패턴(136), 희생 게이트 패턴(135), 게이트 스페이서(150) 및 소스/드레인 영역들(110)을 덮는 균일한 두께의 식각 정지층(165)을 형성할 수 있다. 식각 정지층(165)은 소자 분리막(107) 상에도 형성될 수 있다. 식각 정지층(165)은 실리콘 질화물을 포함할 수 있다. 식각 정지층(158, 258)은 화학기상증착 공정 또는 원자층증착 공정에 의해 형성될 수 있다.
다음으로, 식각 정지층(165) 상에 절연 물질층을 형성한 후, 희생 게이트 전극이 노출되도록 평탄화 공정을 수행함으로써 제1 층간 절연층(170)을 형성할 수 있다. 상기 평탄화 공정에 의해 게이트 스페이서들(150)의 상부 영역이 함께 제거될 수 있다. 게이트 스페이서들(150)의 상단은 제1 폭(T1)를 가지고, 활성 핀들(105)에 접하는 게이트 스페이서들(150)는 제2 폭(T2)를 가지고, 소자 분리막(107)에 접하는 게이트 스페이서들(150)는 제3 폭(T3)를 가질 수 있다. 제1 내지 제3 폭(T1, T2, T3) 중에 제3 폭(T3)이 가장 크고 제1 폭(T1)이 가장 작을 수 있다.
층간 절연층(170)은 BPSG(boro-phospho-sililcate glass), TOSZ(tonen silazene), USG(undoped silicate glass), SOG(spin on glass), FOX(flowable oxide), TEOS(tetra-ethyl-ortho-silicate) 또는 HDP-CVD(high density plasma-CVD) 산화물 등을 포함할 수 있다. 층간 절연층(170)은 화학 기상 증착 공정, 플라즈마 강화 화학 기상 증착(plasma enhanced-CVD; PE-CVD) 공정, 스핀 코팅 공정 또는 원자층 증착 공정에 의해 형성될 수 있다.
도 29 및 도 30을 참조하면, 희생 게이트 패턴들(135) 및 희생 게이트 절연 패턴들(132)을 선택적으로 제거할 수 있다. 이로써, 활성 핀들(105)을 부분적으로 노출시키는 개구부들이 형성될 수 있다. 희생 게이트 패턴들(135) 및 희생 게이트 절연패턴들(132)을 제거하는 공정은 건식 식각 공정 및 습식 식각 공정 중 적어도 하나를 이용할 수 있다.
다음으로, 도 2 내지 도 4를 참조하면, 상기 개구부들 내에 계면 절연층(141), 게이트 절연층(143), 제1 게이트 전극층(145), 제2 게이트 전극층(147)을 순차적으로 형성하고 평탄화 공정을 수행함으로써, 게이트 구조물(140)을 형성할 수 있다. 소자 분리막(107) 상에는 계면 절연층(141)이 형성되지 않을 수 있다.
도 31은 본 발명의 일 실시예에 따른 전자 기기를 나타낸 블록도이다.
도 31을 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다. 입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다. 출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다. 메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다. 프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다. 프로세서(2050) 및 메모리(2040) 중 적어도 하나는 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 소자를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판
105: 활성 핀
110: 소스/드레인 영역
132: 희생 게이트 절연패턴
135: 희생 게이트 패턴
140: 게이트 구조물
141: 계면 절연층
142: 게이트 절연층
147: 게이트 전극
150: 게이트 스페이서
165: 식각 정지층
170, 180: 제1, 제2 층간 절연층

Claims (10)

  1. 기판 상에서 돌출되고 제1 방향으로 연장된 활성 핀들;
    상기 기판 상에 배치되고, 상기 활성 핀들 사이에 배치되는 소자 분리막;
    상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 활성 핀들 상에 배치되는 제1 게이트 부분들 및 상기 소자 분리막 상에 배치되는 제2 게이트 부분을 포함하는 게이트 구조물;
    상기 활성 핀들 상에 배치되는 소스/드레인 부분들 및 상기 소자 분리막 상에서 상기 소스/드레인 부분들을 연결하는 합쳐진 부분을 포함하고, 상기 게이트 구조물과 인접하는 소스/드레인영역;
    상기 소스/드레인 영역의 상기 합쳐진 부분과 상기 소자 분리막 사이에 배치되는 보이드; 및
    상기 게이트 구조물의 측벽에 배치된 게이트 스페이서를 포함하되,
    상기 게이트 구조물의 상부면 및 상기 게이트 스페이서의 상부면은 상기 소스/드레인 영역 보다 높은 레벨에 배치되고,
    상기 게이트 스페이서는 상기 게이트 구조물에 인접한 제1 스페이서와 상기 제1 스페이서의 외측벽 상에 배치되며 상기 제1 스페이서와 접촉하는 제2 스페이서를 포함하고,
    상기 소자 분리막 상에서, 상기 제1 스페이서는 상기 제2 스페이서와 상기 게이트 구조물 사이에 개재된 제1 부분 및 상기 제1 부분으로부터 휘어지고 상기 제2 스페이서의 바닥면과 상기 소자 분리막 사이에 배치되는 제2 부분을 포함하고,
    상기 제2 스페이서의 폭은 상기 소자 분리막에 가까워질수록 증가하고,
    상기 제2 스페이서의 최대 폭은 상기 제1 스페이서의 상기 제1 부분의 최대 폭 보다 큰 반도체 소자.
  2. 제1항에 있어서,
    상기 소자 분리막 상에 배치된 상기 게이트 구조물의 상기 제2 게이트 부분은 하부의 폭이 상부의 폭보다 더 좁고,
    상기 소자 분리막 상에 배치된 상기 게이트 구조물의 상기 제2 게이트 부분의 측벽은 상기 제2 게이트 부분의 1/2 높이보다 높은 지점부터 상기 제2 게이트 부분의 바닥까지 일정한 기울기로 기울어져 있고,
    상기 소자 분리막 상에 배치된 상기 게이트 스페이서의 내측벽은 상기 게이트 구조물에 인접하여 배치되고, 상기 게이트 스페이서의 1/2 높이보다 높은 지점부터 상기 게이트 스페이서의 바닥까지 일정한 기울기로 기울어지고, 상기 게이트 스페이서의 바닥면과 예각을 이루고,
    상기 소자 분리막 상에 배치된 상기 게이트 스페이서의 외측벽은 상기 기판의 상면과 89도 내지 91도 범위의 각도를 이루는 반도체 소자.
  3. 제1항에 있어서,
    상기 게이트 스페이서의 폭은 상기 기판의 상면에 가까워짐에 따라 증가하고, 상기 소자 분리막에 접하는 부분에서 가장 넓고,
    상기 소자 분리막 상에 배치되는 상기 게이트 스페이서는 상기 보이드와 상기 게이트 구조물 사이에 배치되는 제1 스페이서 부분, 상기 합쳐진 부분과 상기 게이트 구조물 사이에 배치되는 제2 스페이서 부분 및 상기 합쳐진 부분 보다 높은 레벨에 배치되는 제3 스페이서 부분을 포함하고,
    상기 제1 스페이서 부분의 최대 폭은 상기 제2 스페이서 부분의 최대 폭 보다 크고,
    상기 제2 스페이서 부분의 최대 폭은 상기 제3 스페이서 부분의 최대 폭 보다 큰 반도체 소자.
  4. 기판 상에서 돌출되고 제1 방향으로 연장된 활성 핀;
    상기 활성 핀의 하부를 덮으며 상기 기판 상에 배치된 소자 분리막;
    상기 활성 핀 및 상기 소자 분리막를 덮으며 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 구조물; 및
    상기 게이트 구조물의 측벽에 배치된 게이트 스페이서를 포함하되,
    상기 소자 분리막 상에 배치된 상기 게이트 구조물은 하부의 폭이 상부의 폭보다 더 좁고,
    상기 소자 분리막 상에 배치된 상기 게이트 구조물의 측벽은 상기 게이트 구조물의 1/2 높이보다 높은 지점부터 상기 게이트 구조물의 바닥까지 일정한 기울기로 기울어져 있고,
    상기 소자 분리막 상에 배치된 상기 게이트 스페이서의 내측벽은 상기 게이트 구조물에 인접하여 배치되고, 상기 게이트 스페이서의 1/2 높이보다 높은 지점부터 상기 게이트 스페이서의 바닥까지 일정한 기울기로 기울어지고, 상기 게이트 스페이서의 바닥면과 예각을 이루고,
    상기 게이트 스페이서는 상기 게이트 구조물에 인접한 제1 스페이서와 상기 제1 스페이서의 외측벽 상에 배치되며 상기 제1 스페이서와 접촉하는 제2 스페이서를 포함하고,
    상기 소자 분리막 상에서, 상기 제1 스페이서는 상기 제2 스페이서와 상기 게이트 구조물 사이에 개재된 제1 부분 및 상기 제1 부분으로부터 휘어지고 상기 제2 스페이서의 바닥면과 상기 소자 분리막 사이에 배치되는 제2 부분을 포함하고,
    상기 제2 스페이서의 폭은 상기 소자 분리막에 가까워질수록 증가하고,
    상기 제2 스페이서의 최대 폭은 상기 제1 스페이서의 상기 제1 부분의 최대 폭 보다 큰 반도체 소자.
  5. 기판 상에서 돌출되고 제1 방향으로 연장된 활성 핀;
    상기 활성 핀의 하부를 덮으며 상기 기판 상에 배치된 소자 분리막;
    상기 활성 핀 및 상기 소자 분리막를 덮으며 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 구조물; 및
    상기 게이트 구조물의 측벽에 배치된 게이트 스페이서를 포함하고,
    상기 소자 분리막 상에 배치된 상기 게이트 구조물은 하부의 폭이 상부의 폭보다 더 좁고,
    상기 소자 분리막 상에 배치된 상기 게이트 구조물의 측벽은 상기 게이트 구조물의 1/2 높이보다 높은 지점부터 상기 게이트 구조물의 바닥까지 일정한 기울기로 기울어져 있고,
    상기 소자 분리막 상에 배치된 상기 게이트 스페이서의 내측벽은 상기 게이트 구조물에 인접하여 배치되고, 상기 게이트 스페이서의 1/2 높이보다 높은 지점부터 상기 게이트 스페이서의 바닥까지 일정한 기울기로 기울어지고, 상기 게이트 스페이서의 바닥면과 예각을 이루고,
    상기 게이트 스페이서는 상기 게이트 구조물에 인접한 제1 스페이서와 상기 제1 스페이서의 외측벽 상에 배치되며 상기 제1 스페이서와 접촉하는 제2 스페이서를 포함하고,
    상기 제1 스페이서의 폭은 상기 소자 분리막에 가까워질 증가하고,
    상기 제2 스페이서의 폭은 일정하고,
    상기 제1 스페이서의 최대 폭은 상기 제2 스페이서의 폭 보다 큰 반도체 소자.
  6. 제1 영역, 제2 영역 및 제3 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 제1 활성 핀 및 제2 활성 핀을 포함하는 활성 핀들;
    상기 기판 상에 배치되고, 상기 제1 활성 핀과 상기 제2 활성 핀 사이에 배치되는 제1 소자분리 막을 포함하는 소자 분리막들;
    상기 활성 핀들 및 상기 소자 분리막들 상에 배치되는 게이트 구조물들; 및
    상기 게이트 구조물들 각각의 측벽들 상에 배치되는 게이트 스페이서들을 포함하되,
    상기 게이트 구조물들은 상기 기판의 상기 제1 영역 상에 배치되는 제1 게이트 구조물, 상기 기판의 상기 제2 영역 상에 배치되는 제2 게이트 구조물 및 상기 기판의 상기 제3 영역 상에 배치되는 제3 게이트 구조물을 포함하고,
    상기 제1 게이트 구조물의 상부 영역의 폭은 상기 제1 게이트 구조물의 하부 영역의 폭 보다 크고,
    상기 제2 게이트 구조물의 상부 영역의 폭은 상기 제2 게이트 구조물의 하부 영역의 폭과 같고,
    상기 제3 게이트 구조물의 상부 영역의 폭은 상기 제3 게이트 구조물의 하부 영역의 폭 보다 작은 반도체 소자.
  7. 제6항에 있어서,
    상기 게이트 스페이서들은 상기 제1 게이트 구조물의 측벽 상에 배치되는 제1 게이트 스페이서, 상기 제2 게이트 구조물의 측벽 상에 배치되는 제2 게이트 스페이서 및 상기 제3 게이트 구조물의 측벽 상에 배치되는 제3 게이트 스페이서를 포함하고,
    상기 제1 게이트 스페이서의 상부 영역의 폭은 상기 제1 게이트 스페이서의 하부 영역의 폭 보다 작고,
    상기 제2 게이트 스페이서의 상부 영역의 폭은 상기 제2 게이트 스페이서의 하부 영역의 폭과 같고,
    상기 제3 게이트 스페이서의 상부 영역의 폭은 상기 제3 게이트 스페이서의 하부 영역의 폭 보다 큰 반도체 소자.
  8. 제1 영역, 제2 영역 및 제3 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 제1 활성 핀 및 제2 활성 핀을 포함하는 활성 핀들;
    상기 기판 상에 배치되고, 상기 제1 활성 핀과 상기 제2 활성 핀 사이에 배치되는 제1 소자분리 막을 포함하는 소자 분리막들;
    상기 활성 핀들 및 상기 소자 분리막들 상에 배치되는 게이트 구조물들; 및
    상기 게이트 구조물들 각각의 측벽들 상에 배치되는 게이트 스페이서들을 포함하되,
    상기 게이트 구조물들은 상기 기판의 상기 제1 영역 상에 배치되는 제1 게이트 구조물, 상기 기판의 상기 제2 영역 상에 배치되는 제2 게이트 구조물 및 상기 기판의 상기 제3 영역 상에 배치되는 제3 게이트 구조물을 포함하고,
    상기 게이트 스페이서들은 상기 제1 게이트 구조물의 측벽 상에 배치되는 제1 게이트 스페이서, 상기 제2 게이트 구조물의 측벽 상에 배치되는 제2 게이트 스페이서 및 상기 제3 게이트 구조물의 측벽 상에 배치되는 제3 게이트 스페이서를 포함하고,
    상기 제1 게이트 구조물의 상부 영역의 폭은 상기 제1 게이트 구조물의 하부 영역의 폭 보다 크고,
    상기 제3 게이트 구조물의 상부 영역의 폭은 상기 제3 게이트 구조물의 하부 영역의 폭 보다 작고,
    상기 제1 게이트 스페이서의 상부 영역의 폭은 상기 제1 게이트 스페이서의 하부 영역의 폭 보다 작고,
    상기 제3 게이트 스페이서의 상부 영역의 폭은 상기 제3 게이트 스페이서의 하부 영역의 폭 보다 크고,
    각각의 상기 게이트 구조물들은 게이트 절연층, 제1 게이트 전극층 및 제2 게이트 전극층을 포함하고,
    상기 게이트 절연층은 고유전율의 절연물질을 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 소자 분리막 상에서 상기 게이트 절연층은 상기 게이트 스페이서의 내측벽 및 상기 소자 분리막의 상면을 컨포멀(conformal)하게 덮고, 상기 제1 게이트 전극층은 상기 게이트 절연층을 컨포멀하게 덮는 반도체 소자.
  10. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판의 상기 제1 영역 상에 배치된 제1 활성 핀;
    상기 제1 활성 핀의 하부를 덮는 제1 소자 분리막;
    상기 제1 활성 핀 및 상기 제1 소자 분리막 상에 배치된 제1 게이트 구조물;
    상기 제1 게이트 구조물의 측벽에 배치된 제1 게이트 스페이서;
    상기 기판의 상기 제2 영역 상에 배치된 제2 활성 핀;
    상기 제2 활성 핀의 하부를 덮는 제2 소자 분리막;
    상기 제2 활성 핀 및 상기 제2 소자 분리막 상에 배치된 제2 게이트 구조물; 및
    상기 제2 게이트 구조물의 측벽에 배치된 제2 게이트 스페이서를 포함하고,
    상기 제1 소자 분리막 상에 배치된 상기 제1 게이트 구조물의 측벽은 상기 기판의 상면과 제1 각도를 이루고,
    상기 제2 소자 분리막 상에 배치된 상기 제2 게이트 구조물의 측벽은 상기 기판의 상면과 제2 각도를 이루고,
    상기 제2 각도는 상기 제1 각도보다 크고,
    상기 제2 각도와 제1 각도의 차이는 3도 내지 8도 범위를 가지고,
    상기 제1 게이트 스페이서는 상기 제1 게이트 구조물에 인접한 제1 스페이서와 상기 제1 스페이서의 외측벽 상에 배치되며 상기 제1 스페이서와 접촉하는 제2 스페이서를 포함하고,
    상기 소자 분리막 상에서, 상기 제1 스페이서는 상기 제2 스페이서와 상기 게이트 구조물 사이에 개재된 제1 부분 및 상기 제1 부분으로부터 휘어지고 상기 제2 스페이서의 바닥면과 상기 소자 분리막 사이에 배치되는 제2 부분을 포함하고,
    상기 제2 스페이서의 폭은 상기 소자 분리막에 가까워질수록 증가하고,
    상기 제2 스페이서의 최대 폭은 상기 제1 스페이서의 상기 제1 부분의 최대 폭 보다 큰 반도체 소자.
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