CN117293163A - 半导体器件 - Google Patents

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semiconductor
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epitaxial layer
semiconductor device
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文康薰
金镜浩
金奇奂
李峭蒑
全勇煜
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种半导体器件包括：有源区，在基板上在第一方向上延伸；多个半导体层，在有源区上在垂直方向上彼此间隔开，所述多个半导体层包括下半导体层和上半导体层；栅极结构，在基板上在第二方向上延伸以与有源区和所述多个半导体层交叉；以及源极/漏极区，在有源区上并接触所述多个半导体层。源极/漏极区包括第一外延层和第二外延层，第一外延层包括在下半导体层的侧表面上的第一层和提供在有源区上并接触有源区的第二层，第二外延层在第一方向上接触上半导体层的侧表面，并且第一层在第二外延层与下半导体层的侧表面之间。

Description

半导体器件
技术领域
本公开涉及半导体器件。
背景技术
随着对半导体器件的高性能、高速度和/或多功能的需求增加，半导体器件的集成度也已经增加。当制造具有高集成度的半导体器件时，半导体器件可以包括其间具有精细宽度或精细间距的图案。此外，为了克服由平面金属氧化物半导体FET(MOSFET)的尺寸减小引起的操作特性的限制，已经努力开发包括具有拥有三维结构的沟道的FinFET的半导体器件。
发明内容
一个或更多个示例实施方式提供了一种具有改善的电特性的半导体器件。
根据一示例实施方式的一方面，一种半导体器件包括：基板；有源区，在基板上在第一方向上延伸；多个半导体层，在有源区上在垂直方向上彼此间隔开，所述多个半导体层包括下半导体层和在下半导体层上的上半导体层；栅极结构，在基板上在第二方向上延伸并与有源区和所述多个半导体层交叉，栅极结构围绕所述多个半导体层；以及源极/漏极区，在与栅极结构相邻的至少一侧上提供在有源区上并接触所述多个半导体层，其中源极/漏极区包括第一外延层和第二外延层，其中第一外延层包括在第一方向上接触下半导体层的侧表面的第一层和提供在有源区上并接触有源区的第二层，第二外延层在第一方向上接触上半导体层的侧表面，第一层在第二外延层与下半导体层的侧表面之间。
根据一示例实施方式的一方面，一种半导体器件包括：基板；有源区，在基板上在第一方向上延伸；多个半导体层，在有源区上在垂直方向上彼此间隔开；栅极结构，在基板上在第二方向上延伸并与有源区和所述多个半导体层交叉，栅极结构围绕所述多个半导体层；内部间隔物层，在所述多个半导体层中的每个的下表面上在第一方向上提供在与栅极结构相邻的相反侧上并垂直地重叠所述多个半导体层；以及源极/漏极区，在与栅极结构相邻的至少一侧上提供在有源区上并接触所述多个半导体层，其中所述多个半导体层包括下半导体层和提供在下半导体层上的上半导体层，源极/漏极区包括：第一外延层，提供在下半导体层的侧表面上并且在比上半导体层的水平低的水平处；以及第二外延层，具有与第一外延层的组成不同的组成，在上半导体层的侧表面上向上延伸并覆盖第一外延层。
根据一示例实施方式的一方面，一种半导体器件包括：基板；有源区，在基板上在第一方向上延伸；多个半导体层，在有源区上在垂直方向上彼此间隔开，所述多个半导体层包括下半导体层和上半导体层；栅极结构，在基板上在第二方向上延伸并与有源区和所述多个半导体层交叉，栅极结构围绕所述多个半导体层；以及源极/漏极区，在与栅极结构相邻的至少一侧上提供在有源区上并接触所述多个半导体层，其中上半导体层具有中心区和在第一方向上位于中心区的外侧的外部区，外部区不同于中心区。
附图说明
通过以下结合附图对示例实施方式的详细描述，本公开的上述和其他方面、特征和优点将更加明显，附图中：
图1是示出根据示例实施方式的半导体器件的平面图；
图2是示出根据示例实施方式的半导体器件的截面图；
图3是示出根据示例实施方式的半导体器件的一部分的局部放大图；
图4是示出根据示例实施方式的半导体器件的源极/漏极区中的杂质浓度的分布的图；
图5A和图5B是示出根据示例实施方式的半导体器件的一部分的局部放大图；
图6是示出根据示例实施方式的半导体器件的一部分的局部放大图；
图7是示出根据示例实施方式的半导体器件的一部分的局部放大图；
图8是示出根据示例实施方式的半导体器件的一部分的局部放大图；
图9是示出根据示例实施方式的半导体器件的一部分的局部放大图；
图10A至图10K是示出根据示例实施方式的制造半导体器件的方法的工艺顺序的图；
图11是示出根据示例实施方式的包括半导体器件的电子装置的框图；以及
图12是示出根据示例实施方式的包括半导体器件的系统的示意图。
具体实施方式
在下文中，将参照附图描述示例实施方式。
图1是示出根据示例实施方式的半导体器件的平面图。
图2是示出根据示例实施方式的半导体器件的截面图。图2示出了沿线I-I'和II-II'截取的图1的半导体器件的截面。为了易于描述，图1和图2中仅示出了半导体器件的主要部件。
参照图1和图2，半导体器件100可以包括基板101、在基板101上的有源区105、包括在有源区105上彼此垂直间隔开的多个半导体层141、142和143的沟道结构140、接触多个半导体层141、142和143的源极/漏极区150、延伸以与有源区105交叉的栅极结构160、以及连接到源极/漏极区150的接触插塞180。半导体器件100还可以包括隔离层110、内部间隔物层130和层间绝缘层190。栅极结构160可以包括栅极电介质层162、栅电极165、间隔物层164和栅极盖层166。
在半导体器件100中，有源区105可以具有鳍结构并且栅电极165可以设置在有源区105和沟道结构140之间、在沟道结构140的多个沟道层141、142和143之间、以及在沟道结构140上。因此，半导体器件100可以包括由沟道结构140、源极/漏极区150和栅极结构160形成的栅极全环绕型场效应晶体管。晶体管可以是例如NMOS晶体管。
基板101可以具有在X方向和Y方向上延伸的上表面。基板101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。基板101可以提供为体晶片、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等。
隔离层110可以在基板101中限定有源区105。隔离层110可以通过例如浅沟槽隔离(STI)工艺形成。在示例实施方式中，隔离层110还可以包括相对较深地延伸同时在基板101的下部具有台阶的区域。隔离层110可以部分地暴露有源区105的上部。在示例实施方式中，隔离层110还可以具有弯曲的上表面，其具有在朝向有源区105的方向上提高的水平。隔离层110可以由绝缘材料形成。隔离层110可以由例如氧化物、氮化物或其组合形成。
有源区105可以由基板101中的隔离层110限定并且可以在第一方向上(例如，在X方向上)延伸。有源区105可以具有从基板101突出的结构。有源区105的上端可以从隔离层110的上表面突出预定高度。有源区105可以形成为基板101的一部分或者可以包括从基板101生长的外延层。基板101上的有源区105的一部分可以在与栅极结构160相邻的相反侧上凹陷，源极/漏极区150可以设置在有源区105的凹陷部分上。有源区105可以包括杂质或者包括包含杂质的掺杂区。
沟道结构140可以包括在有源区105上并且在垂直于有源区105的上表面的方向上(例如，在Z方向上)彼此间隔开的两个或更多个沟道层。多个沟道层可以包括顺序堆叠的第一至第三半导体层141、142和143。第一至第三半导体层141、142和143可以连接到源极/漏极区150，并且可以与有源区105的上表面间隔开。第一至第三半导体层141、142、143和143中的每个在Y方向上可以具有与有源区105的宽度相同或相似的宽度，并且在X方向上可以具有与栅极结构160的宽度相同或相似的宽度。根据示例实施方式，第一至第三半导体层141、142和143在X方向上可以以第一至第三半导体层141、142和143的侧表面设置在栅极结构160下方的方式具有减小的宽度。
第一至第三沟道层141、142和143可以由半导体材料形成，并且可以包括例如硅(Si)、硅锗(SiGe)或锗(Ge)中的至少一种。第一至第三沟道层141、142和143可以由例如与基板101相同的材料形成。根据示例实施方式，第一至第三沟道层141、142和143可以包括设置在与源极/漏极区150相邻的区域中的杂质区。构成单个沟道结构140的沟道层141、142和143的数量和形状可以根据示例实施方式而变化。例如，根据示例实施方式，沟道结构140还可以包括设置在有源区105的上表面上的沟道层。
在本示例实施方式中，第三半导体层143可以被称为“上半导体层”或“最上面的半导体层”，并且第一半导体层141和第二半导体层142中的每个可以被称为“下半导体层。”
在示例实施方式中，第三半导体层143(上半导体层)可以包括中心区143C和在X方向上设置在中心区143C的外侧的外部区143O。外部区143O可以具有朝向中心区143C的凸形，但是外部区143O的形状不限于此。
第三半导体层143的外部区143O可以具有与第三半导体层143的中心区143C区分开的边界。
在示例实施方式中，外部区143O可以具有与中心区143C的组成不同的组成。在示例实施方式中，外部区143O可以包括与中心区143C中包括的杂质不同的杂质。例如，中心区143C可以不包括杂质，外部区143O可以包括杂质。在其他示例实施方式中，中心区143C可以包括杂质并且外部区143O可以包括与中心区143C中包括的杂质不同的杂质。外部区143O的杂质可以包括硅(Si)、磷(P)和砷(As)中的至少一种。
在示例实施方式中，外部区143O可以具有与中心区143C的结晶度不同的结晶度。例如，外部区143O的材料的结晶度可以低于中心区143C的材料的结晶度。例如，中心区143C的材料可以包括单晶硅，外部区143O的材料可以包括非晶硅。根据示例实施方式，外部区143O可以具有接近单晶硅的晶体结构。即使在这种情况下，外部区143O的材料可以具有拥有比中心区143C的材料的结晶度低的结晶度的晶体结构。
根据示例实施方式，第一半导体层141和第二半导体层142(下半导体层)中的每个可以包括中心区和设置在中心区的外侧的外部区。第一半导体层141和第二半导体层142中的每个的外部区与第三半导体层143的外部区143O可以在杂质、结晶度或尺寸上不同，因此可以具有不同的结构。这可能是因为第三半导体层143的外部区143O是由图10G的离子注入工艺形成的区域，而第一半导体层141和第二半导体层142中的每个的外部区是通过扩散第一外延层152的杂质而形成的层。
内部间隔物层130可以设置在沟道结构140之间。内部间隔物层130可以在一个方向上(例如，在X方向上)与栅电极165并排设置在与栅极结构160相邻的相反侧。内部间隔物层130可以垂直地重叠多个半导体层141、142和143。栅电极165可以在第三半导体层143下方通过内部间隔物层130与源极/漏极区150间隔开以彼此电隔离。内部间隔物层130可以具有这样的形状，其中面对栅电极165的侧表面朝栅电极165的内部凸出地圆化，但是示例实施方式不限于此。内部间隔物层130可以具有与多个半导体层141、142和143的外表面基本共面的外表面。内部间隔物层130可以由氧化物、氮化物或氮氧化物形成。例如，内部间隔物层130可以包括低κ电介质材料。
源极/漏极区150可以在与沟道结构140相邻的相反侧设置在有源区105上。源极/漏极区150可以包括第一外延层152和第二外延层154，第一外延层152在沟道结构140的第一半导体层141和第二半导体层142中的每个的侧表面上和在源极/漏极区150的下端上设置在有源区105上，第二外延层154填充第一外延层152之间的空间。第一外延层152和第二外延层154两者可以是包括硅(Si)的半导体层，并且可以包括不同类型和/或浓度的杂质。
第一外延层152可以设置在比第三半导体层143的水平低的水平，第二外延层154可以从第三半导体层143的侧面向上延伸同时覆盖第一外延层152。
第一外延层152可以包括设置在第一半导体层141和第二半导体层142的侧表面上的第一层152A以及设置在有源区105的上表面上的第二层152B。
第一层152A可以在X方向上设置在第一和第二半导体层141和142的相反侧表面上。第一层152A可以接触第一和第二半导体层141和142的侧表面。第一层152A可以设置在沟道结构140的相反侧表面上以有效地抑制由第二外延层154中的杂质扩散引起的短沟道效应。第一层152A可以在沿垂直的Z方向顺序设置的第一至第三半导体层141、142和143之间彼此分离。第一层152A可以与第二层152B间隔开。此外，第一层152A可以形成为从侧表面(由内部间隔物层130和第一至第三半导体层141、142和143形成的基本共面的表面)朝向第二外延层154突出。因此，第二外延层154可以插置在沿Z方向彼此间隔开的第一层152A之间。此外，第二外延层154可以插置在沿X方向在单个源极/漏极区150中也彼此间隔开的第一层152A之间。第一外延层152可以设置为在平面图中重叠第二外延层154的至少一部分并且不重叠内部间隔物层130。
第二层152B可以在其下端设置在有源区105的上表面的至少一部分上。例如，第二层152B可以设置在X方向上的中心区中。第二层152B可以接触有源区105的上表面。第二层152B可以具有比第一层152A中的每个的厚度高的最大厚度。此外，第二层152B可以具有上部的宽度比下部的宽度窄的形状，并且可以具有向上凸起的形状。根据示例实施方式，源极/漏极区150的下表面可以具有各种形状，诸如具有不同凸起程度的形状或平面形状。因此，第二层152B的形状可以根据示例实施方式而变化。
第一外延层152可以是包含比有源区105中包含的杂质的浓度高的浓度的杂质的区域。第一外延层152可以从第一半导体层141和第二半导体层142以及有源区105外延生长。例如，第一外延层152可以包括N型杂质，诸如砷(As)和/或磷(P)。第一外延层152可以是例如SiAs层、SiP层、SiPC层、SiC层、SiPAs层或SiGeP层。
第二外延层154可以设置为完全填充相邻沟道结构140之间的区域，并且可以设置为围绕其上第一外延层152不接触沟道结构140或有源区105的表面，并且设置为覆盖内部间隔物层130的侧表面。第二外延层154可以设置为填充第一外延层152的第一层152A(其彼此垂直地间隔开)之间的空间。因此，第二外延层154的至少一部分可以在垂直的Z方向上重叠第一外延层152的第一层152A和第二层152B中的每个。
第二外延层154可以覆盖第三半导体层143的相反侧表面。第二外延层154可以接触第三半导体层143的侧表面。例如，第二外延层154可以接触第三半导体层143的外部区143O。第二外延层154可以包括从第三半导体层143下方的内部间隔物层130的侧表面延伸到第三半导体层143的侧表面的部分。第一外延层152可以设置在第一半导体层141和第二半导体层142(下半导体层)的侧表面上。在示例实施方式中，外延层152不设置在第三半导体层143(上半导体层)的侧表面上，尽管示例实施方式不限于此。
第二外延层154可以在第三半导体层143的侧表面上向上延伸同时覆盖第一外延层152。例如，第二外延层154可以覆盖由内部间隔物层130和第三半导体层143形成的第一侧表面以及由第一外延层152的从第一半导体层141和第二半导体层142突出的第一层152A形成的第二侧表面。
第一层152A可以设置在第一和第二半导体层141和142(下半导体层)的侧表面和第二外延层154之间。
第二外延层154可以具有与第一外延层152的组成不同的组成。例如，第二外延层154可以是包含比第一外延层152高的浓度的杂质的区域。第二外延层154可以是从第一外延层152外延生长的层。第二外延层154的杂质可以在类型或浓度上与第一外延层152中包含的杂质相同或不同。例如，第一外延层152可以包括第一浓度的具有第一导电类型的第一杂质，第二外延层154可以包括高于第一浓度的第二浓度的具有第一导电类型的第一杂质或者第二浓度的具有第二导电类型的第二杂质。例如，第二外延层154可以是包括磷(P)的SiP层。在示例实施方式中，第一外延层152可以是SiP或SiAs外延层，第二外延层154可以是SiP外延层。
由于第三半导体层143(上半导体层)具有不同于中心区143C的外部区143O，因此可以抑制第一外延层152在第三半导体层143的侧表面上的外延生长。因此，可以防止由第二外延层154的过生长引起的工艺缺陷，例如第二外延层154的上表面具有不均匀水平的缺陷，并且可以改善第二外延层154的分散。
第二外延层154的杂质的一部分可以扩散到相邻的第一外延层152中，甚至以比第一外延层152中的浓度低的浓度包含在第一外延层152中。此外，第一外延层152的杂质的一部分可以扩散到相邻的第二外延层154中，甚至以比第一外延层152中的浓度低的浓度包含在第二外延层154中。
栅极结构160可以设置在有源区105和沟道结构140上，并且可以在第二方向上(例如，在Y方向上)延伸，以与有源区105和沟道结构140交叉。晶体管的沟道区可以形成在与栅极结构160交叉的有源区105和沟道结构140中。栅极结构160可以包括栅电极165、在栅电极165和多个沟道层141、142和143之间的栅极电介质层162、在栅电极165的侧表面上的栅极间隔物层164以及在栅电极165的上表面上的栅极盖层166。
栅极电介质层162可以设置在有源区105和栅电极165之间以及沟道结构140和栅电极165之间，并且可以设置为覆盖栅电极165的表面的至少一部分。例如，栅极电介质层162可以设置为围绕栅电极165的除了栅电极165的最上表面之外的所有表面。栅极电介质层162可以在栅电极165和栅极间隔物层164之间延伸，但示例实施方式不限于此。栅极电介质层162可以包括氧化物、氮化物和/或高κ电介质材料。高κ电介质材料可以指具有比硅氧化物(SiO2)高的介电常数的电介质材料。高κ电介质材料可以是例如铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和/或镨氧化物(Pr2O3)中的至少一种。
栅电极165可以设置为从沟道结构140向上延伸，同时填充有源区105上的多个沟道层141、142和143之间的空间。栅电极165可以通过栅极电介质层162与多个沟道层141、142和143间隔开。栅电极165可以包括导电材料，例如金属氮化物(诸如钛氮化物(TiN)、钽氮化物(TaN)或钨氮化物(WN))、金属材料(诸如铝(Al)、钨(W)或钼(Mo))和/或半导体材料(诸如掺杂的多晶硅)。栅电极165可以具有包括两层或更多层的多层结构。取决于半导体器件100的配置，栅电极165可以设置为被至少一些相邻晶体管之间的附加分隔部分分开。
栅极间隔物层164可以设置在栅电极165的相反侧表面上。栅极间隔物层164可以使源极/漏极区150和栅电极165彼此绝缘。在示例实施方式中，栅极间隔物层164可以具有多层结构。栅极间隔物层164可以由氧化物、氮化物或氮氧化物形成。例如，栅极间隔物层164可以由低κ电介质材料形成。
栅极盖层166可以设置在栅电极165上，栅极盖层166的下表面和侧表面可以分别被栅电极165和栅极间隔物层164围绕。
接触插塞180可以穿透层间绝缘层190以连接到源极/漏极区150，并且可以将电信号施加到源极/漏极区150。接触插塞180可以设置在源极/漏极区150上，如图1所示。根据示例实施方式，接触插塞180在Y方向上也可以具有比源极/漏极区150的长度大的长度。接触插塞180可以具有倾斜的侧表面，其中下部的宽度由于高宽比而比上部的宽度窄，但是示例实施方式不限于此。接触插塞180可以从上部延伸为低于例如第三沟道层143。接触插塞180可以凹陷到例如对应于第二沟道层142的上表面的高度，但示例实施方式不限于此。在示例实施方式中，接触插塞180还可以设置为沿着源极/漏极区150的上表面接触而不使源极/漏极区150凹陷。接触插塞180可以包括例如金属氮化物(诸如钛氮化物(TiN)、钽氮化物(TaN)或钨氮化物(WN))和/或金属(诸如铝(Al)、钨(W)或钼(Mo))。
层间绝缘层190可以覆盖源极/漏极区150和栅极结构160，并且可以设置为覆盖区域中的隔离层110。层间绝缘层190可以包括例如氧化物、氮化物和氮氧化物中的至少一种，并且可以包括低κ电介质材料。
图3是示出根据示例实施方式的半导体器件的一部分的局部放大图。图3是图2的区域“A”的放大图。
图4是示出根据示例实施方式的半导体器件的源极/漏极区中的杂质浓度分布的图。图4是示出沿图3的线B-B'的源极/漏极区150中的杂质的分布的示意图。
参照图3，由于第三半导体层143包括外部区143O，所以第一外延层152不设置在示例实施方式的第三半导体层143的外表面上，而是可以设置在第一和第二半导体层141和142的外表面上，尽管示例实施方式不限于此。因此，源极/漏极区150的接触第三半导体层143(上半导体层)的区域的杂质浓度以及源极/漏极区150的接触第一半导体层141和第二半导体层142(下半导体层)的区域的杂质浓度可以彼此不同。
图4示出了其中第一外延层152和第二外延层154包括相同杂质的分布的示例。然而，即使当第一外延层152和第二外延层154包括不同的杂质时，也可以示出类似于图4的分布的具有浓度差的分布。也就是，在示例实施方式中，第一外延层152和第二外延层154可以包括不同的杂质并且具有如图4中所示的浓度分布。
在图4中，第一区段L1是对应于源极/漏极区150的第一外延层152的区域，第二区段L2是对应于源极/漏极区150的第二外延层154的区域。此外，第一区段L1可以是与第一半导体层141和第二半导体层142的至少一部分的外侧对应的区域，第二区段L2可以包括与内部间隔物层130和第三半导体层143的外侧对应的区域。
如图4所示，第一外延层152可以包括第一浓度C1的杂质，第二外延层154可以包括高于第一浓度C1的第二浓度C2的杂质。第一浓度C1和第二浓度C2可以分别是第一区段L1和第二区段L2的最大浓度。第二浓度C2例如可以是第一浓度C1的约10倍至约20倍，但示例实施方式不限于此。如上所述，源极/漏极区150可以具有拥有不同浓度的分布，其在Z方向上交替出现在内部间隔物层130和第一至第三半导体层141、142和143的外侧，使得第一区段L1和第二区段L2可以被识别为彼此区分开。
根据示例实施方式，第一区段L1和第二区段L2之间的边界中杂质浓度的变化可以更高或更低。此外，在区段L1和L2的每个中，可能出现杂质浓度恒定或均匀的区段。根据示例实施方式，杂质浓度的峰值可以出现在区段L1和L2的每个中。第二层152B中的杂质的最大浓度也可以是第一浓度C1。
图5A和图5B是示出根据示例实施方式的半导体器件的一部分的局部放大图。图5A和图5B是图2的区域“A”的放大图。
参照图5A，在半导体器件100a中，第一外延层152可以包括设置在第一半导体层141的侧表面上的第一层152A和设置在有源区105的上表面上的第二层152B。在示例实施方式中，第一外延层152不设置在第二半导体层142'的侧表面上，尽管示例实施方式不限于此。
在本示例实施方式中，第二半导体层142'和第三半导体层143中的每个可以被称为“上半导体层”，并且第一半导体层141可以被称为“下半导体层”。
第二半导体层142'可以包括中心区142C和在X方向上设置在中心区142C的外侧的外部区142O。类似于第三半导体层143的外部区143O，第二半导体层142'的外部区142O可以具有朝向中心区142C凸出的形状，可以具有比中心区142C的结晶度低的结晶度，或者可以包括与中心区142C中包括的杂质不同的杂质。
参照图5B，在半导体器件100b中，第一外延层152可以设置在有源区105的上表面上并且不设置在多个半导体层141、142和143的侧表面上，尽管示例实施方式不限于此。
第一半导体层141'可以包括中心区141C和在X方向上设置在中心区141C的外侧的外部区141O。类似于第三半导体层143的外部区143O，第一半导体层141'的外部区141O可以具有朝向中心区141C凸出的形状，可以具有比中心区141C的结晶度低的结晶度，或者可以包括与中心区141C中包括的杂质不同的杂质。
这可能是因为，参照图10G，根据离子注入工艺的条件，在第一半导体层141'和/或第二半导体层142'的一部分中与第三半导体层143一起形成非晶区。
图6是示出根据示例实施方式的半导体器件的一部分的局部放大图。图6是与图2的区域“A”对应的区域的放大图。
参照图6，在半导体器件100c中，第三半导体层143'的外部区143O'可以从与内部间隔物层130的外表面共面的外表面延伸到与图2中所示的深度相比相对大的深度。在示例实施方式中，外部区143O'可以在Z方向上重叠整个内部间隔物层130。此外，外部区143O'可以在Z方向上重叠栅极电介质层162或栅电极165。根据示例实施方式，外部区143O'可以延伸与图2中所示的深度相比相对小的深度以延伸到比内部间隔物层130小的深度。例如，外部区143O'可以取决于工艺条件调整为具有各种深度。
图7是示出根据示例实施方式的半导体器件的一部分的局部放大图。图7是与图2的区域“A”对应的区域的放大图。
参照图7，在半导体器件100d中，源极/漏极区150d可以包括第一外延层152和填充第一外延层152之间的空间的第二外延层，并且还可以包括设置为接触第一外延层152的第三外延层151。
第三外延层151可以分别设置在第一和第二半导体层141和142的侧表面上，并且可以在源极/漏极区150d的下端上设置在有源区105的上表面的至少一部分上。可以提供第三外延层151以促进第一外延层152的生长或减少晶格失配。第三外延层151可以是例如SiAs层、SiP层、SiPC层、SiC层、SiPAs层或SiGeP层。第三外延层151可以包括具有比第一外延层152和第二外延层154的杂质的浓度低的浓度的杂质，或者可以不包括杂质。根据示例实施方式，第三外延层151可以仅设置在第一半导体层141和第二半导体层142的侧表面的一部分中。其中第三外延层151接触有源区105的上表面的区域的尺寸可以根据示例实施方式而变化。
图8是示出根据示例实施方式的半导体器件的一部分的局部放大图。图8是与图2的区域“A”对应的区域的放大图。
参照图8，在半导体器件100e中，源极/漏极区150e可以具有第一外延层152e沿着沟道结构140的第一和第二半导体层141和142的侧表面延伸并且设置为单层同时在下端形成源极/漏极区150e的下表面的形式。第一外延层152e可以从第二半导体层142的侧表面沿着内部间隔物层130的侧表面在第二半导体层142上延伸，但可以不延伸到第三半导体层143的侧表面。
在示例实施方式中，第一外延层152e的厚度可以不均匀。第一外延层152e可以在第一和第二半导体层141和142的侧壁上具有第一最大厚度T1，并且在内部间隔物层130的侧壁上具有低于第一最大厚度T1的第二最大厚度T2，并且可以具有由第一最大厚度T1和第二最大厚度T2引起的曲率。这种结构可以取决于第一外延层152e的生长方向和生长厚度来控制。此外，根据示例实施方式，源极/漏极区150e的下表面的形状可以具有不同程度的向下凸起的形状。因此，第一外延层152e的形状也可以在源极/漏极区150e的下表面上变化。在示例实施方式中，第一外延层152e可以在其下部具有第三最大厚度T3，该第三最大厚度T3大于第一最大厚度T1。
图9是示出根据示例实施方式的半导体器件的一部分的局部放大图。图9是与图2的区域“A”对应的区域的放大图。
参照图9，在半导体器件100f中，第一外延层152可以具有不同于图2的结构。第一外延层152的第一层152A_1和152A_2可以包括设置在第一半导体层141的相反侧表面上的第一下层152A_1和设置在第二半导体层142的相反侧表面上的第一上层152A_2。第一下层152A_1可以接触第一半导体层141的侧表面，第一上层152A_2可以接触第二半导体层142的侧表面。
第一下层152A_1可以包括从第一半导体层141的侧表面沿着相邻的内部间隔物层130的外表面延伸的部分，并且第一上层152A_2可以包括从半导体层142的侧表面沿着相邻的内部间隔物层130的外表面延伸的部分。
在示例实施方式中，在X方向上从源极/漏极区150的垂直中心轴线Cz到第一下层152A_1的第一距离d1可以小于在X方向上从垂直中心轴线Cz到第一上层152A_2的第二距离d2。这可能是因为第一下层152A_1具有比第一上层152A_2的体积相对大的体积。
图10A至图10K是示出根据示例实施方式的制造半导体器件的方法的工艺顺序的图。图10A至图10K示出了制造图1至图4的半导体器件的方法的示例，并且示出了与图2对应的截面。
参照图10A，牺牲层120和半导体层141、142和143可以在基板101上交替地堆叠。
牺牲层120可以通过后续工艺用栅极电介质层162和栅电极165代替，如图2所示。牺牲层120可以由相对于半导体层141、142和143具有蚀刻选择性的材料形成。半导体层141、142和143可以包括与牺牲层120的材料不同的材料。牺牲层120和半导体层141、142和143可以包括例如包含硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一种的半导体材料，并且可以包括不同的材料。此外，牺牲层120和半导体层141、142和143可以包括或可以不包括杂质。例如，牺牲层120可以包括硅锗(SiGe)，半导体层141、142和143可以包括硅(Si)。
牺牲层120和半导体层141、142和143可以通过使用基板101作为籽晶执行外延生长工艺来形成。牺牲层120和半导体层141、142和143中的每个可以具有范围从约1埃至100纳米(nm)的厚度。与牺牲层120交替堆叠的半导体层141、142和143的数量可以根据示例实施方式而变化。
参照图10B，可以去除牺牲层120和半导体层141、142和143的堆叠结构以及基板101的一部分以形成有源结构。
有源结构可以包括彼此交替堆叠的牺牲层120和半导体层141、142和143，并且还可以包括有源区105，该有源区105通过去除基板101的一部分而形成为突出到基板101的上表面。有源结构可以形成为具有在一个方向(例如，X方向)上延伸的线形，并且可以设置为在Y方向上彼此间隔开。
隔离层110可以通过用绝缘材料填充其中去除了基板101的一部分的区域并且使该区域凹陷使得有源区105突出来形成。器件隔离层110的上表面可以形成为低于有源区105的上表面。
参照图10C，可以在有源结构上形成牺牲栅极结构170和栅极间隔物层164。
牺牲栅极结构170可以形成在通过后续工艺形成的沟道结构140上的在其中设置栅极电介质层162和栅电极165的区域中，如图2所示。牺牲栅极结构170可以包括顺序堆叠的第一牺牲栅极层172和第二牺牲栅极层175以及掩模图案层176。可以使用掩模图案层176图案化第一牺牲栅极层172和第二牺牲栅极层175。第一牺牲栅极层172和第二牺牲栅极层175可以分别是绝缘层和导电层。然而，示例实施方式不限于此，第一牺牲栅极层172和第二牺牲栅极层175可以提供为单层。例如，第一牺牲栅极层172可以包括硅氧化物，第二牺牲栅极层175可以包括多晶硅。掩模图案层176可以包括硅氧化物和/或硅氮化物。牺牲栅极结构170可以具有在一个方向上延伸以与有源结构交叉的线形。牺牲栅极结构170可以例如在Y方向上延伸并且可以设置为在X方向上彼此间隔开。
栅极间隔物层164可以形成在牺牲栅极结构170的相反侧壁上。栅极间隔物层164可以通过沿牺牲栅极结构170的上表面和侧表面以及有源结构形成具有均匀厚度的层然后各向异性地蚀刻该层来形成。栅极间隔物层164可以由低κ材料形成，并且可以包括例如SiO、SiN、SiCN、SiOC、SiON或SiOCN中的至少一种。
参照图10D，可以去除暴露的牺牲层120和暴露的半导体层141、142和143以在牺牲栅极结构170之间形成凹陷区RC，因此可以形成沟道结构140。
暴露的牺牲层120和暴露的半导体层141、142和143可以使用牺牲栅极结构170和栅极间隔物层164作为掩模来去除。因此，半导体层141、142和143每个都可以在X方向上具有有限的长度并且可以构成沟道结构140。
参照图10E，暴露的牺牲层120的一部分可以从其侧表面去除。
牺牲层120可以通过例如湿法蚀刻工艺相对于沟道结构140被选择性地蚀刻以沿着X方向从其侧表面被去除到预定深度。由于上述横向蚀刻，牺牲层120可以具有向内凹入的侧表面。然而，牺牲层120的侧表面的形状不限于图中所示的形状。
参照图10F，可以在去除了牺牲层120的区域中形成内部间隔物层130。
可以通过用绝缘材料填充其中去除了牺牲层120的区域并且去除沉积在沟道结构140的外侧的绝缘材料来形成内部间隔物层130。内部间隔物层130可以由与间隔物层164相同的材料形成，但是示例实施方式不限于此。内部间隔物层130可以包括例如SiN、SiCN、SiOCN、SiBCN或SiBN中的至少一种。
参照图10G，可以对第三半导体层143的一部分执行离子注入工艺。
第三半导体143的一部分可以是外部区143O。外部区143O可以是第三半导体层143的一部分通过离子注入工艺非晶化的区域。在第三半导体层143中，未通过离子注入工艺非晶化的剩余部分可以被称为中心区143C。外部区143O可以在X方向上设置在中心区143C的外侧。
可以使用硅(Si)、磷(P)或砷(As)的至少一种源来执行离子注入工艺。离子注入工艺可以导致中心区143C的杂质浓度不同于外部区143O的杂质浓度。
在示例实施方式中，由于牺牲栅极结构170的高宽比，仅第三半导体层143的一部分可以通过离子注入工艺非晶化。根据示例实施方式，甚至第一半导体层141或第二半导体层142的一部分也可以通过离子注入工艺非晶化，从而可以制造图5A或图5B的半导体器件100a和100b。
在本操作中，通过调整诸如离子注入工艺的工艺时间的工艺条件，外部区143O的尺寸可以调整为如图6中所示的半导体器件100c中那样。
参照图10H，可以在凹陷区RC中形成第一外延层152。
第一外延层152可以通过在由凹陷区RC暴露的第一和第二半导体层141和142的侧壁以及有源区105的上表面上外延生长而形成，并且可以通过原位掺杂而包括杂质。第一外延层152可以是例如SiAs层、SiP层、SiPC层、SiC层、SiPAs层或SiGeP层。第一外延层152的第一层152A可以形成在第一和第二半导体层141和142的侧表面上，第二层152B可以在凹陷区RC的底表面上形成在有源区105上。第一层152A可以形成为具有从第一和第二半导体层141和142的侧表面向外凸出的表面，但是示例实施方式不限于此。第二层152B可以形成为具有在有源区105的表面上从凹陷区RC的底表面向上凸出的表面，但是示例实施方式不限于此。
在示例实施方式中，由于第三半导体层143包括通过离子注入工艺而非晶化的外部区143O，第一外延层152不形成在第三半导体层143的侧表面上，尽管示例实施方式不限于此。例如，外部区143O可以抑制第一外延层152的外延生长。因此，可以仅在第一和第二半导体层141和142的侧表面上形成第一层152A。
参照图10I，可以形成第二外延层154以填充凹陷区RC。
第二外延层154可以使用选择性外延生长(SEG)工艺从第一外延层152和有源区105生长，并且可以是原位掺杂的半导体层，例如SiP层。第二外延层154中的磷(P)的浓度可以高于第一外延层152中的砷(As)或磷(P)的浓度。因此，可以最终形成源极/漏极区150。
第二外延层154可以形成为填充在Z方向上垂直设置的第一外延层152之间的空间，并填充在X方向上设置在凹陷区RC的相反侧表面上的第一外延层152之间的空间。
第二外延层154可以与第一外延层152一起具有类似于椭圆的形状，并且可以具有相对平坦的上表面。这可能是因为第一外延层152(SEG工艺的籽晶层)没有形成在第三半导体层上，从而抑制了第二外延层的过生长。因此，可以提供具有改善的生产率和电特性的半导体器件100(参见图2)。
在源极/漏极区150中，第一外延层152和第二外延层154两者可以外延生长以被形成。因此，最终形成的源极/漏极区150中的每个第一外延层152和每个第二外延层154之间的边界在显微镜图像上可能无法识别。即使在这种情况下，第一外延层152和第二外延层154由具有不同组成的材料形成，使得它们之间的边界可以通过诸如透射电子显微镜能量色散X射线(TEM-EDX)光谱等的分析而被大致划分。
参照图10J，可以形成层间绝缘层190，并且可以去除牺牲层120和牺牲栅极结构170。
可以通过形成绝缘层以覆盖牺牲栅极结构170和源极/漏极区150并执行平坦化工艺来形成层间绝缘层190。
可以相对于栅极间隔物层164、层间绝缘层190和沟道结构140选择性地去除牺牲层120和牺牲栅极结构170。可以去除牺牲栅极结构170以形成上间隙区UR，然后可以去除通过上间隙区UR暴露的牺牲层120以形成下间隙区LR。例如，当牺牲层120包括硅锗(SiGe)并且沟道结构140包括硅(Si)时，可以通过使用过乙酸作为蚀刻剂执行湿蚀刻工艺来选择性地去除牺牲层120。在去除工艺期间，源极/漏极区150a可以被层间绝缘层190和内部间隔物层130保护。
参照图10K，可以在上间隙区UR和下间隙区LR中形成栅极结构160。
栅极电介质层162可以形成为共形地覆盖上间隙区UR和下间隙区LR的内表面。栅电极165可以形成为完全填充上间隙区UR和下间隙区LR，然后可以从其上部去除至上间隙区UR中的预定深度。栅极盖层166可以形成在上间隙区UR中的其中栅电极165被去除的区域中。因此，可以形成包括栅极电介质层162、栅电极165、栅极间隔物层164和栅极盖层166的栅极结构160。
一起参照图2，可以形成接触插塞180。
可以图案化层间绝缘层190以形成接触孔，然后可以用导电材料填充接触孔以形成接触插塞180。接触孔的下表面可以凹陷到源极/漏极区150a中或者可以具有沿着源极/漏极区150的上表面的曲线。接触插塞180的形状和设置可以根据示例实施方式而变化。
图11是示出根据示例实施方式的包括半导体器件的电子装置的框图。
参照图11，根据示例实施方式的电子装置1000可以包括通信单元1010、输入单元1020、输出单元1030、存储器1040和处理器1050。
通信单元1010可以包括有线/无线通信模块，例如无线互联网模块、短距离通信模块、GPS模块或移动通信模块。包括在通信单元1010中的有线/无线通信模块可以通过各种通信标准连接到外部通信网络以发送和接收数据。
输入单元1020是提供给用户控制电子装置1000的操作的模块，并且可以包括机械开关、触摸屏、语音识别模块等。此外，输入单元1020可以包括基于轨迹球或激光指示器操作的鼠标，或者手指鼠标，并且还可以包括使用户能够输入数据的各种传感器模块。
输出单元1030可以以音频或视频格式输出由电子装置1000处理的信息。存储器1040可以存储用于处理或控制处理器1050的程序、数据等。处理器1050可以取决于需要的操作向存储器1040发送指令以在其中存储数据或从其读取数据。
存储器1040可以嵌入电子装置1000中，或者可以经由附加接口与处理器1050通信。当存储器1040经由附加接口与处理器1050通信时，处理器1050可以使用诸如安全数字(SD)、安全数字高容量(SDHC)、安全数字扩展容量(SDXC)、MICRO SD、通用串行总线(USB)等的各种接口标准在存储器1040中存储数据或从存储器1040读取数据。
处理器1050可以控制包括在电子装置1000中的每个单元的操作。处理器1050可以执行与语音呼叫、视频呼叫或数据通信相关的控制或处理操作，或者可以控制和处理用于多媒体播放和管理的操作。处理器1050可以处理经由输入单元1020从用户发送的输入，并且可以经由输出单元1030输出其结果。此外，处理器1050可以将控制电子装置1000的操作所需的数据写入存储器1040，或从存储器1040读取数据，如上所述。处理器1050和存储器1040中的至少一个可以包括根据以上参照图1至图9描述的各种示例实施方式的半导体器件。
图12是示出根据示例实施方式的包括半导体器件的系统的示意图。
参照图12，系统2000可以包括控制器2100、输入/输出装置2200、存储器2300和接口2400。系统2000可以是移动系统或者发送或接收信息的系统。移动系统可以是便携式数字助理(PDA)、便携式计算机、网络平板PC、无线电话、移动电话、数字音乐播放器或存储卡。
控制器2100可以用于执行程序或控制系统2000。控制器2100可以是微处理器、数字信号处理器、微控制器等。
输入/输出装置2200可以用于输入或输出系统2000的数据。系统2000可以连接到外部设备(例如个人计算机或网络)以使用输入/输出装置2200与外部设备交换数据。输入/输出装置2200可以是例如小键盘、键盘或显示器。
存储器2300可以存储用于控制器2100的操作的代码和/或数据，和/或由控制器2100处理的数据。
接口2400可以是系统2000与外部设备之间的数据传输路径。控制器2100、输入/输出装置2200、存储器2300和接口2400可以通过总线2500彼此通信。
控制器2100和存储器2300中的至少一个可以包括根据以上参照图1至图9描述的各种示例实施方式的半导体器件。
如以上关于半导体器件的各种示例实施方式所述，外部区可以形成在多个半导体层的至少一部分中以抑制第一外延层的生长，因此可以提供具有改善的电特性的半导体器件。
虽然上面已经具体示出和描述了示例实施方式，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行在形式和细节上的各种改变。
本申请要求享有2022年6月23日在韩国知识产权局提交的第10-2022-0076928号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用其全文在此合并。

Claims (20)

1.一种半导体器件，包括：
基板；
有源区，在所述基板上在第一方向上延伸；
多个半导体层，在所述有源区上在垂直方向上彼此间隔开，所述多个半导体层包括下半导体层和在所述下半导体层上的上半导体层；
栅极结构，在所述基板上在第二方向上延伸并与所述有源区和所述多个半导体层交叉，所述栅极结构围绕所述多个半导体层；以及
源极/漏极区，在与所述栅极结构相邻的至少一侧上提供在所述有源区上并接触所述多个半导体层，
其中所述源极/漏极区包括第一外延层和第二外延层，
其中所述第一外延层包括在所述第一方向上接触所述下半导体层的侧表面的第一层和提供在所述有源区上并接触所述有源区的第二层，
其中所述第二外延层在所述第一方向上接触所述上半导体层的侧表面，以及
其中所述第一层在所述第二外延层与所述下半导体层的所述侧表面之间。
2.如权利要求1所述的半导体器件，其中每个所述第一外延层具有第一杂质浓度，以及
其中所述第二外延层具有高于所述第一杂质浓度的第二杂质浓度。
3.如权利要求1所述的半导体器件，还包括：
内部间隔物层，在所述多个半导体层中的每个的下表面上在所述第一方向上提供在与所述栅极结构相邻的相反侧上并垂直地重叠所述多个半导体层。
4.如权利要求3所述的半导体器件，其中与所述内部间隔物层相比，所述第一层朝向所述第二外延层突出更多。
5.如权利要求1所述的半导体器件，其中所述第一外延层的所述第一层的至少一部分垂直地重叠所述第二外延层。
6.如权利要求1所述的半导体器件，其中所述上半导体层具有中心区和在所述第一方向上位于所述中心区的外侧的外部区，所述外部区不同于所述中心区。
7.如权利要求6所述的半导体器件，其中所述中心区不含杂质，以及
其中所述外部区包括杂质。
8.如权利要求7所述的半导体器件，其中所述外部区中的所述杂质包括硅(Si)、磷(P)或砷(As)中的至少一种。
9.如权利要求6所述的半导体器件，其中所述外部区的材料具有比所述中心区的材料的结晶度低的结晶度。
10.如权利要求9所述的半导体器件，其中所述中心区的所述材料包括单晶硅，以及
其中所述外部区的所述材料包括非晶硅。
11.如权利要求6所述的半导体器件，其中所述外部区具有朝向所述中心区凸出的形状。
12.如权利要求1所述的半导体器件，其中所述下半导体层包括第一半导体层和堆叠在所述第一半导体层上的第二半导体层，
其中所述第一层包括接触所述第一半导体层的侧表面的第一下层和接触所述第二半导体层的侧表面的第一上层，以及
其中在所述第一方向上从所述源极/漏极区的垂直中心轴线到所述第一下层的第一距离小于在所述第一方向上从所述垂直中心轴线到所述第一上层的第二距离。
13.一种半导体器件，包括：
基板；
有源区，在所述基板上在第一方向上延伸；
多个半导体层，在所述有源区上在垂直方向上彼此间隔开；
栅极结构，在所述基板上在第二方向上延伸并与所述有源区和所述多个半导体层交叉，所述栅极结构围绕所述多个半导体层；
内部间隔物层，在所述多个半导体层中的每个的下表面上在所述第一方向上提供在与所述栅极结构相邻的相反侧上并垂直地重叠所述多个半导体层；以及
源极/漏极区，在与所述栅极结构相邻的至少一侧上提供在所述有源区上并接触所述多个半导体层，
其中所述多个半导体层包括下半导体层和提供在所述下半导体层上的上半导体层，以及
其中所述源极/漏极区包括：
第一外延层，提供在所述下半导体层的侧表面上并且在比所述上半导体层的水平低的水平处；以及
第二外延层，具有与所述第一外延层的组成不同的组成，在所述上半导体层的侧表面上向上延伸并覆盖所述第一外延层。
14.如权利要求13所述的半导体器件，其中所述第二外延层覆盖由所述内部间隔物层和所述上半导体层形成的第一侧表面以及由从所述下半导体层突出的所述第一外延层形成的第二侧表面。
15.如权利要求13所述的半导体器件，其中所述源极/漏极区还包括在所述第一外延层和所述下半导体层之间的第三外延层。
16.如权利要求13所述的半导体器件，其中所述第一外延层的一部分沿所述内部间隔物层的外表面延伸。
17.一种半导体器件，包括：
基板；
有源区，在所述基板上在第一方向上延伸；
多个半导体层，在所述有源区上在垂直方向上彼此间隔开，所述多个半导体层包括下半导体层和上半导体层；
栅极结构，在所述基板上在第二方向上延伸并与所述有源区和所述多个半导体层交叉，所述栅极结构围绕所述多个半导体层；以及
源极/漏极区，在与所述栅极结构相邻的至少一侧上提供在所述有源区上并接触所述多个半导体层，
其中所述上半导体层具有中心区和在所述第一方向上位于所述中心区的外侧的外部区，以及
其中所述外部区不同于所述中心区。
18.如权利要求17所述的半导体器件，其中所述中心区包括第一杂质，并且所述外部区包括不同于所述第一杂质的第二杂质。
19.如权利要求17所述的半导体器件，其中所述外部区的材料具有比所述中心区的材料的结晶度低的结晶度。
20.如权利要求17所述的半导体器件，其中所述源极/漏极区的与所述上半导体层接触的区域的杂质浓度高于所述源极/漏极区的与所述下半导体层接触的区域的杂质浓度。
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