KR20200086606A - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역, 상기 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들, 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 게이트 구조물, 및 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉되는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은, 상기 제1 방향을 따른 상기 복수의 채널층들의 측면들 상에 배치되는 제1 층들 및 상기 소스/드레인 영역의 하단의 상기 활성 영역 상에 배치되는 제2 층을 포함하는 제1 에피택셜층들, 및 상기 제1 에피택셜층들과 다른 조성을 가지며, 상기 제1 및 제2 방향 각각에 수직한 제3 방향 및 상기 제1 방향을 따라 상기 제1 에피택셜층들의 사이에 개재되는 제2 에피택셜층을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역, 상기 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들, 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 게이트 구조물, 및 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉되는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은, 상기 제1 방향을 따른 상기 복수의 채널층들의 측면들 상에 배치되는 제1 층들 및 상기 소스/드레인 영역의 하단의 상기 활성 영역 상에 배치되는 제2 층을 포함하는 제1 에피택셜층들, 및 상기 제1 에피택셜층들과 다른 조성을 가지며, 상기 제1 및 제2 방향 각각에 수직한 제3 방향 및 상기 제1 방향을 따라 상기 제1 에피택셜층들의 사이에 개재되는 제2 에피택셜층을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 활성 영역, 상기 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들, 상기 복수의 채널층들의 상면, 하면, 및 제1 방향을 따른 측면들을 둘러싸는 게이트 구조물, 및 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉되는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은, 상기 복수의 채널층들의 제2 방향을 따른 측면들을 덮고, 상기 소스/드레인 영역의 하단에서 상기 활성 영역의 상면의 적어도 일부를 덮는 적어도 하나의 제1 에피택셜층, 및 상기 제1 에피택셜층과 다른 조성을 가지며, 상기 제1 에피택셜층 상에 적층되어 상기 복수의 채널층들의 최상면보다 상부로 연장되는 제2 에피택셜층을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역, 상기 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들, 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 게이트 구조물, 상기 복수의 채널층들 각각의 하부에서 상기 제1 방향을 따른 상기 게이트 구조물의 양측에 배치되는 내부 스페이서층들, 및 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉되는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은, 복수의 에피택셜층들을 포함하고, 상기 제1 및 제2 방향 각각에 수직한 제3 방향에서, 상기 내부 스페이서층들 및 상기 복수의 채널층들의 배치와 대응되는 불순물들의 농도 구배(concentration gradient)를 가질 수 있다.
소스/드레인 영역의 구조를 제어함으로써, 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도이다.
도 4a 내지 도 5b는 예시적인 실시예들에 따른 반도체 장치에서 소스/드레인 영역 내의 불순물 농도의 분포를 도시한다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도이다.
도 10a 내지 도 10c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 11a 내지 도 11k는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 2는 도 1의 반도체 장치를 절단선 I-I' 및 II-II'를 따라서 절단한 단면들을 도시한다. 설명의 편의를 위하여, 도 1 및 도 2에서는 반도체 장치의 주요 구성요소들만을 도시하였다.
도 1 및 도 2를 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상의 활성 영역(105), 활성 영역(105) 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(141, 142, 143)을 포함하는 채널 구조물들(140), 복수의 채널층들(141, 142, 143)과 접촉되는 소스/드레인 영역들(150), 활성 영역(105)과 교차하여 연장되는 게이트 구조물들(160), 및 소스/드레인 영역들(150)에 연결되는 콘택 플러그들(180)을 포함할 수 있다. 반도체 장치(100)는, 소자분리층들(110), 내부 스페이서층들(130), 및 층간 절연층(190)을 더 포함할 수 있다. 게이트 구조물(160)은, 게이트 유전층(162), 게이트 전극(165), 스페이서층들(164), 및 게이트 캡핑층(166)을 포함할 수 있다.
반도체 장치(100)에서는, 활성 영역(105)이 핀(fin) 구조를 갖고, 게이트 전극(165)이 활성 영역(105)과 채널 구조물(140)의 사이, 채널 구조물들(140)의 복수의 채널층들(141, 142, 143)의 사이, 및 채널 구조물(140)의 상부에 배치될 수 있다. 이에 따라, 반도체 장치(100)는 채널 구조물들(140), 소스/드레인 영역들(150), 및 게이트 구조물들(160)에 의한 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터를 포함할 수 있다. 상기 트랜지스터는 예를 들어 NMOS 트랜지스터들일 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
소자분리층(110)은 기판(101)에서 활성 영역(105)을 정의할 수 있다. 소자분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 소자분리층(110)은 기판(101)의 하부로 단차를 가지며 더욱 깊게 연장되는 영역을 더 포함할 수도 있다. 소자분리층(110)은 활성 영역(105)의 상부를 일부 노출시킬 수 있다. 실시예들에 따라, 소자분리층(110)은 활성 영역(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있다. 소자분리층(110)은 절연 물질로 이루어질 수 있다. 소자분리층(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
활성 영역(105)은 기판(101) 내에서 소자분리층(110)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 영역(105)은 기판(101)으로부터 돌출된 구조를 가질 수 있다. 활성 영역(105)의 상단은 소자분리층(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 영역(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 게이트 구조물들(160)의 양측에서는 기판(101) 상의 활성 영역(105)이 일부 리세스되며, 리세스된 활성 영역(105) 상에 소스/드레인 영역들(150)이 배치될 수 있다. 활성 영역(105)은 불순물들을 포함하거나 불순물들을 포함하는 도핑 영역들을 포함할 수 있다.
채널 구조물(140)은 활성 영역(105) 상에서 활성 영역(105)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들인 제1 내지 제3 채널층들(141, 142, 143)을 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 소스/드레인 영역(150)과 연결되면서, 활성 영역(105)의 상면과는 이격될 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 y 방향에서 활성 영역(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 구조물(160)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 제1 내지 제3 채널층들(141, 142, 143)은 x 방향에서 게이트 구조물(160)의 하부에 측면들이 위치하도록 감소된 폭을 가질 수도 있다.
제1 내지 제3 채널층들(141, 142, 143)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 실시예들에 따라, 제1 내지 제3 채널층들(141, 142, 143)은 소스/드레인 영역(150)과 인접하는 영역에 위치하는 불순물 영역을 포함할 수도 있다. 하나의 채널 구조물(140)을 이루는 채널층들(141, 142, 143)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라, 채널 구조물(140)은 활성 영역(105)의 상면 상에 배치되는 채널층을 더 포함할 수도 있다.
소스/드레인 영역들(150)은 채널 구조물(140)의 양측에서, 활성 영역(105) 상에 배치될 수 있다. 소스/드레인 영역(150)은, 채널 구조물(140)의 제1 내지 제3 채널층들(141, 142, 143) 각각의 측면 및 소스/드레인 영역(150)의 하단에서 활성 영역(105) 상에 배치되는 제1 에피택셜층들(152) 및 제1 에피택셜층들(152)의 사이를 채우는 제2 에피택셜층(154)을 포함할 수 있다. 제1 에피택셜층들(152) 및 제2 에피택셜층(154)은 모두 실리콘(Si)을 포함하는 반도체층일 수 있으며, 서로 다른 종류 및/또는 농도의 불순물들을 포함할 수 있다.
제1 에피택셜층들(152)은 제1 내지 제3 채널층들(141, 142, 143)의 측면들 상에 배치되는 제1 층들(152A) 및 활성 영역(105)의 상면 상의 제2 층(152B)을 포함할 수 있다. 제1 층들(152A)은 x 방향을 따라 채널 구조물(140)의 양 측면 상에 배치될 수 있다. 제1 층들(152A)은 이와 같이 채널 구조물(140)의 양 측면에 배치됨으로써, 제2 에피택셜층(154) 내의 불순물들의 확산에 따라 발생하는 단채널효과(short channel effect)를 효과적으로 억제할 수 있다. 제1 층들(152A)은 z 방향을 따라 수직하게 배치되는 제1 내지 제3 채널층들(141, 142, 143)의 사이에서 서로 분리되어 배치될 수 있다. 제1 층들(152A)은 제2 층(152B)과도 이격되어 배치될 수 있다. 또한, 제1 층들(152A)은 내부 스페이서층들(130)과 제1 내지 제3 채널층들(141, 142, 143)이 이루는 실질적으로 공면인 측면으로부터 제2 에피택셜층(154)을 향하여 돌출되도록 배치될 수 있다. 이에 따라, z 방향을 따라 이격되어 배치되는 제1 층들(152A)의 사이에는 제2 에피택셜층(154)이 개재될 수 있다. 또한, x 방향을 따라 하나의 소스/드레인 영역(150) 내에서 이격되어 배치되는 제1 층들(152A)의 사이에도 제2 에피택셜층(154)이 개재될 수 있다. 제1 에피택셜층들(152)은 평면 상에서 제2 에피택셜층(154)과 적어도 일부가 중첩되고, 내부 스페이서층들(130)과 중첩되지 않도록 배치될 수 있다.
제2 층(152B)은 하단에서 활성 영역(105)의 상면의 적어도 일부 상에 배치될 수 있으며, 예를 들어, x 방향을 따른 중앙 영역에 배치될 수 있다. 제2 층(152B)은 제1 층들(152A)보다 두꺼운 최대 두께를 가질 수 있다. 또한, 제2 층(152B)은 상부의 폭이 하부의 폭보다 좁으며 상부로 볼록한 형상을 가질 수 있다. 소스/드레인 영역(150)의 하면의 형상은 실시예들에 따라 아래로 볼록한 정도가 다르거나 평탄한 형상 등 다양한 형상을 가질 수 있으며, 이에 따라, 제2 층(152B)의 형상도 실시예들에서 다양하게 변경될 수 있다.
제1 에피택셜층(152)은 불순물들을 활성 영역(105)보다 고농도로 포함하는 영역일 수 있다. 제1 에피택셜층들(152)은 제1 내지 제3 채널층들(141, 142, 143) 및 활성 영역(105)으로부터 에피택셜 성장된 층일 수 있다. 예를 들어, 제1 에피택셜층(152)은 비소(As) 및/또는 인(P)과 같은 n-형 불순물들을 포함할 수 있다. 제1 에피택셜층(152)은 예를 들어, SiAs층, SiP층, SiPC층, SiC층, SiPAs층, 또는 SiGeP층일 수 있다. 제1 에피택셜층(152) 내의 불순물들의 농도는 약 2×1020/cm3 내지 약 8×1020/cm3의 범위일 수 있다. 제1 층들(152A)의 두께는 약 4 nm 내지 약 8 nm의 범위이고, 제2 층(152B)은 제1 층들(152A)보다 두꺼울 수 있으나, 이에 한정되지는 않는다.
제2 에피택셜층(154)은 인접하는 채널 구조물들(140)의 사이 영역을 완전히 채우도록 배치될 수 있으며, 제1 에피택셜층(152)이 채널 구조물(140) 또는 활성 영역(105)과 접하지 않는 면을 둘러싸고, 내부 스페이서층들(130)의 측면도 덮도록 배치될 수 있다. 제2 에피택셜층(154)은 상하로 이격되어 배치되는 제1 에피택셜층들(152)의 제1 층들(152A)의 사이를 채우도록 배치될 수 있다. 따라서, 제2 에피택셜층(154)은 평면 상에서 적어도 일부가 제1 에피택셜층들(152)의 제1 층들(152A) 및 제2 층(152B) 각각과 중첩될 수 있다.
제2 에피택셜층(154)은 제1 에피택셜층들(152)과 다른 조성을 가질 수 있다. 예를 들어, 제2 에피택셜층(154)은 불순물들을 제1 에피택셜층(152)보다 고농도로 포함하는 영역일 수 있다. 제2 에피택셜층(154)은 제1 에피택셜층(152)으로부터 에피택셜 성장된 층일 수 있다. 상기 불순물들은 제1 에피택셜층(152)에 포함된 불순물들과 동일하거나 다를 수 있다. 예를 들어, 제1 에피택셜층(152)은 제1 도전형의 제1 불순물들을 제1 농도로 포함하고, 제2 에피택셜층(154)은 동일한 도전형인 제1 도전형의 제1 또는 제2 불순물들을 상기 제1 농도보다 높은 제2 농도로 포함할 수 있다. 상기 제2 농도는 상기 제1 농도의 약 10배 내지 약 20배의 범위일 수 있다. 제2 에피택셜층(154) 내의 불순물들의 농도는 약 3.1×1021/cm3 내지 약 3.9×1021/cm3의 범위일 수 있다. 예를 들어, 제2 에피택셜층(154)은 인(P)을 포함하는 SiP층일 수 있다. 예시적인 실시예에서, 제1 에피택셜층(152)은 SiP 또는 SiAs 에피택셜층이고, 제2 에피택셜층(154)은 SiP 에피택셜층일 수 있다.
제2 에피택셜층(154)의 불순물들 중 일부는 인접한 제1 에피택셜층(152)으로 확산되어, 제1 에피택셜층(152) 내에도 제2 에피택셜층(154)에서보다 저농도로 일부 포함될 수 있다. 또한, 제1 에피택셜층(152)의 불순물들 중 일부는 인접한 제2 에피택셜층(154)으로 확산되어, 제2 에피택셜층(154) 내에도 제1 에피택셜층(152)에서보다 저농도로 일부 포함될 수 있다. 제1 에피택셜층(152) 및 제2 에피택셜층(154)은 모두 에피택셜층으로 형성되므로, 도핑 영역으로 형성되는 경우에 발생할 수 있는 이온 주입 공정에 따른 막질의 손상을 방지할 수 있어, 반도체 장치(100)의 전기적 특성이 향상될 수 있다.
게이트 구조물(160)은 활성 영역(105) 및 채널 구조물들(140)의 상부에서 활성 영역(105) 및 채널 구조물들(140)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물(160)과 교차되는 활성 영역(105) 및 채널 구조물들(140)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 게이트 구조물(160)은 게이트 전극(165), 게이트 전극(165)과 복수의 채널층들(141, 142, 143) 사이의 게이트 유전층(162), 게이트 전극(165)의 측면들 상의 게이트 스페이서층들(164), 및 게이트 전극(165)의 상면 상의 게이트 캡핑층(166)을 포함할 수 있다.
게이트 유전층(162)은 활성 영역(105)과 게이트 전극(165)의 사이 및 채널 구조물(140)과 게이트 전극(165)의 사이에 배치될 수 있으며, 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층(162)은 게이트 전극(165)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층(162)은 게이트 전극(165)과 스페이서층들(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
게이트 전극(165)은 활성 영역(105)의 상부에서 복수의 채널층들(141, 142, 143)의 사이를 채우며 채널 구조물(140)의 상부로 연장되어 배치될 수 있다. 게이트 전극(165)은 게이트 유전층(162)에 의해 복수의 채널층들(141, 142, 143)로부터 이격될 수 있다. 게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다. 게이트 전극(165)은 반도체 장치(100)의 구성에 따라, 적어도 일부의 인접하는 트랜지스터들 사이에서 별도의 분리부에 의해 분리되어 배치될 수 있다.
게이트 스페이서층들(164)은 게이트 전극(165)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(164)은 소스/드레인 영역들(150)과 게이트 전극들(165)을 절연시킬 수 있다. 게이트 스페이서층들(164)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(164)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
게이트 캡핑층(166)은 게이트 전극(165)의 상부에 배치될 수 있으며, 게이트 전극(165)과 게이트 스페이서층들(164)에 의해 각각 하면 및 측면들이 둘러싸일 수 있다.
내부 스페이서층들(130)은 채널 구조물(140)의 사이에서 게이트 전극(165)과 나란하게 배치될 수 있다. 제3 채널층(143)의 하부에서, 게이트 전극(165)은 내부 스페이서층들(130)에 의해 소스/드레인 영역들(150)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(130)은 게이트 전극(165)과 마주하는 측면이 게이트 전극(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다
콘택 플러그(180)는 층간 절연층(190)을 관통하여 소스/드레인 영역(150)과 연결될 수 있으며, 소스/드레인 영역(150)에 전기적인 신호를 인가할 수 있다. 콘택 플러그(180)는 도 1에 도시된 것과 같이 소스/드레인 영역(150) 상에 배치될 수 있으며, 실시예들에 따라, 소스/드레인 영역(150)보다 y 방향을 따라 긴 길이를 갖도록 배치될 수도 있다. 콘택 플러그(180)는 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그(180)는 상부로부터 예를 들어, 제3 채널층(143)보다 아래로 연장될 수 있다. 콘택 플러그(180)는 예를 들어, 제2 채널층(142)의 상면에 대응되는 높이까지 리세스될 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 콘택 플러그(180)는 소스/드레인 영역(150)을 리세스하지 않고, 소스/드레인 영역(150)의 상면을 따라 접촉되도록 배치될 수도 있다. 콘택 플러그(180)는 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다.
층간 절연층(190)은 소스/드레인 영역들(150) 및 게이트 구조물들(160)을 덮으며, 도시되지 않은 영역에서 소자분리층(110)을 덮도록 배치될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도이다. 도 3에서는 도 2의 A 영역을 확대하여 도시한다.
도 4a 내지 도 5b는 예시적인 실시예들에 따른 반도체 장치에서 소스/드레인 영역 내의 불순물 농도의 분포를 도시한다.
도 3을 참조하면, 제1 에피택셜층들(152)의 제1 층들(152A)은 제1 내지 제3 채널층들(141, 142, 143)의 측면들 상에 각각 배치되어, z 방향을 따라 서로 제1 이격거리(D1)로 이격되어 배치될 수 있다. 제1 층들(152A)은 활성 영역(105) 상의 제2 층(152B)과 최단 거리인 제2 이격거리(D2)로 이격될 수 있다. 제1 이격거리(D1)와 제2 이격거리(D2)는 서로 다를 수 있다.
제1 층들(152A)은 일부가 내부 스페이서층들(130)의 측면 상으로 연장되어 배치될 수 있다. 다만, 실시예들에 따라, 제1 층들(152A)은 제1 내지 제3 채널층들(141, 142, 143)의 측면들 상에만 한정되어 배치되는 것도 가능할 것이다. 제1 층들(152A)은 제1 내지 제3 채널층들(141, 142, 143)의 측면들로부터 제1 최대 두께(T1)를 갖고, 제2 층(152B)은 활성 영역(105)의 상면으로부터 제2 최대 두께(T2)를 가지며, 예를 들어, 제2 최대 두께(T2)는 제1 최대 두께(T1)보다 클 수 있다.
도 4a 및 도 4b를 참조하면, 도 3의 B-B'를 따른 소스/드레인 영역(150)의 불순물의 프로파일이 대략적으로 도시된다. 도 4a는 제1 에피택셜층들(152)과 제2 에피택셜층(154)이 동일한 불순물들을 포함하는 경우의 프로파일을 나타내고, 도 4b는 제1 에피택셜층들(152)이 제1 불순물들을 포함하고, 제2 에피택셜층(154)이 상기 제1 불순물들과 다른 제2 불순물들을 포함하는 경우의 프로파일을 나타낸다.
도 4a 및 도 4b에서, 제1 구간(L1)은 소스/드레인 영역(150)의 제1 에피택셜층들(152)에 대응하는 영역이고, 제2 구간(L2)은 제2 에피택셜층(154)에 대응하는 구간이다. 또한, 제1 구간(L1)은 제1 내지 제3 채널층들(141, 142, 143)의 적어도 일부의 외측에 대응하는 영역이고, 제2 구간(L2)은 내부 스페이서층들(130)의 외측에 대응하는 영역을 포함할 수 있다.
도 4a에 도시된 것과 같이, 제1 에피택셜층들(152)은 불순물들을 제1 농도(C1)로 포함하고, 제2 에피택셜층(154)은 불순물들을 제1 농도(C1)보다 높은 제2 농도(C2)로 포함할 수 있다. 제1 및 제2 농도(C1, C2)는 각각 제1 및 제2 구간(L1, L2)의 최대 농도일 수 있다. 제2 농도(C2)는 예를 들어, 제1 농도(C1)의 약 10배 내지 약 20배의 범위일 수 있으나, 이에 한정되지는 않는다. 이와 같이, 소스/드레인 영역(150)은, z 방향을 따라 내부 스페이서층들(130) 및 제1 내지 제3 채널층들(141, 142, 143)의 외측에서, 내부 스페이서층들(130) 및 제1 내지 제3 채널층들(141, 142, 143)에 대응되는 농도 구배(concentration gradient)를 가질 수 있다. 또한, 이와 같이 서로 다른 농도를 갖는 프로파일이 교대로 나타남으로써, 제1 및 제2 구간들(L1, L2)이 서로 구분되어 인식될 수 있다.
실시예들에 따라, 제1 및 제2 구간들(L1, L2)의 경계에서 불순물의 농도의 변화는 보다 급격하거나 보다 완만할 수 있다. 또한, 각 구간들(L1, L2) 내에서는 불순물의 농도가 일정하거나 균일한 구간이 나타날 수 있다. 다만, 실시예들에 따라, 각 구간들(L1, L2) 내에서, 불순물 농도의 피크가 나타날 수도 있을 것이다. 또한, 도시하지는 않았으나, 제2 층(152B)에서도 불순물들의 최대 농도는 제1 농도(C1)일 수 있다.
도 4b에 도시된 것과 같이, 제1 에피택셜층들(152) 및 제2 에피택셜층(154)이 서로 다른 불순물들을 포함하는 경우에도, 제1 및 제2 구간들(L1, L2)에서 서로 다른 농도를 갖는 프로파일이 교대로 나타날 수 있다. 제1 에피택셜층들(152)은 적어도 제2 에피택셜층(154)과 인접한 영역에서 제2 불순물들을 더 포함할 수 있으며, 제2 에피택셜층(154)도 제1 에피택셜층들(152)과 인접한 영역에서 제1 불순물들을 더 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 도 3의 C-C'를 따른 소스/드레인 영역(150)의 불순물의 프로파일이 대략적으로 도시된다. 도 5a는 제1 에피택셜층들(152)과 제2 에피택셜층(154)이 동일한 불순물들을 포함하는 경우의 프로파일을 나타내고, 도 5b는 제1 에피택셜층들(152)이 제1 불순물들을 포함하고, 제2 에피택셜층(154)이 상기 제1 불순물들과 다른 제2 불순물들을 포함하는 경우의 프로파일을 나타낸다.
도 5a 및 도 5b에서, 제1 구간(L1)은 소스/드레인 영역(150)의 제1 에피택셜층들(152)에 대응하는 영역이고, 제2 구간(L2)은 제2 에피택셜층(154)에 대응하는 구간이다.
도 5a에 도시된 것과 같이, 소스/드레인 영역(150)은 x 방향을 따른 중심을 포함하는 제2 에피택셜층(154)에서는 불순물들을 제2 농도(C2)로 포함하고, 양단의 제1 에피택셜층들(152)은 불순물들을 제2 농도(C2)보다 낮은 제1 농도(C1)로 포함할 수 있다. 소스/드레인 영역(150)은, 제2 에피택셜층(154)에 해당하는, 중심을 포함하는 중앙 영역에서, 실질적으로 일정한 또는 균일한 불순물 농도 구간을 가질 수 있다. 실시예들에 따라, 제1 및 제2 구간들(L1, L2)의 경계에서 불순물들의 농도의 변화는 보다 급격하거나 보다 완만할 수 있다.
도 5b에 도시된 것과 같이, 제1 에피택셜층들(152) 및 제2 에피택셜층(154)이 서로 다른 불순물들을 포함하는 경우에도, 제1 및 제2 구간들(L1, L2)에서 서로 다른 농도, 특히 최대 농도를 갖는 프로파일이 대응되게 나타날 수 있다. 제1 에피택셜층들(152)은 적어도 제2 에피택셜층(154)과 인접한 영역에서 제2 불순물들을 더 포함할 수 있으며, 제2 에피택셜층(154)도 제1 에피택셜층들(152)과 인접한 영역에서 제1 불순물들을 더 포함할 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도이다. 도 6에서는 도 2의 A 영역에 대응되는 영역을 확대하여 도시한다.
도 6을 참조하면, 반도체 장치(100a)에서, 소스/드레인 영역(150a)은, 제1 에피택셜층들(152) 및 제1 에피택셜층들(152)의 사이를 채우는 제2 에피택셜층(154) 외에, 제1 에피택셜층들(152)과 접하도폭 배치되는 제3 에피택셜층들(151)을 더 포함할 수 있다.
제3 에피택셜층들(151)은 제1 내지 제3 채널층들(141, 142, 143) 각각의 측면 상에 배치되고, 소스/드레인 영역(150)의 하단에서 활성 영역(105)의 상면의 적어도 일부 상에 배치될 수 있다. 제3 에피택셜층들(151)은 제1 에피택셜층들(152)의 성장을 촉진하거나 격자 불일치(lattice mismatch)를 감소시키기 위한 층일 수 있다. 제3 에피택셜층들(151)은 예를 들어, SiAs층, SiP층, SiPC층, SiC층, SiPAs층, 또는 SiGeP층일 수 있다. 제3 에피택셜층들(151)은 제1 에피택셜층들(152) 및 제1 에피택셜층들(152)보다 낮은 농도의 불순물들을 포함하거나 불순물을 포함하지 않을 수 있다. 실시예들에 따라, 제3 에피택셜층들(151)은 제1 내지 제3 채널층들(141, 142, 143)의 측면 상에서 측면의 일부에만 배치될 수도 있다. 또한, 실시예들에서, 제3 에피택셜층(151)이 활성 영역(105)의 상면과 접촉하는 영역의 크기는 다양하게 변경될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 7에서는 도 1의 절단선 I-I' 및 II-II'를 따른 단면들에 대응하는 영역들을 도시한다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도이다. 도 8에서는 도 7의 A' 영역을 확대하여 도시한다.
도 7 및 도 8을 참조하면, 반도체 장치(100b)에서 소스/드레인 영역(150b)은, 제1 에피택셜층(152b)이 채널 구조물(140)의 제1 내지 제3 채널층들(141, 142, 143)의 측면 및 내부 스페이서층들(130)의 측면을 따라 연장되고, 하단에서 소스/드레인 영역(150b)의 하면을 이루며 하나의 층으로 배치되는 형태를 가질 수 있다. 이에 따라, 제1 에피택셜층(152b)은 x 방향을 따라 제2 에피택셜층(154b)의 하면 및 측면을 완전히 둘러싸는 형태를 가질 수 있다. 따라서, 제2 에피택셜층(154b)은 활성 영역(105)과 직접 접촉하지 않을 수 있다. 제1 에피택셜층(152b)은 상단에서는 게이트 스페이서층들(164)과 접촉할 수 있다. 제1 에피택셜층(152b)이 게이트 스페이서층들(164)과 접촉하는 길이(D3)는 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라, 제1 에피택셜층(152b)은 게이트 스페이서층들(164)과 접촉하지 않을 수도 있다.
예시적인 실시예들에서, 제1 에피택셜층(152b)의 두께는 균일하지 않을 수 있다. 제1 에피택셜층(152b)은 제1 내지 제3 채널층들(141, 142, 143)의 측벽 상에서는 제3 최대 두께(T3)를 갖고, 하부에서는 제3 최대 두께(T3)보다 큰 제4 최대 두께(T4)를 가질 수 있다. 일 실시예에서, 제4 최대 두께(T4)는 제3 최대 두께(T3)의 두 배 이상일 수 있다. 또한, 내부 스페이서층들(130)의 측벽 상에서는 제3 최대 두께(T3)보다 작은 제5 최대 두께(T5)를 가질 수 있으며, 이들에 의한 굴곡들을 가질 수 있다. 이러한 구조는 제1 에피택셜층(152b)의 성장 방향, 성장 두께 등에 따라 제어될 수 있다. 또한, 소스/드레인 영역(150b)의 하면의 형상은 실시예들에 따라 아래로 볼록한 정도가 변경될 수 있으며, 이에 따라, 소스/드레인 영역(150b)의 하면 상에서 제1 에피택셜층(152b)의 형상도 함께 변경될 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도이다. 도 9에서는 도 7의 A' 영역에 대응되는 영역을 확대하여 도시한다.
도 9를 참조하면, 반도체 장치(100c)에서, 소스/드레인 영역(150c)은, 제1 에피택셜층(152c) 및 제1 에피택셜층(152c)의 사이를 채우는 제2 에피택셜층(154c) 외에, 제1 에피택셜층들(152c)과 접하도폭 배치되는 제3 에피택셜층들(151)을 더 포함할 수 있다.
제3 에피택셜층들(151)은, 도 6을 참조하여 상술한 것과 같이, 제1 내지 제3 채널층들(141, 142, 143) 각각의 측면 상에 배치되고, 소스/드레인 영역(150c)의 하단에서 활성 영역(105)의 상면의 적어도 일부 상에 배치될 수 있다. 제1 에피택셜층(152c)은 제3 에피택셜층들(151)이 제1 내지 제3 채널층들(141, 142, 143)과 접하지 않는 면을 덮으며 하나의 층으로 배치될 수 있다. 제2 에피택셜층(154c)은 제1 에피택셜층(152c)의 사이를 채우며 하나의 층으로 배치될 수 있다.
도 10a 내지 도 10c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 10a 및 도 10b에서는 도 1의 절단선 I-I' 및 II-II'를 따른 단면들에 대응하는 영역들을 도시하고, 도 10c에서는 도 1의 절단선 II-II'를 따른 단면에 대응하는 영역을 도시한다.
도 10a를 참조하면, 반도체 장치(100d)는 도 2를 참조하여 상술한 실시예에서와 달리, 내부 스페이서층(130)을 포함하지 않을 수 있다. 채널 구조물(140)의 제1 내지 제3 채널층들(141, 142, 143)의 사이에서 게이트 전극(165)은 x 방향을 따라 확장되어 배치될 수 있다. 따라서, x 방향을 따른 게이트 전극(165)의 양 측면은 채널 구조물(140)의 양 측면과 상하로 나란하게 위치할 수 있으며, 실질적으로 공면을 이룰 수 있다.
도 10b를 참조하면, 반도체 장치(100e)는 도 2를 참조하여 상술한 실시예에서와 달리, 채널 구조물들(140) 및 내부 스페이서층들(130)의 x 방향을 따른 양 측면들이 게이트 구조물들(160)의 하부에 위치할 수 있다. 즉, 채널 구조물(140)은 게이트 구조물(160)보다 상대적으로 좁은 폭을 가질 수 있다. 이에 따라, 제1 에피택셜층들(152)의 제1 층들(152A)은 적어도 일부가 평면 상에서 게이트 구조물들(160)과 중첩되어 배치될 수 있다. 도 10b에서, 채널 구조물들(140) 및 내부 스페이서층들(130)의 x 방향을 따른 양 측면들은 게이트 스페이서층들(164)의 하부에 위치하는 것으로 도시되었으나, 이에 한정되지는 않는다. 예를 들어, 실시예들에 따라 상기 측면들은 게이트 전극(165)의 하부에 위치할 수도 있을 것이다.
도 10c를 참조하면, 반도체 장치(100f)는 활성 영역(105a) 및 채널 구조물(140a)의 폭이 도 2의 실시예에서와 상이할 수 있다. 활성 영역(105a) 및 채널 구조물(140a)은 상대적으로 작은 폭을 가질 수 있으며, 이에 따라, 채널 구조물(140a)의 복수의 채널층들(141a, 142a, 143a)이 각각 y 방향을 따른 단면에서 원형 또는 장축과 단축의 길이의 차이가 적은 타원형의 형상을 가질 수 있다. 예를 들어, 도 2의 실시예에서, 복수의 채널층들(141, 142, 143)은 y 방향을 따라 약 20 nm 내지 50 nm의 폭을 갖고, 본 실시예의 복수의 채널층들(141a, 142a, 143a)은 y 방향을 따라 약 3 nm 내지 12 nm의 폭을 가질 수 있다. 이와 같이, 실시예들에서, 활성 영역(105a) 및 채널 구조물(140a)의 폭 및 이에 따른 형상은 다양하게 변경될 수 있다.
도 11a 내지 도 11k는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 11a 내지 도 11k에서는 도 6의 반도체 장치를 제조하기 위한 제조 방법의 실시예를 설명하며, 도 2에 대응되는 단면들을 도시한다.
도 11a를 참조하면, 기판(101) 상에 희생층들(120) 및 채널층들(141, 142, 143)이 교대로 적층될 수 있다.
희생층들(120)은 후속 공정을 통해 도 2와 같이 게이트 유전층(162) 및 게이트 전극(165)으로 교체되는 층일 수 있다. 희생층들(120)은 채널층들(141, 142, 143)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 채널층들(141, 142, 143)은 희생층들(120)과 다른 물질을 포함할 수 있다. 희생층들(120) 및 채널층들(141, 142, 143)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있으며, 불순물들을 포함하거나 포함하지 않을 수 있다. 예를 들어, 희생층들(120)은 실리콘 게르마늄(SiGe)을 포함하고, 채널층들(141, 142, 143)은 실리콘(Si)을 포함할 수 있다.
희생층들(120) 및 채널층들(141, 142, 143)은 기판(101)을 시드로 이용하여 에피텍셜 성장(epitaxial growth) 공정을 수행함으로써 형성될 수 있다. 희생층들(120) 및 채널층들(141, 142, 143) 각각은 약 1
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내지 100 nm의 범위의 두께를 가질 수 있다. 희생층(120)과 교대로 적층되는 채널층들(141, 142, 143)의 층 수는 실시예들에서 다양하게 변경될 수 있다.
도 11b를 참조하면, 희생층들(120) 및 채널층들(141, 142, 143)의 적층 구조물 및 기판(101)의 일부를 제거하여 활성 구조물들을 형성할 수 있다.
상기 활성 구조물은 서로 교대로 적층되는 희생층들(120) 및 채널층들(141, 142, 143)을 포함할 수 있으며, 기판(101)의 일부가 제거되어 기판(101)의 상면으로 돌출되도록 형성되는 활성 영역(105)을 더 포함할 수 있다. 상기 활성 구조물들은 일 방향, 예를 들어, x 방향으로 연장되는 라인 형태로 형성될 수 있으며, 서로 y 방향에서 서로 이격되어 배치될 수 있다.
기판(101)의 일부가 제거된 영역에는, 절연성 물질을 매립한 후 활성 영역(105)이 돌출되도록 리세스함으로써 소자분리층들(110)이 형성될 수 있다. 소자분리층들(110)의 상면은 활성 영역(105)의 상면보다 낮게 형성될 수 있다.
도 11c를 참조하면, 상기 활성 구조물들 상에 희생 게이트 구조물들(170) 및 게이트 스페이서층들(164)을 형성할 수 있다.
희생 게이트 구조물들(170)은, 후속 공정을 통해 도 2와 같이, 채널 구조물들(140)의 상부에서 게이트 유전층(162) 및 게이트 전극(165)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물(170)은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(172, 175), 및 마스크 패턴층(176)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 마스크 패턴층(176)을 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(172, 175)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(172)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(175)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(176)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 희생 게이트 구조물들(170)은 상기 활성구조물들과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물들(170)은 예를 들어, y 방향으로 연장되며, x 방향에서 서로 이격되어 배치될 수 있다.
게이트 스페이서층들(164)은 희생 게이트 구조물들(170)의 양 측벽에 형성될 수 있다. 게이트 스페이서층들(164)은 희생 게이트 구조물들(170) 및 상기 활성구조물들의 상면 및 측면을 따라 균일한 두께의 막을 형성한 후, 이방성 식각함으로써 형성할 수 있다. 게이트 스페이서층들(164)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 11d를 참조하면, 희생 게이트 구조물들(170) 사이에서, 노출된 희생층들(120) 및 채널층들(141, 142, 143)을 제거하여 리세스 영역(RC)을 형성함으로써 채널 구조물들(140)을 형성할 수 있다.
희생 게이트 구조물들(170) 및 게이트 스페이서층들(164)을 마스크로 이용하여, 노출된 희생층들(120) 및 채널층들(141, 142, 143)을 제거할 수 있다. 이에 의해, 채널층들(141, 142, 143)은 x 방향을 따라 한정된 길이를 갖게 되며 채널 구조물(140)을 이루게 된다. 도 10b의 실시예에서와 같이, 희생 게이트 구조물들(170)의 하부에서, 희생층들(120) 및 채널 구조물(140)이 측면으로부터 일부 제거되어 x 방향을 따른 양 측면이 희생 게이트 구조물들(170) 및 게이트 스페이서층들(164)의 하부에 위치할 수도 있다.
도 11e를 참조하면, 노출된 희생층들(120)을 측면으로부터 일부 제거할 수 있다.
희생층들(120)은 예를 들어, 습식 식각 공정에 의해 채널 구조물들(140)에 대하여 선택적으로 식각되어, x 방향을 따른 측면으로부터 소정 깊이로 제거될 수 있다. 희생층들(120)은 상기와 같은 측면 식각에 의해 내측으로 오목한 측면들을 가질 수 있다. 다만, 희생층들(120)의 측면의 형상은 도시된 것에 한정되지 않는다.
도 11f를 참조하면, 희생층들(120)이 제거된 영역에 내부 스페이서층들(130)을 형성할 수 있다.
내부 스페이서층들(130)은 희생층들(120)이 제거된 영역에 절연 물질을 매립하고, 채널 구조물들(140)의 외측에 증착된 상기 절연 물질을 제거함으로써 형성할 수 있다. 내부 스페이서층들(130)은 스페이서층들(164)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서층들(130)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다.
도 11g를 참조하면, 희생 게이트 구조물들(170)의 양 측에서, 리세스 영역(RC)에 소스/드레인 영역들(150a)을 형성하기 위한 제3 에피택셜층들(151)을 형성할 수 있다.
제3 에피택셜층들(151)은 SEG 공정에 의해 제1 내지 제3 채널층들(141, 142, 143)의 측면 상에 형성될 수 있으며, 리세스 영역(RC)의 바닥면에서 활성 영역(105) 상에도 형성될 수 있다. 제3 에피택셜층들(151)은 후속 공정에서 형성되는 제1 및 제2 에피택셜층들(152, 154)보다 낮은 농도의 불순물들을 포함할 수 있다. 다만, 도 2의 실시예에서와 같이, 제3 에피택셜층들(151)의 형성 공정은 실시예들에 따라 생략될 수도 있다.
도 11h를 참조하면, 리세스 영역(RC)에 소스/드레인 영역들(150a)의 제1 에피택셜층들(152)을 형성할 수 있다.
제1 에피택셜층들(152)은 제3 에피택셜층들(151)으로부터 에피택셜 성장에 의해 형성될 수 있으며, 인-시추 도핑에 의해 불순물들을 포함할 수 있다. 제1 에피택셜층들(152)은 예를 들어, SiAs층, SiP층, SiPC층, SiC층, SiPAs층, 또는 SiGeP층일 수 있다. 제1 에피택셜층들(152)의 제1 층들(152A)은 제1 내지 제3 채널층들(141, 142, 143)의 측면 상에 형성되고, 제2 층(152B)은 리세스 영역(RC)의 바닥면에서 제3 에피택셜층들(151) 상에 형성될 수 있다. 제1 층들(152A)은 제1 내지 제3 채널층들(141, 142, 143)의 측면 상에서 외측으로 볼록한 면을 갖도록 형성될 수 있으나 이에 한정되지는 않는다. 제2 층(152B)은 리세스 영역(RC)의 바닥면에서 활성 영역(105)의 표면 상에 위로 볼록한 면을 갖도록 형성될 수 있으나 이에 한정되지는 않는다. 도 7 및 도 9의 실시예들의 경우, 본 단계에서 제1 에피택셜층(152)의 성장 속도 및 성장 두께가 제어됨으로써 제조될 수 있다.
도 11i를 참조하면, 리세스 영역(RC)을 채우도록 소스/드레인 영역(150a)의 제2 에피택셜층(154)을 형성할 수 있다.
제2 에피택셜층(154)은 SEG 공정을 이용하여 제1 에피택셜층들(152) 및 활성 영역(105)으로부터 성장될 수 있으며, 인-시추 도핑된 반도체층, 예를 들어, SiP층일 수 있다. 제2 에피택셜층(154) 내의 인(P)의 농도는 제1 에피택셜층들(152) 내의 비소(As) 또는 인(P)의 농도보다 높을 수 있다. 이에 의해, 소스/드레인 영역(150a)이 최종적으로 형성될 수 있다.
제2 에피택셜층(154)은 제1 에피택셜층(152)과 함께 타원형과 유사한 형상을 이루고, 상면은 상대적으로 평탄한 면을 가질 수 있다. 제2 에피택셜층(154)은 z 방향을 따라 상하로 배치되는 제1 에피택셜층들(152)의 사이를 채우고, x 방향을 따라 리세스 영역(RC)의 양 측면에 위치하는 제1 에피택셜층들(152)의 사이를 채우도록 형성될 수 있다.
소스/드레인 영역(150a)에서, 제1 내지 제3 에피택셜층들(151, 152, 154)은 모두 에피택셜 성장되어 형성될 수 있다. 따라서, 최종적으로 형성된 소스/드레인 영역(150a)에서, 제1 내지 제3 에피택셜층들(151, 152, 154) 각각의 사이의 경계는 현미경 사진 상으로 식별되지 않을 수 있다. 다만, 이 경우에도 제1 내지 제3 에피택셜층들(151, 152, 154)은 물질의 조성이 상이하므로 TEM-EDX(Transmission Electron Microscopy Energy-Dispersive X-ray spectroscopy) 등의 분석을 통해 실질적으로 구분될 수 있다.
도 11j를 참조하면, 층간 절연층(190)을 형성하고, 희생층들(120) 및 희생 게이트 구조물들(170)을 제거할 수 있다.
층간 절연층(190)은 희생 게이트 구조물들(170) 및 소스/드레인 영역들(150a)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다.
희생층들(120) 및 희생 게이트 구조물들(170)은 게이트 스페이서층들(164), 층간 절연층(190), 및 채널 구조물들(140)에 대하여 선택적으로 제거될 수 있다. 먼저 희생 게이트 구조물들(170)을 제거하여 상부 갭 영역들(UR)을 형성한 후, 상부 갭 영역들(UR)을 통해 노출된 희생층들(120)을 제거하여 하부 갭 영역들(LR)을 형성할 수 있다. 예를 들어, 희생층들(120)이 실리콘 게르마늄(SiGe)을 포함하고, 채널 구조물들(140)이 실리콘(Si)을 포함하는 경우, 희생층들(120)은 과초산(peracetic acid)을 식각제로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다. 상기 제거 공정 중에, 소스/드레인 영역들(150a)은 층간 절연층(190) 및 내부 스페이서층들(130)에 의해 보호될 수 있다.
도 11k를 참조하면, 상부 갭 영역들(UR) 및 하부 갭 영역들(LR) 내에 게이트 구조물들(160)을 형성할 수 있다.
게이트 유전층들(162)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극들(165)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 완전히 매립하도록 형성한 후, 상부 갭 영역들(UR)에서 상부로부터 소정 깊이로 제거될 수 있다. 상부 갭 영역들(UR)에서 게이트 전극들(165)이 제거된 영역에 게이트 캡핑층(166)이 형성될 수 있다. 이에 의해, 게이트 유전층(162), 게이트 전극(165), 게이트 스페이서층들(164), 및 게이트 캡핑층(166)을 포함하는 게이트 구조물들(160)이 형성될 수 있다.
다음으로, 도 2를 함께 참조하면, 콘택 플러그(180)를 형성할 수 있다.
먼저, 층간 절연층(190)을 패터닝하여 콘택 홀을 형성하고, 상기 콘택 홀 내에 도전성 물질을 매립하여 콘택 플러그(180)를 형성할 수 있다. 상기 콘택 홀의 하면은 소스/드레인 영역들(150a) 내로 리세스되거나 소스/드레인 영역들(150a)의 상면을 따른 굴곡을 가질 수 있다. 실시예들에서, 콘택 플러그(180)의 형상 및 배치는 다양하게 변경될 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 12를 참조하면, 본 실시예에 따른 전자 기기(1000)는 통신부(1010), 입력부(1020), 출력부(1030), 메모리(1040) 및 프로세서(1050)를 포함할 수 있다.
통신부(1010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(1010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(1020)는 사용자가 전자 기기(1000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(1020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(1030)는 전자 기기(1000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(1040)는 프로세서(1050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(1050)는 필요한 동작에 따라 메모리(1040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(1040)는 전자 기기(1000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(1050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(1050)와 통신하는 경우, 프로세서(1050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(1040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(1050)는 전자 기기(1000)에 포함되는 각부의 동작을 제어한다. 프로세서(1050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(1050)는 입력부(1020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(1030)를 통해 출력할 수 있다. 또한, 프로세서(1050)는 앞서 설명한 바와 같이 전자 기기(1000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(1040)에 저장하거나 메모리(1040)로부터 인출할 수 있다. 프로세서(1050) 및 메모리(1040) 중 적어도 하나는 도 1 내지 도 10c를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
도 13을 참조하면, 시스템(2000)은 제어기(2100), 입/출력 장치(2200), 메모리(2300) 및 인터페이스(2400)를 포함할 수 있다. 시스템(2000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(2100)는 프로그램을 실행하고, 시스템(2000)을 제어하는 역할을 할 수 있다. 제어기(2100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(2200)는 시스템(2000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(2000)은 입/출력 장치(2200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(2200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(2300)는 제어기(2100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(2100)에서 처리된 데이터를 저장할 수 있다.
인터페이스(2400)는 시스템(2000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(2100), 입/출력 장치(2200), 메모리(2300) 및 인터페이스(2400)는 버스(2500)를 통하여 서로 통신할 수 있다.
제어기(2100) 또는 메모리(2300) 중 적어도 하나는 도 1 내지 도 10c를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성 영역
110: 소자분리층 120: 희생층
130: 내부 스페이서층 140: 채널 구조물
141, 142, 143: 채널층 150: 소스/드레인 영역
152: 제1 에피택셜층 154: 제2 에피택셜층
160: 게이트 구조물 162: 게이트 유전층
164: 게이트 스페이서층 165: 게이트 전극
166: 게이트 캡핑층 170: 희생 게이트 구조물
180: 콘택 플러그 190: 층간 절연층

Claims (20)

  1. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들;
    상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 게이트 구조물; 및
    상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉되는 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은,
    상기 제1 방향을 따른 상기 복수의 채널층들의 측면들 상에 배치되는 제1 층들 및 상기 소스/드레인 영역의 하단의 상기 활성 영역 상에 배치되는 제2 층을 포함하는 제1 에피택셜층들; 및
    상기 제1 에피택셜층들과 다른 조성을 가지며, 상기 제1 및 제2 방향 각각에 수직한 제3 방향 및 상기 제1 방향을 따라 상기 제1 에피택셜층들의 사이에 개재되는 제2 에피택셜층을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 층들은, 상기 제3 방향을 따라 상하로 배치된 상기 복수의 채널층들의 사이에서 서로 분리되어 배치되고, 상기 제2 층과 분리되어 배치되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 에피택셜층들은 평면 상에서 상기 제2 에피택셜층과 적어도 일부가 중첩되도록 배치되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 복수의 채널층들 각각의 하면 상에서 상기 제1 방향을 따른 상기 게이트 구조물의 양측에 배치되며, 상기 복수의 채널층들의 외측면과 실질적으로 공면을 이루는 외측면을 갖는 내부 스페이서층들을 더 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    제1 층들은 상기 내부 스페이서층들 및 상기 복수의 채널층들이 이루는 측면으로부터 상기 제2 에피택셜층을 향해 돌출되도록 배치되는 반도체 장치.
  6. 제4 항에 있어서,
    상기 제1 방향을 따른 상기 제1 층들의 측면들은 상기 제2 에피택셜층, 상기 복수의 채널층들, 및 상기 내부 스페이서층들에 의해 둘러싸이는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 에피택셜층들은 제1 불순물들을 포함하고, 상기 제2 에피택셜층은 상기 제1 불순물들과 다른 제2 불순물들을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 에피택셜층들 각각은 상기 제1 불순물들을 제1 농도로 포함하고, 상기 제2 에피택셜층은 상기 제2 불순물들을 상기 제1 농도보다 높은 제2 농도로 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 제2 농도는 상기 제1 농도의 10배 내지 20배의 범위인 반도체 장치.
  10. 제1 항에 있어서,
    상기 제1 에피택셜층들 및 상기 제2 에피택셜층은 제1 불순물들을 포함하고,
    상기 제1 에피택셜층들 각각은 상기 제1 불순물들을 제1 농도로 포함하고, 상기 제2 에피택셜층은 상기 제1 불순물들을 상기 제1 농도보다 높은 제2 농도로 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 제1 불순물들은 비소(As) 및 인(P) 중 적어도 하나를 포함하는 반도체 장치.
  12. 제1 항에 있어서,
    상기 제1 에피택셜층들 및 상기 제2 에피택셜층은 각각 SiAs, SiP, SiPC, SiC, SiPAs, 및 SiGeP 중 하나인 반도체 장치.
  13. 제1 항에 있어서,
    상기 상기 소스/드레인 영역은, 상기 제1 층들과 상기 복수의 채널층들의 사이 및 상기 제2 층과 상기 활성 영역의 사이에 배치되는 제3 에피택셜층들을 더 포함하는 반도체 장치.
  14. 제1 항에 있어서,
    상기 제1 층들은 상기 복수의 채널층들의 측면들로부터 제1 최대 두께를 갖고,
    상기 제2 층은 상기 활성 영역의 상면으로부터 상기 제1 최대 두께보다 큰 제2 최대 두께를 갖는 반도체 장치.
  15. 활성 영역;
    상기 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들;
    상기 복수의 채널층들의 상면, 하면, 및 제1 방향을 따른 측면들을 둘러싸는 게이트 구조물; 및
    상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉되는 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은,
    상기 복수의 채널층들의 제2 방향을 따른 측면들을 덮고, 상기 소스/드레인 영역의 하단에서 상기 활성 영역의 상면의 적어도 일부를 덮는 적어도 하나의 제1 에피택셜층; 및
    상기 제1 에피택셜층과 다른 조성을 가지며, 상기 제1 에피택셜층 상에 적층되어 상기 복수의 채널층들의 최상면보다 상부로 연장되는 제2 에피택셜층을 포함하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 제1 에피택셜층은 상기 복수의 채널층들에 대응되는 굴곡을 갖는 반도체 장치.
  17. 제16 항에 있어서,
    상기 복수의 채널층들 각각의 하부에서 상기 제2 방향을 따른 상기 게이트 구조물의 양측에 배치되는 내부 스페이서층들을 더 포함하고,
    상기 제1 에피택셜층은 상기 복수의 채널층들의 측면 상에서 제1 최대 두께를 갖고, 상기 내부 스페이서층들의 측면 상에서 상기 제1 최대 두께보다 작은 제2 최대 두께를 갖는 반도체 장치.
  18. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들;
    상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 게이트 구조물;
    상기 복수의 채널층들 각각의 하부에서 상기 제1 방향을 따른 상기 게이트 구조물의 양측에 배치되는 내부 스페이서층들; 및
    상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉되는 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은, 복수의 에피택셜층들을 포함하고, 상기 제1 및 제2 방향 각각에 수직한 제3 방향에서, 상기 내부 스페이서층들 및 상기 복수의 채널층들의 배치와 대응되는 불순물들의 농도 구배(concentration gradient)를 갖는 반도체 장치.
  19. 제18 항에 있어서,
    상기 소스/드레인 영역 내에서 상기 불순물들은, 상기 복수의 채널층들의 외측에서 제1 최대 농도를 갖고, 상기 내부 스페이서층들의 외측에서 상기 제1 최대 농도보다 높은 제2 최대 농도를 갖는 반도체 장치.
  20. 제19 항에 있어서,
    상기 소스/드레인 영역 내에서 상기 불순물들은, 상기 활성 영역에 인접한 영역에서 상기 제1 최대 농도를 갖는 반도체 장치.
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