KR20210000780A - 반도체 장치 - Google Patents

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서동찬
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되며, 불순물 영역을 포함하는 활성 영역, 상기 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들, 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 게이트 구조물, 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉되는 소스/드레인 영역, 상기 활성 영역의 상면으로부터 이격되어 상기 활성 영역 내에 배치되는 제1 배리어층 및 상기 복수의 채널층들 각각의 하부에 배치되는 제2 배리어층들을 포함하는 배리어층, 및 상기 소스/드레인 영역에 연결되는 콘택 플러그를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되며, 불순물 영역을 포함하는 활성 영역, 상기 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들, 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 게이트 구조물, 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉되는 소스/드레인 영역, 상기 활성 영역의 상면으로부터 이격되어 상기 활성 영역 내에 배치되는 제1 배리어층 및 상기 복수의 채널층들 각각의 하부에 배치되는 제2 배리어층들을 포함하는 배리어층, 및 상기 소스/드레인 영역에 연결되는 콘택 플러그를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 도전형의 제1 불순물들을 포함하는 제1 불순물 영역 및 제2 도전형의 제2 불순물들을 포함하는 제2 불순물 영역을 포함하는 기판, 각각의 상기 제1 및 제2 불순물 영역들 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들, 각각의 상기 제1 및 제2 불순물 영역들 상에서, 상기 복수의 채널층들과 교차하여 일 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 제1 및 제2 게이트 구조물들, 상기 제1 및 제2 불순물 영역들 중 적어도 하나의 내부에 배치되며, 상기 기판의 상면으로부터 이격되어 배치되는 제1 배리어층, 및 상기 제1 배리어층의 상부에서 상기 복수의 채널층들 중 적어도 하나의 하부에 배치되는 제2 배리어층을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되며, 제1 불순물들을 포함하는 불순물 영역을 포함하는 활성 영역, 상기 활성 영역 상에 배치되는 채널층, 상기 기판 상에서 상기 활성 영역 및 상기 채널층과 교차하여 제2 방향으로 연장되며 게이트 유전층 및 게이트 전극층을 포함하는 게이트 구조물, 및 상기 활성 영역 내에서 상기 제1 방향을 따라 연장되도록 배치되며, 제2 불순물들을 포함하는 제1 배리어층을 포함할 수 있다.
불순물들의 확산을 방지하기 위한 배리어층들을 포함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도이다.
도 4 내지 도 6은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 10a 내지 도 10c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 11a 내지 도 11k는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 2는 도 1의 반도체 장치를 절단선 I-I' 및 II-II'를 따라서 절단한 단면들을 도시한다. 설명의 편의를 위하여, 도 1 및 도 2에서는 반도체 장치의 주요 구성요소들만을 도시하였다.
도 1 및 도 2를 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상의 활성 영역(105), 활성 영역(105) 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(141, 142, 143)을 포함하는 채널 구조물들(140), 활성 영역(105)과 교차하여 연장되는 게이트 구조물들(160), 복수의 채널층들(141, 142, 143)과 접촉되는 소스/드레인 영역들(150), 활성 영역(105) 및 채널층들(141, 142, 143)의 하부에 배치되는 배리어층(120), 및 소스/드레인 영역들(150)에 연결되는 콘택 플러그들(180)을 포함할 수 있다. 반도체 장치(100)는, 소자분리층들(110), 내부 스페이서층들(130), 및 층간 절연층(190)을 더 포함할 수 있다. 게이트 구조물(160)은, 게이트 유전층(162), 게이트 전극(165), 스페이서층들(164), 및 게이트 캡핑층(166)을 포함할 수 있다.
반도체 장치(100)에서는, 활성 영역(105)이 핀(fin) 구조를 갖고, 게이트 전극(165)이 활성 영역(105)과 채널 구조물(140)의 사이, 채널 구조물들(140)의 복수의 채널층들(141, 142, 143)의 사이, 및 채널 구조물(140)의 상부에 배치될 수 있다. 이에 따라, 반도체 장치(100)는 채널 구조물들(140), 소스/드레인 영역들(150), 및 게이트 구조물들(160)에 의한 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터를 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
소자분리층(110)은 기판(101)에서 활성 영역(105)을 정의할 수 있다. 소자분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 소자분리층(110)은 기판(101)의 하부로 단차를 가지며 더욱 깊게 연장되는 영역을 더 포함할 수도 있다. 소자분리층(110)은 활성 영역(105)의 상부를 일부 노출시킬 수 있다. 실시예들에 따라, 소자분리층(110)은 활성 영역(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있다. 소자분리층(110)은 절연 물질로 이루어질 수 있다. 소자분리층(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
활성 영역(105)은 기판(101) 내에서 소자분리층(110)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 영역(105)은 기판(101)으로부터 돌출된 구조를 가질 수 있다. 활성 영역(105)의 상단은 소자분리층(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 영역(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 게이트 구조물들(160)의 양측에서는 기판(101) 상의 활성 영역(105)이 일부 리세스되며, 리세스된 활성 영역(105) 상에 소스/드레인 영역들(150)이 배치될 수 있다.
활성 영역(105)은 불순물들을 포함하는 적어도 하나의 불순물 영역(105W)을 포함할 수 있다. 불순물 영역(105W)은 트랜지스터의 웰 영역에 해당할 수 있다. 따라서, p형 트랜지스터(pFET)의 경우, 불순물 영역(105W)은 인(P), 비소(As), 또는 안티모니(Sb)와 같은 n형 불순물들을 포함할 수 있으며, n형 트랜지스터(nFET)의 경우, 불순물 영역(105W)은 붕소(B), 갈륨(Ga), 또는 알루미늄(Al)과 같은 p형 불순물들을 포함할 수 있다. 불순물 영역(105W)은 활성 영역(105) 및 기판(101)의 상면에서부터 소정 깊이로 위치할 수 있다. 다만, 불순물 영역(105W)의 위치는 내부에 포함된 불순물들의 농도를 얼마 이상으로 정의하는지에 따라 다르게 결정될 수 있으므로, 상기 불순물들의 농도 기준에 따라 불순물 영역(105W)의 범위는 실시예들에서 다양하게 변경될 수 있다.
채널 구조물(140)은 활성 영역(105) 상에서 활성 영역(105)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들인 제1 내지 제3 채널층들(141, 142, 143)을 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 소스/드레인 영역(150)과 연결되면서, 활성 영역(105)의 상면과는 이격될 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 y 방향에서 활성 영역(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 구조물(160)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 제1 내지 제3 채널층들(141, 142, 143)은 x 방향에서 게이트 구조물(160)의 하부에 측면들이 위치하도록 감소된 폭을 가질 수도 있다.
제1 내지 제3 채널층들(141, 142, 143)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 실시예들에 따라, 제1 내지 제3 채널층들(141, 142, 143)은 소스/드레인 영역(150)과 인접하는 영역에 위치하는 불순물 영역을 포함할 수도 있다. 하나의 채널 구조물(140)을 이루는 채널층들(141, 142, 143)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라, 채널 구조물(140)은 활성 영역(105)의 상면 상에 배치되는 채널층을 더 포함할 수도 있다.
배리어층(120)은 활성 영역(105)의 상면으로부터 이격되어 불순물 영역(105W) 내에 배치되는 제1 배리어층(120A) 및 채널층들(141, 142, 143)의 하부에 배치되는 제2 배리어층들(121, 122, 123: 120B)을 포함할 수 있다. 배리어층(120)은 반도체 장치(100)의 제조 공정 중에, 불순물 영역(105W) 내의 불순물들이 상부의 채널층들(141, 142, 143)의 사이 영역들로 확산되는 것을 방지하거나 확산되는 양을 조절할 수 있다. 제조 공정 중에, 채널층들(141, 142, 143)의 사이에는 희생층들(115)(도 11c 참조)이 배치되었다가 제거된 후 게이트 구조물들(160)이 형성된다. 배리어층(120)은 불순물 영역(105W) 내의 불순물들이 불순물 영역(105W)으로부터 희생층들(115) 내로 확산되는 것을 방지하기 위한 층일 수 있다. 이에 대해서는 하기에 도 11a 내지 도 11k를 참조하여 더욱 상세히 설명한다.
배리어층(120)은 활성 영역(105)으로부터 성장된 에피택셜층일 수 있다. 배리어층(120)은 활성 영역(105) 및 채널층들(141, 142, 143)과 다른 조성을 갖는 물질로 이루어질 수 있다. 예를 들어, 배리어층(120)은 활성 영역(105) 및 채널층들(141, 142, 143)과 다른 도핑 원소들을 포함할 수 있으며, 불순물 영역(105W) 내의 불순물들의 확산을 방지할 수 있는 물질을 포함할 수 있다. 예시적인 실시예들에서, 배리어층(120)은 탄소(C)를 포함할 수 있으며, 예를 들어, 실리콘 카바이드(SiC), 실리콘 게르마늄 카바이드(SiGeC), 또는 이들의 조합을 포함할 수 있다. 배리어층(120) 내의 탄소(C)의 비율은 전체의 약 3 % 이하일 수 있으며, 예를 들어 약 0.02 % 내지 3 %의 비율로 포함될 수 있다. 배리어층(120) 내의 탄소(C)의 농도는 약 1.8×1021/cm3 이하일 수 있다. 탄소(C)의 농도가 상기 범위보다 높을 경우, 상부에 성장되는 채널 구조물(140)의 결정성이 저하될 수 있으며, 탄소(C)의 농도가 상기 범위보다 낮을 경우, 불순물들의 확산 방지 역할이 저하될 수 있다. 제1 배리어층(120A) 및 제2 배리어층들(120B)은 서로 동일하거나 다른 탄소(C) 농도를 가질 수 있다. 예를 들어, 제1 배리어층(120A) 및 제2 배리어층들(120B)이 서로 다른 탄소(C) 농도를 갖는 경우, 제1 배리어층(120A) 내의 탄소(C)의 농도가 제2 배리어층들(120B) 내의 탄소(C)의 농도보다 높을 수 있다.
배리어층(120)을 이루는 각각의 층들은 서로 실질적으로 동일한 두께를 가질 수 있으나, 이에 한정되지는 않는다. 배리어층(120)을 이루는 각각의 층들은 약 10 nm 이하, 예를 들어, 약 1 nm 내지 약 3 nm의 범위의 두께를 가질 수 있다. 배리어층(120)의 두께가 상기 범위보다 두꺼우면, 반도체 장치(100)의 크기가 증가되고, 배리어층(120)의 두께가 상기 범위보다 얇으면, 불순물들의 확산 방지 역할이 저하될 수 있다.
제1 배리어층(120A)은 활성 영역(105) 내에서 활성 영역(105)의 연장 방향인 x 방향을 따라 연장되는 형태를 가질 수 있다. 즉, 제1 배리어층(120A)은 인접하는 게이트 구조물들(160)의 하부에서 분리되지 않고 연속적으로 연장되는 하나의 층으로 배치될 수 있다. 이에 따라, 제1 배리어층(120A)은 평면 상에서 소스/드레인 영역(150)과 중첩되도록 배치될 수 있으며, 단면 상에서 소스/드레인 영역(150)보다 하부에 위치할 수 있다. 제1 배리어층(120A)은 제조 공정 중에, 불순물 영역(105W) 내의 불순물들이 상부로 확산되는 것을 차단하므로, 불순물 영역(105W) 내에서 불순물들의 농도가 최대인 영역보다 상부에 위치할 수 있다. 따라서, 불순물 영역(105W)에서, 제1 배리어층(120A)의 상부 영역의 불순물의 최대 농도는 제1 배리어층(120A)의 하부 영역의 불순물의 최대 농도보다 낮을 수 있다. 또한, 제1 배리어층(120A)은 기판(101) 및 활성 영역(105)의 상면으로부터 제1 거리(D1)만큼 하부로 이격되어 배치될 수 있다. 제1 배리어층(120A)은 상면 및 하면이 모두 활성 영역(105)과 접할 수 있다.
제2 배리어층들(120B)은 제1 내지 제3 채널층들(141, 142, 143) 각각의 하부에 배치되는 제1 내지 제3 층들(121, 122, 123)을 포함할 수 있다. 제2 배리어층들(120B)은 채널층들(141, 142, 143)과 x 방향 및 y 방향을 따라 실질적으로 동일한 폭을 가지며 하부에 배치될 수 있다.
제2 배리어층들(120B)은 배리어층(120), 채널층들(141, 142, 143), 및 희생층들(115)의 격자 상수들을 고려하여, 제조 공정 중에 채널층들(141, 142, 143)과 희생층들(115)의 사이에 배치되도록 형성될 수 있다. 격자 상수의 차이가 상대적으로 큰 층들이 서로 상하로 배치되는 경우 격자 불일치(lattice mismatch)에 의하여 상부의 층들의 결정성이 저하될 수 있다. 따라서, 상하로 인접한 층들 사이에서 격자 상수의 차이가 최소화되도록 제2 배리어층들(120B)을 배치할 수 있다.
예를 들어, 제2 배리어층들(120B)이 실리콘 카바이드(SiC)로 이루어지고, 채널층들(141, 142, 143)이 실리콘(Si)으로 이루어지고, 희생층들(115)이 실리콘 게르마늄(SiGe)으로 이루어지는 경우, 실리콘 카바이드(SiC)의 격자 상수가 약 4.4
Figure pat00001
이고, 실리콘(Si)의 격자 상수가 약 5.4
Figure pat00002
이고, 게르마늄(Ge)의 격자 상수가 실리콘(Si)보다 큰 약 5.7
Figure pat00003
일 수 있다. 이 경우, 제2 배리어층들(120B)은, 희생층들(115)의 하부가 아닌 채널층들(141, 142, 143)의 하부에 배치되므로, 제2 배리어층들(120B), 희생층들(115), 및 채널층들(141, 142, 143)을 포함하는 전체 구조의 결정성이 향상될 수 있다. 이에 따라, 최종적으로 제2 배리어층들(120B)의 제1 내지 제3 층들(121, 122, 123)은 각각 제1 내지 제3 채널층들(141, 142, 143)과 하부의 게이트 구조물들(160)의 사이에 배치될 수 있다. 제2 배리어층들(120B)은 채널 구조물(140) 외에, 내부 스페이서층들(130), 소스/드레인 영역들(150), 및 게이트 구조물들(160)의 게이트 유전층들(162)과 접하도록 배치될 수 있다. 제3 층(123)은, 제3 층(123)의 상부에 희생층(115)이 배치되지 않으므로, 상부의 희생층(115)으로 불순물이 확산되는 것을 차단하는 기능을 수행하지는 않지만, 제1 내지 제3 채널층들(141, 142, 143)의 성장 조건을 서로 유사하게 함으로써, 전기적 특성을 확보하기 위한 역할을 할 수 있을 것이다.
소스/드레인 영역들(150)은 채널 구조물(140)의 양측에서, 활성 영역(105) 상에 배치될 수 있다. 소스/드레인 영역(150)은, 채널 구조물(140)의 제1 내지 제3 채널층들(141, 142, 143) 각각의 측면 및 소스/드레인 영역(150)의 하단에서 활성 영역(105)의 상면을 덮도록 배치될 수 있다. 소스/드레인 영역(150)은 활성 영역(105)의 상부를 일부 리세스하여 배치될 수 있으나, 실시예들에서 리세스 여부 및 리세스 깊이는 다양하게 변경될 수 있다. 소스/드레인 영역들(150)은 실리콘(Si)을 포함하는 반도체층일 수 있으며, 서로 다른 종류 및/또는 농도의 불순물들을 포함할 수 있다.
게이트 구조물(160)은 활성 영역(105) 및 채널 구조물들(140)의 상부에서 활성 영역(105) 및 채널 구조물들(140)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물(160)과 교차되는 활성 영역(105) 및/또는 채널 구조물들(140)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 게이트 구조물(160)은 게이트 전극(165), 게이트 전극(165)과 복수의 채널층들(141, 142, 143) 사이의 게이트 유전층(162), 게이트 전극(165)의 측면들 상의 게이트 스페이서층들(164), 및 게이트 전극(165)의 상면 상의 게이트 캡핑층(166)을 포함할 수 있다. 채널 구조물들(140)의 사이에서 게이트 구조물들(160)은 각각 상면이 제2 배리어층(120B)의 제1 내지 제3 층들(121, 122, 123)과 접하고, 하면이 채널층들(141, 142, 143)과 접할 수 있다.
게이트 유전층(162)은 활성 영역(105)과 게이트 전극(165)의 사이 및 채널 구조물(140)과 게이트 전극(165)의 사이에 배치될 수 있으며, 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층(162)은 게이트 전극(165)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층(162)은 게이트 전극(165)과 스페이서층들(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
게이트 전극(165)은 활성 영역(105)의 상부에서 복수의 채널층들(141, 142, 143)의 사이를 채우며 채널 구조물(140)의 상부로 연장되어 배치될 수 있다. 게이트 전극(165)은 게이트 유전층(162)에 의해 복수의 채널층들(141, 142, 143)로부터 이격될 수 있다. 게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다. 게이트 전극(165)은 반도체 장치(100)의 구성에 따라, 적어도 일부의 인접하는 트랜지스터들 사이에서 별도의 분리부에 의해 분리되어 배치될 수 있다.
게이트 스페이서층들(164)은 게이트 전극(165)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(164)은 소스/드레인 영역들(150)과 게이트 전극들(165)을 절연시킬 수 있다. 게이트 스페이서층들(164)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(164)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
게이트 캡핑층(166)은 게이트 전극(165)의 상부에 배치될 수 있으며, 게이트 전극(165)과 게이트 스페이서층들(164)에 의해 각각 하면 및 측면들이 둘러싸일 수 있다.
내부 스페이서층들(130)은 채널 구조물(140)의 사이에서 게이트 전극(165)과 나란하게 배치될 수 있다. 제3 채널층(143)의 하부에서, 게이트 전극(165)은 내부 스페이서층들(130)에 의해 소스/드레인 영역들(150)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(130)은 게이트 전극(165)과 마주하는 측면이 게이트 전극(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다
콘택 플러그(180)는 층간 절연층(190)을 관통하여 소스/드레인 영역(150)과 연결될 수 있으며, 소스/드레인 영역(150)에 전기적인 신호를 인가할 수 있다. 콘택 플러그(180)는 도 1에 도시된 것과 같이 소스/드레인 영역(150) 상에 배치될 수 있으며, 실시예들에 따라, 소스/드레인 영역(150)보다 y 방향을 따라 긴 길이를 갖도록 배치될 수도 있다. 콘택 플러그(180)는 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그(180)는 상부로부터 예를 들어, 제3 채널층(143)보다 아래로 연장될 수 있다. 콘택 플러그(180)는 예를 들어, 제2 채널층(142)의 상면에 대응되는 높이까지 리세스될 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 콘택 플러그(180)는 소스/드레인 영역(150)을 리세스하지 않고, 소스/드레인 영역(150)의 상면을 따라 접촉되도록 배치될 수도 있다. 콘택 플러그(180)는 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다.
층간 절연층(190)은 소스/드레인 영역들(150) 및 게이트 구조물들(160)을 덮으며, 도시되지 않은 영역에서 소자분리층(110)을 덮도록 배치될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도이다. 도 3a 및 도 3b에서는 도 2의 A 영역에 대응되는 영역을 확대하여 도시한다.
도 3a를 참조하면, 반도체 장치(100a)에서, 제1 배리어층(120A)은 각각의 제2 배리어층들(120B)과 서로 다른 두께를 가질 수 있다. 구체적으로, 제1 배리어층(120A)은 제1 두께(T1)를 갖고, 각각의 제2 배리어층들(120B)은 제1 두께(T1)보다 얇은 제2 두께(T2)를 가질 수 있다. 이 경우, 불순물 영역(105W)과 가깝게 배치되는 제1 배리어층(120A)이 상대적으로 두꺼운 두께를 가지므로, 불순물 영역(105W)과 인접한 하부에서 불순물의 확산을 더욱 효율적으로 차단할 수 있다.
도 3b를 참조하면, 반도체 장치(100b)에서, 각각의 제2 배리어층들(120B)은 서로 다른 두께를 가질 수 있다. 구체적으로, 제1 층(121)은 제3 두께(T3)를 갖고, 상부의 제2 층(122)은 제3 두께(T3)보다 작은 제4 두께(T4)를 갖고, 상부의 제3 층(123)은 제4 두께(T4)보다 작은 제5 두께(T5)를 가질 수 있다. 제1 층(121)의 제3 두께(T3)는 제1 배리어층(120A)의 제1 두께(T1)와 동일하거나 제1 두께(T1)보다 작을 수 있다. 이 경우, 불순물 영역(105W)과 가깝게 배치되는 제2 배리어층들(120B)이 상대적으로 두꺼운 두께를 갖게되므로, 상대적으로 불순물들의 함유량이 많은 하부에서, 불순물의 확산을 더욱 효율적으로 차단할 수 있다.
도 4 내지 도 6은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 4 내지 도 6에서는 도 1의 절단선 I-I' 및 II-II'를 따른 단면들에 대응하는 영역들을 도시한다.
도 4를 참조하면, 반도체 장치(100c)에서, 배리어층(120a)은 제2 배리어층들(120B)(도 2 참조)을 포함하지 않고, 제1 배리어층(120A)만 포함할 수 있다. 제1 배리어층(120A)만으로도 불순물들의 확산을 일정 수준으로 차단할 수 있는 경우, 이와 같이 제2 배리어층들(120B)이 생략될 수 있다.
또는, 예시적인 실시예들에서, 이러한 구조는, 반도체 장치(100c)의 제조 공정 중에, 상부의 제2 배리어층들(120B)이 제거됨으로써 형성될 수도 있다. 이 경우, 비록 반도체 장치(100c)는 제2 배리어층들(120B)을 포함하지는 않으나, 제1 내지 제3 채널층들(141, 142, 143) 각각에서, 하부 영역이 제2 배리어층들(120B)로부터 확산된 탄소(C)를 일부 포함할 수 있다. 또한, 실시예들에 따라, 제2 배리어층들(120B)은 내부 스페이서층들(130)의 상부에만 잔존하는 것도 가능할 것이다.
도 5를 참조하면, 반도체 장치(100d)에서, 배리어층(120b)의 제1 배리어층(120A')은 x 방향을 따라 인접하는 게이트 구조물들(160)의 사이에서 분리되어 복수 개로 배치될 수 있다. 예시적인 실시예들에서, 이러한 구조는, 제1 배리어층(120A')이 상대적으로 높은 레벨에 형성되거나, 소스/드레인 영역(150)이 상대적으로 활성 영역(150)을 깊게 리세스하도록 형성됨으로써 제조될 수 있다. 이에 따라, 제1 배리어층(120A')은 소스/드레인 영역(150)과 측면을 통해 접할 수 있으며, 평면 상에서 소스/드레인 영역(150)과 중첩되지 않도록 배치될 수 있다.
도 6을 참조하면, 반도체 장치(100e)에서, 배리어층(120c)은 제1 배리어층(120A) 및 제2 배리어층(120B')을 포함하고, 제2 배리어층(120B')은 제1 채널층(141) 하부의 제1 층(121) 및 제2 채널층(142) 하부의 제2 층(122)을 포함할 수 있다. 즉, 본 실시예에서는, 도 2의 실시예에서와 달리, 제2 배리어층(120B')이 최상부의 제3 채널층(143)의 하부에는 배치되지 않을 수 있다. 따라서, 제3 채널층(143)의 하면은 게이트 구조물(160)과 직접 접촉될 수 있다.
제1 및 제2 층(121, 122)에 의하더라도 불순물의 확산 차단에 의한 효과가 확보될 수 있고 제1 내지 제3 채널층들(141, 142, 143)에 의한 전기적 특성이 확보될 수 있는 경우, 본 실시예에서와 같이 제3 층(123)(도 2 참조)은 생략될 수도 있을 것이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 8은 도 7의 반도체 장치를 절단선 I-I' 및 Ⅲ-Ⅲ'을 따라서 절단한 단면들을 도시한다.
도 7 및 도 8을 참조하면, 반도체 장치(100f)는 제1 및 제2 영역들(R1, R2)을 가질 수 있다. 제1 및 제2 영역들(R1, R2)은 각각 제1 및 제2 활성 영역들(105A, 105B), 제1 및 제2 채널 구조물들(140A, 140B), 제1 및 제2 소스/드레인 영역들(150A, 150B), 및 제1 및 제2 게이트 구조물들(160A, 160B)을 포함할 수 있다. 배리어층들(120)은 제1 및 제2 영역들(R1, R2)에서, 서로 동일한 구조로 배치될 수 있다. 이하에서, 도 1 및 도 2을 참조하여 상술한 설명과 중복되는 설명은 생략한다.
제1 및 제2 활성 영역들(105A, 105B)은 각각 제1 및 제2 불순물 영역들(105WA, 105WB)을 포함하며, 제1 및 제2 불순물 영역들(105WA, 105WB)은 서로 다른 도전형의 불순물들을 포함할 수 있다. 제1 및 제2 채널 구조물들(140A, 140B)은 서로 다른 도전형의 불순물들을 포함하거나, 불순물들을 포함하지 않을 수 있다. 제1 및 제2 소스/드레인 영역들(150A, 150B)도 서로 다른 도전형의 불순물들을 포함할 수 있다. 예를 들어, 제1 영역(R1)에 형성되는 제1 트랜지스터는 pFET이고, 제2 영역(R2)에 형성되는 제2 트랜지스터는 nFET일 수 있다.
예시적인 실시예들에서, 제1 불순물 영역들(105WA)이 인(P)을 포함하고, 제2 불순물 영역(105WB)이 붕소(B)를 포함하는 경우, 인(P)의 확산도(diffusivity)가 붕소(B)보다 높으므로, 제1 영역(R1)에서의 희생층들(115)(도 11c 참조) 내로의 인(P)의 확산량이 붕소(B)에 비하여 상대적으로 많을 수 있다. 이에 따라, 반도체 장치(100f)의 제조 공정 중, 희생층들(115)의 제거 공정 시에, 제1 및 제2 영역들(R1, R2)에서의 희생층들(115)의 식각률에 차이가 발생할 수 있다. 예를 들어, 제1 영역(R1)에서 희생층들(115)이 완전히 제거되지 못하고 잔존하게 될 수 있다. 하지만, 배리어층(120)을 배치함으로써, 제1 및 제2 영역들(R1, R2)에서 희생층들(115)의 식각률의 차이가 발생하는 것을 방지할 수 있다.
제1 및 제2 게이트 구조물들(160A, 160B)은 서로 다른 전극층의 구조를 가질 수 있으며 서로 다른 도전성 물질을 포함할 수 있다. 예를 들어, 제2 게이트 구조물들(160B)은 게이트 전극층(165)의 하부에 일함수 제어층(167)을 더 포함할 수 있다. 일함수 제어층(167)은 게이트 전극층(165)과 함께 게이트 전극으로 기능할 수 있으며, 금속과 같은 도전성 물질을 포함할 수 있다. 제2 게이트 구조물들(160B)은 일함수 제어층(167)을 더 포함함으로써, 제1 게이트 구조물들(160A)과 다른 일함수를 갖는 전극으로 기능할 수 있다. 일함수 제어층(167)은 게이트 전극층(165)의 하면 및 측면을 덮도록 배치될 수 있으나, 일함수 제어층(167)의 형상은 이에 한정되지는 않는다.
도 9는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 9는 도 7의 절단선 I-I' 및 Ⅲ-Ⅲ'을 따른 단면들에 대응하는 영역들을 도시한다.
도 9를 참조하면, 반도체 장치(100g)는 도 8의 실시예에서와 달리, 제2 영역(R2)이 배리어층(120)을 포함하지 않고, 배리어층(120)은 제1 영역(R1)에만 배치될 수 있다. 제1 및 제2 불순물 영역들(105WA, 105WB)은 서로 다른 불순물들을 포함하므로, 특정 종류 또는 특정 원소의 불순물들의 확산이 특히 문제되는 경우, 이와 같이 하나의 영역에만 배리어층(120)이 배치될 수 있을 것이다.
예시적인 실시예들에서, 제1 불순물 영역들(105WA)이 인(P)을 포함하고, 제2 불순물 영역(105WB)이 붕소(B)를 포함하는 경우, 제1 영역(R1)에만 배리어층(120)을 배치함으로써, 상대적으로 확산도가 높은 인(P)의 확산만을 차단할 수 있다.
도 10a 내지 도 10c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 10a 및 도 10b에서는 도 1의 절단선 I-I' 및 II-II'를 따른 단면들에 대응하는 영역들을 도시하고, 도 10c에서는 도 1의 절단선 II-II'를 따른 단면에 대응하는 영역을 도시한다.
도 10a를 참조하면, 반도체 장치(100h)는 도 2를 참조하여 상술한 실시예에서와 달리, 내부 스페이서층(130)을 포함하지 않을 수 있다. 채널 구조물(140)의 제1 내지 제3 채널층들(141, 142, 143)의 사이에서 게이트 전극(165)은 x 방향을 따라 확장되어 배치될 수 있다. 따라서, x 방향을 따른 게이트 구조물(160)의 양 측면들은 채널 구조물(140)의 양 측면들 및 제2 배리어층들(120B)의 양 측면들과 상하로 나란하게 위치할 수 있으며, 실질적으로 공면을 이룰 수 있다.
도 10b를 참조하면, 반도체 장치(100i)는 도 2를 참조하여 상술한 실시예에서와 달리, 채널 구조물들(140), 내부 스페이서층들(130), 및 제2 배리어층들(120B)의 x 방향을 따른 양 측면들이 게이트 구조물들(160)의 하부에 위치할 수 있다. 즉, 채널 구조물(140) 및 제2 배리어층들(120B)은 게이트 구조물(160)보다 상대적으로 좁은 폭을 가질 수 있다. 도 10b에서, 채널 구조물들(140), 내부 스페이서층들(130), 및 제2 배리어층들(120B)의 x 방향을 따른 양 측면들은 게이트 스페이서층들(164)의 하부에 위치하는 것으로 도시되었으나, 이에 한정되지는 않는다. 예를 들어, 실시예들에 따라 상기 측면들은 게이트 전극(165)의 하부에 위치할 수도 있을 것이다.
도 10c를 참조하면, 반도체 장치(100j)는 활성 영역(105a), 채널 구조물(140a), 및 배리어층(120d)의 폭이 도 2의 실시예에서와 상이할 수 있다. 활성 영역(105a), 채널 구조물(140a), 및 배리어층(120d)은 상대적으로 작은 폭을 가질 수 있으며, 이에 따라, 채널 구조물(140a)의 복수의 채널층들(141a, 142a, 143a)이 각각 y 방향을 따른 단면에서 원형 또는 장축과 단축의 길이의 차이가 적은 타원형의 형상을 가질 수 있다. 이에 따라, 제2 배리어층들(120B)도 채널층들(141a, 142a, 143a)에 대응되는 곡면의 상면 및 하면을 갖도록 배치될 수 있다. 예를 들어, 도 2의 실시예에서, 복수의 채널층들(141, 142, 143)은 y 방향을 따라 약 20 nm 내지 50 nm의 폭을 갖고, 본 실시예의 복수의 채널층들(141a, 142a, 143a)은 y 방향을 따라 약 3 nm 내지 12 nm의 폭을 가질 수 있다. 이와 같이, 실시예들에서, 활성 영역(105a) 및 채널 구조물(140a)의 폭 및 이에 따른 형상은 다양하게 변경될 수 있다.
도 11a 내지 도 11k는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 11a 내지 도 11k에서는 도 2의 반도체 장치를 제조하기 위한 제조 방법의 실시예를 설명하며, 도 2에 대응되는 단면들을 도시한다.
도 11a를 참조하면, 기판(101) 내에 불순물 영역(105W)을 형성할 수 있다.
불순물 영역(105W)은 이온 주입 공정에 의해 형성될 수 있으며, 기판(101)의 상면으로부터 소정 깊이로 이격된 영역에서 불순물들이 최대 농도를 갖도록 형성될 수 있다. 불순물 영역(105W) 내의 불순물들은 반도체 장치의 제조 공정들에서 고온 공정들을 거치면서 확산될 수 있으며, 이에 따라 불순물 영역(105W)도 확장될 수 있다. 다만, 실시예들에 따라, 불순물 영역(105W)은 형성 시부터 기판(101)의 상면으로부터 이격되지 않도록 형성되는 것도 가능할 것이다.
도 11b를 참조하면, 기판(101) 상에 제1 배리어층(120A)을 형성하고, 제1 배리어층(120A) 상에 상부 활성 영역(105UP)을 형성할 수 있다.
제1 배리어층(120A)은 기판(101)을 시드로 이용하여 에피택셜 성장(epitaxial growth) 공정을 수행함으로써 형성될 수 있다. 제1 배리어층(120A)의 형성 시, 인-시추(in-situ) 도핑 등을 이용하여 제1 배리어층(120A)이 예를 들어, 탄소(C)를 포함하도록 형성할 수 있다.
다음으로, 활성 영역(105)의 일부를 이루는 상부 활성 영역(105UP)을 제1 배리어층(120A) 상에 에피택셜 성장 공정으로 형성할 수 있다. 이에 따라, 활성 영역(105)은 제1 배리어층(120A)을 기준으로 하부와 상부의 결정성이 다를 수 있다.
도 11c를 참조하면, 기판(101) 상에 희생층들(115), 제2 배리어층들(120B), 및 채널층들(141, 142, 143)이 교대로 적층될 수 있다.
희생층들(115)은 후속 공정을 통해 도 2와 같이 게이트 유전층(162) 및 게이트 전극(165)으로 교체되는 층일 수 있다. 희생층들(115)은 채널층들(141, 142, 143) 및 제2 배리어층들(120B)에 대하여 각각 식각 선택성을 갖는 물질로 이루어질 수 있다. 채널층들(141, 142, 143)은 희생층들(115) 및 제2 배리어층들(120B)과 다른 물질을 포함할 수 있다. 희생층들(115) 및 채널층들(141, 142, 143)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있으며, 불순물들을 포함하거나 포함하지 않을 수 있다. 예를 들어, 희생층들(115)은 실리콘 게르마늄(SiGe)을 포함하고, 채널층들(141, 142, 143)은 실리콘(Si)을 포함하고, 제2 배리어층들(120B)은 실리콘 카바이드(SiC)를 포함할 수 있다. 본 단계에서 불순물 영역(105W)은 공정 온도에 의해 내부의 불순물들이 확산되어 기판(101)의 표면까지 확장될 수 있으며, 기판(101) 내에서 하부로도 확장될 수 있다. 다만, 불순물 영역(105W)의 범위는 실시예들에서 다양하게 변경될 수 있다.
희생층들(115), 제2 배리어층들(120B), 및 채널층들(141, 142, 143)은 활성 영역(105)으로부터 에피텍셜 성장 공정을 수행함으로써 형성될 수 있다. 희생층들(115) 및 채널층들(141, 142, 143) 각각은 약 1
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내지 100 nm의 범위의 두께를 가질 수 있다. 제2 배리어층들(120B)은 약 10 nm 이하의 두께를 가질 수 있다. 희생층(115)과 교대로 적층되는 채널층들(141, 142, 143)의 층 수는 실시예들에서 다양하게 변경될 수 있으며, 이에 따라 채널층들(141, 142, 143)의 하부에 배치되는 제2 배리어층들(120B)의 층 수도 함께 변경될 수 있다.
본 단계에서, 제2 배리어층들(120B)의 접촉하는 상부에는 채널층들(141, 142, 143)이 성장될 수 있다. 제2 배리어층들(120B)의 격자 상수는 희생층들(115)의 격자 상수보다 채널층들(141, 142, 143)의 격자 상수와 가까운 값일 수 있다. 따라서, 제2 배리어층들(120B) 상에 채널층들(141, 142, 143)을 형성하고, 채널층들(141, 142, 143) 상에 희생층들(115)을 형성하는 경우, 격자 상수가 순차적으로 증가되므로 결정성이 확보될 수 있다.
도 11d를 참조하면, 희생층들(115), 제1 및 제2 배리어층들(120A, 120B), 및 채널층들(141, 142, 143)의 적층 구조물 및 기판(101)의 일부를 제거하여 활성 구조물들을 형성할 수 있다.
상기 활성 구조물은 서로 교대로 적층되는 희생층들(115), 제1 및 제2 배리어층들(120A, 120B), 및 채널층들(141, 142, 143)을 포함할 수 있으며, 기판(101)의 일부가 제거되어 기판(101)의 상면으로 돌출되도록 형성되는 활성 영역(105)을 더 포함할 수 있다. 상기 활성 구조물들은 일 방향, 예를 들어, x 방향으로 연장되는 라인 형태로 형성될 수 있으며, y 방향에서 서로 이격되어 배치될 수 있다.
기판(101)의 일부가 제거된 영역에는, 절연성 물질을 매립한 후 활성 영역(105)이 돌출되도록 상기 절연성 물질을 일부 제거함으로써 소자분리층들(110)이 형성될 수 있다. 소자분리층들(110)의 상면은 활성 영역(105)의 상면보다 낮게 형성될 수 있다.
도 11e를 참조하면, 상기 활성 구조물들 상에 희생 게이트 구조물들(170) 및 게이트 스페이서층들(164)을 형성할 수 있다.
희생 게이트 구조물들(170)은, 후속 공정을 통해 도 2와 같이, 채널 구조물들(140)의 상부에서 게이트 유전층(162) 및 게이트 전극(165)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물(170)은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(172, 175), 및 마스크 패턴층(176)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 마스크 패턴층(176)을 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(172, 175)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(172)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(175)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(176)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 희생 게이트 구조물들(170)은 상기 활성구조물들과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물들(170)은 예를 들어, y 방향으로 연장되며, x 방향에서 서로 이격되어 배치될 수 있다.
게이트 스페이서층들(164)은 희생 게이트 구조물들(170)의 양 측벽에 형성될 수 있다. 게이트 스페이서층들(164)은 희생 게이트 구조물들(170) 및 상기 활성구조물들의 상면 및 측면을 따라 균일한 두께의 막을 형성한 후, 이방성 식각함으로써 형성할 수 있다. 게이트 스페이서층들(164)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 11f를 참조하면, 희생 게이트 구조물들(170) 사이에서, 노출된 희생층들(115), 제2 배리어층들(120B), 및 채널층들(141, 142, 143)을 제거하여 리세스 영역(RC)을 형성함으로써 채널 구조물들(140) 및 배리어층(120)을 형성할 수 있다.
희생 게이트 구조물들(170) 및 게이트 스페이서층들(164)을 마스크로 이용하여, 노출된 희생층들(115), 제2 배리어층들(120B), 및 채널층들(141, 142, 143)을 제거할 수 있다. 이에 의해, 채널층들(141, 142, 143)은 x 방향을 따라 한정된 길이를 갖게 되며 채널 구조물(140)을 이룰 수 있다. 또한, 제2 배리어층들(120B)도 x 방향에서 채널 구조물(140)과 실질적으로 동일한 폭을 갖게 되며, 제1 배리어층(120A)과 함께 배리어층(120)을 이룰 수 있다. 또는, 도 10b의 실시예에서와 같이, 희생 게이트 구조물들(170)의 하부에서, 희생층들(115) 및 채널 구조물(140)이 측면으로부터 일부 제거되어 x 방향을 따른 양 측면이 희생 게이트 구조물들(170) 및 게이트 스페이서층들(164)의 하부에 위치할 수도 있다.
도 5의 실시예의 경우, 본 단계에서 리세스 영역(RC)을 깊게 형성하여 제1 배리어층(120A)이 희생 게이트 구조물들(170)의 사이에서 분리되게 함으로써 형성할 수 있다.
도 11g를 참조하면, 노출된 희생층들(115)을 측면으로부터 일부 제거할 수 있다.
희생층들(115)은 예를 들어, 습식 식각 공정에 의해 채널 구조물들(140)에 대하여 선택적으로 식각되어, x 방향을 따른 측면으로부터 소정 깊이로 제거될 수 있다. 희생층들(115)은 상기와 같은 측면 식각에 의해 내측으로 오목한 측면들을 가질 수 있다. 다만, 희생층들(115)의 측면의 형상은 도시된 것에 한정되지 않는다.
도 11h를 참조하면, 희생층들(115)이 제거된 영역에 내부 스페이서층들(130)을 형성할 수 있다.
내부 스페이서층들(130)은 희생층들(115)이 제거된 영역에 절연 물질을 매립하고, 채널 구조물들(140)의 외측에 증착된 상기 절연 물질을 제거함으로써 형성할 수 있다. 내부 스페이서층들(130)은 스페이서층들(164)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서층들(130)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다.
도 11i를 참조하면, 희생 게이트 구조물들(170)의 양 측에서, 리세스 영역(RC)에 소스/드레인 영역들(150)을 형성할 수 있다.
소스/드레인 영역들(150)은 선택적 에피택셜 성장 공정에 의해 제1 내지 제3 채널층들(141, 142, 143)의 측면 상 및 리세스 영역(RC)의 바닥면에서 활성 영역(105) 상에 형성될 수 있다. 소스/드레인 영역들(150)은 인-시추 도핑에 의해 불순물들을 포함할 수 있으며, 서로 다른 도핑 원소 및/또는 도핑 농도를 갖는 복수의 층들을 포함할 수도 있다.
도 11j를 참조하면, 층간 절연층(190)을 형성하고, 희생층들(115) 및 희생 게이트 구조물들(170)을 제거할 수 있다.
층간 절연층(190)은 희생 게이트 구조물들(170) 및 소스/드레인 영역들(150)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다.
희생층들(115) 및 희생 게이트 구조물들(170)은 게이트 스페이서층들(164), 층간 절연층(190), 제2 배리어층들(120B), 및 채널 구조물들(140)에 대하여 선택적으로 제거될 수 있다. 먼저 희생 게이트 구조물들(170)을 제거하여 상부 갭 영역들(UR)을 형성한 후, 상부 갭 영역들(UR)을 통해 노출된 희생층들(115)을 제거하여 하부 갭 영역들(LR)을 형성할 수 있다. 예를 들어, 희생층들(115)이 실리콘 게르마늄(SiGe)을 포함하고, 채널 구조물들(140)이 실리콘(Si)을 포함하며, 제2 배리어층들(120B)이 실리콘 카바이드(SiC)를 포함하는 경우, 희생층들(115)은 과초산(peracetic acid)을 식각제로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다. 상기 제거 공정 중에, 소스/드레인 영역들(150)은 층간 절연층(190) 및 내부 스페이서층들(130)에 의해 보호될 수 있다.
불순물 영역(105W) 내의 불순물들은 배리어층(120)에 의해 상부의 희생층들(115) 내로 확산되는 것이 차단될 수 있다. 따라서, 본 단계에서, 희생층들(115)은 인(P)과 같은 불순물을 포함하지 않으므로, 식각 공정에 의해 효과적으로 제거될 수 있다. 예를 들어, 도 8 및 도 9의 실시예에서와 같이, 제1 및 제2 영역들(R1, R2)에서 불순물들의 종류가 서로 다른 경우, 불순물들의 확산에 의한 영향이 서로 다를 수 있다. 이 경우, 배리어층(120)이 없다면, 제1 영역(R1)에서 상대적으로 다량으로 확산된 불순물들에 의해 희생층들(115)이 제거되지 않고 잔존할 수 있다. 하지만, 도 9의 실시예에서와 같이 배리어층(120)이 제1 영역(R1)에만 배치되거나, 도 8의 실시예에서와 같이 제1 및 제2 영역들(R1, R2)에 모두 배치되는 경우, 제1 및 제2 영역들(R1, R2)에서 희생층들(115)이 하나의 식각 단계를 통해 동시에 제거될 수 있다.
또한, 도 4의 실시예의 경우, 본 단계에서 희생층들(115)을 제거한 후 별도의 공정을 이용하거나 식각 조건을 조절함으로써, 상부 갭 영역들(UR)을 통해 노출된 제2 배리어층들(120B)을 제거하여 제조될 수 있다.
도 11k를 참조하면, 상부 갭 영역들(UR) 및 하부 갭 영역들(LR) 내에 게이트 구조물들(160)을 형성할 수 있다.
게이트 유전층들(162)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극들(165)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 완전히 매립하도록 형성한 후, 상부 갭 영역들(UR)에서 상부로부터 소정 깊이로 제거될 수 있다. 상부 갭 영역들(UR)에서 게이트 전극들(165)이 제거된 영역에 게이트 캡핑층(166)이 형성될 수 있다. 이에 의해, 게이트 유전층(162), 게이트 전극(165), 게이트 스페이서층들(164), 및 게이트 캡핑층(166)을 포함하는 게이트 구조물들(160)이 형성될 수 있다.
다음으로, 도 2를 함께 참조하면, 콘택 플러그(180)를 형성할 수 있다.
먼저, 층간 절연층(190)을 패터닝하여 콘택 홀을 형성하고, 상기 콘택 홀 내에 도전성 물질을 매립하여 콘택 플러그(180)를 형성할 수 있다. 상기 콘택 홀의 하면은 소스/드레인 영역들(150a) 내로 리세스되거나 소스/드레인 영역들(150a)의 상면을 따른 굴곡을 가질 수 있다. 실시예들에서, 콘택 플러그(180)의 형상 및 배치는 다양하게 변경될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성 영역
110: 소자분리층 115: 희생층
120: 배리어층 130: 내부 스페이서층
140: 채널 구조물 150: 소스/드레인 영역
160: 게이트 구조물 162: 게이트 유전층
164: 게이트 스페이서층 165: 게이트 전극
166: 게이트 캡핑층 170: 희생 게이트 구조물
180: 콘택 플러그 190: 층간 절연층

Claims (10)

  1. 기판 상에서 제1 방향으로 연장되며, 불순물 영역을 포함하는 활성 영역;
    상기 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들;
    상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 게이트 구조물;
    상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉되는 소스/드레인 영역;
    상기 활성 영역의 상면으로부터 이격되어 상기 활성 영역 내에 배치되는 제1 배리어층 및 상기 복수의 채널층들 각각의 하부에 배치되는 제2 배리어층들을 포함하는 배리어층; 및
    상기 소스/드레인 영역에 연결되는 콘택 플러그를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 배리어층은 상기 제1 방향에서 상기 활성 영역을 따라 연장되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 게이트 구조물은 서로 평행하게 연장되는 제1 및 제2 게이트 구조물들을 포함하고,
    상기 제1 배리어층은 상기 제1 및 제2 게이트 구조물들 사이에서 상기 활성 영역을 따라 연속적으로 연장되고, 상기 제2 배리어층은 상기 제1 및 제2 게이트 구조물들 사이에서 분리되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 배리어층은 상기 기판의 상면에 수직한 방향을 따라 제1 두께를 갖고, 상기 제2 배리어층은 상기 제1 두께보다 작은 제2 두께를 갖는 반도체 장치.
  5. 제1 항에 있어서,
    상기 복수의 채널층들은 상기 기판의 상면으로부터 순차적으로 배치되는 제1 내지 제3 채널층들을 포함하고,
    상기 제2 배리어층들은 각각 상기 제1 및 제2 채널층들의 하부에 배치되며, 상기 제3 채널층의 하면은 상기 게이트 구조물과 접하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 배리어층은 상기 소스/드레인 영역의 하단보다 낮은 높이에 위치하는 반도체 장치.
  7. 제1 도전형의 제1 불순물들을 포함하는 제1 불순물 영역 및 제2 도전형의 제2 불순물들을 포함하는 제2 불순물 영역을 포함하는 기판;
    각각의 상기 제1 및 제2 불순물 영역들 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들;
    각각의 상기 제1 및 제2 불순물 영역들 상에서, 상기 복수의 채널층들과 교차하여 일 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 제1 및 제2 게이트 구조물들;
    상기 제1 및 제2 불순물 영역들 중 적어도 하나의 내부에 배치되며, 상기 기판의 상면으로부터 이격되어 배치되는 제1 배리어층; 및
    상기 제1 배리어층의 상부에서 상기 복수의 채널층들 중 적어도 하나의 하부에 배치되는 제2 배리어층을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 불순물들은 상기 제2 불순물들보다 상기 기판에서의 확산도(diffusivity)가 높고,
    상기 제1 배리어층은 상기 제1 불순물 영역의 상부에 배치되고, 상기 제2 불순물 영역의 상부에는 배치되지 않는 반도체 장치.
  9. 기판 상에서 제1 방향으로 연장되며, 제1 불순물들을 포함하는 불순물 영역을 포함하는 활성 영역;
    상기 활성 영역 상에 배치되는 채널층;
    상기 기판 상에서 상기 활성 영역 및 상기 채널층과 교차하여 제2 방향으로 연장되며 게이트 유전층 및 게이트 전극층을 포함하는 게이트 구조물; 및
    상기 활성 영역 내에서 상기 제1 방향을 따라 연장되도록 배치되며, 제2 불순물들을 포함하는 제1 배리어층을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 채널층의 적어도 일부의 하부에 배치되며, 상기 제2 불순물들을 포함하는 제2 배리어층을 더 포함하고,
    상기 제1 배리어층과 상기 제2 배리어층은 적어도 일 방향에서 서로 다른 길이로 연장되는 반도체 장치.
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