KR20240023913A - 반도체 장치 - Google Patents

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KR20240023913A
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separation
width
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이경우
박연호
곽민찬
김호준
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에서 서로 평행하게 제1 수평 방향으로 연장되는 활성 영역들, 상기 기판 상에서 상기 활성 영역들을 교차하여 제2 수평 방향으로 연장되고, 게이트 전극을 포함하는 게이트 구조물들, 상기 게이트 구조물들의 적어도 일측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들, 및 상기 활성 영역들 사이 영역 상에서, 상기 제2 수평 방향으로 대향하는 상기 게이트 구조물들을 분리하는 게이트 분리 구조물을 포함하고, 상기 게이트 구조물들은 제1 게이트 구조물, 상기 제1 게이트 구조물과 상기 제2 수평 방향으로 대향하는 제2 게이트 구조물, 상기 제1 게이트 구조물과 평행하게 연장되는 제3 게이트 구조물, 및 상기 제3 게이트 구조물과 상기 제2 수평 방향으로 대향하며 상기 제2 게이트 구조물과 평행하게 연장되는 제4 게이트 구조물을 포함하고, 상기 게이트 분리 구조물은, 상기 제1 수평 방향으로 연장되는 라인 타입의 제1 분리 구조물, 및 상기 제1 및 제2 게이트 구조물들 사이 및 상기 제3 및 제4 게이트 구조물들 사이에서 제1 분리 구조물을 관통하는 홀 타입의 제2 분리 구조물들을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 생산 수율이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 서로 평행하게 제1 수평 방향으로 연장되는 활성 영역들, 상기 기판 상에서 상기 활성 영역들을 교차하여 제2 수평 방향으로 연장되고, 게이트 전극을 포함하는 게이트 구조물들, 상기 게이트 구조물들의 적어도 일측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들, 및 상기 활성 영역들 사이 영역 상에서, 상기 제2 수평 방향으로 대향하는 상기 게이트 구조물들을 분리하는 게이트 분리 구조물을 포함하고, 상기 게이트 구조물들은 제1 게이트 구조물, 상기 제1 게이트 구조물과 상기 제2 수평 방향으로 대향하는 제2 게이트 구조물, 상기 제1 게이트 구조물과 평행하게 연장되는 제3 게이트 구조물, 및 상기 제3 게이트 구조물과 상기 제2 수평 방향으로 대향하며 상기 제2 게이트 구조물과 평행하게 연장되는 제4 게이트 구조물을 포함하고, 상기 게이트 분리 구조물은, 상기 제1 수평 방향으로 연장되는 라인 타입의 제1 분리 구조물, 및 상기 제1 및 제2 게이트 구조물들 사이 및 상기 제3 및 제4 게이트 구조물들 사이에서 제1 분리 구조물을 관통하는 홀 타입의 제2 분리 구조물들을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 서로 평행하게 제1 수평 방향으로 연장되는 활성 영역들, 상기 기판 상에서 상기 활성 영역들을 교차하여 제2 수평 방향으로 연장되고, 게이트 전극을 포함하는 게이트 구조물들, 상기 게이트 구조물들의 적어도 일측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들, 상기 기판 상에서 상기 소스/드레인 영역들을 덮고, 게이트 구조물들의 측면들을 덮는 층간 절연층, 상기 층간 절연층을 관통하여 상기 소스/드레인 영역들과 연결되는 콘택 플러그들, 및 상기 활성 영역들 사이에 배치되고, 상기 제2 수평 방향으로 대향하는 상기 게이트 구조물들을 분리하는 게이트 분리 구조물을 포함하고, 상기 게이트 구조물들은 제1 게이트 구조물, 상기 제1 게이트 구조물과 상기 제2 수평 방향으로 대향하는 제2 게이트 구조물, 상기 제1 게이트 구조물과 평행하게 연장되는 제3 게이트 구조물, 및 상기 제3 게이트 구조물과 상기 제2 수평 방향으로 대향하며 상기 제2 게이트 구조물과 평행하게 연장되는 제4 게이트 구조물을 포함하고, 상기 게이트 분리 구조물은, 상기 제1 수평 방향으로 연장되는 라인 타입의 제1 분리 구조물, 및 상기 제1 및 제2 게이트 구조물들 사이 및 상기 제3 및 제4 게이트 구조물들 사이에서 제1 분리 구조물을 관통하는 홀 타입의 제2 분리 구조물들을 포함하고, 상기 콘택 플러그들 중 공통 콘택 플러그는 상기 제1 및 제3 게이트 구조물들 사이를 연장하는 제1 부분, 상기 제2 분리 구조물들 사이의 제2 부분, 및 상기 제2 및 제4 게이트 구조물들 사이를 연장하는 제3 부분을 포함하고, 상기 제1 부분 및 상기 제3 부분 각각은 상기 소스/드레인 영역들과 연결되고, 상기 제2 부분의 상기 제1 수평 방향으로의 폭은 상기 제1 부분의 상기 제1 수평 방향으로의 폭 또는 상기 제3 부분의 상기 제1 수평 방향으로의 폭보다 클 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 서로 평행하게 제1 수평 방향으로 연장되는 활성 영역들, 상기 기판 상에서 상기 활성 영역들을 교차하여 제2 수평 방향으로 연장되고, 게이트 전극 및 상기 게이트 전극의 양 측을 따라 상기 제2 수평 방향으로 연장되는 스페이서 구조물들을 포함하는 게이트 구조물들, 상기 게이트 구조물들은 상기 제2 수평 방향으로 서로 이격되어 배치되는 제1 게이트 구조물 및 제2 게이트 구조물을 포함하고, 및 상기 활성 영역들 사이에 배치되고, 상기 제1 및 제2 게이트 구조물들을 분리하는 게이트 분리 구조물을 포함하고, 상기 게이트 분리 구조물은, 상기 제1 수평 방향으로 연장되는 라인 타입의 제1 분리 구조물, 및 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물 사이에서 제1 분리 구조물을 관통하는 홀 타입의 제2 분리 구조물을 포함하고, 상기 제1 분리 구조물은 상기 제2 분리 구조물과 다른 물질을 포함하고, 상기 제2 분리 구조물의 상기 제1 수평 방향에서의 폭은 상기 게이트 구조물들 각각의 상기 제1 수평 방향에서의 폭 보다 작을 수 있다.
본 발명의 기술적 사상의 실시예들에 따르면, 라인 타입의 제1 분리 구조물 및 홀 타입의 제2 분리 구조물을 형성하여 고집적화된 반도체 장치에서 전기적 특성이 향상된 반도체 장치를 제공할 수 있다. 구체적으로, 제1 분리 구조물을 이용하여 대향하는 게이트 전극들 간의 전기적 분리를 이루면서도 제2 분리 구조물을 이용하여 공통 콘택 플러그의 전기적 분리를 방지할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a 내지 도 2d는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3a 내지 3c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도들이다.
도 4는 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 7 내지 도 18b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치(100)를 도시하는 평면도이다. 도 2a 내지 도 2d는 예시적인 실시예들에 따른 반도체 장치(100)를 도시하는 단면도이다. 도 2a는 도 1의 반도체 장치(100)를 절단선 I-I'을 따라서 절단한 단면을 도시하고, 도 2b는 도 1의 반도체 장치(100)를 절단선 II-II'를 따라서 절단한 단면을 도시하고, 도 2c는 도 1의 반도체 장치(100)를 절단선 Ⅲ-Ⅲ'을 따라서 절단한 단면을 도시하며, 도 2d는 도 1의 반도체 장치(100)를 절단선 Ⅳ-Ⅳ'를 따라서 절단한 단면을 도시한다. 설명의 편의를 위하여, 도 1 내지 도 2d에서 반도체 장치의 주요 구성요소들만을 도시하였다.
도 1 내지 도 2d를 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상의 활성 영역들(105), 활성 영역들(105)을 서로 분리하는 소자분리층들(107), 활성 영역들(105) 상에 배치되는 채널층들(140), 채널층들(140)과 접촉되는 소스/드레인 영역들(150), 활성 영역들(105)과 교차하여 연장되는 게이트 구조물들(160), 게이트 구조물들(160)을 분리하는 게이트 분리 구조물(130), 콘택 플러그들(170) 및 층간 절연층(190)을 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
활성 영역들(105)은 기판(101)의 상면과 평행한 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 영역들(105)은 서로 y 방향으로 이격되어 평행하게 배치될 수 있다. 활성 영역들(105)은 기판(101)의 상부면으로부터 수직한 z 방향으로 돌출될 수 있다. 활성 영역들(105)의 상단은 소자분리층들(107)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 영역들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 게이트 구조물들(160)의 양측에서는 기판(101) 상의 활성 영역들(105)이 일부 리세스되며, 리세스된 활성 영역들(105) 상에 소스/드레인 영역들(150)이 배치될 수 있다.
예시적인 실시예에서, 활성 영역들(105)은 서로 인접한 제1 활성 영역(105a) 및 제2 활성 영역(105b)을 포함할 수 있다. 제1 활성 영역(105a) 및 제2 활성 영역(105b)은 각각 x 방향으로 연장되는 라인 모양 또는 바 모양을 가질 수 있다. 제1 활성 영역(105a) 및 제2 활성 영역(105b)은 서로 이격되어 평행하게 연장될 수 있으나, 이에 한정되는 것은 아니다. 제1 활성 영역(105a) 및 제2 활성 영역(105b)은 서로 다른 도전형을 가질 수 있다. 제1 활성 영역(105a)이 제1 도전형을 갖는 경우에, 제2 활성 영역(105b)은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 상기 제1 도전형은 N형의 도전형일 수 있고, 상기 제2 도전형은 P형의 도전형일 수 있다.
소자분리층들(107)은 기판(101)에서 활성 영역들(105)을 정의할 수 있다. 소자분리층들(107)은 활성 영역들(105) 사이에 배치될 수 있다. 소자분리층들(107)은 활성 영역들(105)의 상부 보다 낮은 레벨의 상부를 가질 수 있다. 이에 따라, 소자분리층들(107)은 활성 영역들(105)의 상부를 일부 노출 시킬 수 있다. 예시적인 실시예에서, 소자분리층들(107)은 활성 영역들(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있으나 이에 한정되는 것은 아니다. 소자분리층들(107)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자분리층들(107)은 절연 물질로 이루어질 수 있다. 소자분리층들(107)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
채널층들(140)은 활성 영역들(105) 상에서 기판(101)과 수직한 z 방향으로 서로 이격되면서 적층될 수 있다. 채널층들(140)은 소스/드레인 영역들(150)과 연결되면서, 활성 영역들(105)의 상면과는 이격될 수 있다. 채널층들(140)은 y 방향에서 활성 영역들(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 구조물들(160)과 동일하거나 유사한 폭을 가질 수 있다. 채널층들(140)은 3개로 도시되어 있으나, 채널층들의 개수는 이에 한정되지 않고 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라, 채널층들(140)은 활성 영역들(105)의 상면 상에 배치되는 채널층을 더 포함할 수도 있다. 채널층들(140)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 채널층들(140)은 각각 서로 동일한 물질을 포함할 수 있으나, 실시예에 따라 서로 다른 물질을 포함할 수도 있다.
예시적인 실시예에서, 채널층들(140)은 제1 활성 영역(105a) 상에 배치되는 제1 채널층들 및 제2 활성 영역(105b) 상에 배치되는 제2 채널층들을 포함할 수 있다.
소스/드레인 영역들(150)은 채널층들(140)의 적어도 일측에서, 활성 영역들(105) 상에 배치될 수 있다. 소스/드레인 영역들(150)은, 채널층들(140) 각각의 측면 및 소스/드레인 영역들(150)의 하단에서 활성 영역들(105)의 상면을 덮도록 배치될 수 있다. 소스/드레인 영역들(150)은 채널층들(140)과 접촉할 수 있다. 소스/드레인 영역들(150)은 활성 영역들(105)의 상부를 일부 리세스하여 배치될 수 있으나, 실시예들에서 리세스 여부 및 리세스 깊이는 다양하게 변경될 수 있다. 소스/드레인 영역들(150)은 실리콘(Si)을 포함하는 반도체층일 수 있으며, 에피택셜층으로 이루어질 수 있다.
예시적인 실시예에서, 소스/드레인 영역들(150)은 제1 활성 영역(105a) 상에 배치되는 제1 소스/드레인 영역들(150a) 및 제2 활성 영역(105b) 상에 배치되는 제2 소스/드레인 영역들(150b)을 포함할 수 있다. 제1 및 제2 소스/드레인 영역들(105a, 105b)은 서로 다른 종류 및/또는 농도의 불순물들을 포함할 수 있다. 예를 들어, 제1 소스/드레인 영역들(150a)은 상기 제2 도전형을 가질 수 있고, 제2 소스/드레인 영역들(150b)은 상기 제1 도전형을 가질 수 있다. 즉, 제1 소스/드레인 영역들(150a)과 제1 활성 영역(105a)은 다른 도전형을 가질 수 있다.
게이트 구조물들(160)은 활성 영역들(105) 및 채널층들(140)의 상부에서 활성 영역들(105) 및 채널층들(140)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물들(160)과 교차되는 활성 영역들(105) 및/또는 채널층들(140)에는 트랜지스터들의 채널 영역이 형성될 수 있다.
게이트 구조물들(160) 각각은 게이트 유전층(162), 게이트 전극(165), 스페이서 구조물(164), 및 캡핑층(166)을 포함할 수 있다. 채널층들(140)의 사이에서 게이트 구조물들(160) 각각의 상면 및 하면이 채널층들(140)과 접할 수 있다.
게이트 유전층(162)은 활성 영역들(105) 각각과 게이트 전극(165)의 사이 및 채널층들(140)과 게이트 전극(165)의 사이에 배치될 수 있으며, 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층(162)은 게이트 전극(165)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층(162)은 게이트 전극(165)과 스페이서 구조물(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constanct)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 실시예들에 따라, 게이트 유전층(162)은 다중층으로 이루어질 수 있다.
게이트 전극(165)은 활성 영역들(105)의 상에서 채널층들(140)의 사이를 채우며 채널층들(140)의 상부로 연장되어 배치될 수 있다. 게이트 전극(165)은 게이트 유전층(162)에 의해 채널층들(140)로부터 이격될 수 있다. 게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 실시예들에 따라, 게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다. 게이트 전극(165)은 반도체 장치(100)의 구성에 따라, 적어도 일부의 인접하는 트랜지스터들 사이에서 별도의 분리부에 의해 분리되어 배치될 수 있다. 게이트 전극(165)은 트랜지스터 영역들에 따라, 서로 다른 물질을 포함할 수 있다.
스페이서 구조물(164)은 게이트 전극(165)의 양 측벽 상에 배치되고, 기판(101)의 상면에 수직한 z 방향으로 연장될 수 있다. 스페이서 구조물(164) 각각의 상부의 폭이 하부의 폭보다 작은 부분을 포함할 수 있다. 스페이서 구조물(164)은 기판(101)을 향하여 볼록한 상면을 포함할 수 있다. 다만, 실시예에 따라 스페이서 구조물(164)의 형태는 다양하게 변경될 수 있다. 스페이서 구조물(164)은 소스/드레인 영역들(150)과 게이트 전극(165)을 절연시킬 수 있다. 스페이서 구조물(164)은 실시예들에 따라 다중층으로 이루어질 수 있다. 스페이서 구조물(164)은 산화물, 질화물 및 산질화물로 이루어질 수 있다.
캡핑층(166)은 게이트 전극(165) 상에 배치될 수 있다. 캡핑층(166)은 게이트 전극(165)을 형성한 이후의 후속 공정에서 게이트 전극(165)을 식각으로부터 보호하기 위한 구조물일 수 있다. 캡핑층(166)은 콘택 플러그들(170)의 형성 공정에서 콘택 플러그들(170)이 자기 정렬되도록 지지하는 구조물일 수 있다. 캡핑층(166)은 게이트 전극(165) 및 스페이서 구조물(164)의 상부에 배치될 수 있으며, 게이트 전극(165)과 스페이서 구조물(164)에 의해 하면의 적어도 일부가 둘러싸일 수 있다. 예시적인 실시예에서, 캡핑층(166)은 기판(101)을 향하여 볼록한 모양의 하면을 포함할 수 있다. 캡핑층(166)의 상기 하면은 게이트 전극(165) 및 스페이서 구조물(164)을 덮을 수 있다. 하부 캡핑층(166)은 실리콘 질화물 또는 실리콘 질화물 계열의 절연성 물질을 포함할 수 있다.
예시적인 실시예에서, 반도체 장치(100)는 채널층들(140)의 사이에서 게이트 전극(165)과 나란하게 배치되는 내부 스페이서층들을 더 포함할 수 있다. 채널층들(140) 중 최상부에 배치된 채널층의 하부에 위치한 게이트 전극(165)은 상기 내부 스페이서층들에 의해 소스/드레인 영역들(150)과 이격되어, 전기적으로 분리될 수 있다. 상기 내부 스페이서층들은 게이트 전극(165)과 마주하는 측면이 게이트 전극(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 상기 내부 스페이서층들은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 실시예에 따라, 상기 내부 스페이서층들은 생략될 수도 있다.
예시적인 실시예에서, 게이트 구조물들(160)은 제1 게이트 구조물(160a), 제1 게이트 구조물(160a), 제1 게이트 구조물(160a)과 y 방향으로 대향하는 제2 게이트 구조물(160b), 제1 게이트 구조물(160a)과 평행하게 연장되는 제3 게이트 구조물(160c), 및 제3 게이트 구조물(160c)과 y 방향으로 대향하고 제2 게이트 구조물(160b)과 평행하게 연장되는 제4 게이트 구조물(160d)을 포함할 수 있다.
제1 게이트 구조물(160a)은 제2 게이트 구조물(160b)과 물리적으로 이격되고 전기적으로 분리될 수 있으며, 제3 게이트 구조물(160c)은 제4 게이트 구조물(160d)과 물리적으로 이격되고 전기적으로 분리될 수 있다.
게이트 분리 구조물(130)은 게이트 구조물들(160)을 분리할 수 있다. 게이트 분리 구조물(130)의 하면은 게이트 구조물들(160)의 하면보다 낮은 레벨에 위치할 수 있다. 게이트 분리 구조물(130)은 제1 및 제2 게이트 구조물들(160a, 160b)을 서로 분리하고, 제3 및 제4 게이트 구조물들(160c, 160d)을 서로 분리할 수 있다.
예시적인 실시예에서, 게이트 분리 구조물(130)은 대향하는 두 쌍의 게이트 구조물들을 분리할 수 있으나, 이와 달리 한 쌍의 게이트 구조물들 혹은 세 쌍 이상의 게이트 구조물들을 분리할 수도 있다. 이하에서는, 두 쌍의 게이트 구조물들을 분리하는 게이트 분리 구조물(130)을 기준으로 설명한다.
게이트 분리 구조물(130)은 x 방향으로 연장되는 라인 타입의 제1 분리 구조물(131) 및 제1 분리 구조물(131)을 관통하는 홀 타입의 제2 분리 구조물들(132)을 포함할 수 있다. 제1 및 제2 분리 구조물들(131, 132)의 상면들은 실질적으로 동일한 레벨에 위치할 수 있다.
제1 분리 구조물(131)은 제1 및 제2 활성 영역들(105a, 105b) 사이의 소자분리층(107) 상에서 x 방향으로 연장되는 라인 형태일 수 있다. 제1 분리 구조물(131)은 층간 절연층(190)을 관통하여 소자분리층(107) 내로 연장될 수 있다. 이에 따라, 층간 절연층(190)의 하면보다 낮은 레벨의 하면을 가질 수 있다.
제1 분리 구조물(131)은 상기 라인 타입으로 형성됨에 따라 y 방향으로 대향하는 게이트 분리 구조물들이 분리되지 않는 등의 공정 불량을 억제할 수 있다.
제1 분리 구조물(131)은 제2 분리 구조물들(132)과 다른 물질을 포함할 수 있다. 제1 분리 구조물(131)은 제2 분리 구조물들(132)보다 특정 식각 조건에서 식각 속도가 높은 물질을 포함할 수 있다. 제1 분리 구조물(131)은 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 분리 구조물(131)은 층간 절연층(190)과 동일한 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
제2 분리 구조물들(132)은 제1 및 제2 게이트 구조물들(160a, 160b) 사이 및 제3 및 제4 게이트 구조물들(160c, 160d) 사이에서 제1 분리 구조물(131)을 관통하는 복수의 홀들 형태일 수 있다. 제2 분리 구조물들(132)은 제1 분리 구조물(131)을 관통하여 소자분리층들(107)과 접촉할 수 있다.
제2 분리 구조물들(132) 각각의 x 방향에서의 폭은 게이트 구조물들(160) 각각의 x 방향에서의 폭보다 작고, 게이트 전극(165)의 x 방향에서의 폭보다 클 수 있다.
예시적인 실시예에서, 제2 분리 구조물들(132)은 제1 및 제2 게이트 구조물들(160a, 160b)의 상기 게이트 전극들(165)을 물리적으로 이격시키는 제1 수직 필라(132a) 및 제3 및 제4 게이트 구조물들(160c, 160d)의 게이트 전극들(165)을 물리적으로 이격시키는 제2 수직 필라(132b)를 포함할 수 있다. 평면에서, 제1 수직 필라(132a)는 제1 및 제2 게이트 구조물들(160a, 160b)과 y 방향에서 완전히 중첩하고, 제2 수직 필라(132b)는 제3 및 제4 게이트 구조물들(160c, 160d)과 y 방향에서 완전히 중첩할 수 있다.
제2 분리 구조물들(132)은 상기 복수의 홀들 형태로 형성됨에 따라, 제2 분리 구조물들(132) 사이에 형성되는 콘택 플러그들(170)의 전기적 분리를 방지할 수 있다.
제2 분리 구조물들(132)은 제1 분리 구조물(131)과 다른 절연성 물질, 예를 들어 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 중 적어도 하나를 포함할 수 있다.
콘택 플러그들(170)은 층간 절연층(190)을 관통하여 소스/드레인 영역들(150)과 연결될 수 있으며, 소스/드레인 영역들(150)에 전기적 신호를 인가할 수 있다. 예시적인 실시예에서, 콘택 플러그들(170)은 제1 활성 영역(105a) 상의 제1 소스/드레인 영역들(150a) 중 하나와 제2 활성 영역(105b) 상의 제2 소스/드레인 영역들 중 하나를 연결되는 공통 콘택 플러그(171) 및 제1 활성 영역(105a) 상의 제1 소스/드레인 영역들(150a) 중 하나 또는 제2 활성 영역(105b) 상의 제2 소스/드레인 영역들 중 하나와 연결되는 단독 콘택 플러그(172)를 포함할 수 있다.
공통 콘택 플러그(171)는 층간 절연층(190)과 함께 제1 분리 구조물(131)을 관통하여 제1 및 제2 소스/드레인 영역들(150a, 150b)과 연결될 수 있다. 공통 콘택 플러그(171)에 대응되는 콘택 홀 형성을 위한 식각 공정에서, 제1 분리 구조물(131)이 식각 대상이 됨에 따라 공통 콘택 플러그(171)의 전기적 분리 현상이 억제될 수 있다. 이는, 제2 분리 구조물들(132)보다 식각 속도가 빠른 제1 분리 구조물(131)이 상기 콘택 홀 형성을 위한 식각 대상이 되기 때문일 수 있다.
예시적인 실시예에서, 공통 콘택 플러그(171)는 제1 및 제3 게이트 구조물들(160a, 160c) 사이를 연장하는 제1 부분(171_1), 제2 분리 구조물들(132) 사이를 연장하는 제2 부분(171_2), 및 제2 및 제4 게이트 구조물들(160b, 160d) 사이를 연장하는 제3 부분(171_3)을 포함할 수 있다. 제2 부분(171_2)의 x 방향으로의 폭은 제1 부분(171_1)의 x 방향으로의 폭 또는 제3 부분(171_3)의 x 방향으로의 폭 보다 클 수 있다. 평면에서, 제2 부분(171_2)은 제2 분리 구조물들(132)을 향해 볼록한 형상을 가질 수 있다. 이는, 공통 콘택 플러그(171)가 질화물 계열의 캡핑층(166) 및 제2 분리 구조물들(132)에 의해 콘택 홀이 형성되는 자기 정렬 콘택(Self Align Contact, SAC)이기 때문일 수 있다. 공통 콘택 플러그(171)는 자기 정렬 콘택 구조를 가짐에 따라, 캡핑층(166) 및 제2 분리 구조물들(132)의 적어도 일측을 따라 기판(101)과 수직한 z 방향으로 연장될 수 있다. 제2 부분(171_2)은 제1 분리 구조물(131)을 관통하고, 제2 부분(171_2)의 측면 중 적어도 일부는 제2 분리 구조물들(132)과 접촉할 수 있다. 예시적인 실시예에서, 제2 부분(171_2)의 하면은 게이트 분리 구조물(130)의 하면보다 높은 레벨에 위치할 수 있다. 제1 부분(171_1) 및 제3 부분(171_3)의 하면은 서로 다른 소스/드레인 영역들(150)과 접촉하고, 제2 부분(171_2)의 하면은 소스/드레인 영역들(150)과 접촉하는 제1 및 제3 부분들(171_1, 171_3)의 하면들보다 낮은 레벨에 위치할 수 있다.
공통 콘택 플러그(171)는 제1 플러그층(171a) 및 제1 배리어층(171b)을 포함할 수 있다. 제1 플러그층(171a)은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다. 제1 배리어층(171b)은 제1 플러그층(171a)의 측면 및 바닥면을 컨포멀하게 덮을 수 있다. 제1 배리어층(171b)은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다.
단독 콘택 플러그(172)는 층간 절연층(190)을 관통하여 하나의 소스/드레인 영역(150)과 연결될 수 있으며, 공통 콘택 플러그(171)와 유사하게 자기 정렬 콘택일 수 있다. 또한, 단독 콘택 플러그(172)는 제2 플러그층(172a) 및 제2 배리어층(172b)을 포함할 수 있으며, 제2 플러그층(172a)은 제1 플러그층(171a)과 동일하거나 유사한 물질을 갖고, 제2 배리어층(172b)은 제1 플러그층(171b)과 동일하거나 유사한 물질을 가질 수 있다.
층간 절연층(190)은 소스/드레인 영역들(150) 및 게이트 구조물들(160)을 덮으며, 도시되지 않은 영역에서 소자분리층들(107)을 덮도록 배치될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
예시적인 실시예에서, 반도체 장치(100)는 층간 절연층(190)의 하부면을 덮는 절연성 라이너(191)를 더 포함할 수 있다. 절연성 라이너(191)는 층간 절연층과 다른 물질, 예를 들어 실리콘 질화물 또는 실리콘 질화물 계열의 절연성 물질을 포함할 수 있다. 절연성 라이너(191)는 소자분리층들(107)과 층간 절연층(190) 사이에 배치되며 콘택 플러그들(170)과 접촉하지 않는 소스/드레인 영역들(150)의 표면으로 연장될 수 있다. 또한, 절연성 라이너(191)는 게이트 구조물들(160)의 측면들 상으로 연장될 수 있다.
예시적인 실시예에서, 캡핑층(166)의 하면은 게이트 전극(165), 스페이서 구조물(164), 및 스페이서 구조물(164)의 측면들 상으로 연장되는 절연성 라이너(191)를 덮을 수 있다.
예시적인 실시예에서, 반도체 장치(100)는, 제1 활성 영역(105a), 상기 제1 채널 구조물, 제1 소스/드레인 영역(150a), 및 게이트 구조물들(160)을 포함하는 제1 트랜지스터(TR1)와 제2 활성 영역(105b), 상기 제2 채널 구조물, 제2 소스/드레인 영역(150b), 및 게이트 구조물들(160)을 포함하는 제2 트랜지스터(TR2)를 포함할 수 있다. 제1 및 제2 트랜지스터들(TR1, TR2) 중 어느 하나는 NMOS 트랜지스터 영역일 수 있고, 나머지 하나는 PMOS 트랜지스터 영역일 수 있다.
제1 및 제2 트랜지스터들(TR1, TR2)은, 활성 영역들(105)이 핀(fin) 구조를 갖고, 게이트 전극(165)이 활성 영역들(105)과 채널층들(140)의 사이, 채널층들(140) 각각의 사이, 및 채널층들(140)의 상부에 배치되는 형태일 수 있다. 이에 따라, 제1 및 제2 트랜지스터들(TR1, TR2)은 채널층들(140), 소스/드레인 영역들(150), 및 게이트 구조물들(160)에 의한 게이트-올-어라운드(Gate-All-Around, GAA)형 전계 효과 트랜지스터인 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터일 수 있다.
다만, 실시예에 따라 상술한 설명들과 달리, 제1 및 제2 트랜지스터들(TR1, TR2)은 활성 영역들(105)이 핀(fin) 구조를 갖고, 게이트 전극(165)이 활성 영역들(105) 및 활성 영역들(105) 상에 배치된 하나의 채널층의 상면 및 측면을 덮는 형태일 수 있다. 이에 따라, 제1 및 제2 트랜지스터들(TR1, TR2)은 상기 하나의 채널층, 소스/드레인 영역들(150), 및 게이트 구조물들(160)에 의한 핀(Fin)형 전계 효과 트랜지스터일 수도 있다.
도 3a 내지 3c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도들이다.
도 3a를 참조하면, 반도체 장치(100a)는 도 1과 다른 게이트 분리 구조물(130a) 구조를 가질 수 있다.
게이트 분리 구조물(130a)은 제1 및 제2 분리 구조물들(131', 132')을 포함할 수 있고, 제1 분리 구조물(131')은 갭필 절연층(131_1) 및 배리어층(131_2)을 포함하는 제1 분리 구조물(131')을 포함할 수 있다. 갭필 절연층(131_1)은 x 방향으로 연장하는 라인 형태이고, 층간 절연층(190)을 관통하여 소자분리층들(107)과 접촉할 수 있다. 갭필 절연층(131_1)은 예를 들어 실리콘 산화물을 포함할 수 있다. 배리어층(131_2)은 갭필 절연층(131_1)의 측면들 및 바닥면을 덮을 수 있다. 배리어층(131_2)은 실질적으로 균일한 두께를 가질 수 있다. 배리어층(131_2)은 예를 들어, SiOC, SiN, 또는 폴리 실리콘을 포함할 수 있다.
제2 분리 구조물들(132')은 제1 분리 구조물(131')의 갭필 절연층(131_1) 및 배리어층(131_2)을 관통하여 소자분리층들(107)과 접촉할 수 있다.
도 3b를 참조하면, 반도체 장치(100b)는 도 1과 다른 게이트 분리 구조물(130b) 구조를 가질 수 있다.
게이트 분리 구조물(130b)은 제1 및 제2 분리 구조물들(131'', 132'')을 포함할 수 있다.
제2 분리 구조물들(132'') 각각의 y 방향으로의 폭은 제1 분리 구조물(131'')의 y 방향으로의 폭보다 클 수 있다. 이는, 제2 분리 구조물들(132'')은 제1 분리 구조물(131'') 형성 후 수행되는 별도의 식각 공정에 의해 수행되기 때문일 수 있다.
도 3c를 참조하면, 반도체 장치(100c)는 도 1과 다른 게이트 분리 구조물(130c) 구조를 가질 수 있다.
게이트 분리 구조물(130c)은 제1 및 제2 분리 구조물들(131''', 132''')을 포함할 수 있다.
제2 분리 구조물들(132''') 각각은 도 1의 제2 분리 구조물들(132)과 비교하여 x 방향으로 동일한 폭을 갖되 미스 얼라인되거나 x 방향으로 상대적으로 큰 폭을 가질 수 있다.
공통 콘택 플러그(171)는 제1 내지 제3 부분들(171_1, 171_2, 171_3)을 갖고, 제2 부분(171_2)의 x 방향으로의 폭은 제1 부분(171_1)의 x 방향으로의 폭 또는 제3 부분(171_3)의 x 방향으로의 폭 보다 작을 수 있다. 예시적인 실시예에서, 제1 부분(171_1)의 제1 폭(t1)은 제2 부분(171_2)의 제2 폭(t2)보다 작을 수 있다. 제1 폭(t1) 및 제2 폭(t2)은 각 구성들의 최대 폭이거나 평균 폭으로 정의될 수 있다. 제2 분리 구조물들(132''')은 제2 부분(171_2)과 접촉할 수 있다. 평면에서, 제2 부분(171_2)은 제2 분리 구조물들(132''')을 향해 오목한 형상을 가질 수 있다. 이는, 공통 콘택 플러그(171)가 미스 얼라인되거나 상대적으로 큰 폭을 갖는 제2 분리 구조물들(132'')에 의해 자기 정렬되는 자기 정렬 콘택이기 때문일 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 4를 참조하면, 반도체 장치(100d)는 도 1과 다른 콘택 플러그들(170d) 구조를 가질 수 있다.
콘택 플러그들(170d)은 공통 콘택 플러그(171') 및 단독 콘택 플러그(172'')를 포함할 수 있다.
도 1과 달리, 공통 콘택 플러그(171')는 게이트 분리 구조물(130)에 의해 분리되는 제1 및 제2 게이트 구조물들(160a, 160b) 및 게이트 분리 구조물(130)과 이격되어 배치되는 제5 게이트 구조물(160e) 사이에 배치될 수 있다.
공통 콘택 플러그(171')는 제1 게이트 구조물(160a)과 인접한 제1 부분(171'_1), 게이트 분리 구조물(130)과 인접한 제2 부분(171'_2), 및 제2 게이트 구조물(160b)과 인접한 제3 부분(171'_3)을 포함할 수 있다. 제2 부분(171'_2)의 x 방향으로의 폭은 제1 부분(171'_1)의 x 방향으로의 폭 또는 제3 부분(171'_3)의 x 방향으로의 폭 보다 클 수 있다. 평면에서, 제2 부분(171'_2)은 제2 분리 구조물들(132)을 향해 볼록한 형상을 가질 수 있다. 다만, 제2 부분(171'_2)은 제5 게이트 구조물(160e)을 향하여 볼록한 형상을 가지지 않을 수 있다. 제1 내지 제3 부분들(171'_1, 171'_2, 171'_3)의 측면은 제5 게이트 구조물(160e)의 측면을 따라 직선으로 연장될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 5를 참조하면, 반도체 장치(100e)는, 도 1 내지 도 2d의 반도체 장치(100)와 다른 게이트 분리 구조물(130e)을 가질 수 있다.
게이트 분리 구조물(130e)의 하면은 층간 절연층(190)의 하면보다 낮은 레벨에 위치할 수 있다.
게이트 분리 구조물(130e)은 제1 및 제2 분리 구조물들(131e, 132e)을 포함할 수 있고, 제2 분리 구조물들(132e)의 하면은 제1 분리 구조물(131e)의 하면보다 낮은 레벨에 위치할 수 있다. 이는, 홀 타입의 제2 분리 구조물들(132e)을 형성하기 위한 식각 공정에서 상대적으로 깊은 깊이의 개구부가 형성되었기 때문일 수 있다. 이에 따라, 제2 분리 구조물들(132e)의 하단의 측면들 및 바닥면은 소자분리층들(107)에 의해 둘러싸일 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 6을 참조하면, 반도체 장치(100f)는 도 1 내지 도 2d의 반도체 장치(100)와 다른 제2 분리 구조물들(132f) 구조를 가질 수 있다.
제2 분리 구조물들(132f)은 종횡비에 따라 기판(101)을 향하는 방향으로 폭이 감소하는 경사진 측면을 가질 수 있다. 이 경우, 제2 분리 구조물들(132f)은 y 방향으로 인접한 게이트 구조물들(예를 들어, 제1 및 제2 게이트 구조물들(160a, 160b))의 상부로부터 기판(101)을 향할수록 폭이 감소할 수 있다. 예시적인 실시예에서, 캡핑층(166)을 관통하는 부분의 측면의 경사도는 게이트 전극(165)을 관통하는 부분의 측면의 경사도와 다를 수 있다.
도 7 내지 도 18b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 7, 도 11, 도 13, 도 15, 및 도 17은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위해 순차적으로 나타낸 평면도들이고, 도 8a, 도 9a, 도 10a, 및 도 12a는 도 7 및 도 11의 Ⅰ-Ⅰ'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 8b, 도 10b, 도 12b, 도 14a, 도 16a, 및 도 18a는 도 7, 도 11, 도 13, 도 15, 및 도 17의 Ⅱ-Ⅱ'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 8c, 도 10c, 도 12c, 도 14b, 도 16b, 및 도 18b는 도 7, 도 11, 도 13, 도 15, 및 도 17의 Ⅲ-Ⅲ'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 8d, 도 9b, 도 10d, 도 14c, 및 도 16c는 도 7, 도 13, 및 도 15의 Ⅳ-Ⅳ'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 7, 도 8a, 도 8b, 도 8c, 및 도 8d를 참조하면, 기판(101) 상에 활성 구조물들(105, 111, 140)을 형성하고, 활성 구조물들(105, 111, 140)과 교차하는 희생 게이트 구조물들(SG)을 형성하고, 희생 게이트 구조물들(SG)의 양 측벽 상에 스페이서 구조물(164)을 형성할 수 있다.
기판(101) 상에 교대로 적층된 희생층들(111) 및 채널층들(140)을 형성하고, 상기 교대로 적층된 희생층들(111) 및 채널층들(140), 및 기판(101)의 적어도 일부를 식각하여 활성 영역들(105)을 정의하는 트렌치를 형성하여 활성 구조물들(105, 111, 140)을 형성할 수 있다. 활성 구조물들(105, 111, 140)은 활성 영역들(105), 및 활성 영역들(105 상에서 교대로 적층된 희생층들(111) 및 채널층들(140)을 포함할 수 있다.
희생층들(111) 및 채널층들(140)은 에피택셜 성장 공정에 의해 형성될 수 있다. 희생층들(111)은 후속 공정을 통해 도 2a와 같이 게이트 유전층(162) 및 게이트 전극(165)으로 교체되는 층일 수 있다. 희생층들(111)은 채널층들(140)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 희생층들(111) 및 채널층들(140)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있다. 희생층들(111)은 예를 들어, 실리콘 게르마늄(SiGe)을 포함하고, 채널층들(140)은 실리콘(Si)을 포함할 수 있다. 예시적인 실시예에서, 채널층들(140)은 3개의 층이 실질적으로 동일한 두께를 갖고 적층될 수 있으나, 이에 한정되지 않고 채널층들의 개수 및 두께는 실시예들에 따라 다양하게 변경될 수 있다.
활성 영역들(105)은 상기 트렌치에 의해 정의되는 영역일 수 있다. 활성 영역들(105)은 기판(101)의 일부를 제거하여 기판(101)의 상면으로 돌출되도록 형성된 영역일 수 있다. 활성 영역들(105)은 기판(101)으로부터 수직한 방향인 z 방향으로 돌출된 모양일 수 있고, 기판(101)과 동일한 물질로 형성될 수 있다. 활성 영역들(105)은 일 방향, 예를 들어, x 방향으로 연장되는 라인 형태로 형성될 수 있고, 서로 y 방향으로 이격되어 배치될 수 있다.
예시적인 실시예에서, 활성 구조물들(105, 111, 112)은 y 방향으로 서로 이격되어 배치되는 제1 활성 구조물 및 제2 활성 구조물을 포함할 수 있다. 상기 제1 활성 구조물은 제1 활성 영역(105a), 제1 활성 영역(105a) 상에서 교대로 적층되는 제1 희생층들 및 제1 채널층들을 포함하고, 상기 제2 활성 구조물은 제2 활성 영역(105b), 제2 활성 영역(105b) 상에서 교대로 적층되는 제2 희생층들 및 제2 채널층들을 포함할 수 있다. 제1 활성 영역(105a) 및 제2 활성 영역(105b)은 서로 다른 도전형을 가질 수 있다. 상기 제1 채널층들 및 상기 제2 채널층들은 서로 다른 도전형을 가질 수 있다. 제1 활성 영역(105a) 및 상기 제1 채널층들은 동일한 도전형을 갖고, 제2 활성 영역(105b) 및 상기 제2 채널층들도 동일한 도전형을 가질 수 있다. 예시적인 실시예에서, 제1 활성 영역(105a)은 N형의 도전형이고 제2 활성 영역(105b)은 P형의 도전형일 수 있다.
기판(101)의 일부가 제거된 영역에는, 절연성 물질을 매립한 후 활성 영역들(105)이 돌출되도록 상기 절연성 물질을 일부 제거함으로써 소자분리층들(107)이 형성될 수 있다. 소자분리층들(107)은 활성 영역들(105)의 일부 측면을 덮도록 형성될 수 있다. 소자분리층들(107)의 상면은 활성 영역들(105)의 상면보다 낮게 형성될 수 있다. 소자분리층들(107)은 실리콘 산화물을 포함할 수 있다.
다음으로, 활성 구조물들(105, 111, 140)을 가로지르고 서로 평행한 희생 게이트 구조물들(SG)을 형성할 수 있다. 희생 게이트 구조물들(SG) 각각은 일 방향, 예를 들어, y 방향으로 연장되는 라인 형태일 수 있다. 희생 게이트 구조물들(SG)은, 후속 공정을 통해 도 2a와 같이 채널층들(140)의 상부에서 게이트 유전층(162) 및 게이트 전극(165)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물들(SG)은 희생 게이트층(SGL), 및 희생 게이트 캡핑층(SGC)을 포함할 수 있다. 희생 게이트층(SGL)은, 예를 들어 폴리실리콘으로 이루어질 수 있고, 희생 게이트 캡핑층(SGC)은 실리콘 질화막으로 이루어질 수 있다.
예시적인 실시예에서, 희생 게이트 구조물들(SG) 각각은 희생 게이트층(SGL) 아래에 배치되는 희생 게이트 절연층을 더 포함할 수 있다. 상기 희생 게이트 절연층은 희생 게이트층(SGL)과 식각 선택비가 있는 물질로 이루어질 수 있고, 예를 들어 열산화물, 실리콘 산화물 및 실리콘 질화물 중 하나일 수 있다.
다음으로, 희생 게이트 구조물들(SG)의 양 측벽 상에 스페이서 구조물(164)을 형성할 수 있다. 스페이서 구조물(164)은 희생 게이트 절연층(SGI)의 측면과 접촉할 수 있다. 스페이서 구조물(164)은 희생 게이트 구조물들(SG) 및 활성 구조물들(105, 111, 140)의 상면 및 측면을 따라 균일한 두께의 막을 형성한 후, 이방성 식각함으로써 형성할 수 있다. 스페이 구조물(164)은, 절연성 물질, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 희생 게이트 구조물들(SG) 및 스페이서 구조물(164)을 식각 마스크로 이용하여 희생층들(111) 및 채널층들(140)의 일부를 식각하여 활성 영역들(105)을 노출시키고, 상기 노출된 활성 영역들(105) 상에 배치되는 소스/드레인 영역들(150)을 형성할 수 있다.
희생 게이트 구조물들(SG) 사이에서, 노출된 희생층들(111) 및 채널층들(140)을 제거하여 리세스부를 형성하고 활성 영역들(105)을 노출시킬 수 있다. 상기 리세스부를 깊게 형성하여 기판(101)의 일부를 리세스할 수 있으나, 이에 한정되지 않고 기판(101)을 제거하지 않고 기판(101)의 상면을 노출시키도록 상기 리세스부를 형성할 수도 있다.
본 단계에서, 상기 리세스부에 의해 노출된 희생층들(111)의 측면으로부터 일부를 더 제거할 수 있다. 상기 리세스부에 의해 노출된 희생층들은 예를 들어, 습식 식각 공정에 의해 채널층들(140)에 대하여 선택적으로 식각되어 x 방향을 따른 측면으로부터 일부 제거될 수 있다. 다음으로, 희생층들(111)의 측면의 일부가 제거된 영역에 내부 스페이서층들을 형성할 수 있다. 상기 내부 스페이서 층들은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다. 상기 내부 스페이서 층들은 스페이서 구조물(164)과 동일한 물질로 형성될 수 있으나, 이에 한정되지 않는다. 다만, 실시예들에 따라, 희생층들(111)의 일부를 제거하고 상기 내부 스페이서층들을 형성하는 단계는 생략될 수도 있다.
희생 게이트 구조물들(SG) 및 스페이서 구조물(164)의 적어도 일측에서, 활성 영역들(105) 상에 소스/드레인 영역들(150)을 형성할 수 있다.
소스/드레인 영역들(150)은 상기 리세스부 내에서 에피택셜 성장 공정을 수행하여 형성될 수 있다. 소스/드레인 영역들(150)은 예를 들어, 인-시츄(in-situ) 도핑에 의해 불순물들을 포함할 수 있다.
도 10a, 도 10b, 도 10c, 및 도 10d를 참조하면, 절연성 라이너(191) 및 층간 절연층(190)을 차례로 형성하고, 희생 게이트층(SGL)이 노출될 때까지 평탄화 공정을 수행할 수 있다.
절연성 라이너(191)는 희생 게이트 구조물들(SG), 스페이서 구조물(164), 소스 드레인 영역들(150), 및 소자분리층들(107)을 덮을 수 있다. 층간 절연층(190)은 절연성 라이너(191)를 덮을 수 있다. 층간 절연층(190)은 실리콘 산화물 또는 저유전체로 형성될 수 있고, 절연성 라이너(191)는 층간 절연층(190)과 다른 물질, 예를 들어 실리콘 질화물 또는 실리콘 질화물 계열의 절연성 물질로 형성될 수 있다. 상기 평탄화 공정을 통해 스페이서 구조물(164)의 일부와 희생 게이트 캡핑층(SGC)이 제거될 수 있다.
도 11, 도 12a, 도 12b, 및 도 12c를 참조하면, 희생층들(111) 및 희생 게이트 구조물들(SG)을 제거하고 게이트 유전층(162), 게이트 전극(165), 및 하부 캡핑층(166)을 형성할 수 있다.
희생층들(111) 및 희생 게이트 구조물들(SG)은 스페이서 구조물(164), 층간 절연층(190), 및 채널층들(140)에 대하여 선택적으로 제거될 수 있다. 먼저 희생 게이트 구조물들(SG)을 제거하여 상부 갭 영역을 형성한 후, 다음으로 상기 상부 갭 영역들을 통해 노출된 희생층들(111)을 제거하여 하부 갭 영역들을 형성할 수 있다. 예를 들어, 희생층들(111)이 실리콘 게르마늄(SiGe)을 포함하고, 채널층들(140)이 실리콘(Si)을 포함하는 경우, 희생층들(111)은 과초산(peracetic acid)을 식각제로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다.
상기 상부 갭 영역 및 상기 하부 갭 영역 내에 게이트 유전층(162) 및 게이트 전극(165)이 차례로 형성될 수 있다. 게이트 유전층(162)은 상기 상부 갭 영역들 및 상기 하부 갭 영역들의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극(165)은 상기 상부 갭 영역들 및 상기 하부 갭 영역들을 완전히 매립하여 형성될 수 있다.
게이트 전극(165)의 상부 및 스페이서 구조물(164)의 상부로부터 소정 깊이로 부분 식각하여 상부면의 높이를 낮추고, 상기 상부면이 낮아지면서 형성되는 공간 내에 절연성 물질을 매립하고, 평탄화 공정을 수행하여 캡핑층(166)을 형성될 수 있다. 상기 평탄화 공정은 층간 절연층(190)의 상면이 노출되도록 수행될 수 있으나, 실시예에 따라 층간 절연층(190)의 상부면 일부를 리세스할 수도 있다. 캡핑층(166)은 실리콘 질화물 또는 실리콘 질화물 계열의 절연성 물질로 형성될 수 있다.
도 13, 도 14a, 도 14b, 및 도 14c를 참조하면, 마스크들(M1, M2)을 이용하여 제1 개구부(OP1)를 형성할 수 있다.
x 방향으로 연장되는 라인 타입의 개구부를 포함하는 마스크들(M1, M2)을 식각 마스크로 이용하여 게이트 구조물들(160) 및 층간 절연층(190)을 관통하는 제1 개구부(OP1)를 형성할 수 있다. 예시적인 실시예에서, 제1 개구부(OP1)는 소자분리층들(107)을 일부 리세스하여 소자분리층들(107)을 노출시킬 수 있다. 제1 개구부(OP1)에 의해 전기적으로 분리되고 물리적으로 이격되는 제1 및 제2 게이트 구조물들(160a, 160b)이 형성될 수 있다. 제1 개구부(OP1)에 의해 전기적으로 분리되고 물리적으로 이격되는 제3 및 제4 게이트 구조물들(160c, 160d)이 형성될 수 있다. 예시적인 실시예에서, 제1 개구부(OP1)는 y 방향으로 대향하는 두 쌍의 게이트 구조물들(160)을 형성할 수 있으나, 이와 달리 y 방향으로 대향하는 한 쌍 또는 세 쌍 이상의 게이트 구조물들(160)을 형성할 수도 있다.
라인 형태를 갖는 제1 개구부(OP1)를 형성함에 따라, y 방향으로 대향하는 게이트 구조물들 간의 전기적 분리를 확보하여 전기적 특성이 향상된 반도체 장치를 제공할 수 있다.
도 15, 도 16a, 도 16b, 및 도 16c를 참조하면, 제1 분리 구조물(131)을 형성할 수 있다.
제1 개구부(OP1) 및 제2 마스크층(M2)의 상면을 덮도록 절연성 물질을 증착하고, 평탄화 공정을 수행하여 제2 마스크층(M2) 및 상기 절연성 물질의 일부를 제거하여 제1 개구부(OP1)를 채우는 제1 분리 구조물(131)을 형성할 수 있다. 상기 절연성 물질은, 예를 들어 실리콘 산화물을 포함할 수 있다.
도 17, 도 18a, 및 도 18b를 참조하면, 제2 분리 구조물들(132)을 형성할 수 있다.
제1 및 제2 게이트 구조물들(160a, 160b) 사이 및 제3 및 제4 게이트 구조물들(160c, 160d) 사이에서 제1 분리 구조물(131)을 관통하는 홀 타입의 제2 개구부들을 형성하고, 상기 제2 개구부 내에 절연성 물질을 증착하고, 평탄화 공정을 수행하여 제2 분리 구조물들(132)을 형성할 수 있다. 상기 절연성 물질은 예를 들어 실리콘 질화물을 포함할 수 있다.
다음으로, 도 1 내지 도 2d를 함께 참조하면, 소스/드레인 영역들(150)을 노출시키는 콘택 홀들을 형성하고, 상기 콘택 홀 내에 도전성 물질을 채워 콘택 플러그들(170)을 형성할 수 있다. 본 단계에서, 서로 다른 물질을 갖는 제1 및 제2 분리 구조물들(131, 132)을 별도의 선행 공정으로 형성함에 따라, 공통 콘택 플러그(171)의 전기적 불량을 억제할 수 있다. 라인 타입을 갖는 산화물 계열의 제1 분리 구조물(131)을 이용하여 y 방향으로 대향하는 게이트 구조물들을 전기적 분리를 확보하면서도 공통 콘택 플러그(171) 형성을 위한 콘택 홀 형성 공정 난이도를 낮출 수 있다. 홀 타입을 갖는 질화물 계열의 제2 분리 구조물들(132)을 이용하여 상기 콘택 홀 형성시 게이트 구조물들(160)의 게이트 전극(165)이 노출되어 발생하는 누설 전류 등의 불량을 방지하고, 상기 콘택 홀들이 자기 정렬되도록 할 수 있다. 이에 따라, 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성 영역들
107: 소자분리층들 111: 희생층들
130: 게이트 분리 구조물 131: 제1 분리 구조물
132: 제2 분리 구조물들 140: 채널층들
150: 소스/드레인 영역들 160: 게이트 구조물들
166: 캡핑층 170: 콘택 플러그들
190: 층간 절연층

Claims (10)

  1. 기판 상에서 서로 평행하게 제1 수평 방향으로 연장되는 활성 영역들;
    상기 기판 상에서 상기 활성 영역들을 교차하여 제2 수평 방향으로 연장되고, 게이트 전극을 포함하는 게이트 구조물들;
    상기 게이트 구조물들의 적어도 일측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들; 및
    상기 활성 영역들 사이 영역 상에서, 상기 제2 수평 방향으로 대향하는 상기 게이트 구조물들을 분리하는 게이트 분리 구조물을 포함하고,
    상기 게이트 구조물들은 제1 게이트 구조물, 상기 제1 게이트 구조물과 상기 제2 수평 방향으로 대향하는 제2 게이트 구조물, 상기 제1 게이트 구조물과 평행하게 연장되는 제3 게이트 구조물, 및 상기 제3 게이트 구조물과 상기 제2 수평 방향으로 대향하며 상기 제2 게이트 구조물과 평행하게 연장되는 제4 게이트 구조물을 포함하고,
    상기 게이트 분리 구조물은,
    상기 제1 수평 방향으로 연장되는 라인 타입의 제1 분리 구조물; 및
    상기 제1 및 제2 게이트 구조물들 사이 및 상기 제3 및 제4 게이트 구조물들 사이에서 제1 분리 구조물을 관통하는 홀 타입의 제2 분리 구조물들을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제2 분리 구조물들은, 상기 제1 및 제2 게이트 구조물들의 상기 게이트 전극들을 물리적으로 이격시키는 제1 수직 필라 및 상기 제3 및 제4 게이트 구조물들의 상기 게이트 전극들을 물리적으로 이격시키는 제2 수직 필라를 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제2 수평 방향에서, 상기 제1 수직 필라는 상기 제1 및 제2 게이트 구조물들과 완전히 중첩하고, 상기 제2 수직 필라는 상기 제3 및 제4 게이트 구조물들과 완전히 중첩하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제2 분리 구조물들 각각의 상기 제1 수평 방향에서의 폭은, 상기 게이트 구조물들 각각의 상기 제1 수평 방향에서의 폭보다 작고, 상기 게이트 전극의 상기 제1 수평 방향에서의 폭보다 큰 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 분리 구조물은 갭필 절연층 및 상기 갭필 절연층의 측면들 및 바닥면을 덮는 배리어층을 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 소스/드레인 영역들에 연결되는 콘택 플러그들을 더 포함하고,
    상기 활성 영역들은 서로 인접한 제1 활성 영역 및 제2 활성 영역을 포함하고,
    상기 소스/드레인 영역들은 상기 제1 활성 영역 상의 제1 소스/드레인 영역 및 상기 제2 활성 영역 상의 제2 소스/드레인 영역을 포함하며,
    상기 콘택 플러그들은 상기 제1 및 제2 소스/드레인 영역들에 연결되는 공통 콘택 플러그를 포함하고,
    상기 공통 콘택 플러그는 상기 제1 및 제3 게이트 구조물들 사이를 연장하는 제1 부분, 상기 제2 분리 구조물들 사이의 제2 부분, 및 상기 제2 및 제4 게이트 구조물들 사이를 연장하는 제3 부분을 포함하고,
    상기 제2 부분의 상기 제1 수평 방향으로의 폭은 상기 제1 부분의 상기 제1 수평 방향으로의 폭 또는 상기 제3 부분의 상기 제1 수평 방향으로의 폭보다 큰 반도체 장치.
  7. 제6 항에 있어서,
    평면에서, 상기 제2 부분은 상기 제2 분리 구조물들을 향해 볼록한 형상을 갖는 반도체 장치.
  8. 제1 항에 있어서,
    상기 소스/드레인 영역들에 연결되는 콘택 플러그들을 더 포함하고,
    상기 활성 영역들은 서로 인접한 제1 활성 영역 및 제2 활성 영역을 포함하고,
    상기 소스/드레인 영역들은 상기 제1 활성 영역 상의 제1 소스/드레인 영역 및 상기 제2 활성 영역 상의 제2 소스/드레인 영역을 포함하며,
    상기 콘택 플러그들은 상기 제1 및 제2 소스/드레인 영역들에 연결되는 공통 콘택 플러그를 포함하고,
    상기 공통 콘택 플러그는 상기 제1 및 제3 게이트 구조물들 사이를 연장하는 제1 부분, 상기 제2 분리 구조물들 사이의 제2 부분, 및 상기 제2 및 제4 게이트 구조물들 사이를 연장하는 제3 부분을 포함하고,
    상기 제2 부분의 상기 제1 수평 방향으로의 폭은 상기 제1 부분의 상기 제1 수평 방향으로의 폭 또는 상기 제3 부분의 상기 제1 수평 방향으로의 폭보다 작은 반도체 장치.
  9. 기판 상에서 서로 평행하게 제1 수평 방향으로 연장되는 활성 영역들;
    상기 기판 상에서 상기 활성 영역들을 교차하여 제2 수평 방향으로 연장되고, 게이트 전극 및 상기 게이트 전극의 양 측을 따라 상기 제2 수평 방향으로 연장되는 스페이서 구조물들을 포함하는 게이트 구조물들, 상기 게이트 구조물들은 상기 제2 수평 방향으로 서로 이격되어 배치되는 제1 게이트 구조물 및 제2 게이트 구조물을 포함하고; 및
    상기 활성 영역들 사이에 배치되고, 상기 제1 및 제2 게이트 구조물들을 분리하는 게이트 분리 구조물을 포함하고,
    상기 게이트 분리 구조물은,
    상기 제1 수평 방향으로 연장되는 라인 타입의 제1 분리 구조물; 및
    상기 제1 게이트 구조물 및 상기 제2 게이트 구조물 사이에서 제1 분리 구조물을 관통하는 홀 타입의 제2 분리 구조물을 포함하고,
    상기 제1 분리 구조물은 상기 제2 분리 구조물과 다른 물질을 포함하고,
    상기 제2 분리 구조물의 상기 제1 수평 방향에서의 폭은 상기 게이트 구조물들 각각의 상기 제1 수평 방향에서의 폭 보다 작은 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 수평 방향에서, 상기 제2 분리 구조물의 폭은 상기 게이트 전극의 폭 보다 크고, 상기 게이트 전극의 폭 및 상기 게이트 전극의 양측에 배치되는 상기 스페이서 구조물들의 폭들의 합보다 작은 반도체 장치.
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